JP2019507954A - グローバル電子シャッタを提供する画像センサを含む、画像センサ - Google Patents

Abstract

様々な実施形態は、集積回路と、第１の電荷抽出層と、感光層と、第２のホール抽出層とを有する、グローバル電子シャッタを提供する画像センサを含む。第１のモード（「オン」モード）では、第１の電荷抽出層を介して電子が抽出される。第２のモード（「オフ」モード）では、第１の電荷抽出層によってホールの抽出が阻止される。他の実施形態が開示される。

Description

本発明は、概して、ナノ結晶又は他の感光材料などの感光材料を含む光学及び電子デバイス、システム及び方法、並びにそれらのデバイス及びシステムの製造方法及び使用方法に関する。

本出願は、２０１６年３月１１日に出願され、「ＨＩＧＨ−ＰＥＲＦＯＲＭＡＮＣＥ ＩＭＡＧＥ ＳＥＮＳＯＲＳ ＩＮＣＬＵＤＩＮＧ ＴＨＯＳＥ ＰＲＯＶＩＤＩＮＧ ＧＬＯＢＡＬ ＥＬＥＣＴＲＯＮＩＣ ＳＨＵＴＴＥＲ」と題する米国仮特許出願第６２／３０６，９９８号に対する優先権の利益を主張するものであり、この米国仮特許出願は、参照によりその全体が本明細書に組み込まれる。

画像センサ及び光起電デバイスなどの光電子デバイスは、感光材料を含むことができる。例示的な画像センサは、感知機能と、読み出し電子回路及び多重化機能との両方のためにシリコンを使用するデバイスを含む。いくつかの画像センサでは、感光シリコンフォトダイオード及び電子回路は、単一のシリコンウェハ上に形成することができる。他の例示的な画像センサは、感知（光子対電子変換）機能のために、ＩｎＧａＡｓ（例えば、短波ＩＲ感知の場合）又は非晶質セレン（例えば、Ｘ線感知の場合）などの、別個の材料を用いることができる。例えば、光起電デバイスは、光子対電子変換のために結晶質シリコンウェハを使用する太陽電池を含む。他の例示的な光起電デバイスは、非晶質シリコン若しくは多結晶シリコンなどの材料、又は光子対電子変換のための別個の材料からなる別個の層使用することができる。しかしながら、これらの画像センサ及び光起電デバイスは、複数の制限を有することが知られている。

（関連出願の相互参照）
本明細書で言及された各特許、特許出願及び／又は公報は、個々の各特許、特許出願及び／又は公報が参照によって組み込まれるように具体的かつ個々に示された場合と同じように、その全体が参照によって本明細書に組み込まれる。

感光デバイスについて以下に記載する。感光デバイスは、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料とを備える。感光材料はｐ型半導体を含み、感光材料は仕事関数を有する。本デバイスは、第１の接点と第２の接点との間にバイアス電圧を印加する回路を備える。感光材料の仕事関数の大きさは、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きい。感光材料は、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点への電子走行時間よりも長い電子寿命を有する。第１の接点は、電子の注入、及びホールの抽出の遮断を提供する。第１の接点と感光材料との間の界面は、約１ｃｍ／ｓ未満の表面再結合速度を提供する。

感光デバイスについて以下に記載する。本デバイスは、第１の接点と、ｎ型半導体と、ｐ型半導体を含む感光材料と、第２の接点とを備える。感光材料及び第２の接点は、それぞれ、約４．５ｅＶよりも浅い仕事関数を有する。本デバイスは、第１の接点と第２の接点との間にバイアス電圧を印加する回路を備える。感光材料は、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点への電子走行時間よりも長い電子寿命を有する。第１の接点は、電子の注入を提供し、ホールの抽出を遮断する。第１の接点と感光材料との間の界面は、約１ｃｍ／ｓ未満の表面再結合速度を提供する。

光検出器について以下に記載する。光検出器は、それぞれが仕事関数を有する第１の接点及び第２の接点を備える。光検出器は、第１の接点と第２の接点との間の感光材料と、ｐ型半導体を含む感光材料と、仕事関数を有する感光材料とを備える。光検出器は、第１の接点と第２の接点との間にバイアス電圧を印加する回路を備える。感光材料の仕事関数の大きさは、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きい。光検出器は、第１の接点と第２の接点との間にバイアス電圧を印加する回路を備える。感光材料は、第１の接点と第２の接点との間にバイアスが印加されたときに、少なくとも約０．８Ａ／Ｗの応答度を提供する。

一実施形態に従った、材料積層体を示す図である。 量子ドット（quantum dot、ＱＤ）の一実施形態、及び図１Ａの材料積層体のうちの１つの層の異なる半導体材料間の界面を示す図である。 一実施形態に従った、画素の一部分の上の材料積層体の断面を示す図である。 一実施形態に従った、画素の一部分の上の材料積層体の断面を示す図である。 ２つの画素を有する実施形態の材料積層体の断面を示す図である。 （図５とも称される）画素上の電圧を時間の関数として示す図である。 （図５とも称される）画素上の電圧を時間の関数として示す図である。 画素上の電圧を時間の関数として示す図である。 ２つの異なる実施形態についての光電流対電圧曲線を示す図である。 （図８とも称される）実施形態に係るエネルギーバンド図である。 （図８とも称される）実施形態に係るエネルギーバンド図である。 （図８とも称される）実施形態に係るエネルギーバンド図である。 （図９とも称される）実施形態に係るエネルギーバンド図を示す図である。 （図９とも称される）実施形態に係るエネルギーバンド図を示す図である。 （図９とも称される）実施形態に係るエネルギーバンド図を示す図である。 実施形態に係るホール移動のための３つの機構を示す図である。

以下の説明では、多くの具体的な詳細事項が、システム及び方法の実施形態の完全な理解を提供し、その説明を可能にするために導入される。しかしながら、当業者は、これらの実施形態が、具体的な詳細事項のうちの１つ以上を伴うことなく、又は他の構成要素、システムなどと共に実施可能であることを認識するであろう。他の例では、開示された実施形態の態様を不明瞭にしないために、既知の構造又は動作については、図示せず、又は詳細に記載しない。

画像センサは、光検出器のアレイを組み込んでいる。これらの光検出器は、光を感知し、その光を光学信号から電子信号に変換する。以下は、多くの特徴についての説明であり、そのうちのいずれか１つ又はそれらの組み合わせは、一実施形態の光検出器において見出すことができる。しかしながら、本明細書の実施形態は、これらの特徴のみには限定されない。

一実施形態の光検出器は、電荷を蓄積する回路、アレイの周囲に信号レベルを中継する回路、これらの信号レベルをアナログ領域で操作する回路、アナログ信号をデジタル信号に変換する回路、画像関連データをデジタル領域で処理する回路などの、画像感知機能に関連する他の回路と容易に統合可能である。

一実施形態の光検出器は、低暗電流と共に、対象とする波長帯域（単数又は複数）内の光に対して最大の感度を提供する。感度は、所与の照明レベルにおける測定信号対雑音比（signal-to-noise ratio、ＳＮＲ）を使用して定量化されることが多い。信号は、デバイスの応答度、量子効率又は利得が最大化されるときに最大化される。ノイズは、電子信号におけるランダムな変動が最小化されたときに最小化され、所与の温度での電流及び電圧の自然変動によって規定される制限を受ける。関連して、背景信号におけるノイズ、並びに他の制御不可能な又は予測することが困難な変動は、一般に、暗電流の大きさが最小化されたときに最小化される。

一実施形態の光検出器は、従来の処理方法を用いて形成された従来の光検出器と比較したときに相対的に速い応答時間を提供する。ビデオ撮像及びシャッタレス静止画像取得などの用途は、通常、約１００ミリ秒未満（１５秒当たり１０フレーム）、又は約３３ミリ秒未満（毎秒３０フレーム）、又は更には約１ミリ秒（静止画像の１／１０００秒露光）の範囲内の過渡現象に応答して信号レベルが実質的に完全に変化する光検出器を必要とする。

一実施形態の光検出器は、従来の電子回路によって簡便に処理することができるように広範囲の光強度の検出を提供する。この特徴は、高ダイナミックレンジを提供するものとして知られている。高ダイナミックレンジを提供する１つの方法は、測定された電子応答を入射した光刺激の関数として圧縮することである。このような圧縮は、劣線形、すなわち、電気信号の入射強度に対する依存性である勾配を減少させた非線形と呼ぶことができる。高ダイナミックレンジは、特定の利得を生成するために知られている電圧バイアスを選択するなどにより、利得を制御することができる光検出器を用いることによって容易にすることもできる。

一実施形態の光検出器は、電磁放射の種々のスペクトル帯域間の識別を提供することができる。特に注目されるのは、Ｘ線、紫外線、可視（青色、緑色及び赤色を含む）、近赤外線並びに短波長赤外線の帯域である。

上面光検出器、又は光検出器のアレイを様々な用途において作製し、（例えば、回路と）統合し、活用するための方法及びプロセスについての説明を続ける。

本明細書に記載された光検出器、及び光検出器のアレイは、いくつか例を挙げると、スピンコーティング、スプレーコーティング、ドロップコーティング、スパッタリング、物理気相蒸着、化学気相蒸着及び自己集合などの方法により、画像センサ回路及びシステムの他の部分と容易に統合することができる。実施形態は、ナノ粒子表面を不活性化するリガンドを、膜が一旦形成されると適切な電荷キャリア移動度を提供する、より短いリガンドと交換することを含む。実施形態は、許容できる安定な暗電流及び光応答性をアレイ全体にわたって有する画像センサの実現に必要な滑らかなモフォロジー膜の実現を可能にする溶液相交換を含む。

本明細書に記載された光検出器は、相対最大感度を提供する。これらは、光導電利得を提供することによって信号を最大化する。光導電利得範囲の値は約１〜約５０に及び、その結果、例えば、約０．４Ａ／Ｗ〜約２０Ａ／Ｗに及ぶ可視波長の応答性が得られる。実施形態では、本明細書に記載された光検出器は、電流が流れる感光層を構成する粒子間の非ノイズ劣化電気通信を実質的に保証するなどのために、ナノ結晶コアを融着することによってノイズを最小化する。実施形態では、本明細書に記載された光検出器は、活性層のネットドーピングを最小化することによって暗電流を最小化するため、これらの感光材料の暗キャリア密度が、したがって暗コンダクタンスが最小化されることを保証する。実施形態では、本明細書に記載された光検出器は、平衡状態の多数キャリアを潜在的に含む、例えば、１種類のキャリアを遮断する電極対ナノ結晶層の電気的接続を提供することによって暗電流を最小化する。実施形態では、ｐ型ドーピングに関与する酸化物、硫酸塩及び／又は水酸化物を除去する化学的官能性を利用する架橋分子が用いられる。したがって、実施形態では、より真性の層又は更にはｎ型感光層を提供して、暗電流をより低減することができる。実施形態では、量子ドット合成及び／又は処理及び／又はデバイスパッケージングにおける多くのステップは、シュレンクライン又はグローブボックスなどの制御された環境内で実行することができ、感光層は、酸素などの反応ガス又は水が感光層に実質的に浸透するのを防ぐために、酸化物、酸窒化物、又はポリキシリレン若しくはエポキシなどのポリマーなどの実質的に不透過性の層を使用して封入することができる。このように、利得、暗電流及び遅延などの特性の組み合わせを、画像センサの使用寿命にわたって維持することができる。

本明細書に記載された光検出器は、約１００ミリ秒未満、３０ミリ秒未満及び１ミリ秒未満と同程度に迅速であり得る時間領域応答を提供する。実施形態では、これは、感光層に関連付けられた利得提供（及び持続提供）トラップ状態を提供することによって達成される。このトラップ状態は、１００ミリ秒、３０ミリ秒又は１ミリ秒未満などの限られた期間のみの間、少なくとも１種類のキャリアをトラップする。実施形態では、ＰｂＳナノ粒子は、ＰｂＳの酸化物であるＰｂＳＯ３で修飾され、約２０〜３０ミリ秒付近でトラップ状態の寿命を有するように示されており、多くのビデオ撮像用途に適した過渡応答を提供する。実施形態では、その代わりに、コロイド状量子ドット層に基づいフォトダイオードが、て提供される。その場合、明らかに異なる仕事関数を有する２つの電気接点が活性層に接触するように用いられる。実施形態では、認識可能な外部電圧バイアスを印加することなく、このようなデバイスの動作を通じて暗電流を最小化することができる。実施形態では、ベンゼンジチオール、二座リンカーなどの架橋成分を用いて、このような材料内に存在し得る、又は現れ得る一定のトラップ状態を除去及び／又は不活性化することができる。

本明細書に記載された光検出器は、電気信号（光電流など）の劣線形依存性を生成することによってダイナミックレンジの向上を提供する。低〜中程度の輝度の領域にわたって、充満化されるようにトラップ状態が利用可能であり、例えば、３０ミリ秒などの寿命である、ある適度な存続、すなわちトラップ状態の後に離脱が生じる。より高い輝度では、これらのトラップ状態が実質的に充満化されることにより、差動利得の低下に対応して、電荷キャリアは、寿命、すなわち持続時間がより短くなる。その結果、これらのデバイスは、低〜中程度の輝度の範囲にわたって実質的に一定の利得を示し、その後、より高い輝度において利得が緩やかにロールオフする。言い換えれば、低〜中程度の輝度では、光電流は輝度に対してほぼ線形に依存するが、より高い輝度では、光電流は強度に対して劣線形依存性を示す。実施形態では、光導電利得がデバイスに印加されるバイアスに依存する光検出器が提供される。これは、利得が、キャリア寿命／キャリア走行時間に比例し、走行時間は印加電界に逆比例して変動するために生じる。実施形態では、利得のこのバイアスに対する依存性を活用してダイナミックレンジを高める回路が開発される。

実施形態では、本明細書に記載された光検出器は、種々のスペクトル帯域に対する感度を提供するように容易に変更され、又は「調整」される。調整は、量子サイズ効果を通じて本命遺書で提供される。それにより、合成制御による場合、ナノ粒子径が減少し、得られる量子ドットの実効バンドギャップが増大する。調整の別の方法は、材料組成の選択によって提供される。その場合、大きなバルクバンドギャップを有する材料を使用すると、一般に、相対的により高い光子エネルギーで応答が起きる光検出器の実現が容易になる。実施形態では、種々の吸収が発生する光検出器を重ね合わせて垂直画素を形成することができる。その場合、光信号源により近い画素（単数又は複数）が電磁放射のより高いエネルギーバンドを吸収及び感知するのに対し、光信号源からより遠い（単数又は複数）がより低いエネルギーバンドを吸収及び感知する。

図１Ａは、一実施形態に従った、材料積層体を示す。材料積層体は、相補型金属酸化物半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）シリコン回路に集積されているが、そのように限定されない。上面光検出器を含む、更にはＰｂＳを含むコロイド状量子ドットに基づくものを含む光導電性光検出器によって変換された信号を読み取るためにＣＭＯＳシリコン回路を使用することは、上面光導電材料をシリコンＣＭＯＳ電子回路と統合することを含む。光導電性光検出器の構造及び組成について以下で詳細に記載する。

図２は、一実施形態に従った、画素の一部分の上の材料積層体の断面を示す。図２は、左手側及び右手側又はその領域に、図１で参照された同一の材料積層体を表す。デバイスの横方向中央部には、材料金属「１」の不連続部が組み込まれており、この部分は材料「７」によって置き換えられている。材料「７」は、一般に、ＳｉＯ₂又はＳｉＯ_xＮ_yなどの絶縁体とすることができる。図２の実施形態は、横方向の画素の一部分として参照することができる。実施形態では、電流は、材料「２」（界面）を通じて、金属「１」、材料「３」（接着）及び材料「４」（感光層）の間を実質的に流れる。本明細書に記載された材料積層体の種々の部分又は領域は、本明細書では「材料」又は「層」として呼ばれるが、そのように限定されない。

図３は、一実施形態に従った、画素の一部分の上の材料積層体の断面を示す。図３の実施形態は、垂直画素の一部分として参照することができる。図３は、材料「１」、「２」、「３」、「４」、「５」、「６」を、全般的に、図１を参照して上述したものと同一の材料積層体であるとして表す。界面材料又は層「８」は、デバイスの上部の部分又は領域上に組み込まれ、又は集積される。材料「８」は、材料「２」として本明細書に記載された材料の組のうちの１つ又は複数の部材を含む。金属又は接点層又は材料「９」は、デバイスの上部の部分又は領域上に組み込まれ、又は集積される。金属又は接点層「９」は、材料「１」として本明細書に記載された材料の組のうちの１つ又は複数の部材を含む。実施形態では、材料「９」は、インジウムスズ酸化物などの透明導電性材料、酸化スズ、若しくはＴｉＮ、Ａｌ、ＴａＮなどの薄い（可視光に対して実質的に非吸収性の）金属、又は材料「１」の下の以下に記載される他の金属を含む。

材料「１」は、基板（図示せず）の上にある金属であり、シリコンＣＭＯＳ集積回路とすることができる。処理中、この物質は、２００ｍｍ又は３００ｍｍのウェハ、すなわち、ダイを形成するために未だ個片化されていないウェハとすることができる。材料「１」は、ＣＭＯＳ集積回路ウェハの上面に存在する金属を指す。この材料は、後続の層との物理的、化学的及び電気的接続のために呈示され、利用可能である。金属は、ＴｉＮ、ＴｉＯ２、Ｔｉ_xＮ_y、Ａｌ、Ａｕ、Ｐｔ、Ｎｉ、Ｐｄ、ＩＴＯ、Ｃｕ、Ｒｕ、ＴｉＳｉ、ＷＳｉ２及びこれらの組み合わせを含むことができる。材料「１」は、接点又は電極と呼ばれるが、本明細書では、この接点の挙動が、金属と材料「４」との間に存在し得る薄い層、すなわち光導電量子ドット層によって影響を受けることが議論されるべきである。

金属は、特定の仕事関数を達成するように選択することができ、近接する層に対してオーミック接点又は非オーミック（例えばショットキー）接点が形成されるかどうかに影響を与え得る。例えば、金属は、一般に、−２．０ｅＶ〜−４．５ｅＶの間の値、例えば、−２．０ｅＶ〜−４．２ｅＶの間にある値などの浅い仕事関数を提供するように選択することができる。

金属は、５ｎｍ二乗平均平方根で未満の表面粗さを達成することができる。

金属は、０．１８マイクロメートル以下の臨界寸法でパターン成形することができる。金属は、画素間、すなわち（画素中心電極と格子との間などの）電極の間隔が標準偏差１％を超えて変動しないようにパターン成形することができる。

金属は、ＴｉＮの場合にはＴｉＯ_xＮ_yなどの天然酸化物などの酸化物で成端させることができる。一般に、この酸化物、又は、例えば、有機残留物、「ポリマー」などの無機残留物など、その酸化物上の他の材料は、一貫した既知の組成厚である。

金属は、導電材料とすることができ、その場合、金属を構成する材料の大部分は、１００マイクロオーム^*ｃｍ未満の抵抗を有し得る。

金属は、ウェハ全体にわたって、感光画素が形成されるすべての領域において、任意の追加的な酸化物又は有機物又は汚染物で覆われないように処理することができる。

界面層の形成前又は形成後のウェハの上面は、この表面上の特徴のピークと谷の距離が５０ｎｍ未満となるように、金属及び絶縁材料（絶縁性酸化物など）の領域を含むことができる。

感光半導体層の導入前、１．１×１．１ｕｍ又は１．４×１．４ｕｍの正方格子電極の中心において画素電極間を流れる漏洩電流は、３Ｖバイアスで０．１ｆＡ未満とすべきである。

材料「１」の上の層又は材料は、界面又は界面層を形成する。次に、界面を形成する層のそれぞれについて、以下で詳細に記載する。

材料「２」は、界面層の第１の部分又は一部であり、金属の上にある材料を含む。材料「２」は、金属の純粋で清浄な表面を含むことができる。この層の材料は、酸化物を含むことができ、露出金属が存在する結果として、水、酸素若しくは他の酸化種のいずれかに対する暴露を通じて形成されたもの酸化物を含む。あるいは、この物質は、制御された酸化環境に対する暴露、及び急速熱処理などにおける高温に対する暴露などを通じて意図的に形成することができる。天然酸化物は、例えば、ＴｉＮ上のＴｉＯ２及びＴｉＯ_xＮ_y；Ａｌ上のＡｌ２Ｏ３；Ａｕ上のＡｕ２Ｏ３；Ｐｔ上のＰｔＯ２又はＰｔＯ；Ｎｉ上のＮｉ２Ｏ３；Ｗ上のＷＯ３；Ｐｄ上のＰｄＯ；及びＩＴＯ上の酸素豊富なＩＴＯ、を含む。このような天然酸化物は、エッチングなどを用いて除去され、別の層と置き換えられるべきであると言うことができる。例えば、ＴｉＯ_xＮ_yなどの天然酸化物を（アルゴンスパッタリングなどのプロセスを用いて）エッチングすることができ、次いでその上に、ＴｉＯ２、ＴｉＯ_x又はＴｉＯ_xＮ_yなどの制御された酸化物などの層を蒸着させることができる。天然酸化物と意図的に蒸着された酸化物との厚さの合計は、約２ｎｍ〜約２０ｎｍの間とすることができる。

材料「２」の一部は、可視光のほとんど又はすべての波長に対して実質的に透明である材料とすることができる。この物質は、２ｅＶより大きい、又は２．５ｅＶより大きい、又は３ｅＶよりも大きいバンドギャップを有することができる。この物質は、大バンドギャップのドープ済み半導体とすることができる。この材料は、ネットドーピングを達成するために材料２の下又は上でｘが変わるＴｉＯ_xの場合のように、化学量論によるドーピングを達成することができる。化学量論的ＴｉＯ₂上でＴｉの超過を達成するために、ｘの値は、典型的には１．９とすることができる。ｘの値は、化学量論的ＴｉＯ₂上でＯの超過を達成するために典型的には２．１とすることができる。ｘが約２未満であるＴｉＯ_xは、化学量論的ＴｉＯ₂を還元環境に暴露することによって達成することができる。自由電子の密度は、化学量論的ＴｉＯ₂を最初に低減させる度合を高くすることにより、すなわち、ＴｉＯ_xにおけるｘを値２に対してより大幅に減少させることにより、より多いｎ型ドーピングに対応して高くすることができる。その自由キャリア濃度、仕事関数及び電子親和力を変えるために、ＴｉＯ₂に窒素をドープすることができる。ＴｉＯ₂又はＴｉＯ_xは、Ｂ、Ｃ、Ｃｏ、Ｆｅでドープすることができる。これは、約１０＾１０ｃｍ^-3の平衡キャリア密度を有する低ドープＴｉＯ_xなどの弱ｎ型材料とすることができる。これは、約１０＾１６ｃｍ^-3の平衡キャリア密度を有するＴｉＯ_xなどの中程度のｎ型材料とすることができる。これは、約１０＾１８ｃｍ^-3又は１０＾１９ｃｍ^-3の平衡キャリア密度を有するＴｉＯ_xなどのより強くドープされたｎ型材料とすることができる。その電子親和力は、金属の仕事関数とエネルギー的に実質的に近接して対応することができる。その仕事関数は、金属の仕事関数と実質的に近接して対応することができる。そのイオン化ポテンシャルは、光吸収層（本明細書に記載された材料「４」）のイオン化電位よりもはるか深いエネルギーに存在することができる。これは、光吸収層（後述する「４」）などの隣接する半導体層と接触するときにホールに対して低表面再結合速度を達成するなどのために、アニールプロセス、気相処理、又は有機分子への暴露などの化学的処理によって成端させることができる。

材料「３」は、界面層内に存在することもでき、界面層の第１の部分の上に位置する、又は存在することができる材料を含む。材料「３」は、意図的若しくは偶発的に、又はその何らかの組み合わせによって導入された、有機分子などの吸着された有機物を含む。この有機物は、金属上に存在するか、金属に直接接触しているか、又は金属酸化物に直接接触しているかのいずれかである。これらの分子について本明細書で詳細に議論する。

実施形態は、材料「２」を含むが材料「３」が存在しない。このような実施形態は、材料「３」によって提供されるものなどの接着層を必要としない材料の選択を含む。一例として、材料「２」がチタン等の金属を組み込んでいる場合、かつ材料「２」がＴｉＯ_xを組み込んでいる場合、かつ材料「４」が安息香酸などの架橋剤を組み込んでいる場合、安息香酸上の１つの官能基がＴｉＯ_xと結合すると、材料「３」を明示的に含むことなく、材料「４」と材料「２」との間の接着を提供することができる。

実施形態では、材料「１」、材料「２」及び材料「３」のすべてが存在することができる。実施形態は、ヘテロ接合を意図的に導入することなく、金属「１」から材料「４」までを介してショットキー接触が生成される場合を含む。実施形態は、ＴｉＮ又はＴｉＯ_xＮ_yが金属「１」を形成し、層「２」が金属「１」の清浄な末端であり、天然酸化物を有意に形成せず、ヘキサメチルジシラザンなどの接着層が材料「３」内に設けられるデバイスを含む。

実施形態では、材料「１」、材料「２」及び材料「３」のすべてが存在することができる。実施形態は、材料「２」から感光層「４」までの大バンドギャップ酸化物を使用することによって、ヘテロ接合が形成される場合を含む。実施形態は、ＴｉＮ又はＴｉＯ_xＮ_yが金属「１」を形成し、層「２」が、ＴｉＯ_x（これは、構造的にドープされる場合、不純物がドープされる場合、その両方の場合、あるいはそのいずれでもない場合がある）などの大バンドギャップ半導体を含み、ヘキサメチルジシラザンなどの接着層が材料「３」内に設けられ得るデバイスを含む。

実施形態では、材料「１」はアルミニウム金属とすることができ、材料「２」は、アルミニウムの天然酸化物を含むことができ、ドープ済みのＡｌ₂Ｏ₃などのドープ済みの導電性酸化物を含むことができ、かつ／又はＴｉＯ_x（これは、構造的にドープされる場合、不純物ドープされる場合、その両方の場合、あるいはそのいずれでもない場合がある）などの大バンドギャップ半導体を含むことができ、材料「３」は、材料「３」内に設けることが可能なヘキサメチルジシラザンなどの接着層を含むことができる。

実施形態では、材料「１」は、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属が好ましい場合がある。

実施形態では、材料「２」は、金属の表面を含むことができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物又は酸窒化物を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物を当該物質が含むことが好ましい場合がある。

実施形態では、材料「２」は、複数の副層を含むことができる。実施形態では、この物質は、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金などの金属で構成される副層を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属をこの副層が含み得ることが好ましい場合がある。実施形態では、材料「２」は、金属の表面を含むことができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物又は酸窒化物で構成される更なる副層を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物をこの更なる下層が含むことが好ましい場合がある。

材料「４」と呼ばれる層は、ナノ結晶を含む光吸収層、すなわち量子ドットを指す。図１Ｂの「１２２０」に表された量子ドット（quantum dot、ＱＤ）は、３つのすべての空間方向において、伝導帯電子、価電子帯ホール又は励起子（伝導帯電子と価電子帯ホールとの結合対）を閉じ込めるナノ構造体、例えば、半導体ナノ構造体とすることができる。閉じ込めは、（例えば、外部電極、ドーピング、歪み、不純物によって生成された）静電気電位、異なる半導体材料間の（例えば、図１Ｂの「１２２１」内に組み込まれたコアシェルナノ結晶系内の）界面、若しくは半導体と別の材料（例えば、有機リガンドによって、若しくはＰｂＯなどの酸化物などの誘電体、ＰｂＳＯ₃などの亜硫酸塩、ＰｂＳＯ₄などの硫酸塩、若しくは図１Ｂの「１２２１」内に組み込まれたＳｉＯ₂によって装飾された半導体）との界面の存在、図１Ｂの「１２２１」内に組み込まれた半導体表面の存在、又はこれらのうちの１つ以上の組み合わせによって可能である。量子ドットは、その吸収スペクトル内に、理想化されたゼロ次元系の離散量子化エネルギースペクトルの効果を示す。この離散エネルギースペクトルに対応する波動関数は、量子ドット内に実質的に空間的に局在するが、材料の結晶格子の多くの周期にわたって延びている。１つの例示的な実施形態では、ＱＤは、半導体又はＰｂＳなどの化合物半導体材料のコアを有することができる。リガンドは、外面の一部若しくはすべてに付着することができ、又はいくつかの実施形態では除去することができる。いくつかの実施形態では、隣接するＱＤのコアを溶融させて、ナノスケールの特徴を有するナノ結晶材料の連続膜を形成することができる。他の実施形態では、コアは、リンカー分子によって相互に接続することができる。いくつかの実施形態では、ナノ結晶材料の外面上にトラップ状態を形成することができる。いくつかの例示的な実施形態では、コアはＰｂＳとすることができ、コアの外面上に形成されたＰｂＳＯ₃などの酸化物によってトラップ状態を形成することができる。

ＱＤ層は、コア内のもの、例えば、ＰｂＳＯ３などの酸化されたコア材料、又は異なる種類の半導体とは異なる組成の外面を有する、溶融ＱＤコアの連続網状体を含むことができる。膜内の個々のＱＤコアは密着しているが、個々の量子ドットの特性の多くを示し続ける。例えば、孤立（非溶融）量子ドットは、その大きさ、例えば、約１ｎｍ〜約１０ｎｍに関わる量子効果から生じる、良好に特徴付けられた励起吸光波長ピークを有する。膜内の溶融ＱＤの励起吸光波長ピークは、溶融の前に存在していた中心吸光度波長から大きくずれていない。例えば、中心吸光波長は、溶融時に約１０％以下だけ変化し得る。したがって、膜内のＱＤは、それらを巨視的な構造の一体部分とすることができるという事実にもかかわらず、その量子効果を維持する。いくつかの実施形態では、ＱＤコアは、以下で更に記載されるようにリンカー分子によって結合される。これにより、未結合の非溶融量子ドットを介するよりも容易に電流を流すことができる。しかしながら、コアを溶融する代わりにＱＤの連続膜を形成するためにリンカー分子を使用することにより、いくつかの光導電体及び画像センサの実施形態において暗電流を低減することができる。

いくつかの実施形態では、ＱＤ層は、例外的に放射線感受性である。この感度は、特に、低放射線撮像用途にとって有用である。同時に、デバイスの利得を、ＱＤＰＣが飽和する、すなわち、追加の光子が連続するように動的に調節して、読み出し電子回路によって識別可能な追加の有用な情報を提供することができる。利得の調整は、所与のデバイス、例えば、画素全体の、電圧バイアスを、したがって、得られた電界を変化させることによって都合よく達成することができる。ＱＤデバイスのいくつかの実施形態は、ＱＤ層と、カスタム設計の、又は予め作製された電子読み出し集積回路とを備える。このＱＤ層は、次いで、カスタム設計の、又は予め作製された電子読み出し集積回路上に直接形成される。ＱＤ層は、個々の島を形成するように追加的にパターン成形することができる。いくつかの実施形態では、ＱＤ層が回路のどこを覆っていても、ＱＤ層は、回路の特徴の少なくとも一部に連続的に重なり、接触する。いくつかの実施形態では、ＱＤ層が回路の３次元の特徴を覆う場合、ＱＤ層は、これらの特徴に一致することができる。換言すれば、ＱＤ層と下地の電子読み出し集積回路との間に実質的に連続する界面が存在する。回路内の１つ以上の電極は、ＱＤ層に接触し、ＱＤ層に関する情報、例えば、ＱＤ層上の放射線量に関係する電子信号を読み出し回路に中継することができる。ＱＤ層は、読み出し回路などの下地の回路全体を被覆するように連続的に設けることができ、又はパターン成形することができる。ＱＤ層が連続的に設けられている場合、充填率は、約１００％に近づくことができ、パターン成形によって充填率は減少するが、シリコンフォトダイオードを使用するいくつかの例示的なＣＭＯＳセンサの場合、それでも通常の３５％よりもはるかに大きくすることができる。多くの実施形態では、ＱＤ光デバイスは、従来のＣＭＯＳデバイスを作るために通常使用される施設内で利用可能な技術を用いて容易に作製される。例えば、ＱＤの層は、例えば、標準的なＣＭＯＳプロセスであるスピンコーティングを用いて、予め作製された電子読み出し回路上に溶液をコーティングし、必要に応じて他のＣＭＯＳ互換技術で更に処理して、デバイスに使用するための最終的なＱＤ層を設けることができる。ＱＤ層は、通常と異なる、又は困難な作製技術を必要とせず、その代わりに標準的なＣＭＯＳプロセスを用いて作ることができるため、ＱＤ光デバイスは、大量に作ることができ、現在のＣＭＯＳプロセス工程上で設備コスト（材料以外）を大幅に増加させることもない。

ＱＤ材料は、約６５０ｎｍなどの、可視光のほぼ縁部に吸収カットオフを有することができる。ＱＤ材料は、吸収カットオフが約７００ｎｍ〜約９００ｎｍの範囲であるときなど、可視光全体にわたって高い吸光度を保証するために、より長い波長で吸収カットオフを有することができる。

ＱＤ膜は、従来のスピン・オン・プロセス、インクジェット印刷プロセス、ラングミュア・ブロジェット膜蒸着、動電噴霧又はナノインプリントを用いて蒸着することができる。ＱＤ膜は、３０ＲＰＭでウェハ上にＱＤ溶液を供給することを利用して蒸着することができ、その後、３工程のスピンプロセスが行われる。

ＱＤ溶液吸収におけるピークのスペクトル位置は、７４０ｎｍ、＋／−１０ｎｍに位置するように指定することができる。７４０ｎｍ付近のＱＤ吸収ピークにおける吸光度と、このピークの青に対するわずかな谷との比は、約１．２となるように指定することができる。

量子ドット層の厚さは、約３００ｎｍ＋／−５０ｎｍとなるように指定することができる。量子ドット層の厚さは、約４００ｎｍ〜約６４０ｎｍのスペクトル範囲にわたって、膜上に入射する全光の９０％超が吸収されることを保証するように選択することができる。量子ドット膜の粗さ（二乗平均平方根）は、約５ｎｍ未満となるように指定することができる。

１．１μｍ×１．１μｍの画素内の暗電流は、約３Ｖバイアスなどの適切なバイアス下で約０．５ｆＡ未満とすることができる。利得は、１．１μｍ×１．１μｍの画素において約１０より大きくすることができる。

アルカリ金属不純物が、約５Ｅ１７ｃｍ^-3未満の濃度で量子ドット膜内に存在することができる。大きさが約０．１６ミクロンよりも大きい欠陥は、２００ｍｍウェハ全体にわたって２０個よりも少ない場合がある。浮遊キャリアの移動度は、１Ｅ−５ｃｍ²／Ｖｓを超える場合がある。膜内のナノ結晶の充填率は、体積で３０％を超える場合がある。

材料「４」内に組み込まれるのは、ＰｂＯ、ＰｂＳＯ₄、ＰｂＳＯ₃、ポリ硫酸塩などの化学種とすることができ、それらは、Ｏ₂、Ｎ₂、Ａｒ、Ｈ₂、ＣＯ₂、Ｈ₂Ｏ及びＨ₂Ｓなどの物理的に吸着された種を含むこともできる。

材料「４」内に組み込まれるのは、少なくとも１つのナノ粒子の表面に結合されている分子、若しくはナノ結晶、又は量子ドットであり得る。これらは、ベンゼンチオール、エタンチオールなどのチオール末端リガンド；オレイン酸、ギ酸などのカルボン酸エステル末端分子；ピリジン、ブチルアミン、オクチルアミンなどのアミン末端リガンドを含むことができる。これらは、ベンゼンジチオール、エタンジチオール及びブタンジチオールなどの二座架橋剤を含むこともできる。これらは、多座分子を含むこともできる。多座分子は、（１）主鎖、（２）チオール、アミン、カルボン酸エステルを含む、ナノ粒子表面に結合する特定の側基及び／又は末端基、並びに（３）極性溶媒、非極性溶媒及び一部極性溶媒中で溶解性を与えるものなどの他の官能基、を含む。

材料「５」は、材料積層体の層「１」から「４」と材料積層体の外部との間の種の移動度を最小化することを含む、下地の材料の不活性化を提供することができる「４」の上の層を含むことができる。この層は、封入材層などの上部層との良好な物理的接着を容易にすることもできる。

材料「６」は、材料積層体の上部に含めることができる１つ又は複数の層を指し、材料積層体の層「１」から「４」と材料積層体の外部との間の種の移動度を最小化する役割を果たすことができる。平面セル構成では、ＣＦＡとの更なる集積化に適した光学的に透明な膜を提供する低温（１００℃未満）ＰＥＣＶＤ ＳｉＯ２、ＳｉＮ又はＳｉＯＣＮプロセスを用いて、酸素及び水分拡散から防いで量子ドット膜層を封入することができる。膜は、２００ｎｍ＋／−１０ｎｍの厚さを有するように指定することができる。膜は、５ｎｍ ｒｍｓ未満の表面粗さを有するように指定することができる。光透過率は９９％を超える場合がある。下地の層には接着性を提供することができる。一実施形態は、２００ｍｍウェハ全体にわたって２０ｕｍ未満で０．１ｕｍ超の粒子欠陥を有し得る。一実施形態は、２００ｍｍウェハ全体にわたって２０ｕｍ未満の０．１ｕｍ超のピンホールを有し得る。

電気接点と感光半導体との間の界面の性質は、デバイスの安定性及び性能の重要な決定要因である。例えば、接点がオーミックであるかそれともショットキーであるか、並びに接点と半導体とが（半導体及び接点の）少なくとも一方を不活性化する薄い界面層によって分離されているかどうかが、安定性及び性能において重要である。

光導電層の組成、例えば、光導電層を構成する半導体材料上の表面トラップ状態の存在は、デバイスの性能及び安定性の重要な決定要因である。特に、光導電材料は、最初は気体（Ｏ２、Ｈ２Ｏ、ＣＯ２など）として現れる可能性のある、ナノ粒子表面上に物理吸着又は化学吸着される種の存在に影響されることが多い。したがって、これらは、処理の間、慎重に制御されなければならず、経時的に安定した光導電性特徴を保持するため、光導電層の下及び／又は上で、封入及び／又は不活性化層（単数若しくは複数）を使用することができる。引き続き、一実施形態の金属と半導体との間の界面、並びに、一実施形態の封入について更に説明する。

層「４」は、単結晶シリコン、多結晶シリコン、ナノ結晶シリコン、又は水素化非晶質シリコンを含む非晶質シリコンを含むシリコンから作ることができる。

層「４」は、実質的に量子閉じ込めされていないが、その代わりにバルク半導体のバンドギャップを実質的に維持する材料を含むことができる。実施形態は、シリコン、ガリウム砒素、炭素、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、Ｂｉ２Ｓ３、Ｉｎ２Ｓ３、銅−インジウム−ガリウム−セレン化物（又は硫化物）、ＳｎＳ、ＳｎＳｅ及びＳｎＴｅなどの、結晶又は多結晶又はナノ結晶又は非晶質の材料の実施形態を含む。ここで、任意の結晶又は部分結晶のサブユニットの特徴的なサイズは、典型的には、用いられる半導体材料のボーア励起子半径（電子保持対の特徴的な空間範囲）より小さくない。

一実施形態の界面形成は、材料「１」の清掃及び成端を含むことができる。

一実施形態の界面は、材料「２」の一部として天然酸化物を含む、材料「１」上に形成された酸化物を含むことができる。この酸化物の厚さは、デバイス性能の重要な決定要因である。余分な酸化物厚（例えば、約１０〜約２０ｎｍを超える厚さ）は、光導電膜と直列の余分な接触抵抗を提供し、不所望に増大したバイアスｃ／ｏをバイアス回路に印加する必要が生じ得る。実施形態では、この天然酸化物の厚さは、約５ｎｍ未満の範囲に保持される。

一実施形態の界面は、材料「２」の一部としてＴｉＯ₂などの薄層を更に含むことができ、この層は、一般に、半導体が上に配置される界面の仕事関数を変えるために含まれる。この層は、実施形態では、１種類の電荷キャリアのための選択性を提供することができる。例えば、ＴｉＯ₂は、動作バイアスで、光導電半導体層の伝導帯内に電子を効率的に注入するが、同じバイアスで、光導電半導体層の価電子帯からホールをはるかに低い効率性で求引するように構成することができる。ＴｉＯ₂は、動作バイアスで、光導電半導体層の伝導帯から電子を効率的に抽出するが、この同じバイアスで、光導電半導体層の価電子帯内にホールをはるかに低い効率性で注入するように構成することができる。

一実施形態の界面は、材料「２」の一部としてＭＥＨ−ＰＰＶなどの薄層を更に含むことができ、この層は、一般に、ホールなどの１種類の電荷キャリアの流れを可能にすると共に、電子などの他の種類の電荷キャリアの流れを遮断するために含まれる。

一実施形態の界面は、材料「３」の一部として薄層を含むことができ、この層は、場合によっては自己組織化分子単層で、分子の片側で下地の層に固定され、分子の他の終端で上部に配置された半導体に固定されるように設計されており、制御された電子通信を保証すること、及び機械的安定性、例えば、多層デバイスを構成する材料間の良好な接着をも保証することを目的とする。

一実施形態の積層構造は、界面を通じた効率的な電荷キャリア移動を提供する。実施形態では、積層構造は、光導電半導体層とのオーミック接点を実質的に形成して、界面付近の半導体にほとんど又は全く空乏を設けず、少なくとも１種類の電荷キャリア（例えば、電子、ホール）の効率的な注入又は抽出を提供することができる。実施形態では、積層構造は、光導電半導体層とのショットキー接点を形成して、注入され、かつ／又は引き出されるべき電荷キャリアにとって克服されなければならないエネルギー障壁を提供することができる。実施形態では、積層構造は、選択的接点を形成して、ある種類の電荷キャリア（例えば、電子）を、他の種類（例えば、ホール）を抽出することを提供するよりも大幅に効率的に注入することを提供する、かつ／又は、ある種類の電荷キャリア（例えば、電子）を、他の種類（例えば、ホール）を注入することを提供するよりも大幅に効率的に求引することを提供することができる。

一実施形態の積層構造は、効率的な仕事関数が電極の材料、界面層の材料、及びその厚さによって決定される接点表面の仕事関数を提供する。

一実施形態の積層構造は、例えば、ｐ半導体光検出器デバイスの場合に金属電極の表面上に電子トラップ状態を提供する層として、不所望のキャリア移動を抑制する遮断能力を提供する。

一実施形態の積層構造は、感光性半導体材料と金属電極との強力な結合を提供する。

一実施形態の積層構造は、金属電極と半導体材料との界面の高温安定性を提供する。

設計された界面層を有する実施形態の電子デバイスの構造及び組成は、半導体製造で使用される従来の材料を備える金属電極を含むが、それに限定されない。この材料は、Ｔｉ、Ｗ、Ｔａ、Ｈｆ、Ａｌ、Ｃｕ、Ｃｒ、Ａｇなどの選択された化学量論的組み合わせにおいて容易に酸化若しくは窒素化、又はその両方のいずれかが行われる、あるいは、Ａｕ、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、グラファイト、非晶質炭素、グラフェン又はカーボンナノチューブなどの酸化又は窒素化に対する抵抗性を有する。これらの金属電極は、合金、導電ガラス、及び各種の導電金属間物から形成することもできる。得られた電極の仕事関数は、特定の温度で、酸素、窒素又はこれらの組み合わせに特定の時間暴露することによって調整することができる。

一実施形態の電子デバイスの構造及び組成は、金属接点の表面上に界面層を含む。一実施形態の界面層は、接点のオーミック特性を保持するのに十分な最大厚を有するが電子トラップ状態を生成するのに十分な最小厚を有する電極の素子の酸化物又は金属間物を含む。この構造は、物理気相蒸着（physical vapor deposition、ＰＶＤ）、原子層蒸着（atomic layer deposition、ＡＬＤ）、化学気相蒸着（chemical vapor deposition、ＣＶＤ）、イオンクラスタ、イオンビーム蒸着、イオン注入、アニール又は他のこの膜の蒸着方法を用いて作製又は生成することができる。加えて、このような膜を、電気化学技術を含み得る、水性及び非水性の液体製剤から形成して、水酸化物、酸化物、フッ化物、硫化物、硫酸塩、亜硫酸塩、スルホン酸塩、リン酸塩、ホスホン酸塩、リン化物、硝酸塩、亜硝酸塩、窒化物、炭酸塩、炭化物、及び他の種類の金属の塩又は錯体を形成することができる。界面層の平均厚は、最終界面層の伝導率と金属電極自体の仕事関数とに応じて、０．１ｎｍ〜０．２ｎｍから１０ｎｍ〜５０ｎｍの間で変動し得る。

一実施形態の界面層は、電極の表面上に蒸着された別の酸化物を含み、当該酸化物は、ＴｉＯ₂、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＳｉＯ₂、Ｔａ₂Ｏ₅、Ｚｎ_xＡｌ_yＯ、Ｚｎ_xＧａ_yＯ、ＺｎＩｎ_xＳｎ_yＯ、及び類似のｐ導電性材料がドープされている。また、これらの材料は、上述の方法を用いて蒸着することができる。

界面層の更なる特性は、半導体感光層の構成要素との比較的強力な化学結合、好ましくは共有結合を形成する必要性によって決定される。感光層の構成要素のいずれもが界面層との化学結合を提供しない場合、界面層の表面は、有機二官能分子を使用して改質される。その場合、第１の種類の官能基は、界面層表面との選択結合を提供し、他方、第２の種類の官能基は、リガンドとの結合又は半導体ナノ結晶との直接結合のいずれかを提供する。これらの結合分子は、非導電性アルカン若しくはアリル主鎖上に形成することができ、又は、アニリン、アセチレン、若しくは他の種類のｓｐ２混成炭素を含む導電性主鎖上に形成することができる。電極の酸化表面又は界面層の表面との結合を提供する官能基は、シラン、シロキサン、シリザン、一級、二級又は三級アミン、イミド、リン酸塩、オキシム、カルボン酸塩を含むが、これらに限定されない。界面層を形成している有機分子の平均長は、典型的には、炭素原子２〜１６個の間を変動し得る。

電極の金属が不活性（例えば、Ａｕ、Ｐｔ、Ｃｕ、Ａｇなど）である場合、界面層は、一方の側では金属表面との直接結合を提供し、別の側ではナノ結晶との結合を提供する２つの類似の官能基を含む分子から形成することができる。一例は、Ａｕ−Ｓ−Ｒ−Ｓ−ＮＣ結合の形成であろう。また、有機界面層の厚さ及び伝導率は、必要とされる電子デバイスの特性によって定義される。

界面層の伝導率が（平面電極素子のための）電子デバイスパラメータに必要とされる容認可能な限界を超える場合、従来のパターン成形技術を用いて連続膜をパターン成形することができる。

少なくとも２つの電極を備える各電子デバイスでは、電極のうちの１つを１つの仕事関数を有する金属で作ることができ、異なる仕事関数及び／又は伝導率の種類（電子又はホール）を有する金属で別の電極を作ることができる。

垂直構造の電子デバイスの場合、上述したものと同じアプローチが下部電極に対して使用されるのに対し、上部の界面層は、有機分子又は半導体材料の薄透明層の蒸着によって形成される。

上述の分子は、約１〜約１０，０００の重合度を有するポリマーである。

本明細書に記載されたデバイスを形成する際、一般に、デバイスは、材料「１」と材料「２」との安定した信頼性の高い組み合わせを含むように形成することができ、その後、材料「３」及び光吸収層「４」を制御して形成することができる。例えば、一実施形態は、材料「１」を通じて、１００マイクロオーム^*ｃｍ未満の抵抗と、約−２ｅＶ〜約−４．５Ｖの間にある仕事関数及び約−２ｅＶ〜約−４．２ｅＶの間にある仕事関数とを有する高導電接点を提供することができる。一実施形態は、材料「２」を通じて、次の感光性半導体層内への電子の注入を可能にするが、この層からのホールの抽出を遮断する大バンドギャップ層を提供することができる。一実施形態は、材料「２」の第１の部分の一部として、ｎ型ＴｉＯ_xなどの、ドープされた実質的に透明な酸化物の制御された厚さを達成することができる。例えば、一実施形態は、約１ｎｍ〜約５ｎｍ内に制御される、約２ｎｍ〜約２０ｎｍの範囲のＴｉＯ_xの厚さを達成することができ、その場合、ＴｉＯ_xは、キャリア密度において＋／−１０％などの厳密な制御の幅を有する、特別に選択された１ｘ１０＾１８ｃｍ^-3のキャリア密度を有する。

本明細書に記載されたデバイスの層の積層体又は構造の製造は、以下を含むことができる。（１）窒素雰囲気中でのチタンのスパッタリングなどを介して金属を形成し、結果としてＴｉＮを形成すること。（２）ＴｉＯ_xＮ_y又はＴｉＯ_xなどの天然酸化物などの界面層の形成を生じさせる後続処理（この後続処理により、可能な酸化物厚及びドーピング及びキャリア濃度の範囲が得られると言うことができる）。３）硫酸−過酸化水素−脱イオン水エッチング、又は過酸化アンモニウムエッチング、又はアルゴンスパッタリングなどの物理的エッチング、又はアルゴンや水素などの反応性スパッタエッチングなどのエッチングによる天然酸化物層の除去；一実施形態では、このエッチングは酸化物を完全に除去する；完全な除去を保証する適度なオーバーエッチングを実行することが可能である。（４）一実施形態は、ＴｉＯ_x、ＴｉＯ_xＮ_yなどの酸化物の、制御された厚さ、制御されたドーピング及び制御された表面の成端層又は他の界面層を蒸着する。物理気相蒸着（Ｏ₂、Ｎ₂又はこれらの組み合わせの存在下での、ＴｉＯ_x源、ＴｉＮ源又はＴｉ源のＤＣスパッタリング、ＲＦスパッタリングを含む）などの方法を用いて、これらの層を蒸着することができる。方法には、前駆体が最初にウェハの表面上に蒸着され、制御された温度で反応が進行するＣＶＤ及びＡＬＤも含まれる。ＴｉＯ_xが形成される場合には、前駆体を用いることができる。

本明細書に記載されたデバイスの層の積層体又は構造の製造は、以下を含むことができる。（１）窒素雰囲気中でのチタンのスパッタリングなどを介して金属を形成し、結果としてＴｉＮを形成すること。（２）界面層のこの金属上の蒸着への現位置遷移。これらは、ＴｉＯ_x又はＴｉＯ_xＮ_yを含むことができる。この層は、ＴｉＯ_x、ＴｉＯ_xＮ_yなどの酸化物の、制御された厚さ、制御されたドーピング及び制御された表面の成端層又は他の界面層を有することができる。物理気相蒸着（Ｏ₂、Ｎ₂又はこれらの組み合わせの存在下での、ＴｉＯ_x源、ＴｉＮ源又はＴｉ源のＤＣスパッタリング、ＲＦスパッタリングを含む）などの方法を用いて、これらの層を蒸着することができる。方法には、前駆体が最初にウェハの表面上に蒸着され、制御された温度で反応が進行するＣＶＤ及びＡＬＤも含まれる。ＴｉＯ_xが形成される場合には、化学的前駆体を用いることができる。

上述したように、封入及び／又は不活性化層（単数若しくは複数）は、経時的に安定した光導電性特徴を保持するため、光導電層の上及び／又は下で使用することができる。本明細書に記載された実施形態は、光導電層内に安定した気体環境（又は気体の有意な存在の欠如）を保証する。例えば、真空、アルゴン、窒素、酸素、水素、二酸化炭素を様々な割合で、かつ様々な程度にまで含める、又は除外することができる。実施形態は、酸素、Ｈ₂Ｏ、ＣＯ₂を除外し得、気体分子、又はアルゴン及び／若しくは窒素などの非反応性材料のいずれかのみの欠如を含み得る。経時的に安定した光導電性特徴を保持するため、光導電膜と、この膜の外部の領域との間の気体交換を回避することを目的とした封入層を含めることができる。この目的で実施形態に用いられる材料は、ポリキシリレン；Ａｓ₂Ｓ₃又はＡｓ₂Ｓｅ₃；Ｓｉ₃Ｎ₄、ＳｉＯ₂及びＳｉＯ_xＮ_yなどのこれらの混合物；ＴｉＯ₂、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＳｉＯ₂、Ｔａ₂Ｏ₅、Ｚｎ_xＡｌ_yＯ、Ｚｎ_xＧａ_yＯなどの酸化物、Ｚｎｌｎ_xＳｎ_yを含むがこれらに限定されない。

封入材料は、場合によっては実質的に単一分子の単層の形で、不活性化層を先に置くことができる。この第１の層は、封入材の蒸着中に封入される構造を保護する役割を果たすことができる。例えば、ポリキシリレンなどの材料の層を、光導電層の光電挙動を有害に変えることのない手順を用いて最初に蒸着し、次の封入プロセス中に光導電層の保護を提供することができる。この層は、例えば、ＳｉＯ_x、ＳｉＯ_xＮ_yなどの酸素を含む封入材の蒸着の際に用いられる特定のプロセス中に存在する酸素及びそのラジカルから生じる反応から膜を保護することができる。

実施形態では、封入積層体（複数の層を含み得る）全体の典型的な厚さは、１つの単層（通常、ナノメートルレベル又はわずかにナノメートル未満、例えば、約５Å）から通常約１マイクロメートルまでの範囲を取ることができる。実施形態では、封入積層体全体の典型的な厚さは、アレイの光学的特性の変動を最小限にするため、約１マイクロメートル〜約２マイクロメートル未満とすることができる。

実施形態では、反応した場合にデバイスの光電特性を変える可能性のある材料を含む、デバイス内の材料と反応することができる分子をゲッタリングする役割を果たす材料が、層「１」、「２」、「３」、「４」、「５」のうちの少なくとも１つに含まれ得る。デバイスに入る可能性のある反応性分子の例には、Ｏ₂及びＨ₂Ｏ及びＯ₃が含まれる。このような反応によって変わる光電特性を有する可能性のあるデバイス内の材料の例には、材料「４」ＮＣ、材料「３」接着、材料「２」界面、及び「１」金属が含まれる。ゲッタリング成分の例には、ボラゾン、テトラヒドロボレートを含むホウ化水素、カテコールボラン、Ｌ−セレクトルド、水素化ホウ素リチウム、ヒドリドホウ酸トリエチルリチウム、水素化ホウ素ナトリウム及び水素化ホウ素ウラニウムが含まれる。ゲッタリング成分の例には、加水分解性シロキサンが含まれる。

一実施形態のデバイスは、半導体感光層の構成要素との強力な化学結合（例えば、共有結合）を含むことができる。感光層の構成要素のいずれもが界面層との化学結合を提供しない場合、界面層の表面は有機二官能分子を使用して改質される。その場合、第１の種類の官能基は、界面層表面との選択結合を提供するのに対し、第２の種類の官能基は、リガンドとの結合又は半導体ナノ結晶との直接結合のいずれかを提供する。これらの結合分子は、非導電性アルカン若しくはアリル主鎖上に形成することができ、又は、アニリン、アセチレン、若しくは他の種類のｓｐ２混成炭素を含む導電性主鎖上に形成することができる。酸化物への結合を提供する官能基は、シラン、シロキサン、シリザン、一級、二級又は三級アミン、イミド、リン酸塩、オキシム、カルボン酸塩を含むことができる。

一実施形態のデバイスの製造プロセスは、清浄な乾燥空気雰囲気中で、３０秒間、２０℃のＳＣ１を使用してウェハを予め清掃することを含むことができる。一実施形態のデバイスの製造プロセスは、清浄な乾燥空気雰囲気中で、３０秒間、２０℃の脱イオン水中で洗浄することを含むことができる。一実施形態のデバイスの製造プロセスは、所定環境（清浄な乾燥空気、真空、窒素、アルゴン、若しくは水素などの還元雰囲気、又はＮ₂若しくはＡｒなどの不活性ガス及びＯ₂などの酸化ガスを含む制御された酸化雰囲気）内で所定期間（３０秒〜２４時間など）、所定温度（２０、７０、１５０又は２００℃など）で焼成することを必要とするウェハを乾燥させることを含むことができる。

一実施形態のデバイスの製造プロセスは、他のプロセス間の最小及び最大及び平均待ち行列時間を定めることを含むことができる。

一実施形態のデバイスの製造プロセスは、２５℃などの所定温度で、２０秒などの所定時間、Ｎ₂などの所定の雰囲気内で、アセトニトリル中のエタンジチオールに暴露することを含む、基材及び量子ドット膜の処理を含むことができる。一実施形態のデバイスの製造プロセスは、２５℃などの所定温度で、２０秒などの所定時間、Ｎ₂などの所定の雰囲気内で、アセトニトリル中のヘキサンジオールに暴露することを含む、基材及び量子ドット膜の処理を含むことができる。

一実施形態のデバイスの製造プロセスは、ＳｉＯ₂などの誘電キャッピング層を、１００℃などの特定の温度以下で、１００℃などの誘電キャッピング層の特定の厚さまで蒸着することを含むことができる。

一実施形態のデバイスの製造プロセスは、エッチングされる領域のリソグラフィ画定と、その後のＳｉＯ₂などの材料のエッチングを含むことができる。

一実施形態のデバイスの製造プロセスは、ＳｉＮなどの誘電キャッピング層を、１００℃などの特定の温度以下で、１００℃などの誘電キャッピング層の特定の厚さまで蒸着することを含むことができる。

一実施形態のデバイスの製造プロセスは、エッチングされる領域のリソグラフィ画定と、その後のＳｉＮなどの材料のエッチングを含むことができる。

一実施形態のデバイスの製造プロセスは、２００ｍｍＳｉウェ−ハ上の処理と、量子ドット層の蒸着前の０．１１ミクロンノードにおける標準的なＡｌ／ＳｉＯ₂材料技術とを含むシリコンＣＭＯＳ製造を含むことができる。ＣＭＯＳ製造フローは、ＴｉＮなどのパターン成形された金属接点で完了させることができる。

一実施形態のデバイスの製造プロセスは、ビア層上に１つのＣｕ／ＴＥＯＳ／ＳｉＮ ＨＭシングルダマシン層を集積し、その後Ｎｉ／Ａｕ積層体の選択無電解蒸着を行うことを含むことができる。

一実施形態のデバイスの製造プロセスは、基材の前処理を含むことができる。層間の電気的接触又は接着を向上させるために、金属電極及び／又は絶縁面の改質が必要とされる場合がある。湿式の予備洗浄の代わりに、プラズマによって、又は液相若しくは気相プロセスによってウェハを処理して、表面状態の障壁高さ及び密度を制御した接着単層を形成してもよい。

一実施形態のデバイスの製造プロセスは、酸素及び水分が膜性能に及ぼす影響を最小化する、かつ／又は制御するために周囲の雰囲気に対する厳密な制御が提供される感光膜の蒸着を含むことができる。これらは、Ｏ２およびＨ２Ｏプロセスモニタを装備した製造ツールの使用を含むことができる。化学的貯蔵、及び貯蔵容器からプロセスツールタンクへの液体の移送中を含め、材料（量子ドット及びその層など）の空気への最小限の、又は制御され、かつ安定した暴露を保証する標準的な作業手順が提供され得る。製造プロセスは、クロロフォルム及び他の溶剤に適合することができる。

一実施形態のデバイスの製造プロセスは、量子ドットの層を安定させることを含むことができる。これらは、アセトニトリル中のジチオールの希釈液を使用した化学的後処理を含むことができる。

周囲の酸素及び水分に対してＱＦの感度が高いため、ＱＦ蒸着と後処理との間の待ち行列時間は最小化され、Ｎ₂ブランケット下で行われるべきである。同じ条件が、後処理Ｂと誘電キャップ蒸着との間の待ち行列時間に当てはまる。

一実施形態のデバイスの製造プロセスは、デバイスの寿命中に、ＱＦ膜を酸素及び水分の拡散から封止することを含むことができる。ＳｉＯ₂／ＳｉＮ積層体の低温蒸着を利用することができる。このようなプロセスは、１００℃未満の基材温度、かつ大気圧又はできるだけ高い圧力で実行されるべきである。他のプロセスの選択には、低温スピンオンガラスプロセス、又はキャッピング層の光透過性に影響を及ぼさない極薄金属膜を含めることができる。

一実施形態のデバイスのプロセス制御は、量子ドット膜の蒸着前に、到着したウェハの検査を含むことができる。一実施形態の検査工程は、ａ）明視野検査などを用いた欠陥密度の検査；ｂ）紫外光電子分光（Ultraviolet Photoelectron Spectroscopy、ＵＰＳ）などを使用した金属電極の仕事関数の検査（ＵＰＳ法のプロセス制御手順は、ブランケットプロセス監視ウェハ上で実行することができる）；ｃ）テスト画素アレイ（test pixel array、ＴＬＭ）構造上で実行される漏洩電流及び絶縁電圧破壊、を含む。デバイスの光電反応及び膜特性は、プロセス制御の一部として用いることができる。

実施形態では、材料「４」は、バンドギャップを有し、かつ対象とする波長範囲内の光の吸収を提供する材料を含むことができる。実施形態では、感光層は、Ｓｉ、ＰｂＳ、ＰｂＳｅ、ＣｄＳ、ＣｄＳｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＰｂＴｅ、ＣｄＴｅ、Ｇｅ、Ｉｎ₂Ｓ₃、Ｂｉ₂Ｓ₃及びこれらの組み合わせなどの材料を含むことができる。実施形態では、感光層は、ポルフィリンなどの強力な光吸収材料を含むことができる。実施形態では、感光層は、エタンチオール、エタンジチオール、ベンゼンチオール、ベンゼンジチオール、ジベンゼンジチオール、ピリジン、ブチルアミンなどの不活性化有機リガンドを含むことができる。

一実施形態では、実施形態の光検出器は、少なくとも１種類の電荷キャリアの流れを制御する感光エネルギー障壁を用いる感光デバイスを含む。

実施形態では、光検出器は、利得を示すことができ、その場合、１秒毎に流れる追加の電荷ユニットの数と、１秒毎にデバイス上に衝突する光子の数との比は、１、例えば、概算で約２〜約６０の範囲にある値を超える場合がある。

実施形態では、光検出器は、高正規化反応、すなわち、低い光レベルでも光電流と暗電流との高い比を示すことができる。例えば、１５０ｎＷ／ｃｍ²の可視光が光検出器上に衝突するとき、光電流と明電流との比は２０を超える場合がある。一般に、この値は、（遅延及び暗電流の均一性や光反応の均一性などの他の仕様を満たしつつ）できる限り高くすべきである。１５０ｎＷ／ｃｍ²での正規化反応の場合、１００以上の値が可能である。

実施形態では、光検出器は、１秒未満内に暗電流に近い値（暗電流からの１つの最下位ビットなど）に安定する光電流（画素に対する約１μＷ／ｃｍ²以上などの、その後の強力な照明を含む）で、迅速な時間的反応を示すことができる。理想的には、光電流は、１／１５ｓ、１／３０ｓ、１／２００ｓ、１／１０００ｓなどであり得る１回の露光期間内にこの値に安定する。

実施形態では、暗闇における電流−電圧特性は、ゼロ電圧と、飽和電圧として知られる第１の電圧との間で、単調増加関数関係を示すことができる。この範囲は、ターンオン相と呼ぶことができる。電流−電圧は、第１の電圧と、リーチスルー電圧として知られる第２のより大きい電圧との間で、ゼロ〜第１の電圧の範囲の間よりも低い平均勾配を有する単調増加関係を示すことができる。この第１〜第２の電圧範囲は、飽和範囲と呼ぶことができる。第２の、すなわちリーチスルー電圧よりも大きい電圧では、電流−電圧関係は、第１の電圧〜第２の電圧の範囲に対して勾配の増加を示すことができる。この最も高い電圧範囲は、ポストリーチスルー範囲と呼ぶことができる。

実施形態では、バイアス下で、浮遊電荷キャリア（例えば、電子）がデバイスを移動する時間（すなわち、図２では左側の材料「１」と右側の材料「１」との間、図３の材料「１」と材料「９」との間を移動する時間などの、２つの接点間を移動する時間）がその電荷キャリアの平均寿命を超えたとき、浮遊電荷キャリア（例えば、電子）を注入する接点が、遮断されるキャリア（例えば、ホール）と称することができる他の種類の電荷キャリアの抽出をも阻止するとき、及び浮遊電荷キャリア（例えば、電子）を提供する接点と半導体膜との間の界面が、遮断されるキャリア（例えば、ホール）の低表面再結合速度を提供するときに、利得を達成することができる。この界面は、図１Ａの材料「２」及び材料「３」と、図２の材料「２」及び材料「３」と、同様に図２の材料「７」及び材料「３」と、図３の材料「２」、材料「３」、材料「５」及び材料「８」とにおいて具体化することができる。

より具体的には、バイアス下で、浮遊電荷キャリア（例えば、電子）がデバイスを移動する時間がその電荷キャリアの平均寿命を超えたときに利得を達成することができる。定量的には、ベース輸送因数α＿ｔは１未満だが１に近いと言うことができる。これは、浮遊キャリアの少数キャリア拡散長が界面層間の分離を超える場合に達成することができる。

更に、バイアス下で、浮遊電荷キャリア（例えば、電子）を注入する接点が、遮断されるキャリア（例えば、ホール）と称することができる他の種類の電荷キャリアの抽出をも阻止するときに利得を達成することができる。定量的には、エミッタ注入効率γは、１未満だが１に近いと言うことができる。これは、他の種類の電荷キャリアの抽出を遮断する浮遊キャリア注入接点付近の界面層を使用することによって達成することができる。これは、大バンドギャップ材料から界面層を作ることによって達成することができ、その場合、ある帯（伝導帯など）は、近接する金属接点の仕事関数とエネルギーにおいて実質的に密に整列され、電荷キャリアの抽出を遮断する半導体内の帯とエネルギーにおいて実質的に整列されていない。

更に、バイアス下で、浮遊電荷キャリア（例えば、電子）を提供する接点と半導体膜との間の界面が、遮断されるキャリア（例えば、ホール）の低表面再結合速度を提供するときに利得を達成することができる。定量的には、再結合因子は１未満だが、１に近いと言うことができる。これは、浮遊キャリア（例えば、電子）の少数キャリア寿命内で、遮断されるキャリア（例えば、ホール）のごく一部のみが浮遊電荷キャリア（例えば、電子）を提供する接点と半導体膜との間の界面付近で再結合する場合に達成することができる。これは、遮断されるキャリアの表面再結合速度が０．１ｃｍ／ｓ未満、例えば、０．０１ｃｍ／ｓ以下であることを必要とし得る。

図２を参照すると、実施形態は、最も左側の材料「１」と最も右側の材料「１」との間を流れる暗電流を低減するために取られる方法及び構造を含むことができる。実施形態は、最も左側の材料「１」と最も右側の材料「１」との接点間に存在する、材料「３」の部分内の導電成分の除去を含むことができる。実施形態は、最も左側の材料「１」と最も右側の材料「１」との接点間に存在する金属酸化物、金属水酸化物、有機汚染物、ポリマー、導電性酸化物などの導電成分の除去を含むことができる。図２を参照すると、実施形態は、材料「７」と材料「４」との間の界面を、再結合速度、トラップされた電荷、接着、又はこの界面における複数のこのような特性を制御するために改質することを含むことができる。

図１Ａを参照すると、実施形態は、界面層「２」及び「３」に存在する表面状態などの表面状態を制御することを含む。実施形態は、表面上の再結合速度を制御又は変更するために、材料「１」内のＴｉＮなどの金属若しくは材料「２」内のＴｉＯ_xなどの金属水酸化物をキセノン若しくは他の種でストライクメッキすること、又はアルゴンスパッタリングを利用することを含む。実施形態は、１種類の電荷キャリアの表面再結合速度を、この界面にて約０．１ｃｍ／ｓ未満又は約０．０１ｃｍ／ｓ未満に低減することを含むことができる。

実施形態は、それぞれの横方向寸法で約０．９μｍの画素ピッチを有する小画素を実現することを含む。実施形態は、約０．１５μｍなどの狭いビアを使用することを含む。実施形態は、約０．１４μｍの金属間間隔を使用することを含む。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｐ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える感光デバイスであって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までの電子走行時間よりも長い電子寿命を有し、第１の接点が、電子の注入を提供し、ホールの抽出を遮断し、第１の接点と感光材料との間の界面が、１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

本明細書に記載された実施形態は、第１の接点と、ｎ型半導体と、ｐ型半導体を含む感光材料と、第２の接点と、を備える感光デバイスであって、感光材料及び第２の接点が、それぞれ、約４．５ｅＶより浅い仕事関数を有し、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までの電子走行時間よりも長い電子寿命を有し、第１の接点が、電子の注入を提供し、ホールの抽出を遮断し、第１の接点と感光材料との間の界面が、約１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｐ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える光検出器であって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、少なくとも約０．８Ａ／Ｗの応答度を提供するように構成される、光検出器を含む。

一実施形態の光検出器の第１の接点は注入接点であり、第２の接点は求引接点である。

一実施形態の光検出器の注入接点は、トラップされたキャリアを注入接点が感光材料から求引するよりも高い効率で、浮遊キャリアを感光材料内に注入するように構成される。

一実施形態の光検出器の注入接点は、トラップされたキャリアを求引キャリアが感光材料内に注入するよりも高い効率で、浮遊キャリアを感光材料内から求引するように構成される。

一実施形態の光検出器の感光材料は、ｐ型半導体材料である。

一実施形態の光検出器の第１の接点は金属を含み、第２の接点は金属を含む。

一実施形態の光検出器のバイアスは約−０．１ボルト〜約−２．８ボルトの範囲であり、浮遊キャリアは電子である。

一実施形態の光検出器の感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態の光検出器の各ナノ粒子は、ナノ粒子の表面上に酸化物を含む。

一実施形態の光検出器の感光層は、ＰｂＳＯ₄、ＰｂＯ、ＰｂＳｅＯ₄、ＰｂＴｅＯ₄、ＳｉＯ_xＮ_y、Ｉｎ₂０₃、硫黄、硫酸塩、スルホキシド、炭素及び炭酸塩からなる群から選択される材料を含む。

一実施形態の光検出器のナノ粒子は相互接続されている。

一実施形態の光検出器の注入接点及び求引接点は、それぞれ、Ａｌ、Ａｇ、Ｉｎ、Ｍｇ、Ｃａ、Ｌｉ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ又はＴａＮからなる群から選択される材料を含む。

一実施形態の光検出器の感光層は、約１００ｎｍ〜約３０００ｎｍの範囲の入射光の方向に垂直な寸法を有する。

一実施形態の光検出器の第１のキャリア型は、大半が暗闇内にあり、第２のキャリア型は、大半が照明下にある。

一実施形態の光検出器の第１のキャリア型はホールであり、第２のキャリア型は電子である。

一実施形態の光検出器の第１の接点及び第２の接点は、浅い仕事関数の金属を含む。

一実施形態の光検出器の第１の接点及び第２の接点は、それぞれ、約４．５ｅＶよりも浅い仕事関数を有する。

一実施形態の光検出器の第１の接点と第２の接点との間の距離は、約２００ｎｍ〜約２μｍの範囲である。

一実施形態の光検出器の浮遊キャリアは、少なくとも約１Ｅ−５ｃｍ²／Ｖｓの移動度を有する。

一実施形態の光検出器のｐ型半導体材料は、ドープ済みのｐ型材料である。

一実施形態の光検出器のバイアスは約＋０．１ボルト〜約＋２．８ボルトの範囲であり、浮遊キャリアはホールである。

一実施形態の光検出器の注入接点及び求引接点は、それぞれ、Ａｕ、Ｐｔ、Ｐｄ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ及びＴａＮからなる群から選択される材料を含む。

一実施形態の光検出器の第１のキャリア型は、大半が暗闇内にあり、一実施形態の光検出器の第２のキャリア型は、大半が照明下にある。

一実施形態の光検出器の第１のキャリア型は電子であり、第２のキャリア型はホールである。

一実施形態の光検出器の第１の接点及び第２の接点は、深い仕事関数の金属を含む。

一実施形態の光検出器の第１の接点及び第２の接点は、それぞれ、約４．５ｅＶよりも深い仕事関数を有する。

一実施形態の光検出器のｎ型半導体材料は、ドープ済みのｎ型材料である。

一実施形態の光検出器の感光材料は、第１の接点及び第２の接点の仕事関数よりも少なくとも約０．３ｅＶ深い仕事関数を有する。

一実施形態の光検出器の第１の接点及び第２の接点は、それぞれ、Ａｌ、Ａｇ、Ｉｎ、Ｍｇ、Ｃａ、Ｌｉ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ、ＴａＮ、ｎ型ポリシリコン及びｎ型非晶質シリコンからなる群から選択される材料を含む。

本明細書に記載された実施形態は、第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｎ型半導体を含む感光材料と、を備える光検出器であって、第１の接点及び第２の接点が、それぞれ、約４．５ｅＶよりも深い仕事関数を有し、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、光導電利得と、少なくとも約０．４Ａ／Ｗの応答度とを提供するように構成される、光検出器を含む。

一実施形態の光検出器の感光材料は、第１の接点及び第２の接点の仕事関数よりも少なくとも約０．３ｅＶ浅い仕事関数を有する。

一実施形態の光検出器の第１の接点及び第２の接点は、それぞれ、Ａｕ、Ｐｔ、Ｐｄ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ、ＴａＮ、ｐ型ポリシリコン及びｐ型非晶質シリコンからなる群から選択される材料を含む。

本明細書に記載された実施形態は、第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｎ型半導体を含む感光材料と、を備えるフォトトランジスタであって、第１の接点及び第２の接点が、それぞれ、約４．５ｅＶよりも深いショットキー接点又は仕事関数を有し、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までのホール走行時間よりも長いホール寿命を有する、フォトトランジスタを含む。

一実施形態の光検出器の浮遊キャリアはホールであり、トラップされるキャリアは電子である。

本明細書に記載された実施形態は、第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｐ型半導体を含む感光材料と、を備えるフォトトランジスタであって、第１の接点及び第２の接点が、それぞれ、約４．５ｅＶよりも浅いショットキー接点又は仕事関数を有し、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、電子の寿命を有し、感光材料の電子移動度、第１の接点と第２の接点との間の距離、及びバイアス電圧が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までの電子走行時間が電子寿命よりも短くなるように選択される、フォトトランジスタを含む。

一実施形態の光検出器の浮遊キャリアは電子であり、トラップされるキャリアはホールである。

本明細書に記載された実施形態は、第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｎ型半導体を含む感光材料と、を備えるフォトトランジスタであって、第１の接点及び第２の接点が、それぞれ、約４．５ｅＶよりも深いショットキー接点又は仕事関数を有し、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、ホール寿命を有し、感光材料のホール移動度、第１の接点と第２の接点との間の距離、及びバイアス電圧が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までのホール走行時間がホール寿命よりも短くなるように選択される、フォトトランジスタを含む。

一実施形態の光検出器の浮遊キャリアはホールであり、トラップされるキャリアは電子である。

一実施形態の光検出器は、ｐドープシリコンを含むｐ型半導体を備える。

一実施形態の光検出器は、ＧａＡｓを含むｐ型半導体を備える。

一実施形態の光検出器は、量子ドット／ナノ結晶を含むｐ型半導体を備える。

一実施形態の光検出器は、相互接続されたナノ結晶の網状体を含むｐ型半導体を備える。

一実施形態の光検出器は、ナノ結晶及びリンカー分子を含むｐ型半導体を備える。

一実施形態の光検出器は、化合物半導体を含むｐ型半導体を備える。

一実施形態の光検出器は、ＰｂＳ、ＰＢＳＯ３を有するＰｂＳを含むｐ型半導体を備える。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｐ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える感光デバイスであって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までの電子走行時間よりも長い電子寿命を有し、第１の接点が、電子の注入を提供し、ホールの抽出を遮断し、第１の接点と感光材料との間の界面が、１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

一実施形態のデバイスの第１の接点及び第２の接点の仕事関数は、それぞれ約４．５ｅＶよりも浅い。

一実施形態のデバイスのバイアスは、約−０．１ボルト〜約−２．８ボルトの範囲である。

一実施形態のデバイスの感光材料は、複数のナノ粒子を含み、ナノ粒子のそれぞれは、各ナノ粒子の表面上に酸化物を有する。

一実施形態のデバイスの感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態のデバイスの感光層は、ＰｂＳＯ₄、ＰｂＯ、ＰｂＳｅＯ₄、ＰｂＴｅＯ₄、ＳｉＯ_xＮ_y、Ｉｎ₂０₃、硫黄、硫酸塩、スルホキシド、炭素及び炭酸塩からなる群から選択される材料を含む。

一実施形態のデバイスの感光材料は、相互接続された複数のナノ粒子を含む。

一実施形態のデバイスの第１の接点及び第２の接点は、それぞれ、Ａｌ、Ａｇ、Ｉｎ、Ｍｇ、Ｃａ、Ｌｉ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ、又はＴａＮ、ＴｉＯ₂、Ｔｉ_xＮ_y、ＩＴＯ、Ｒｕ、ＴｉＳｉ、ＷＳｉ₂、ＢをドープしたＴｉＯ_x、ＣをドープしたＴｉＯ_x、ＣｏをドープしたＴｉＯ_x、ＦｅをドープしたＴｉＯ_x、ＮｄをドープしたＴｉＯ_x、ＮをドープしたＴｉＯ_xからなる群から選択される材料を含む。

一実施形態のデバイスの第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離だけ離れており、感光材料内の電子移動度は、少なくとも約１Ｅ−５ｃｍ₂／Ｖｓである。

一実施形態のデバイスの感光材料は、第１の接点と第２の接点との間にバイアスが印加されたときに、少なくとも約０．８Ａ／Ｗの応答度を提供するように構成される。

本明細書に記載された実施形態は、第１の接点と、ｎ型半導体と、ｐ型半導体を含む感光材料と、第２の接点と、を備える感光デバイスであって、感光材料の仕事関数の大きさが、第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までの電子走行時間よりも長い電子寿命を有し、ｎ型半導体が、電子の注入を提供し、ホールの抽出を遮断し、ｎ型半導体と感光材料との間の界面が、約１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

一実施形態のデバイスのｎ型半導体は、ＴｉＯ₂、化学的に還元されたＴｉＯ₂、酸化されたＴｉＯ₂、ＣｄＴｅ、ＣｄＳ、ＣｄＳｅ、Ｓｉ、又はＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ若しくはＣからなる群から選択されるナノ粒子、からなる群から選択される材料を含む。

一実施形態のデバイスのバイアスは、約−０．１ボルト〜約−２．８ボルトの範囲である。

一実施形態のデバイスの感光材料は、複数のナノ粒子を含み、ナノ粒子のそれぞれは、各ナノ粒子の表面上に酸化物を有する。

一実施形態のデバイスの感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態のデバイスの感光材料は、相互接続された複数のナノ粒子を含む。

一実施形態のデバイスの第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離によって隔てられる。

一実施形態のデバイスの第１の接点及び第２の接点は、それぞれ、Ａｌ、Ａｇ、Ｉｎ、Ｍｇ、Ｃａ、Ｌｉ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ、ＴａＮ、ＴｉＯ₂、Ｔｉ_xＮ_y、ＩＴＯ、Ｒｕ、ＴｉＳｉ、ＷＳｉ₂、ＢをドープしたＴｉＯ_x、ＣをドープしたＴｉＯ_x、ＣｏをドープしたＴｉＯ_x、ＦｅをドープしたＴｉＯ_x、ＮｄをドープしたＴｉＯ_x、ＮをドープしたＴｉＯ_xからなる群から選択される材料を含む。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｐ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える光検出器であって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ大きく、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、少なくとも約０．８Ａ／Ｗの応答度を提供するように構成される、光検出器を含む。

一実施形態の光検出器の第１の接点及び第２の接点の仕事関数は、それぞれ約４．５ｅＶよりも浅い。

一実施形態の光検出器のバイアスは、約−０．１ボルト〜約−２．８ボルトの範囲である。

一実施形態の光検出器の感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態の光検出器の感光層は、ＰｂＳＯ₄、ＰｂＯ、ＰｂＳｅＯ₄、ＰｂＴｅＯ₄、ＳｉＯ_xＮ_y、Ｉｎ₂０₃、硫黄、硫酸塩、スルホキシド、炭素及び炭酸塩からなる群から選択される材料を含む。

一実施形態の光検出器の第１の接点及び第２の接点は、それぞれ、Ａｌ、Ａｇ、Ｉｎ、Ｍｇ、Ｃａ、Ｌｉ、Ｃｕ、Ｎｉ、ＮｉＳ、ＴｉＮ、ＴａＮ、ＴｉＯ₂、Ｔｉ_xＮ_y、ＩＴＯ、Ｒｕ、ＴｉＳｉ、ＷＳｉ₂、ＢをドープしたＴｉＯ_x、ＣをドープしたＴｉＯ_x、ＣｏをドープしたＴｉＯ_x、ＦｅをドープしたＴｉＯ_x、ＮｄをドープしたＴｉＯ_x、ＮをドープしたＴｉＯ_xからなる群から選択される材料を含む。

一実施形態の光検出器の第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離によって隔てられ、感光材料内の電子移動度は、少なくとも約１Ｅ−５ｃｍ₂／Ｖｓである。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｎ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える感光デバイスであって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ小さく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ小さく、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までのホール走行時間よりも長いホール寿命を有し、第１の接点が、ホールの注入を提供し、電子の抽出を遮断し、第１の接点と感光材料との間の界面が、約１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

一実施形態のデバイスの第１の接点及び第２の接点の仕事関数は、それぞれ約４．５ｅＶよりも深い。

一実施形態のデバイスのバイアスは、約０．１ボルト〜約２．８ボルトの範囲である。

一実施形態のデバイスの感光材料は、複数のナノ粒子を含み、ナノ粒子のそれぞれは、各ナノ粒子の表面上に酸化物を有する。

一実施形態のデバイスの感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態のデバイスの感光層は、ＰｂＳＯ₄、ＰｂＯ、ＰｂＳｅＯ₄、ＰｂＴｅＯ₄、ＳｉＯ_xＮ_y、Ｉｎ₂０₃、硫黄、硫酸塩、スルホキシド、炭素及び炭酸塩からなる群から選択される材料を含む。

一実施形態のデバイスの感光材料は、相互接続された複数のナノ粒子を含む。

一実施形態のデバイスの第１の接点及び第２の接点は、それぞれ、Ａｕ、Ｐｄ、Ｐｔ、Ａｇ、Ｉｎ、Ｃｕ、Ｎｉ、Ｃｕ、ＮｉＳｉ、ＰｔＳｉ、ＴｉＮ又はＴａＮからなる群から選択される材料を含む。

実施形態のデバイスの第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離によって隔てられ、感光材料内のホール移動度は、少なくとも約１Ｅ−５ｃｍ₂／Ｖｓである。

一実施形態のデバイスの感光材料は、第１の接点と第２の接点との間にバイアスが印加されたときに少なくとも約０．８Ａ／Ｗの応答度を提供する。

本明細書に記載された実施形態は、第１の接点と、ｐ型半導体と、ｎ型半導体を含む感光材料と、第２の接点と、を備える感光デバイスであって、感光材料の仕事関数の大きさが、第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ小さく、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、第１の接点から第２の接点までのホール走行時間よりも長いホール寿命を有し、ｐ型半導体が、ホールの注入を提供し、電子の抽出を遮断し、ｐ型半導体と感光材料との間の界面が、約１ｃｍ／ｓ未満の表面再結合速度を提供する、感光デバイスを含む。

一実施形態のデバイスのｐ型半導体は、ＴｉＯ₂、化学的に還元されたＴｉＯ₂、酸化されたＴｉＯ₂、ＣｄＴｅ、ＣｄＳ、ＣｄＳｅ、Ｓｉ、又はＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ若しくはＣからなる群から選択されるナノ粒子、からなる群から選択される材料を含む。

一実施形態のデバイスのバイアスは、約０．１ボルト〜約２．８ボルトの範囲である。

一実施形態のデバイスの感光材料は、複数のナノ粒子を含み、ナノ粒子のそれぞれは、各ナノ粒子の表面上に酸化物を有する。

一実施形態のデバイスの感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態のデバイスの感光材料は、相互接続された複数のナノ粒子を含む。

一実施形態のデバイスの第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離によって隔てられる。

一実施形態のデバイスの第１の接点及び第２の接点は、それぞれ、Ａｕ、Ｐｄ、Ｐｔ、Ａｇ、Ｉｎ、Ｃｕ、Ｎｉ、Ｃｕ、ＮｉＳｉ、ＰｔＳｉ、ＴｉＮ又はＴａＮからなる群から選択される材料を含む。

本明細書に記載された実施形態は、それぞれが仕事関数を有する第１の接点及び第２の接点と、第１の接点と第２の接点との間の感光材料であって、ｎ型半導体を含み、かつ仕事関数を有する感光材料と、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路と、を備える光検出器であって、感光材料の仕事関数の大きさが、第１の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ小さく、また第２の接点の仕事関数の大きさよりも少なくとも約０．４ｅＶ小さく、第１の接点と第２の接点との間にバイアス電圧を印加するように構成された回路を更に備え、感光材料が、第１の接点と第２の接点との間にバイアスが印加されたときに、少なくとも約０．８Ａ／Ｗの応答度を提供するように構成される、光検出器を含む。

一実施形態のデバイスの第１の接点及び第２の接点の仕事関数は、それぞれ約４．５ｅＶよりも深い。

一実施形態のデバイスのバイアスは、約０．１ボルト〜約２．８ボルトの範囲である。

一実施形態のデバイスの感光材料は、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｓｉ、Ｇｅ又はＣからなる群から選択されるナノ粒子を含む。

一実施形態のデバイスの感光層は、ＰｂＳＯ₄、ＰｂＯ、ＰｂＳｅＯ₄、ＰｂＴｅＯ₄、ＳｉＯ_xＮ_y、Ｉｎ２０３、硫黄、硫酸塩、スルホキシド、炭素及び炭酸塩からなる群から選択される材料を含む。

一実施形態のデバイスの第１の接点及び第２の接点は、それぞれ、Ａｕ、Ｐｄ、Ｐｔ、Ａｇ、Ｉｎ、Ｃｕ、Ｎｉ、Ｃｕ、ＮｉＳｉ、ＰｔＳｉ、ＴｉＮ又はＴａＮからなる群から選択される材料を含む。

一実施形態のデバイスの第１の接点と第２の接点とは、約２００ｎｍ〜約２μｍの範囲の距離によって隔てられ、感光材料内のホール移動度は、少なくとも約１Ｅ−５ｃｍ²／Ｖｓである。

実施形態では、デバイスは、後述するように、デバイスの適切なバイアス下で光電流の収集を選択的にオン／オフにすることができる「グローバルシャッタ」として本明細書で称される特徴を可能にする。以下の説明で参照される層は、図３に示される材料積層体内の材料（例えば、「１」、「２」、「４」、「８」、「９」）に対応する。グローバルシャッタの「オン」相の間、実施形態では、正電圧が積層体の「材料１」側に印加され、かつ負電圧が積層体の「材料９」側に印加されるように積層体全体にバイアスを印加することができる。光が「材料４」内に吸収されるとき、電子ホール対が生成される。積層体全体にバイアスがかかることにより、より正の電極である「材料１」に電子が移動し、より負の電極である「材料９」に向かってホールが移動し、それにより、読み出し集積回路によって検出可能であり、デジタル画像を生成するために使用することができる光電流が得られる。

実施形態では、後述するように、適切なバイアスで積層体を「オフ」にすることもできる。図３の層を参照すると、実施形態では、電子及びホールが光吸収層である「材料４」を移動する速度は、「材料４」内の電界に強く依存し得る。実施形態では、「材料４」内の電界は、積層体全体の電圧バイアスに対して非線形に依存し得る。それにより、例えば、１Ｖを超える大きいバイアスでは、「材料４」内の電界は、「材料４」の外にすべての電子及びホールを迅速に輸送して光電流を生成するのに十分大きくなり得る。このシナリオでは、積層体は、「オン」とみなされる。実施形態では、積層体全体のバイアスがより小さく、例えば、１Ｖ未満であるとき、「材料４」内の電界はずっと小さくなり、それにより電子及びホールが「材料４」を非常に遅く移動するようになる。電子及びホールがそのように遅く「材料４」を移動するとき、それらの再結合寿命は走行時間よりずっと短くなり得る。それにより光電流は、ゼロ付近まで減少する。この状態では、電極で光電流が収集されないため、積層体は「オフ」とみなされる。

シャッタ効率は、積層体が「オン」になるようにバイアスされるときの光電流と、積層体が「オフ」になるようにバイアスされるときの光電流との比として定義することができる。実施形態では、シャッタ効率は、１００ｄＢを超える場合がある。

図３の層を参照すると、実施形態では、「材料９」に印加されたバイアスを交番させてデバイスを「オン」状態からオフ状態にトグルさせることによって、「グローバルシャッタ」を達成することができる。バイアスは、デバイスが一定時間の間「オン」になるように「材料９」に印加される。この時間の間、光電流は、「材料１」の電極で収集することができる。この時間の終了時、「材料９」のバイアスは、デバイスが「オフ」状態になるように迅速に変えることができる。「オフ」状態では、光電流は、「材料１」の電極でもはや収集されず、デジタル信号への光の変換が停止されている。「オフ」状態では、画像センサによって読み出された信号は、当該センサに入射した光の影響を受けない。

実施形態では、積層体材料（図３）を適切に選択すると、積層体が「オフ」状態にあるバイアスの範囲を実質的に変えることができる。画像センサとして使用するために積層体が読み出し集積回路に接続される実施形態では、積層体が「オフ」状態にあるバイアスの範囲が広いことが重要であり得る。これは、画像センサのいくつかの実施形態では、１つの電極のバイアスを使用して、収集された光生成電荷を積分することにより、生成されている光電流の大きさを信号化するためである。光生成電子が「材料９」から「材料１」に向かって移動する実施形態では、「材料１」の電圧は、より正の値で開始し、電子の収集に伴ってより低い値に減少する。このような実施形態の例を図５に示す。この図は、２つの異なる画素に対して「材料９」（Ｖ₉）及び「材料１」（Ｖ₁）の電圧を経時的に示す。ここで、材料のラベリングは、図３の材料に対応する。画素Ａは暗い光で照明されるのに対し、画素Ｂは明るい光で照明される。より明るい光の下では、光電流がより大きくなり、材料「１」の電圧がより短時間で減少する。言い換えれば、積層体が「オン」状態にある所与の時間の間、光がより明るくなると、暗い光又は光がないときに比べて、材料「１」の電圧がより低くなる（より低い正になる）。実施形態では、「明るい光」は、「材料１」の電圧が「オン」期間の間１Ｖを超えて変化する光とすることができ、約８ｘ１０¹²ｃｍ^-2ｓ^-1の光子束を有する。実施形態では、「暗い光」は、「材料１」の電圧が「オン」期間の間０．２５Ｖ未満変化する光とすることができ、約２ｘ１０¹²ｃｍ^-2ｓ^-1の光子束を有する。

画像センサを備える実施形態では、図３の「材料１」を２つ以上の個々の画素にパターン成形することができ、それにより画像を空間的に分解することができる。これを図４に模式的に示す。この図は、２つの画素を有する実施形態の断面を示す。図４の積層体内の材料のラベリング（例えば、「１」、「２」、「４」、「８」、「９」）は、図３の材料に対応する。画素のアレイ内で互いに必ずしも隣接していない２つの画素は、異なる量の光に露出される。図４では、左側（画素Ａを含む）は、暗い光に露光され、図５の曲線Ａに対応するのに対し、右側（画素Ｂを含む）は、明るい光に露光され、図５の曲線Ｂに対応する。このような実施形態では、「材料９」は、アレイ内の画素のすべてに共通するようにパターン成形されない場合がある。このような実施形態では、「材料１」で構成される各画素の電圧を独立にすることができ、他方、「材料９」の電圧をすべての画素に共通にすることができる。

実施形態では、「材料４」内の電界は、同じ層の独立な特徴にバイアスをかけることによって生成される。実施形態では、「材料１」は、１つ以上の特徴にパターン成形することができ、１つの特徴は、隣接する特徴が負にバイアスされている間、正にバイアスされる。２つの特徴の相対的なバイアスにより、デバイスをトグルして「オン」状態から「オフ」状態にしてもよい。

高ダイナミックレンジシーンを撮像する画像センサを備えた実施形態では、「材料１」から作られた画素は、一定の積分時間の終了時にある範囲の電圧を有し得る。多くの光電流を生成する画像の明部に露光された画素は、光電流をほとんど又は全く生成しない画像の暗部に露光された画素よりも負の電圧を有し得る。積分期間の終了時、デバイスを「オン」から「オフ」状態に切り替えるために材料「９」の電圧を変えることができる。画像センサが積分期間の終了時にこのような範囲の画素電圧を有するとき、「材料９」と「材料１」によって形成されたすべての独立した画素との間にゼロバイアスが存在するように「材料９」に印加することができる単一の共通電圧が存在しない。

この例を図５に示す。「オン」期間の開始時、画素Ａと画素Ｂとの両方が、１．０Ｖの「材料１」の電圧（Ｖ₁）で開始する。画素Ａが暗い光のみを見ている間、画素Ｂは明るい光を見ている。「オン」期間の終了時、画素Ｂは、多数の光生成電子を収集しており、それによりその電圧は０．０Ｖまで降下する。それに対し、画素Ａは、暗い光の中にあり、少数の光生成電子しか収集していない。その電圧は、ほとんど降下せず、０．７５Ｖである。図５Ａでは、デバイスを「オフ」にするための「材料９」の電圧が０．０Ｖとなるように選択されている。「材料９」の電圧が０．０Ｖとなるように切り替えられるとき、明るい画素である画素Ｂ全体の電圧は、ΔＶ_B＝Ｖ_1B−Ｖ₉＝０．０Ｖ−０．０Ｖ＝０．０Ｖとなり、それにより画素Ｂは完全に「オフ」状態になる。それに対し、暗い画素である画素Ａ全体のバイアスは、ΔＶ_A＝Ｖ_1A−Ｖ₉＝０．７５Ｖ−０．０Ｖ＝０．７５Ｖとなり、それにより画素Ａは、「材料１」で光生成電子を収集するための駆動力を依然として有する。この画素は、完全に「オフ」にならない場合がある。

一方、図５の例では、「材料９」の電圧が暗い画素（画素Ａ）の電圧に一致するように選択される場合、暗い画素は完全に「オフ」になるが、明るい画素は、光電流の収集を推進するバイアスを依然として有し得る。図５Ｂの例では、「オフ」相の間の「材料９」の電圧が０．７５Ｖとなるように選択される。そのとき、暗い画素である画素Ａ全体のバイアスは、ΔＶ_A＝Ｖ_1A−Ｖ₉＝０．７５Ｖ−０．７５Ｖ＝０．０Ｖであり、画素Ａは完全に「オフ」になる。それに対し、明るい画素である画素Ｂ全体のバイアスは、ΔＶ_B＝Ｖ_1B−Ｖ₉＝０．０Ｖ−０．７５Ｖ＝−０．７５Ｖとなる。そのとき、画素Ｂは、光生成ホールを収集可能であるようなバイアスを有し、完全に「オフ」にならない場合がある。

実施形態では、デバイスは、デバイス全体にかかる広範囲のバイアスに対して光電流の収集がゼロに近くなるように設計される。高ダイナミックレンジ画像を用いた実施形態では、これにより、明るい画素と暗い画素とを、「材料９」に印加される電圧の単一の共通な選択のために高いシャッタ効率で共にオフにすることができる。これを図７に示す。この図は、２つの異なる実施形態の場合の光電流対電圧曲線を示す。図７のｘ軸上の電圧（ΔＶ）は、図３の「材料１」と「材料９」との間の電位の差（ΔＶ＝Ｖ₁−Ｖ₉）である。曲線Ｂのデバイスは、光電流がゼロ（ΔＶ＝０Ｖ）である単一のバイアスのみを示す。この実施形態の場合、全体のバイアスが０Ｖではない任意の画素は、実質的な光電流収集を有することができる。このような実施形態の場合、生成された光電流を読み出すための良好な回路は、光電流が収集されるにつれて画素の電圧が変化しない回路である。しかしながら、図５に示したものなど、画素の電圧が光電流の収集と共に変化する実施形態では、高ダイナミックレンジ画像の画素のすべてが「オフ」になるわけではない。それに対し、図７の曲線Ａのデバイスは、広範囲のバイアス（Ｖ₊〜Ｖ_-）に対して光電流がゼロ付近であることを示す。この実施形態は、その光電流対電圧曲線において「広い平坦領域」を有すると言われる。光電流が収集されるにつれて画素の電圧が変化する実施形態では、この実施形態のデバイスは、高ダイナミックレンジ画像をサポートすることができ、すべての画素を「オフ」にしたままにする。このような実施形態は、（Ｖ₊−Ｖ_-）に等しい画素電圧の範囲をサポートすることができ、この範囲は、図７の平面領域の幅である。実施形態では、バイアスの範囲（Ｖ₊−Ｖ_-）全体にわたる光電流は、アレイ内のすべての画素が１００ｄＢを超えるシャッタ効率を有するように、最大光電流より少なく最大１００ｄＢであり得る。

光電流−電圧曲線において広い平坦領域を有する実施形態では、デバイスは、電極及び界面材料の適切な選択によって設計される。図３の層を参照すると、「材料８」及び「材料２」、すなわち光吸収層である「材料４」と接触している２つの層が金属である実施形態では、電子とホールとの両方を各電極で容易に収集することができる。これを図８に模式的に示す。この図は、このような実施形態の場合のエネルギーバンド図を示す。図８の材料は、図３の材料と対応するようにラベル付けされている。図８Ａは、（ゼロ印加バイアス下で）平衡の実施形態を示し、図８Ｂは、電子が「材料１」で収集され、ホールが「材料９」で収集されるようにバイアスされて「オン」になる実施形態（Ｖ₁＞Ｖ₉）を示し、図８Ｃは、電子が「材料９」で収集され、ホールが「材料１」で収集されるようにバイアスされる実施形態（Ｖ₁＜Ｖ₉）を示す。このような実施形態では、光電流対電圧特性は、平面領域を示さない図７の曲線Ｂの特性に類似すると考えられる。このような実施形態は、光電流が収集されるにつれて画素電圧が変化しない読み出し回路と対にされたとき、すべての画素に対して良好なシャッタ効率を示すことができる。光電流が収集されるにつれて画素電圧が変化しない実施形態では、このような実施形態は、低ダイナミックレンジ画像の場合のグローバルシャッタ動作において良好なシャッタ効率を示し、それにより画像内のすべての画素が同様の電圧を有するようになる。

図３の「材料２」が良好なホール遮断材である実施形態では、光電流電圧曲線は、図７の曲線Ａによって示されるような広い平坦領域を達成することができる。このような実施形態は、アレイ内の画素の電圧に大きな差がある高ダイナミックレンジ画像の場合でも、グローバルシャッタモードで高いシャッタ効率を有することができる。これを図６に示す。この図は、異なる照明条件下の２つの画素に対する「材料１」及び「材料９」の電圧対時間を示す。図６の材料「１」及び「９」は、図３の同じ層に対応するようにラベル付けされている。材料９の「オフ」相電圧は、画素に対する可能な最高電圧と一致するように選択することができる。この例示的な実施形態では１．０Ｖである。次に、「オン」期間の終了時にデバイスが「オフ」にされるとき、光生成ホールを「材料１」に向かって駆動するバイアスが画素Ａと画素Ｂとの両方に存在する。画素Ａ全体のバイアスは、ΔＶ_A＝Ｖ_1A−Ｖ₉＝０．７５Ｖ−１．０Ｖ＝−０．２５Ｖであり、画素Ｂ全体のバイアスは、ΔＶ_B＝Ｖ_1B−Ｖ₉＝０Ｖ−１．０Ｖ＝−１．０Ｖである。しかしながら、光電流対電圧曲線の平坦領域がΔＶ＝−１．０Ｖまでずっと延びている場合、バイアスがかかっていても、画素Ａと画素Ｂとの両方の「材料１」でのホール収集は非常に少なくなる。したがって、広い平坦領域により、高ダイナミックレンジ画像内の画素をすべて「オフ」にすることができる。

図９は、「材料２」が良好なホール遮断材である実施形態の場合のエネルギーバンド図である。図９の層は、図３の層と対応するようにラベル付けされている。図９Ａは平衡の実施形態を示し、図９Ｂは、画素が「オン」であり、電子が「材料１」で収集されるようにバイアスされた実施形態を示し、図９Ｃは、画素が「オフ」であり、電子もホールも「材料１」で収集されないようにバイアスされた実施形態を示す。

実施形態では、「材料２」が「材料１」でのホール収集の阻害物であるため、広い平坦領域を得ることができる。このような実施形態では、ホールが「材料１」に向かって駆動されるようにバイアスが印加されるときに「材料２」を通じてホールを移動させるための３つの機構が存在し得る。これら３つの機構の実施形態を図１０（１００１、１００２、１００３）に示す。高いグローバルシャッタ効率を有する実施形態では、すべての３つの機構が可能な限り遅いことが望ましい。図１０の層（「１」、「２」、「４」、「９」）は、図３の層に対応するようにラベル付けされており、材料「１」でのホール収集のための駆動力が存在するようにＶ₁＜Ｖ₉でバイアスされている。

図１０を参照すると、機構１００１は、ホール遮断層である「材料２」の価電子帯内へのホールの熱電子放出である。光吸収層である「材料４」の価電子帯端よりも価電子帯端が非常に深い場合、ホール移動のためのこの機構は非常に遅くなり得る。これを図１０に示す。この図は、「材料４」と「材料２」との間の価電子帯端のずれが大きいことを示す。このような実施形態では、光電流電圧曲線の平坦領域を非常に広くすることができる。

図１０を参照すると、機構１００２では、ホールは、「材料２」内の電子との再結合によって「材料２」を通じて収集される。「材料２」の伝導帯内の電子が極めて少ない場合、このプロセスは遅くなり得る。このような実施形態では、「材料２」は効果的なホール遮断材であり、光電流対電圧曲線は、広い平坦領域を有することができる。「材料２」内の電子は、２つの源から来ることができる。第一に、「材料２」がｎ型ドーピングされている場合、その伝導帯内には容易に利用可能な電子の平衡集団があり、それらは、「材料４」内の光生成ホールと再結合することができる。したがって、実施形態では、良好なホール遮断材を完全に枯渇させることができ、それにより、その伝導帯内の電子密度は低くなる。完全に枯渇させるため、「材料２」を薄くすること、又は軽くドーピングすることのいずれかが可能である。例えば、「材料２」が厚さ１０ｎｍである場合、この材料は、１ｘ１０¹⁹ｃｍ^-3未満の自由電子密度を有することができる。第二に、「材料２」の伝導帯内の電子を「材料１」から注入することができる。このような注入の速度は、「材料１」の仕事関数と「材料２」の伝導帯端との間のエネルギー差によって制御される。これは、φ_bによって図１０に与えられ、注入速度は、熱電子放出又はファウラー・ノルドハイム（Fowler-Nordheim）トンネリングによって支配され、エネルギー障壁及び局所的な電界に依存する。このエネルギー障壁が大きい場合、この機構を遅くすることができ、「材料２」を効果的なホール遮断材とすることができる。このような実施形態では、光電流対電圧曲線は、広い平坦領域を有することができる。

このような実施形態では、「材料１」の仕事関数は、電子の注入のための障壁（図１０のφ_b）を大きくするために、真空下で４．５ｅＶを超えることができる。

図１０を参照すると、機構１００３では、ホールは、直接トンネリングによって、又は占有されたトラップの連続帯を介してのいずれかで、「材料２」を通じて伝導される。実施形態では、直接トンネリング速度は、ホール遮断層の厚さに反比例し得る。それにより、ホール遮断材の厚さを増加させると、直接トンネリングによるホールの抽出速度が低下する。いくつかの実施形態では、ホール遮断材内に有意なトラップ密度が存在しており、ホールトラップは、空間的に近接し、エネルギー的に近いため、この膜の全体の厚さを通じてホールがトラップからトラップにホッピングすることができるようになっている。「材料２」があまり多くのトラップを有しない場合、又はこれらのトラップがエネルギー的に極めて非局所化されている場合、又は「材料２」の厚さが十分に大きい場合、トラップを通じたホールのホッピングを非常に遅くすることができ、「材料２」を効果的なホール遮断材とすることができる。このような実施形態では、光電流対電圧曲線は、広い平坦領域を有することができる。

効果的なホール遮断材を備える実施形態では、これらの機構の３つすべてを遅くすることができる。実施形態では、「遅さ」は、デバイスに対して入射する光の強度によって決定される。シャッタ効率が１００ｄＢを超えている場合、「材料２」を通じたホール移動速度は、デバイスに対する光子入射率よりも１００ｄＢ小さくしなければならない。例えば、５４４０光子／ｓに等しい光強度がデバイスに対して入射する場合、１つの光子は、「材料４」を通じて「材料２」との界面に約１８μｓ毎に輸送される。シャッタ効率が１００を超える場合、材料「２」を通じたホール抽出時間は、１８ｓを超える、１０＾（１００／２０）^*１８μｓよりも長くしなければならない。光強度がこれよりも大きい場合、良好なシャッタ効率のための要件が緩和される。例えば、５４４，０００光子／ｓに等しい光強度がデバイスに対して入射する場合、１００ｄｂを超えるシャッタ効率を有するためには、ホール抽出時間は０．１８ｓを超えなければならない。このような実施形態では、すべての３つの機構に対するホール抽出時間を、このようなシャッタ効率を達成するためにこの時間よりも個別に長くすることができる。

「材料１」が個々の画素にパターン成形されて撮像アレイを形成する実施形態では、ホール遮断「材料２」を画素にパターン成形することもできる。これは、「材料２」の導電率が画素を共に短絡させるのに十分高い場合に特に重要である。実施形態では、個々の画素への「材料２」のパターン成形は、マスキング及びリソグラフィによって実現され得る。実施形態では、このパターンは、先にパターン成形された層から「材料２」を形成することによって、例えば、先にパターン成形されたＴｉＮを酸化してＴｉＯ₂又はＴｉＯ_xＮ_yを形成することによって実現することができる。

「材料２」が良好なホール遮断材である実施形態では、当該材料は、同時に、良好な電子の伝導体であり得る。これにより、デバイスは、動作の「オン」相の間に「材料１」で電子を容易に収集することができる。迅速な電子伝導が存在する実施形態では、「材料２」の伝導帯を、光吸収層である「材料４」の伝導帯に近接させる、又はそれよりも低くすることができる。このような実施形態では、「材料２」を通じて電子が移動するためのエネルギー障壁が存在しない。実施形態では、「材料２」の電子移動度を大きくすることができ（１ｘ１０^-3ｃｍ²／Ｖ−ｓ超）、「材料２」を通じた電子の迅速な伝導を提供する。

以下は、このような実施形態において良好なホール遮断材（「材料２」）が有することができる特性のリストである。
・「材料４」の伝導帯端の０．５ｅＶ上又は下の伝導帯端
・「材料４」のバンドギャップエネルギー以上のバンドギャップエネルギー
・１ｘ１０¹⁹ｃｍ^-3未満の自由電子密度
・１ｘ１０^-5ｃｍ²／Ｖ−ｓ超の電子移動度
・５〜１００ｎｍの膜厚
・１ｘ１０¹⁹ｃｍ^-3未満のホールトラップ密度

例示的な実施形態では、「材料４」の伝導帯端が真空レベルより４．０ｅＶ下にあり、「材料４」のバンドギャップが１．５ｅＶであるとき良好なホール遮断層（「材料２」）は、以下を有することができる。
・真空レベルより３．５ｅＶ〜４．５ｅＶ下の伝導帯端
・２．０ｅＶよりも大きいバンドギャップエネルギー
・１ｘ１０¹⁷ｃｍ^-3未満の自由電子密度
・１ｘ１０^-3ｃｍ²／Ｖ−ｓ超の電子移動度
・５〜２０ｎｍの膜厚
・１ｘ１０¹⁷ｃｍ^-3未満のホールトラップ密度

実施形態では、「材料２」は、バンド図の視点から、これが良好なホール遮断材及び更には電子遮断材となるように、非常に広いバンドギャップの半導体又は絶縁体とすることができる。このような実施形態では、上記のようなホール遮断特性によって広い平坦領域を達成することができる。このような実施形態では、「材料２」は、デバイスが「オン」であるときに光電流収集が非常に効率的となるように、依然として電子の良好な伝導体であり得る。電子の良好な伝導は、いくつかの異なる機構によって起こり得る。いくつかの実施形態では、広いバンドギャップの絶縁体を通じた電子の良好な伝導は、大きい電界下のトンネリングによって実現することができる。デバイスが「オン」状態にあるとき、デバイス全体に印加されるバイアスは１Ｖを超える場合がある。「材料２」を通じた電子の電界駆動トンネリングは、印加バイアスを「材料２」と「材料４」との合計厚さで割ることによって近似的に求めることができ、１ｘ１０⁴Ｖ／ｃｍを超える場合がある。それに対し、デバイスが「オフ」であるときには、デバイス全体に印加されるバイアスは１Ｖ未満の場合がある。「材料２」を通じた電子又はホールの電界駆動トンネリングは、１ｘ１０⁴Ｖ／ｃｍ未満の場合がある。このような実施形態では、「材料２」を通じた電子とホールとのトンネリング速度が、異なる電界下で非常に異なり得るため、デバイスは、１００ｄＢを超えるグローバルシャッタ効率を有することができる。

「材料２」が非常に広いバンドギャップの半導体又は絶縁体である実施形態では、「材料２」を通じた電子の良好な伝導は、「材料２」を通じた素早いトンネリング又はホッピングによって小さい電界下でも起こり得る。実施形態では、「材料２」を通じた電子のトンネリングは、「材料２」の厚さが薄い、例えば、３ｎｍ未満である場合に高速であり得る。他の実施形態では、「材料２」を通じた電子の輸送は、ある分布のトラップ状態を通じた電子ホッピングによって補助され得る。このような実施形態では、バンド図が、通常であれば電子伝導を抑制する大きい伝導帯のずれを示している場合であっても、「材料２」を通じた電子の伝導を非常に効率的にすることができる。このような実施形態では、「材料２」が良好なホール遮断材となるように、「材料２」を通じたホールの伝導を依然として非常に遅くすることができ、デバイスは、１００ｄＢを超えるグローバルシャッタ効率を有することができる。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、蒸着された層とすることができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物、硫化物又は酸窒化物を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物を当該物質が含むことが好ましい場合がある。実施形態では、これらの酸化物は、ＴｉＯ_2-xなど、ある程度酸素が不足するように、副化学量論的であり得る。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、原子層蒸着、スパッタ蒸着、パルスレーザ蒸着、化学気相蒸着、プラズマ強化化学気相蒸着、熱蒸発、電子ビーム蒸発によって、又はスピンコーティング、ディップコーティング、ドクターブレーディング、スロットダイコーティング、スロットダイコーティング、電気化学蒸着などの溶液処理技術によって蒸着することができる。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、金属の表面から形成された層とすることができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物、硫化物又は酸窒化物を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物を当該物質が含むことが好ましい場合がある。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、Ｐ３ＨＴ、ＭＥＨ−ＰＰＶ、ＰＣＤＴＢＴ、Ｆ８ＴＢなどの、チオフェン、カルバゾール、ビニレン、アジド、イソインディゴを含む、官能化された共役基を含む半導体ポリマーとすることができる。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、Ａｌｑ３、ＢＣＰ、Ｓｐｉｒｏ−ＯＭｅＴＡＤ、ＣｕＰｃなどの、半導体有機小分子とすることができる。

実施形態では、「材料２」がホール遮断材であるとき、当該材料は、ハロゲン化金属を含むものなどの、金属有機ペロブスカイトとすることができる。これらは、ヨウ化鉛メチルアンモニウム、塩化鉛メチルアンモニウム、ヨウ化スズメチルアンモニウムを含むことができる。

実施形態では、電子遮断層は、グローバルシャッタ効率を向上させるためにホール遮断層の能力を高めることができる。「材料１」に向かうホールの抽出を遅くするためにホール遮断層を「材料２」として追加することができるのに対し、「材料９」に向かう電子の抽出を遅くするために電子遮断層を「材料８」として追加することができる。実施形態では、デバイスが「オフ」状態にあるときに「材料１」でのキャリア抽出速度が「材料９」でのキャリア抽出速度に等しい場合、グローバルシャッタ効率をより高くすることができる。このような実施形態では、短時間のスケールでデバイスからの電子とホールとの抽出が等しくないために電荷が蓄積することができない。デバイスが「オン」状態と「オフ」状態との間で急速にトグルされる実施形態では、電荷の蓄積がないデバイスは、実効電荷が多く蓄積したデバイスよりも良好な遅延及びヒステリシスを有する。電子遮断材は、電子遮断材が「材料９」での新側なホールの収集を可能にしつつ「材料９」での電子の収集を遅くすることができることを除き、ホール遮断材に類似した特性を有することができる。

実施形態では、電子遮断材は、次の特性を有することができる。
・「材料４」の価電子帯端の０．５ｅＶ上又は下の価電子帯端
・「材料４」のバンドギャップエネルギー以上のバンドギャップエネルギー
・１ｘ１０¹⁹ｃｍ^-3未満の自由ホール密度
・１ｘ１０^-5ｃｍ²／Ｖ−ｓ超のホール移動度
・５〜１００ｎｍの膜厚
・１ｘ１０¹⁹ｃｍ^-3未満の電子トラップ密度

例示的な実施形態では、「材料４」の価電子帯端が真空レベルより５．２ｅＶ下にあり、「材料４」のバンドギャップが１．５ｅＶであるとき、良好な電子遮断層（「材料８」）は、以下を有することができる。
・真空の４．７〜５．７ｅＶ下の価電子帯端
・２ｅＶ超のバンドギャップエネルギー
・１ｘ１０¹⁷ｃｍ^-3未満の自由ホール密度
・１ｘ１０^-3ｃｍ²／Ｖ−ｓ超のホール移動度
・５〜２０ｎｍの膜厚
・１ｘ１０¹⁷ｃｍ^-3未満の電子トラップ密度

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、蒸着された層とすることができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物、硫化物又は酸窒化物を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物を当該物質が含むことが好ましい場合がある。実施形態では、これらの酸化物は、ＴｉＯ_2-xなど、ある程度酸素が不足するように、副化学量論的であり得る。

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、原子層蒸着、スパッタ蒸着、パルスレーザ蒸着、化学気相蒸着、プラズマ強化化学気相蒸着、熱蒸発、電子ビーム蒸発によって、又はスピンコーティング、ディップコーティング、ドクターブレーディング、スロットダイコーティング、電気化学蒸着などの溶液処理技術によって蒸着することができる。

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、金属の表面から形成された層とすることができ、アルミニウム、ガリウム、インジウム、スズ、鉛、ビスマス、マグネシウム、カルシウム、亜鉛、モリブデン、チタン、バナジウム、ランタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ジルコニウム、ニオブ、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金の酸化物、窒化物、硫化物又は酸窒化物を含むことができる。実施形態では、アルミニウム、タングステン、タンタル、チタン、銅などの、標準的なＣＭＯＳで使用される金属の酸化物、窒化物又は酸窒化物を当該物質が含むことが好ましい場合がある。

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、Ｐ３ＨＴ、ＭＥＨ−ＰＰＶ、ＰＣＤＴＢＴ、Ｆ８ＴＢなどの、チオフェン、カルバゾール、ビニレン、アジド、イソインディゴを含む、官能化された共役基を含む半導体ポリマーとすることができる。

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、Ａｌｑ３、ＢＣＰ、Ｓｐｉｒｏ−ＯＭｅＴＡＤ、ＣｕＰｃなどの、半導体有機小分子とすることができる。

実施形態では、「材料８」が電子遮断材であるとき、当該材料は、ハロゲン化金属を含むものなどの、金属有機ペロブスカイトとすることができる。これらは、ヨウ化鉛メチルアンモニウム、塩化鉛メチルアンモニウム、ヨウ化スズメチルアンモニウムを含むことができる。

実施形態では、デバイスは、「オン」状態で、電子を「材料１」で収集し、ホールを「材料９」で収集するように動作する。このような実施形態では、「材料２」をホール遮断材とすることができ、「材料８」を電子遮断材とすることができる。他の実施形態では、デバイスの動作は、「オン」状態において、ホールを「材料１」で収集し、電子を「材料９」で収集するように逆にすることができる。このような実施形態では、「材料２」を電子遮断材とすることができ、「材料８」をホール遮断材とすることができる。このような実施形態では、デバイスは、１００ｄＢを超え得るグローバルシャッタ効率を達成することができる。

実施形態では、デバイスを「オン」状態から「オフ」状態にする、又はその逆にするための「材料９」の電圧のトグル動作（図３の積層体参照）により、電圧の一部が「材料１」に結合し得る。「材料９」から「材料１」に結合される電圧の量は、図３に示した積層体の相対容量及び読み出し回路の残りの容量に依存し得る。光電流信号の読み出しが「材料１」の電圧に依存しない実施形態では、この結合は、信号に影響を与えない場合がある。図５に与えられた例などの、「光電流の読み出しが「材料１」の電圧に依存する実施形態では、この結合は、読み出し信号に影響を与える場合がある。

デバイスが「オン」から「オフ」にトグルされたときの材料「９」と材料「１」との電圧の結合が、デバイスが「オフ」から「オン」にトグルされたときと同一である実施形態では、読み出し信号に対する影響がない場合がある。これは、読み出しの前にデバイスを「オフ」から「オン」に、次いで再度「オフ」にトグルすることにより、結合の影響を完全に排除することができるためである。

図３の積層体内の層のうちの１つ以上の容量が時間、バイアス又は露光量と共に変化する実施形態では、デバイスが「オン」から「オフ」にトグルされるときに「材料９」と「材料１」との間に結合される電圧の量は、デバイスが「オフ」から「オン」にトグルされるときと異なる場合がある。読み出された光電流が「材料１」の電圧に依存する実施形態では、これにより撮像アーチファクト又は非線形性が生じる場合がある。このような実施形態では、読み出し回路の容量を図３の積層体の容量よりも非常に大きくすることによって撮像アーチファクトを緩和することができる。このような実施形態では、「材料９」から「材料１」への電圧結合は、図３の積層体の容量とはほとんど無関係であり得る。このような実施形態では、図３の積層体の容量が時間、バイアス又は露光量と共に変化する場合でも、そのことは、読み出し信号に影響を及ぼさない。

光電流の読み出しが「材料１」の電圧に依存する実施形態では、「材料９」から「材料１」への電圧の結合による撮像アーチファクトは、時間、バイアス又は露光量に伴う図３の積層体内のすべての材料の容量の変化を最小化することによって緩和することができる。このような容量の変化を最小化するために、材料積層体からの電子とホールとの両方の抽出を、積層体内に電荷が蓄積されないように非常に高速にすることができる。このような実施形態では、図３の材料のそれぞれの電子及びホール移動度は、１ｘ１０−４ｃｍ²／Ｖ−ｓを超える場合がある。このような実施形態では、２つの隣接する材料間の伝導又は価電子帯エネルギーのずれなどの、電子及びホールの抽出のためのエネルギー障壁が存在しない場合がある。このような実施形態では、デバイスが「オン」から「オフ」にトグルされるときの「材料９」から「材料１」への電圧の結合を、デバイスが「オフ」から「オン」にトグルされるときと同じにすることにより、結合によって誘導される撮像アーチファクトが存在しないようにすることができる。

実施形態では、積層体材料のいずれかにおけるキャリアトラッピングが大きいとき、時間遅延に関連した撮像アーチファクトが起きる場合がある。実施形態では、電子又はホールが照明下でデバイス内に深くトラップされた状態になり、後にトラップを抜けて、残像又は遅延アーチファクトが生成される場合がある。実施形態では、残像は、正の残像（以前のフレームの薄いコピー）、又は負の残像（以前の明るい領域が暗く見え、以前の暗い領域が明るく見える、以前のフレームの輝度を反転したコピー）として見える場合がある。実施形態では、キャリアトラッピングは、デバイスに印加されるバイアスに応じて異なる程度に起きる場合がある。デバイスが「オン」状態と「オフ」状態との間でトグルしているように、デバイスがグローバルシャッタモードで動作している実施形態では、残像は、離散化され、空間内で非常に局所化されて見える場合がある。例えば、デバイスが「オフ」状態にあるときにキャリアがトラップ状態になる実施形態では、「オフ」状態にある画素に対し、明るい光が当該画素に照明された場合に残像が発生し得る。デバイスが「オン」状態にあるときにキャリアがトラップ状態になる他の実施形態では、「オン」状態にある画素に対し、明るい光が当該画素に照明されたときに残像が発生し得るが、他の画素は残像を生成しない場合がある。

実施形態では、積層体内のすべての材料（例えば、「材料２」、「材料４」、「材料９」）内のトラップの数又は深さを減少させることによって時間遅延撮像アーチファクトを最小化することができる。トラップの数は、高品質かつ高純度な材料を得ることにより、並びに含有物、空隙、ダングリングボンド、及び／又はヘテロ界面の面積を最小化するように材料を処理することによって減少させることができる。実施形態では、「材料１」は、窒化チタン（ＴｉＮ）から作られた電極とすることができる。実施形態では、ＴｉＮ層は、化学気相蒸着、物理気相蒸着、熱蒸発又は電気化学的蒸着によって蒸着又はさもなければ形成することができる。ＴｉＮ層は、隣接するＴｉＮパッド間に絶縁材料が存在する場合、各ＴｉＮパッドが電子的に絶縁されるように、個々の電極のアレイにパターン成形することができる。実施形態では、ＴｉＮパッドは、個別に定められた各画素が同一のＴｉＮ被覆率を有するように、大きさ、形状及び間隔を非常に均一にすることができる。このような実施形態では、このようなアレイに基づく光検出器の暗電流及び光応答不均一性は非常に低く、０．１％未満の場合がある。

ＴｉＮを個々の電極（パッド）にパターン成形する実施形態では、ＴｉＮ電極のサイズを変動させて、光センサデバイスの特性を変化させることができる。ＴｉＮ電極の寸法は、その幅が隣接するＴｉＮ電極間のピッチに近く、かつＴｉＮ層がほぼ連続するように大きくすることができる。このような実施形態では、「材料１」と「材料９」との間にバイアスを印加することによって生成される電界は、介在層（材料２〜８）全体にわたって非常に均一となって、「材料９」から「材料１」に垂直方向に向く。このような実施形態では、「材料４」内の光生成キャリアのドリフト速度は、電界が均一であるため、それらが発生する場所に関係なく同じになる。

他の実施形態では、ＴｉＮ電極は、表面積の１０％未満を満たすように非常に小さくすることができる（例えば、面積の９０％はＴｉＮを有しない）。このような実施形態では、「材料１」と「材料９」との間にバイアスを印加することによって生成される電界は、材料「２」〜「８」全体にわたって不均一になる場合がある。このような実施形態では、ＴｉＮパッドの直上で電界を最も強くすることができる一方、（ＴｉＮがパターン成形によって除去された）ＴｉＮパッド間において電界をより弱くすることができる。このような実施形態では、光生成電荷のドリフト速度は、電界が不均一であるため、ＴｉＮパッドの直上で、ＴｉＮパッド間の空間内よりも大きくすることができる。このような実施形態では、定められたＴｉＮパッド間において、光生成キャリアの収集効率がゼロに近いゾーンが存在し得る。

いくつかの実施形態では、この不均一な電界は、小さいＴｉＮ電極によって生成され、光生成キャリアの収集を調整して、そのうちのいくつを所与のバイアスで収集するかに影響を与えるために使用することができる。このような実施形態では、異なる光子色が「材料４」内の異なる場所で吸収され得るため、異なる色の光を異なる効率で収集することができ、したがって、異なるドリフト速度でキャリアを光生成することができる。

実施形態では、ＴｉＮ層の厚さは、ＴｉＮ層が機械的に堅牢であり、かつ下地の層及び上にある層との良好な接着性を有する程度に十分厚くなるように選択することができる。ＴｉＮ層の厚さは、ＴｉＮが個別の電極にパターン成形された後にＴｉＮ側壁の大きさに影響を与える場合もある。ＴｉＮ電極は、その上に蒸着された後続の層が均一な側壁被覆率を達成するように十分薄くすることができる。一般に、ＴｉＮ層がより厚くなると、後続の層の蒸着中に側壁を均一に被覆することがより困難になる。ただし、これは、後続の層を蒸着するために使用される技術に依存する。実施形態では、ＴｉＮ層の厚さは、機械的堅牢性と、後続の層の被覆率が非常に良好になり得る十分薄い側壁とを保証するために、５ｎｍ〜２５０ｎｍの間とすることができる。

実施形態では、ＴｉＮ伝導率は、ＴｉＮ電極両端に実質的な電圧降下が生じないように十分大きくすることができる。ＴｉＮ抵抗が１Ｍオーム未満の実施形態では、その両端の電圧降下は１０ｍＶ未満となる場合がある。実施形態では、ＴｉＮの伝導率は、ＴｉＮパッドの抵抗が１オーム未満となるように、より大きくすることができる。

実施形態では、ＴｉＮの組成は、その初期蒸着後にＴｉＮをプラズマで処理することによって変えることができる。酸素プラズマ又は酸素が部分成分であるプラズマ中では、ＴｉＮは、上部に酸化物層を形成することができる。実施形態では、この酸化物層の形成は、化学量論、電気伝導率、仕事関数、バンドギャップ、電子親和力、ドーピング密度及びトラップ密度を含む、電極の特性に影響を与える場合がある。いくつかの実施形態では、ＴｉＮの上で形成される層がほぼ純粋なＴｉＯ₂となるように、ＴｉＮを高度に酸化させることができる。このような実施形態では、ＴｉＯ₂が、非常に低いトラップ密度を有する広いバンドギャップの半導体となり得るため、ＴｉＮ電極は、良好なホール遮断層となることができ、そのドーピング密度を上記のように調整して、当該層を良好なホール遮断層にすることができる。

他の実施形態では、ＴｉＮは、ＴｉＮ電極の上部の化学量論がＴｉＯ_xＮ_y（酸化物と窒化物との混合物）となり得るように、一部のみを酸化することができる。このような実施形態では、ＮとＯとの相対比を用いてＴｉＮ電極のドーピング密度及び伝導率を調整することができるため、電極は十分に伝導性であり、したがって、電極両端に有意な電圧降下がなく、電極は、良好な電子収集材及びホール遮断材となることができる。

実施形態では、ＴｉＮの電極に適用されるプラズマ処理プロセスは、ＴｉＮ層内に他の元素を埋め込むことができ、この元素を使用してＴｉＮの特性を変えることができる。ＴｉＮパッドがＳｉＯ₂によって囲まれている実施形態では、プラズマ処理プロセスにより、付近のＳｉＯ₂からＴｉＮ電極へのＳｉの再スパッタリングが生じる場合がある。得られたＴｉＮの組成物は、Ｔｉ、Ｏ、Ｎ、Ｓｉを含むことができる。このような実施形態では、ＴｉＮ内に埋め込まれたＳｉの量が、その電気伝導率に影響を与える場合がある。時間、温度、電力、バイアス電圧及びガス組成を含む、プラズマ処理のパラメータを変えて、ＴｉＮ内に埋め込まれるＳｉの量を調整することができる。Ｓｉ含有量が高い実施形態では、ＴｉＮ電極は、より絶縁性になり得る。このような実施形態では、ＴｉＮは、良好なホール遮断材料となるように、広いバンドギャップの絶縁体となり得る。実施形態では、Ｓｉの含有量を十分低く維持することもでき、その結果、ＴｉＮは、過度に抵抗性になることがなく、デバイスが「オン」状態にあるときに光生成電荷が依然として良好に収集される。

ＴｉＮが他の材料によって囲まれる、又はプラズマガスが異なる組成を有する実施形態では、他の元素を選択して再スパッタしＴｉＮ内に埋め込むようにすることができる。これらは、シリコン、酸素、窒素、亜鉛、硫黄、フッ素、塩素、モリブデン、アルミニウム、水素、リチウム、ナトリウム、カリウム、カドミウム及びタングステンを含むが、これらに限定されない。

実施形態では、電子デバイスは、少なくとも１つの感光層と、少なくとも１つのキャリア選択層とを備え、デバイスに対するある範囲のバイアス下で、感光層は、照明されている間に光電流を生成し、デバイスに対する別の範囲のバイアス下で、感光層は、照明されている間に光電流を生成せず、キャリア選択層は、照明されている間に感光層が光電流を生成しないバイアスの範囲を拡張する。

実施形態では、グローバル電子シャッタを提供する画像センサが開示される。画像センサは、集積回路と、第１の電荷抽出層と、感光層と、第２のホール抽出層と、を備え、第１のモード（「オン」モード）では、第１の電荷抽出層を介して電子が抽出され、第２のモード（「オフ」モード）では、第１の電荷抽出層によってホールの抽出が阻止される。

様々な実施形態では、集積回路はシリコンを含む。

様々な実施形態では、第１の電荷抽出層は、ＴｉＯ２、ＺｎＯ、Ｔａ２Ｏ５、ＣｕＯ、Ｃｕ２Ｏ、ＺｒＯ２、Ｎｂ２Ｏ５、ＨｆＯ２及びＴｉＯｘＮｙを含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、第１の電荷抽出層は、熱電子放出によるホール収集に対するエネルギー障壁を提供することによって、ホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、第１の電荷抽出層内の光生成ホールと電子との再結合が遅くなるように、実質的に完全に電子を枯渇させることによってホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、第１の電荷抽出層を通じたトンネリング又はトラップ補助トンネリングによって、ホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、電気的に絶縁された画素にパターン成形され得る。

様々な実施形態では、第１の電荷抽出層は、「オン」のときに高速電荷抽出材であり得る。

様々な実施形態では、感光層は、半導体ポリマー、半導体有機小分子、量子ドット及び金属有機ペロブスカイト半導体を含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、感光層は、第１の電荷抽出層に対して適切なバンドアライメントを有することにより、「オン」のときには良好なキャリア収集を可能にし、「オフ」のときには不十分なホール抽出を可能にする。

様々な実施形態では、感光層は、電荷が迅速に抽出されるように少ない数の深いトラップ状態を有し得る。

様々な実施形態では、ホール抽出層は、ＣｏＯ、ＭｏＯ３、ＷＯ３、ＮｉＯ、ＩＴＯ、ＡＺＯ及びスピロ−ＯＭｅＴＡＤを含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、集積回路は、デバイス積層体を「オン」から「オフ」にするために感光層両端間のバイアスを制御し得る。

様々な実施形態では、オフの領域は、画像センサの全ダイナミックレンジを含むのに十分な広さの電圧幅を有し得る。

実施形態では、グローバル電子シャッタを提供する画像センサが開示される。画像センサは、集積回路と、第１の電極と、第１の電荷抽出層と、感光層と、第２のホール抽出層とを備える。第１のモード（「オン」モード）では、第１の電荷抽出層を介して第１の電極内に電子が抽出される。第２のモード（「オフ」モード）では、第１の接点と第１の電荷抽出層との間のエネルギー障壁を介して電子の注入が阻止される。

様々な実施形態では、集積回路はシリコンを含む。

様々な実施形態では、第１の電荷抽出層は、ＴｉＯ２、ＺｎＯ、Ｔａ２Ｏ５、ＣｕＯ、Ｃｕ２Ｏ、ＺｒＯ２、Ｎｂ２Ｏ５、ＨｆＯ２及びＴｉＯｘＮｙを含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、第１の電荷抽出層は、熱電子放出によるホール収集に対するエネルギー障壁を提供することによって、ホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、第１の電荷抽出層内の光生成ホールと電子との再結合が遅くなるように、実質的に完全に電子を枯渇させることによってホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、第１の電荷抽出層を通じたトンネリング又はトラップ補助トンネリングによって、ホールの収集を阻止する。

様々な実施形態では、第１の電荷抽出層は、電気的に絶縁された画素にパターン成形され得る。

様々な実施形態では、第１の電荷抽出層は、「オン」のときに高速電荷抽出材であり得る。

様々な実施形態では、感光層は、半導体ポリマー、半導体有機小分子、量子ドット及び金属有機ペロブスカイト半導体を含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、感光層は、第１の電荷抽出層に対して適切なバンドアライメントを有することにより、「オン」のときには良好なキャリア収集を可能にし、「オフ」のときには不十分なホール抽出を可能にする。

様々な実施形態では、感光層は、電荷が迅速に抽出されるように少ない数の深いトラップ状態を有し得る。

様々な実施形態では、ホール抽出層は、ＣｏＯ、ＭｏＯ３、ＷＯ３、ＮｉＯ、ＩＴＯ、ＡＺＯ及びスピロ−ＯＭｅＴＡＤを含む材料のリストのうちの少なくとも１つの材料を含む。

様々な実施形態では、集積回路は、デバイス積層体を「オン」から「オフ」にするために感光層両端間のバイアスを制御し得る。

様々な実施形態では、オフの領域は、画像センサの全ダイナミックレンジを含むのに十分な広さの電圧幅を有し得る。

文脈において明白に他の場合が要求されない限り、本明細書及び特許請求の範囲の全体にわたって、用語「含む」、「含んでいる」などは、排他的又は網羅的な意味とは逆の包括的な意味であるように、換言すれば、「含むが、これに限定されない」という意味で解釈されるべきである。単数又は複数を使用している用語は、それぞれ、複数又は単数をも含む。加えて、本出願において使用されるとき、用語「本明細書の」、「下記の」、「上の」、「下の」、及び類似の意味の用語は、本出願の任意の特定の部分ではなく、本出願を全体として参照する。用語「又は」が、２つ以上の項目のリストに関連して使用されるとき、その用語は、以下の用語の解釈：リスト内の項目のいずれか、リスト内の項目のすべて及びリスト内の項目の任意の組み合わせ、のすべてを対象とする。

上記の説明は、排他的であることも、システム及び方法を開示された厳密な形態に制限することも意図しない。実施形態のうちの特定の実施形態、及びそのための例は、例示目的のために本明細書で説明されているが、様々な等価な変更が、当業者が認識するように、システム及び方法の範囲内で可能である。本明細書に提供される実施形態の教示は、上述のシステム及び方法のみならず、他のシステム及び方法に適用することができる。

上述した様々な実施形態の要素および作用は、更なる実施形態を提供するために結合することができる。これら及び他の変更は、上記の詳細な説明の観点から実施形態に対して施すことができる。

Claims (28)

1. グローバル電子シャッタを提供する画像センサであって、前記画像センサが、
   集積回路と、
   第１の電荷抽出層と、
   感光層と、
   第２のホール抽出層と、を備え、第１のモード（「オン」モード）では、前記第１の電荷抽出層を介して電子が抽出され、第２のモード（「オフ」モード）では、前記第１の電荷抽出層によって前記ホールの抽出が阻止される、画像センサ。
2. 前記集積回路がシリコンを含む、請求項１に記載の画像センサ。
3. 前記第１の電荷抽出層が、ＴｉＯ２、ＺｎＯ、Ｔａ２Ｏ５、ＣｕＯ、Ｃｕ２Ｏ、ＺｒＯ２、Ｎｂ２Ｏ５、ＨｆＯ２及びＴｉＯｘＮｙを含む材料のリストのうちの少なくとも１つの材料を含む、請求項１に記載の画像センサ。
4. 前記第１の電荷抽出層が、熱電子放出によるホール収集に対するエネルギー障壁を提供することによって、前記ホールの収集を阻止する、請求項１に記載の画像センサ。
5. 前記第１の電荷抽出層が、前記第１の電荷抽出層内の光生成ホールと電子との再結合が遅くなるように電子を実質的に完全に枯渇させることによって、前記ホールの収集を阻止する、請求項１に記載の画像センサ。
6. 前記第１の電荷抽出層が、前記第１の電荷抽出層を通じたトンネリング又はトラップ補助トンネリングによって、前記ホールの収集を阻止する、請求項１に記載の画像センサ。
7. 前記第１の電荷抽出層が、電気的に絶縁された画素にパターン成形され得る、請求項１に記載の画像センサ。
8. 前記第１の電荷抽出層が、「オン」のときに高速電荷抽出材であり得る、請求項１に記載の画像センサ。
9. 前記感光層が、半導体ポリマー、半導体有機小分子、量子ドット及び金属有機ペロブスカイト半導体を含む材料のリストのうちの少なくとも１つの材料を含む、請求項１に記載の画像センサ。
10. 前記感光層が、前記第１の電荷抽出層に対して適切なバンドアライメントを有することにより、「オン」のときには良好なキャリア収集を可能にし、「オフ」のときには不十分なホール抽出を可能にする、請求項１に記載の画像センサ。
11. 前記感光層が、電荷が迅速に抽出されるように少ない数の深いトラップ状態を有し得る、請求項１に記載の画像センサ。
12. 前記ホール抽出層が、ＣｏＯ、ＭｏＯ３、ＷＯ３、ＮｉＯ、ＩＴＯ、ＡＺＯ及びスピロ−ＯＭｅＴＡＤを含む材料のリストのうちの少なくとも１つの材料を含む、請求項１に記載の画像センサ。
13. 前記集積回路が、デバイス積層体を「オン」から「オフ」にするために前記感光層両端間のバイアスを制御し得る、請求項１に記載の画像センサ。
14. 前記オフの領域が、前記画像センサの全ダイナミックレンジを含むのに十分な広さの電圧幅を有し得る、請求項１に記載の画像センサ。
15. グローバル電子シャッタを提供する画像センサであって、前記画像センサが、
    集積回路と、
    第１の電極と、
    第１の電荷抽出層と、
    感光層と、
    第２のホール抽出層と、を備え、第１のモード（「オン」モード）では、前記第１の電荷抽出層を介して電子が前記第１の電極内に抽出され、第２のモード（「オフ」モード）では、第１の接点と前記第１の電荷抽出層との間のエネルギー障壁を介して電子の注入が阻止される、画像センサ。
16. 前記第１の電荷抽出層が、ＴｉＯ２、ＺｎＯ、Ｔａ２Ｏ５、ＣｕＯ、Ｃｕ２Ｏ、ＺｒＯ２、Ｎｂ２Ｏ５、ＨｆＯ２及びＴｉＯｘＮｙを含む材料のリストのうちの少なくとも１つの材料を含む、請求項１５に記載の画像センサ。
17. 前記第１の電荷抽出層が、熱電子放出によるホール収集に対するエネルギー障壁を提供することによって、前記ホールの収集を阻止する、請求項１５に記載の画像センサ。
18. 前記第１の電荷抽出層が、前記第１の電荷抽出層内の光生成ホールと電子との再結合が遅くなるように電子を実質的に完全に枯渇させることによって、前記ホールの収集を阻止する、請求項１５に記載の画像センサ。
19. 前記第１の電荷抽出層が、前記第１の電荷抽出層を通じたトンネリング又はトラップ補助トンネリングによって、前記ホールの収集を阻止する、請求項１５に記載の画像センサ。
20. 前記第１の電荷抽出層が、電気的に絶縁された画素にパターン成形され得る、請求項１５に記載の画像センサ。
21. 前記第１の電荷抽出層が、「オン」のときに高速電荷抽出材であり得る、請求項１５に記載の画像センサ。
22. 前記感光層が、半導体ポリマー、半導体有機小分子、量子ドット及び金属有機ペロブスカイト半導体を含む材料のリストのうちの少なくとも１つの材料を含む、請求項１５に記載の画像センサ。
23. 前記感光層が、前記第１の電荷抽出層に対して適切なバンドアライメントを有することにより、「オン」のときには良好なキャリア収集を可能にし、「オフ」のときには不十分なホール抽出を可能にする、請求項１５に記載の画像センサ。
24. 前記感光層が、電荷が迅速に抽出されるように少ない数の深いトラップ状態を有し得る、請求項１５に記載の画像センサ。
25. 前記ホール抽出層が、ＣｏＯ、ＭｏＯ３、ＷＯ３、ＮｉＯ、ＩＴＯ、ＡＺＯ及びスピロ−ＯＭｅＴＡＤを含む材料のリストのうちの少なくとも１つの材料を含む、請求項１５に記載の画像センサ。
26. 前記集積回路がシリコンを含む、請求項１５に記載の画像センサ。
27. 前記集積回路が、デバイス積層体を「オン」から「オフ」にするために前記感光層両端間のバイアスを制御し得る、請求項１５に記載の画像センサ。
28. 前記オフの領域が、前記画像センサの全ダイナミックレンジを含むのに十分な広さの電圧幅を有し得る、請求項１５に記載の画像センサ。

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