KR20190032387A - 촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템 - Google Patents

촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템 Download PDF

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KR20190032387A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

뉴럴 네트워크에 접속되는 촬상 장치를 제공한다. 뉴럴 네트워크의 뉴런을 가지는 촬상 장치는 복수의 제 1 화소, 제 1 회로, 제 2 회로, 및 제 3 회로를 포함한다. 복수의 제 1 화소 각각은 광전 변환 소자를 포함한다. 복수의 제 1 화소는 제 1 회로에 전기적으로 접속된다. 제 1 회로는 제 2 회로에 전기적으로 접속된다. 제 2 회로는 제 3 회로에 전기적으로 접속된다. 복수의 제 1 화소 각각은 뉴런의 입력 신호를 생성한다. 제 1 회로, 제 2 회로, 및 제 3 회로는 뉴런으로서 기능한다. 제 3 회로는 뉴럴 네트워크에 접속되는 인터페이스를 포함한다.

Description

촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템
본 발명의 일 형태는 촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 소자, 회로, 또는 장치 등을 말한다. 반도체 장치의 예에는 트랜지스터 또는 다이오드 등의 반도체 소자가 있다. 반도체 장치의 다른 예에는 반도체 소자를 포함하는 회로가 있다. 반도체 장치의 다른 예에는 반도체 소자를 포함하는 회로가 제공된 장치가 있다.
트랜지스터에 적용 가능한 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 특허문헌 1에 개시되어 있다.
산화물 반도체를 포함하는 트랜지스터를 화소 회로의 일부에 사용하는 촬상 장치가 특허문헌 2에 개시되어 있다.
실리콘을 포함하는 트랜지스터, 산화물 반도체를 포함하는 트랜지스터, 및 결정성 실리콘층을 포함하는 포토다이오드가 적층된 촬상 장치가 특허문헌 3에 개시되어 있다.
학습능력을 가진 뉴럴 네트워크는 비선형성 및 패턴 매칭 성능이 우수하고, 제어, 예측, 및 진단 등의 여러 가지 분야에 적용되어 있다. 이 뉴럴 네트워크의 구성은 여러 가지 제기되고 있다. 실용화된 뉴럴 네트워크의 대부분은 시그모이드 함수를 각각 가진 뉴런 소자를 2층(중간층과 출력층) 적층한, 3층의 계층적 구조를 가진다. 이것은 3층의 계층적 구조는 어떤 함수든 임의 정확도로 모델화할 수 있다는 증거가 있기 때문이다.
특허문헌 4에서는 촬상 장치에 의하여 취득된 화상으로부터 대상물을 추출하고 검출하는 정보 시스템이 제기되어 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2011-119711호 일본 공개특허공보 특개2013-243355호 일본 공개특허공보 특개2014-032542호
고밀도이고 고용량의 반도체 집적 회로가 개발되고 있지만 한편으로는 반도체 집적 회로의 소형화가 요구되고 있다. 그러므로 2차원적 집적화는 3차원적 집적화로 옮겨 가고 있다. 3차원적 집적화의 구성의 제작 공정은 복잡할 수 있지만, 층에 대한 재료 및 디자인 룰의 자유도를 향상시킬 수 있다. 상술한 관점에서 2차원적 집적화로는 제작이 어려운 고기능 반도체 집적 회로를 제작하는 것이 과제이다.
촬상 장치의 화소는 광전 변환 소자 및 트랜지스터를 포함한다. 이 광전 변환 소자는 높은 광감도를 가질 필요가 있고, 이 트랜지스터는 오프 상태 전류가 작고 노이즈 특성이 낮을 필요가 있다. 광전 변환 소자 및 트랜지스터가 3차원적으로 집적되고, 이 광전 변환 소자 및 트랜지스터의 제작 단계에 적합한 재료를 사용하여 제작되는, 더 고기능의 촬상 소자를 제작하는 것이 과제이다.
구동 회로 등의 주변 회로는, 화소와 동일한 공정에서 제작되어 접속 단계 등이 간략화되는 것이 바람직하다.
촬상 장치로 촬상된 화상을 인공 지능(artificial intelligence)에 의하여 인식하고 판단하는 것이 연구되고 있다. 인공 지능은 사람의 뇌의 기능의 몇 가지 특성을 뉴럴 네트워크에 의하여 실현하는 것을 목표로 삼고 있고, 막대한 연산 동작이 요구된다. 상술한 관점에서 하드웨어로서 뉴럴 네트워크에 의한 연산 동작을 효과적으로 실행하는 것이 과제이다.
본 발명의 일 형태의 과제는 복수의 화소 정보를 하나의 특징을 포함하는 하나의 정보로 압축 변환하는 것이다. 다른 과제는 촬상 장치의 연산 동작 속도를 향상시키는 것이다. 다른 과제는 3차원적으로 집적된 촬상 장치를 제공하는 것이다. 다른 과제는 광전 변환 소자에 의한 변환으로 인하여 생성된 신호의 열화를 저감할 수 있는 촬상 장치를 제공하는 것이다. 다른 과제는 신규 촬상 장치 등을 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
또한 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 상술하지 않은 과제이며 이하에서 설명한다. 다른 과제는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이며 추출될 수 있다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 중 적어도 하나를 달성하는 것이다.
본 발명의 일 형태는 복수의 제 1 화소, 제 1 회로, 제 2 회로, 및 제 3 회로를 포함하는, 뉴럴 네트워크의 뉴런을 가지는 촬상 장치이다. 복수의 제 1 화소 각각은 광전 변환 소자를 포함한다. 광전 변환 소자는 제 1 회로에 전기적으로 접속된다. 제 1 회로는 제 2 회로에 전기적으로 접속된다. 제 2 회로는 제 3 회로에 전기적으로 접속된다. 복수의 제 1 화소 각각은 뉴럴 네트워크에서의 뉴런의 입력 신호를 생성한다. 제 1 회로, 제 2 회로, 및 제 3 회로는 뉴런으로서의 기능을 가진다. 제 3 회로는 뉴럴 네트워크에 접속되는 인터페이스를 포함한다.
상술한 구성에 있어서 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하는 것이 바람직하다. 제 1 회로는 아날로그 신호를 증폭하는 것이 바람직하다. 제 2 회로는 증폭된 아날로그 신호를 가산하는 것이 바람직하다. 제 3 회로는 가산된 아날로그 신호를 활성화 함수를 사용하여 특징 데이터로 변환하는 것이 바람직하다. 제 3 회로는 특징 데이터를 판정하는 것이 바람직하다.
상술한 구성에 있어서 제 1 회로는 증폭 회로, 제 1 메모리 회로, 및 제 1 가산 회로를 포함하는 것이 바람직하다. 제 2 회로는 제 2 가산 회로를 포함하는 것이 바람직하다. 제 3 회로는 제 1 연산 회로 및 제 2 메모리 회로를 포함하는 것이 바람직하다. 제 1 화소는 빛을 제 1 신호로 변환하여 출력하는 것이 바람직하다. 증폭 회로는 제 1 메모리 회로에 유지된 증폭률로 제 1 신호를 증폭하는 것이 바람직하다. 제 1 가산 회로는 증폭된 제 1 신호에 오프셋 전압을 가산하는 것이 바람직하다. 제 1 가산 회로는 오프셋 전압이 가산된 결과를 제 2 신호로서 출력하는 것이 바람직하다. 제 2 가산 회로는 제 2 신호를 가산하는 것이 바람직하다. 제 2 가산 회로는 제 2 신호를 가산함으로써 얻어진 신호를 아날로그 신호인 제 3 신호로서 출력하는 것이 바람직하다. 제 1 연산 회로는 제 3 신호를 판정하고 2진화하는 것이 바람직하다. 제 1 연산 회로는 2진화된 신호를 특징 데이터로서 제 2 메모리 회로에 공급하는 것이 바람직하다. 제 2 메모리 회로는 특징 데이터를 뉴럴 네트워크에 출력하는 것이 바람직하다.
상술한 구성에 있어서 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하여 제 4 신호로서 출력하는 것이 바람직하다. 제 1 회로는 아날로그 신호를 디지털 신호로 변환하는 것이 바람직하다. 제 1 회로는, 비트 시프트를 사용하여 디지털 신호의 크기를 분류함으로써 특징을 가지는 제 5 신호를 생성한다. 제 2 회로는 제 5 신호의 특징을 추출 및 집계하는 것이 바람직하다. 제 3 회로는 활성화 함수를 사용하여, 집계된 결과를 특징 데이터로 변환하는 것이 바람직하다. 제 3 회로는 특징 데이터를 판정하는 것이 바람직하다.
상술한 구성에 있어서 제 1 회로는 제 1 입력 선택 회로, 아날로그-디지털 변환 회로, 제 1 판정 회로, 및 제 1 메모리 회로를 포함하는 것이 바람직하다. 제 2 회로는 제 2 입력 선택 회로 및 특징 추출 회로를 포함하는 것이 바람직하다. 제 3 회로는 제 2 판정 회로 및 제 2 메모리 회로를 포함하는 것이 바람직하다. 제 1 입력 선택 회로는 복수의 제 4 신호 중 어느 것을 선택하는 것이 바람직하다. 아날로그-디지털 변환 회로는 선택된 아날로그 신호인 제 4 신호를 디지털 신호로 변환하는 것이 바람직하다. 제 1 판정 회로는 선택된 비트 시프트양에 따라 디지털 신호를 2의 거듭제곱으로 증폭하는 것이 바람직하다. 제 1 판정 회로는 증폭된 신호의 크기를 비트 시프트양에 따라 판정하는 것이 바람직하다. 제 1 판정 회로는 판정 결과를 제 5 신호로서 제 1 메모리 회로에 제공하는 것이 바람직하다. 제 2 입력 선택 회로는 제 1 메모리 회로에 유지된 제 5 신호를 순차적으로 선택하여 특징 추출 회로에 출력하는 것이 바람직하다. 특징 추출 회로는 특징을 갖춘 제 5 신호를 카운트하는 것이 바람직하다. 제 2 판정 회로는 카운트 결과를 주어진 조건과 비교하는 것이 바람직하다. 제 2 판정 회로는 비교 결과를 특징 데이터로서 제 2 메모리 회로에 제공하는 것이 바람직하다. 제 2 메모리 회로는 특징 데이터를 뉴럴 네트워크에 출력하는 것이 바람직하다.
상술한 구성에 있어서 뉴럴 네트워크에서의 뉴런을 가지는 촬상 장치는 신호선 및 제 2 아날로그-디지털 변환 회로를 더 포함하는 것이 바람직하다. 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하는 것이 바람직하다. 아날로그 신호는 복수의 제 1 화소 각각으로부터 신호선을 통하여 제 2 아날로그-디지털 변환 회로에 공급되는 것이 바람직하다.
상술한 구성에 있어서 제 3 회로는 선택 회로를 포함하는 것이 바람직하다. 특징 데이터는 각각 선택된 길이를 가지는 데이터로 분할되어 뉴럴 네트워크에 출력되는 것이 바람직하다.
상술한 구성에 있어서 제 1 화소는 제 1 트랜지스터를 포함하는 것이 바람직하다. 제 1 트랜지스터는 반도체층에 금속 산화물을 포함하는 것이 바람직하다.
상술한 구성에 있어서 제 1 화소에 포함되는 제 1 트랜지스터는 반도체층에 금속 산화물을 포함하는 것이 바람직하다. 회로에 포함되는 제 2 트랜지스터는 반도체층에 다결정 실리콘을 포함하는 것이 바람직하다.
상술한 구성에 있어서 반도체층에 금속 산화물을 포함하는 제 1 트랜지스터는 백 게이트를 포함하는 것이 바람직하다.
상술한 구성에 있어서 제 1 트랜지스터는 광전 변환 소자와 중첩되는 영역을 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면 복수의 화소 정보를 하나의 특징을 포함하는 하나의 정보로 압축 변환할 수 있다. 촬상 장치의 연산 동작 속도가 향상될 수 있다. 3차원적으로 집적된 촬상 장치를 제공할 수 있다. 광전 변환 소자에 의한 변환으로 인하여 생성된 신호의 열화를 저감할 수 있는 촬상 장치를 제공할 수 있다. 신규 촬상 장치 등을 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하지 않는다. 다른 효과는 상술하지 않은 효과이며 이하에서 설명한다. 다른 효과는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이며 추출될 수 있다. 본 발명의 일 형태는 상술한 효과 및 다른 효과 중 적어도 하나를 가지는 것이다. 그러므로 본 발명의 일 형태는 상술한 효과를 가지지 않는 경우가 있다.
도 1은 촬상 소자를 도시한 블록도이다.
도 2의 (A) 및 (B)는 촬상 소자를 도시한 블록도이다.
도 3의 (A) 내지 (C)는 촬상 소자를 도시한 회로도이다.
도 4의 (A)는 촬상 소자의 동작을 나타낸 타이밍 차트이고, 도 4의 (B)는 화소의 동작을 나타낸 타이밍 차트이다.
도 5는 촬상 소자를 도시한 블록도이다.
도 6의 (A) 및 (B)는 촬상 소자를 도시한 블록도이다.
도 7은 촬상 소자를 도시한 회로도이다.
도 8의 (A)는 촬상 소자의 동작을 나타낸 타이밍 차트이고, 도 8의 (B)는 화소의 동작을 나타낸 타이밍 차트이다.
도 9는 촬상 장치의 구성을 도시한 단면도이다.
도 10은 촬상 장치의 구성을 도시한 단면도이다.
도 11의 (A) 내지 (E)는 광전 변환 소자의 접속을 각각 도시한 단면도이다.
도 12의 (A) 내지 (D)는 광전 변환 소자의 접속을 각각 도시한 단면도이다.
도 13은 촬상 장치의 구성을 도시한 단면도이다.
도 14의 (A) 내지 (C)는 광전 변환 소자의 접속을 각각 도시한 단면도이다.
도 15는 촬상 장치의 구성을 도시한 단면도이다.
도 16의 (A) 및 (B)는 촬상 장치의 구성을 각각 도시한 단면도이다.
도 17은 촬상 장치의 구성을 도시한 단면도이다.
도 18의 (A) 내지 (C)는 화소를 각각 도시한 회로도이다.
도 19의 (A) 및 (B)는 화소를 각각 도시한 회로도이다.
도 20의 (A)는 아날로그-디지털 변환 회로의 블록도이고, 도 20의 (B)는 촬상 소자와 아날로그-디지털 변환 회로 사이의 접속을 도시한 것이다.
도 21의 (A)는 트랜지스터의 상면도이고, 도 21의 (B) 및 (C)는 그 단면도이다.
도 22의 (A)는 트랜지스터의 상면도이고, 도 22의 (B) 및 (C)는 그 단면도이다.
도 23의 (A)는 트랜지스터의 상면도이고, 도 23의 (B) 및 (C)는 그 단면도이다.
도 24의 (A)는 트랜지스터의 상면도이고, 도 24의 (B) 및 (C)는 그 단면도이다.
도 25의 (A)는 트랜지스터의 상면도이고, 도 25의 (B) 및 (C)는 그 단면도이다.
도 26의 (A)는 트랜지스터의 상면도이고, 도 26의 (B) 및 (C)는 그 단면도이다.
도 27의 (A)는 트랜지스터의 상면도이고, 도 27의 (B) 및 (C)는 그 단면도이다.
도 28의 (A) 내지 (H)는 트랜지스터의 단면도 및 상면도이다.
도 29의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지를 도시한 사시도 및 단면도이다.
도 30의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지를 도시한 사시도 및 단면도이다.
도 31의 (A) 내지 (F)는 전자 기기를 도시한 것이다.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항이 다양하게 변경될 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서 본 발명은 이하의 실시형태의 기재에 한정하여 해석되는 것은 아니다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한 본 명세서에서, "제 1", "제 2", 및 "제 3" 등의 서수사는, 구성요소 간의 혼동을 피하기 위하여 사용되고, 이 용어들은 구성요소를 수적으로 한정하지 않는다.
본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성요소 간의 위치 관계를 설명함에 있어서 편의상 사용한 것이다. 또한 구성요소 간의 위치 관계는 각 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에 있어서 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한 본 명세서 등에 있어서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 예를 들어 상이한 극성을 가지는 트랜지스터가 적용되거나, 회로 동작에서 전류 흐름의 방향이 변화될 때, 소스 및 드레인의 기능이 전환될 수 있다. 따라서 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 교체될 수 있다.
또한 본 명세서 등에 있어서 "전기적으로 접속"이라는 용어는 구성요소가 "어떠한 전기적 작용"을 가지는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성요소 간에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예에는 전극 및 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 및 다양한 기능을 가지는 소자가 있다.
본 명세서 등에서 "평행"이란 용어는 2개의 직선 간에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 2개의 직선 간에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어는 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
달리 지정되지 않는 한, 본 명세서 등에서의 오프 상태 전류는, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)의 트랜지스터의 드레인 전류를 말한다. 달리 지정되지 않는 한, n채널 트랜지스터의 오프 상태는, 게이트와 소스 사이의 전압(V gs: 게이트-소스 전압)이 문턱 전압 V th보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 V gs가 문턱 전압 V th보다 높은 것을 의미한다. 예를 들어 n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서 "트랜지스터의 오프 상태 전류가 I 이하"는 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 뜻하는 경우가 있다. 트랜지스터의 오프 상태 전류는, 소정의 V gs에서의 오프 상태 전류, 소정의 범위 내의 V gs에서의 오프 상태 전류, 또는 충분히 작은 오프 상태 전류가 얻어지는 V gs에서의 오프 상태 전류 등을 말하는 경우가 있다.
일례로서 문턱 전압 V th가 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 V gs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 소정의 V gs에서 1×10-22A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서 등에 있어서 채널 폭 W를 가지는 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류(예를 들어 A/μm)로 나타내는 경우가 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 달리 지정되지 않는 한, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류인 경우가 있다. 또는 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 사이의 전압 V ds에 의존하는 경우가 있다. 달리 지정되지 않는 한, 본 명세서에서의 오프 상태 전류는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등에서 사용되는 V ds에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등에서 사용되는 V ds에서의 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 가리키는 경우가 있다.
상술한 오프 상태 전류의 기재에서, 드레인이 소스와 교체되어도 좋다. 즉 오프 상태 전류는 트랜지스터가 오프 상태일 때 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에 있어서 "누설 전류"라는 용어는 "오프 상태 전류"와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에 있어서 오프 상태 전류는 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
또한 전압이란 2점 간의 전위차를 말하고, 전위란 어느 한 점에서의 정전기장 안에 있는 단위 전하의 정전 에너지(전기적인 전위 에너지)를 말한다. 또한 일반적으로 한 점의 전위와 기준 전위(reference potential)(예를 들어 접지 전위(ground potential))의 차이는 단순히 전위 또는 전압이라고 불리고, "전위"와 "전압"은 동의어로서 사용되는 경우가 많다. 그러므로 본 명세서에 있어서는 달리 지정되지 않는 한, "전위"는 "전압"과 교체할 수 있고, 그 반대도 마찬가지이다.
(실시형태 1)
본 실시형태에 있어서 뉴럴 네트워크에 접속되는 인터페이스를 포함하는 촬상 장치에 대하여 도 1, 도 2의 (A) 및 (B), 도 3의 (A) 내지 (C), 및 도 4의 (A) 및 (B)를 참조하여 설명한다.
본 발명의 일 형태는 화소로부터 출력되는 신호의 판정 회로를 촬상 소자 내에 분산시키는 촬상 장치의 구성 및 동작 방법이다.
도 1은 촬상 장치(100)의 구성의 예를 도시한 블록도이다. 촬상 장치(100)는 촬상 소자(10), 아날로그-디지털 변환 회로(이하에서는 A/D 변환 회로라고 함)(26), 디코더 회로(27), 실렉터 회로(28), 및 제어부(29)를 포함한다.
촬상 소자(10)는 복수의 판정 회로(20a), 복수의 주사선(G1), 복수의 주사선(G2), 복수의 신호선(OUT), 및 복수의 신호선(OUT1)을 포함한다.
판정 회로(20a)는 복수의 화소(20), 특징 추출 회로(30), 및 판정 출력 회로(31)를 포함한다. 화소(20)는 광전 변환 소자(PD)를 가지는 수광 회로(21)를 포함한다(도 3의 (A) 참조).
촬상 소자(10)는 m행 n열로 배치된 화소(20)를 포함한다. 도 1은 촬상 장치(10)의 일부를 도시한 것이다. 예로서 화소(20)(Pix(i, j)) 내지 (Pix(i+3, j+3))가 배치된 구성에 대하여 설명한다. 또한 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이고, m은 2 이상의 자연수이고, n은 2 이상의 자연수이고, k는 1 이상 n 이하의 자연수이다.
판정 회로(20a)는 4개의 화소(20), 특징 추출 회로(30), 및 판정 출력 회로(31)를 포함한다. 판정 출력 회로(31)는 연산 회로(31a) 및 메모리 회로(31b)를 포함한다(도 3의 (B) 참조).
화소(20)는 특징 추출 회로(30)에 전기적으로 접속된다. 특징 추출 회로(30)는 판정 출력 회로(31)에 전기적으로 접속된다.
또한 판정 회로(20a)에 포함되는 화소(20)의 수는 판정하는 영역에 따라 적절히 결정하는 것이 바람직하다. 수광 회로(21)는 복수의 증폭 회로(22)에 접속되어도 좋다(도 2의 (B) 참조).
화소(Pix(i, j)) 및 화소(Pix(i, j+1))는 신호선(OUT1(i))에 전기적으로 접속되고, 화소(Pix(i+1, j)) 및 화소(Pix(i+1, j+1))는 신호선(OUT1(i+1))에 전기적으로 접속된다. 화소(Pix(i, j)) 및 화소(Pix(i+1, j))는 주사선(G1(j))에 전기적으로 접속되고, 화소(Pix(i, j+1)) 및 화소(Pix(i+1, j+1))는 주사선(G1(j+1))에 전기적으로 접속된다. 판정 출력 회로(31)는 신호선(OUT(i))에 전기적으로 접속된다.
화소(20) 및 판정 회로(20a)는 각각 도전성이 동일한 트랜지스터를 사용하여 형성할 수 있어 단계 수의 증가 없이 동시에 제작할 수 있다.
화소(20)에 포함되는 광전 변환 소자(PD)는 수광하는 빛을 전류로 변환할 수 있고, 그 후 그 전류를 전압으로 변환할 수 있다. 화소(20)는 아날로그 신호의 전압을 증폭하고, 증폭한 전압을 출력 신호(b)로서 출력할 수 있다.
복수의 출력 신호(b)에는 특징 추출 회로(30)에서 연산 동작이 실시된다. 연산 동작으로서는 가산 또는 곱셈이 바람직하게 수행된다. 본 실시형태에 있어서 특징 추출 회로(30)는 가산 회로이다. 특징 추출 회로(30)는 아날로그 신호인 출력 신호(c)를 출력할 수 있다.
판정 출력 회로(31)에 있어서 입력 단자에 공급되는 출력 신호(c)는 연산 회로(31a)에 의하여 판정되고 2진화될 수 있다. 2진화된 신호는 디지털 신호로서 메모리 회로(31b)에 유지할 수 있다(도 3의 (B) 참조).
메모리 회로(31b)는 출력 신호(d)를 출력한다. 출력 신호(d)는 신호선(OUT)을 통하여 실렉터 회로(28)에 공급된다(도 1 참조). 실렉터 회로(28)는 판정 회로(20a)의 판정 결과를 요구된 데이터 길이별로 정렬하여 제어부(29)에 전송할 수 있다. 출력 신호(d)의 데이터 길이는 병렬 통신, 직렬 통신(예를 들어 I2C), 또는 차동 전송(differential communication)(예를 들어 MIPI) 등의 통신 방식에 따라 결정할 수 있다.
화소(20)는 출력 신호(a)를 신호선(OUT1)을 통하여 A/D 변환 회로(26)에 공급할 수 있다(도 2의 (A) 참조). A/D 변환 회로(26)는 출력 신호(a)를 디지털 변환하고 디지털 변환된 신호를 제어부(29)에 출력할 수 있다. A/D 변환 회로(26)로부터 제어부(29)에 최적의 방법에 의하여 신호는 전송될 수 있다.
제어부(29)는 2개의 입력 인터페이스를 포함한다. 입력 인터페이스 중 한쪽은 디지털 인터페이스를 포함하고 병렬 입력 또는 직렬 입력을 다룬다. 입력 데이터의 데이터 길이는 고정되어 있다. 출력 신호(a)는 A/D 변환 회로(26)를 통하여 제어부(29)의 디지털 인터페이스에 공급된다.
입력 인터페이스의 다른 쪽은 뉴럴 네트워크의 입력을 다룬다. 입력 데이터는 뉴럴 네트워크에 직접 입력되기 때문에, 입력 데이터의 데이터 길이는 뉴럴 네트워크에서 수월하게 다룰 수 있는 데이터 길이로 전환되는 것이 바람직하다. 출력 신호(d)의 데이터 길이는 실렉터 회로(28)에 의하여 전환될 수 있다. 출력 신호(d)는 적절한 데이터 길이를 가지게 가공되고, 그 후 제어부(29)의 뉴럴 네트워크 인터페이스에 공급된다.
촬상 장치(100)에서 광전 변환 소자의 종류를 자유롭게 선택할 수 있다. 예를 들어 포토다이오드가 제공된 단결정 실리콘 기판 위에, 산화물 반도체를 반도체층에 각각 포함하는 트랜지스터들을 사용하여, 화소(20) 및 판정 회로(20a)를 형성할 수 있다.
상술한 산화물 반도체를 반도체층에 포함하는 트랜지스터는 오프 상태 전류가 작기 때문에, 화소(20) 및 판정 회로(20a)에 데이터를 유지하는 플로팅 노드, 래치, 및 메모리를 용이하게 구성한다. 따라서 트랜지스터의 반도체층을 요구되는 기능에 따라 선택할 수 있다.
촬상 장치는 도전성이 동일한 트랜지스터만 사용하여 형성될 수 있지만 촬상 장치의 면적이 커질 수 있다. 이러한 이유로부터 화소 또는 메모리 회로에는 산화물 반도체를 반도체층에 각각 포함하는 트랜지스터들을 사용하는 것이 바람직하다. 증폭 회로, 판정 회로(20a), A/D 변환 회로(26), 및 디코더 회로(27) 등 전류의 공급 능력이 요구되는 회로에는, 반도체층에 단결정 실리콘을 각각 포함하는 트랜지스터들을 사용할 수 있다. 반도체층에 단결정 실리콘을 포함하는 트랜지스터 위에 산화물 반도체를 반도체층에 포함하는 트랜지스터를 적층하여도 좋다. 또한 산화물 반도체의 예에 대해서는 실시형태 6에서 상세히 설명한다.
도 2의 (A)는 판정 회로(20a)를 상세히 도시한 블록도이다. 예로서 판정 회로(20a)는 4개의 화소(20)를 포함한다. 화소(20)는 수광 회로(21), 증폭 회로(22), 및 메모리 회로(23)를 포함한다. 증폭 회로(22)는 증폭 회로(22a), 메모리 회로(22b), 및 가산 회로(22c)를 포함한다.
증폭 회로(22a)의 입력 단자는 수광 회로(21)의 출력 단자 및 메모리 회로(22b)의 출력 단자에 전기적으로 접속된다. 증폭 회로(22a)의 출력 단자는 가산 회로(22c)에 전기적으로 접속된다. 수광 회로(21)는 증폭 회로(22a)를 통하여 메모리 회로(23)에 전기적으로 접속된다. 메모리 회로(23)는 신호선(OUT1)에 전기적으로 접속된다.
광전 변환 소자(PD)는 생성된 전류를 전압으로 변환하고, 수광 회로(21)가 출력 신호(a)로서 그 전압을 출력한다. 출력 신호(a)는 증폭 회로(22a)에 공급된다. 메모리 회로(22b)는 증폭 회로(22a)의 증폭률을 설정할 수 있다. 가산 회로(22c)는 증폭 회로(22a)의 출력 신호(a1)에 오프셋 전압(B)을 가할 수 있다. 가산 회로(22c)는 출력 단자로부터 출력 신호(b)를 특징 추출 회로(30)의 입력 단자에 출력한다. 또한 출력 신호(a1)는 가산 회로(22c) 없이 특징 추출 회로(30)에 공급되어도 좋다.
도 2의 (A)의 블록도에서 판정 회로(20a)는 뉴럴 네트워크에서의 뉴런으로서 기능한다. 뉴런은 시냅스 및 활성화 함수로서 기능한다. 시냅스로서 기능하는 시냅스 회로는 복수의 입력 신호 각각에 중량 계수를 곱하고, 이 입력 신호와 중량 계수의 곱을 가산할 수 있다. 바꿔 말하면 뉴런은 복수의 입력 신호의 적화 연산(product-sum operation)을 실행하는 기능을 가진다. 활성화 함수로서 기능하는 활성화 함수 회로는 적화 연산의 결과로부터 특징을 추출하기 위한 판정 기능을 가진다.
도 2의 (B)는 도 2의 (A)의 블록도를 뉴런의 모식도로서 나타낸 것이다. 시냅스 회로(30N)는 화소(20) 및 특징 추출 회로(30)를 포함한다. 활성화 함수 회로(31N)는 판정 출력 회로(31)를 포함한다.
도 2의 (B)는 4개의 수광 회로(21)가 특징 추출 회로(30)에 접속된 예를 도시한 것이지만, 접속되는 수광 회로(21)의 수는 4개에 한정되지 않는다. 간략화를 위하여 4개의 수광 회로(21)는 도 2의 (B)에 있어서 PD(i), PD(i+1), PD(i+2), 및 PD(i+3)로 표시한다. 또한 i 및 j는 각각 1 이상의 자연수이다.
증폭 회로(22)는 출력 신호(a)에 중량 계수(A)를 곱할 수 있다. 중량 계수(A)는 도 2의 (A)의 메모리 회로(22b)에서 설정된다. 중량 계수(A)는 증폭률과 교체하여도 좋다. 그러므로 특징 추출 회로(30)에는, 출력 신호(a)에 중량 계수(A)를 곱하고, 보정을 위하여 오프셋 전압(B) 등을 더 가하여 얻은 출력 신호(b)가 공급된다.
특징 추출 회로(30)는 복수의 출력 신호(b)를 가산할 수 있다. 그러므로 특징 추출 회로(30)의 출력 신호(c)는 이하의 식으로 나타낼 수 있다. 증폭 회로(22)의 중량 계수(A)는 서로 동일하여도 좋고 상이하여도 좋다.
상술한 조건하에 특징 추출 회로(30)의 출력의 총합은 이하의 식 1로 나타내어진다.
c(j)=Σ(PD(i)×A(i)+B) (식 1)
활성화 함수 회로(31N)에 있어서 연산 회로(31a)로부터 출력되는 출력 신호(c1(j))는 이하의 식 2로 나타내어진다.
c1(j)=f(c(j)) (식 2)
또한 활성화 함수 회로(31N)의 출력 함수 f(c(j))는 시그모이드 함수를 뜻한다. 활성화 함수 회로(31N)에 포함되는 판정 출력 회로(31)에는, 외부로부터 역치 전위가 판정 조건으로서 공급되어도 좋고, 또는 고정된 역치 전위가 공급되어도 좋다. 그러므로 판정 출력 회로(31)는 뉴럴 네트워크에서의 발화(firing)라고 불리는 조건을 생성하고 2진화된 디지털 신호를 출력할 수 있다.
도 3의 (A) 내지 (C)는 도 2의 (A)에서의 회로의 예를 도시한 것이다. 도 3의 (A)는 화소(20)의 회로의 예를 도시한 것이고, 도 3의 (B)는 판정 회로(20a)의 회로의 예를 도시한 것이다. 도 3의 (C)는 증폭 회로(22)에 포함되는 가산 회로(22c)의 회로의 예를 도시한 것이다.
도 3의 (A)는 화소(20)를 상세히 도시한 것이다. 화소(20)는 수광 회로(21) 및 증폭 회로(22)를 포함한다. 증폭 회로(22)는 증폭 회로(22a) 및 메모리 회로(22b)를 포함한다. 수광 회로(21)는 광전 변환 소자(PD), 커패시터(C1) 및 커패시터(C2), 그리고 트랜지스터(41) 내지 트랜지스터(43)를 포함한다. 광전 변환 소자(PD)의 한쪽 전극은 단자(VPD(71))에 전기적으로 접속된다. 광전 변환 소자(PD)의 다른 쪽 전극은 트랜지스터(41)의 소스 및 드레인 중 한쪽, 그리고 트랜지스터(42)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 커패시터(CA)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(41)의 게이트는 단자(Tx(61))에 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은 트랜지스터(43)의 소스 및 드레인 중 한쪽, 및 단자(VRS(72))에 전기적으로 접속된다. 트랜지스터(42)의 게이트는 트랜지스터(43)의 게이트 및 단자(RS(62))에 전기적으로 접속된다. 트랜지스터(43)의 소스 및 드레인 중 다른 쪽은 커패시터(C2)의 한쪽 전극에 전기적으로 접속된다. 수광 회로(21)의 소자는 상이한 식으로 서로 접속되어도 좋고, 이는 도 18의 (A) 내지 (C), 그리고 도 19의 (A) 및 (B)에 도시하였다. 도 19의 (B)는 트랜지스터(43)가 제공되지 않은 예를 도시한 것이다.
커패시터(C1)는 광전 변환 소자(PD)에 의하여 생성된 전위를 출력 신호(a)로서 유지할 수 있다. 커패시터(C2)는 출력 신호(a)의 크기와 비교하기 위한 기준 전위를 유지할 수 있다. 트랜지스터(41) 내지 트랜지스터(43)는 신호를 유지 및 리셋하기 위한 타이밍을 제어할 수 있다.
길버트 셀(Gilbert cell) 회로를 증폭 회로(22a)에 사용할 수 있다. 증폭 회로(22a)는 트랜지스터(44a), 트랜지스터(45a), 트랜지스터(44b), 트랜지스터(45b), 트랜지스터(46), 트랜지스터(47), 트랜지스터(48), 저항 소자(Ra), 및 저항 소자(Rb)를 포함한다. 저항 소자(Ra)의 한쪽 전극은 저항 소자(Rb)의 한쪽 전극 및 단자(VPI(73))에 전기적으로 접속된다. 저항 소자(Ra)의 다른 쪽 전극은 트랜지스터(44a)의 소스 및 드레인 중 한쪽, 및 트랜지스터(45b)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(44a)의 소스 및 드레인 중 다른 쪽은 트랜지스터(45a)의 소스 및 드레인 중 한쪽, 및 트랜지스터(46)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(45a)의 소스 및 드레인 중 다른 쪽은 저항 소자(Rb)의 다른 쪽 전극, 및 트랜지스터(44b)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(44b)의 소스 및 드레인 중 다른 쪽은 트랜지스터(45b)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(47)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(46)의 소스 및 드레인 중 다른 쪽은 트랜지스터(47)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(48)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(47)의 게이트는 단자(VCS)에 전기적으로 접속된다. 트랜지스터(48)의 게이트는 단자(Vbias1)에 전기적으로 접속된다. 트랜지스터(48)의 소스 및 드레인 중 다른 쪽은 단자(VSS(79))에 전기적으로 접속된다. 트랜지스터(44a)의 게이트는 트랜지스터(44b)의 게이트 및 커패시터(C1)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(45a)의 게이트는 트랜지스터(45b)의 게이트 및 커패시터(C2)의 한쪽 전극에 전기적으로 접속된다.
트랜지스터(44a) 및 트랜지스터(45a)는 차동 증폭 회로를 형성하고, 트랜지스터(44b) 및 트랜지스터(45b)는 다른 차동 증폭 회로를 형성한다. 차동 증폭 회로는 각각 커패시터(C1)의 출력 신호(a)를 커패시터(C2)의 기준 전위와 비교하여 증폭을 수행한다.
메모리 회로(22b)는 트랜지스터(49) 및 커패시터(C3)를 포함한다. 트랜지스터(49)의 소스 및 드레인 중 한쪽은 단자(Wd1(75))에 전기적으로 접속된다. 트랜지스터(49)의 소스 및 드레인 중 다른 쪽은 커패시터(C3)의 한쪽 전극 및 트랜지스터(46)의 게이트에 전기적으로 접속된다. 트랜지스터(49)의 게이트는 단자(W1(74))에 전기적으로 접속된다.
메모리 회로(22b)에서는 신호선(Wd1)으로부터 트랜지스터(49)를 통하여 커패시터(C3)에 증폭률로서 전위가 공급된다. 증폭률은 외부에서 계산되고 메모리 회로(22b)에 공급된다. 증폭 회로(22)는 아날로그 회로를 증폭한다. 따라서 회로 크기를 작게 할 수 있다. 또한 증폭 회로(22)는 출력 신호(a)에 대한 추종성(trackablity) 및 노이즈를 평활화하는 기능을 가진다. 도 3의 (A)에서는 도시하지 않았지만, 커패시터(C3)에 증폭률을 공급하기 위하여 열 드라이버 또는 행 드라이버를 추가적으로 제공하여도 좋다. 또는 도 1에 나타내어진 디코더 회로(27)를 사용하여도 좋다.
메모리 회로(22b)는 증폭 회로(22a)의 증폭률을 제어할 수 있다. 증폭률은 시냅스 회로에서 중량 계수(A)에 해당한다. 모든 수광 회로(21)의 출력 신호(a)에 대하여 동일한 중량 계수(A)가 설정된 경우, 출력 신호(a1)는 일률적으로 증폭되어 계조(階調)가 낮았을 때의 수광 정도(精度)를 향상시킨다. 상이한 중량 계수(A)가 설정된 경우, 출력 신호(a1)는 중량 계수(A)에 따른 패턴을 강조하여 특정 패턴의 추출을 용이하게 한다.
트랜지스터(48)는 증폭 회로(22a)의 총전류량을 제어한다. 촬상 소자(10)를 사용하지 않는 경우 또는 촬상 소자(10)를 의도적으로 비동작으로 하는 경우에는, 단자(Vbias1)를 통하여 트랜지스터(48)의 게이트가 제어된다. 그러므로 트랜지스터(48)는 증폭 회로(22)의 동작을 정지하게 할 수 있고 소비전력을 저감한다. 트랜지스터(48)의 반도체층에 산화물 반도체를 사용하면 오프 상태 전류를 저감할 수 있어, 오프 상태인 증폭 회로(22)의 대기 전류를 적게 할 수 있다.
메모리 회로(23)는 증폭 회로(22a)의 출력 신호(a2)를 유지할 수 있다. 메모리 회로(23)에 유지된 출력 신호(a2)는 주사 신호가 주사선(G1)에 공급되면, 신호선(OUT1)을 통하여 A/D 변환 회로(26)에 전송된다. 단자(Tx(61))에 "Low"가 공급되면 커패시터(C1)는 출력 신호(a)를 유지할 수 있다. 또한 화소(20)는 반드시 메모리 회로(23)를 포함할 필요는 없다.
도 3의 (B)는 판정 회로(20a)의 회로의 예를 도시한 것이다. 또한 가산 회로(22c)는 증폭 회로(22)에 포함된다. 도 3의 (C)는 수동 소자를 사용하여 형성된 가산 회로(22c)의 예를 도시한 것이다. 가산 회로(22c)는 복수의 저항 소자를 포함한다.
가산 파라미터는 단자(Vbias2)로부터 전압으로서 공급될 수 있다. 촬상 소자(10)의 화소 모두에 동일한 가산 파라미터가 공급되어도 좋다. 또는 메모리 회로가 추가적으로 제공되는 경우, 상기 화소에 상이한 전압이 공급되어도 좋다. 가산 파라미터는 증폭 회로(22)의 출력을 수정하기 위하여 사용할 수 있기 때문에 오프셋 조정을 위하여 사용할 수 있다. 가산 회로(22c)의 구성은 신호에 대하여 가산을 수행할 수 있기만 하면 도 3의 (C)에서 도시된 구성에 한정되지 않는다.
다음으로 판정 회로(20a)에 포함되는 특징 추출 회로(30) 및 판정 출력 회로(31)에 대하여 설명한다. 특징 추출 회로(30)에서 가산 회로에 연산 증폭기를 사용한 예에 대하여 설명한다. 특징 추출 회로(30)는 연산 증폭기(30a) 및 저항 소자(R1), 저항 소자(R2), 저항 소자(R3), 저항 소자(R4), 저항 소자(Rc), 및 저항 소자(Rf)를 포함한다.
저항 소자(R1), 저항 소자(R2), 저항 소자(R3), 및 저항 소자(R4)의 한쪽 단자 각각은 증폭 회로(22)에 전기적으로 접속된다. 저항 소자(R1), 저항 소자(R2), 저항 소자(R3), 및 저항 소자(R4)의 다른 쪽 단자 각각은 연산 증폭기(30a)의 네거티브 입력 단자에 전기적으로 접속된다. 저항 소자(Rf)의 한쪽 단자는 연산 증폭기(30a)의 네거티브 입력 단자에 전기적으로 접속되고, 저항 소자(Rf)의 다른 쪽 단자는 연산 증폭기(30a)의 출력 단자에 전기적으로 접속된다. 저항 소자는 각각 필요에 따라 적절한 저항률을 가질 수 있다.
연산 증폭기(30a)의 네거티브 입력 단자는 버추얼 쇼트(virtual short)가 존재하는 기준점(reference point)이기 때문에, 저항 소자(Rf)는 전류-전압 변환을 수행할 수 있다. 따라서 화소(20)의 출력 신호(b)의 가산에 의하여 얻어진 결과는 연산 증폭기(30a)의 출력 단자에 전압 값으로서 출력된다. 특징 추출 회로(30)의 출력 단자는 아날로그 신호인 출력 신호(c)가 공급된다.
다음으로 판정 출력 회로(31)에 대하여 설명한다. 판정 출력 회로(31)는 연산 회로(31a) 및 메모리 회로(31b)를 포함한다. 연산 회로(31a)는 판정 조건의 전압을 유지하기 위한 메모리를 포함하여도 좋다.
연산 회로(31a)의 입력 단자는 연산 증폭기(30a)의 출력 단자에 전기적으로 접속된다. 연산 회로(31a)의 출력 단자는 메모리 회로(31b)의 입력 단자에 접속된다. 연산 회로(31a)가 메모리 회로를 포함하는 경우, 판정 조건의 전압을 기록하기 위한 열 드라이버 및 행 드라이버를 추가적으로 제공하여도 좋다. 또는 도 1에 나타내어진 디코더 회로(27)를 사용하여도 좋다.
연산 회로(31a)는 출력 함수(f)를 사용하여 특징 추출 회로(30)의 출력 신호(c)를 판정할 수 있다. 소프트웨어 처리인 경우, 시그모이드 함수 등을 사용하여 처리를 수행할 수 있다. 하드웨어 처리인 경우, 연산 회로(31a)를 사용하여 동일한 처리를 수행할 수 있다.
판정 조건의 전압이 신호선(Wd2)을 통하여 증폭 회로(31a)에 공급된다. 연산 회로(31a)는 특징 추출 회로(30)의 출력 신호(c)와 판정 조건의 전압을 비교한다. 출력 신호(c)의 전압이 판정 조건의 전압보다 높은 경우, 연산 회로(31a)는 "High"의 신호를 출력한다. 출력 신호(c)의 전압이 판정 조건의 전압보다 낮은 경우, 연산 회로(31a)는 "Low"의 신호를 출력한다. 이러한 방법으로 복수의 화소의 출력 신호(a)는 뉴런에 의하여 처리되고, 출력 함수(f)를 사용하여 2진화된 디지털 신호로 변환될 수 있다.
2진화된 디지털 신호는 메모리 회로(31b)에 유지되고, 필요에 따라 판독할 수 있다. 주사선(G2)에 공급되는 주사 신호에 의하여 신호가 판독되고, 신호선(OUT)을 통하여 실렉터 회로(28)에 출력된다. 메모리 회로(31b)로부터 데이터를 판독하기 위해서는 열 드라이버 및 행 드라이버를 추가적으로 제공하여도 좋다. 또는 디코더 회로(27)를 사용하여도 좋다.
도 4의 (A)는 도 1의 촬상 장치(100)의 타이밍 차트이다. 디코더 회로(27)로부터 주사선(G1(j))을 통하여 화소(20)에 주사 신호가 공급되고, 메모리 회로(23)에 유지된 데이터를 A/D 변환 회로(26)에 전송하다. 디코더 회로(27)로부터 주사선(G2(k))을 통하여 판정 회로(20a)에 주사 신호가 공급되고, 메모리 회로(31b)에 유지된 데이터를 실렉터 회로(28)에 전송하다. 메모리 회로(23) 및 메모리 회로(31b)는 각각 데이터의 취득과 전송의 동작을 전환할 수 있다. 그러므로 메모리 회로(31b)는 트랜스퍼 게이트를 사용하여 형성하여도 좋다. 디코더 회로로부터 공급되는 주사 신호는 트랜스퍼 게이트를 제어하는 신호로서 사용할 수 있다.
도 4의 (B)는 도 3의 (A)의 화소(20)에 포함되는 수광 회로(21)의 타이밍 차트이다. 수광 회로(21)의 동작은 주사선(G1(j))에 의하여 제어된다. 주사선(G1(j))을 통하여 공급되는 주사 신호는 단자(RS(62))에도 공급된다. 도 4의 (A)의 T1부터 T2까지 기간이, 도 4의 (B)의 T11부터 T13까지 기간에 해당한다.
T11부터 T12까지 기간에 있어서 커패시터(C2)의 유지 전위가 단자(VRS(72))에 공급된 전위에 의하여 리프레시된다. T11부터 T12까지 기간에 있어서 단자(Tx(61))에 "Low"가 공급되고 트랜지스터(41)는 오프를 유지한다. 메모리 회로(23) 및 메모리 회로(31b)에 데이터가 저장되는 데에 필요한 시간 동안 트랜지스터(41)가 오프를 유지한다. 메모리 회로(23) 및 메모리 회로(31b)는 각각 트랜스퍼 게이트를 사용하여 형성하여도 좋기 때문에, 이동도가 높은 트랜지스터를 사용함으로써 T11부터 T12까지 기간을 짧게 할 수 있다. 트랜지스터(41)는, 실시형태 6에서 설명하는 CAC-OS를 포함하는 트랜지스터인 것이 바람직하다.
T12부터 T13까지 기간에 있어서 단자(Tx(61))는 "High"로 설정되고, 트랜지스터(41) 내지 트랜지스터(43)는 온이 된다. 따라서 커패시터(C1)의 유지 전위는 단자(VRS(72))에 공급되는 전압에 의하여 리프레시된다.
T13일 때 주사선(G1(j))에 공급되는 주사 신호는 "Low"로 설정된다. 단자(RS(62))도 "Low"로 설정된다. 따라서 트랜지스터(42) 및 트랜지스터(43)는 오프가 되고 트랜지스터(41)는 온을 유지한다. 따라서 광전 변환 소자(PD)는 데이터를 취득한다. 데이터는 다음 프레임에서 주사선(G1(j))이 선택될 때까지 취득된다. 또한 촬상 장치(100)에 포함하는 디코더 회로는 복수의 영역으로 분할되고 병렬 처리를 수행하여도 좋다. 이러한 경우 데이터 취득 기간은 한 프레임보다 짧게 할 수 있다.
판정 회로(20a)를 포함하는 촬상 소자(10)는 뇌의 뉴런의 아날로그 데이터 처리와 비슷한 식으로, 아날로그 데이터를 사용한 아날로그 연산 처리를 수행할 수 있다. 촬상 소자(10)는, 아날로그 데이터를 디지털 데이터로 변환하는 빈도를 가능한 한 낮게 유지하면서 연산 처리를 수행할 수 있다.
뉴럴 네트워크는 막대한 양의 연산 처리 및 계층 처리를 필요로 한다. 하지만 본 실시형태의 구성에 의하여, 판정 회로(20a)는 뉴럴 네트워크에서, 다층 퍼셉트론의 입력층에서의 처리에 해당하는 처리를 수행할 수 있다. 따라서 입력층에 해당하는 판정 회로(20a)는, 화소(20)의 수광 데이터를 사용하여 아날로그 연산 처리에 의하여 얻은 신호 및 수광 데이터의 신호의 2가지의 출력 결과를 얻을 수 있다. 그러므로 촬상 장치로서, 소프트웨어에 의한 연산 처리의 양을 저감할 수 있고, 연산 처리의 소비전력을 저감할 수 있다. 또한 연산 처리에 요구되는 시간을 짧게 할 수 있다.
본 실시형태에 있어서 촬상 장치(100)는 통상의 화상 데이터 및 뉴럴 네트워크와 호환될 수 있는 데이터를 출력할 수 있다. 상이한 종류의 데이터를 다루기 때문에 촬상 장치(100)는 프레임과 동기화된 처리를 수행하는 것이 바람직하다. 촬상의 타이밍이 주사선의 선택순과 동기화되기 때문에 타임래그가 발생한다. 그러므로 촬상 장치(100)가 빠르게 움직이는 피사체의 화상을 촬상할 때는 글로벌 셔터 방식을 적용하는 것이 바람직하다.
글로벌 셔터 방식에 있어서는 촬상 소자(10)에 포함되는 모든 수광 회로(21)의 단자(Tx(61)) 및 단자(RS(62))를 동시에 제어하는 것이 바람직하다. 이러한 방법으로 촬상 장치(100)는 수광 회로(21)의 모든 수광 데이터를 동시에 취득할 수 있다. 다층 퍼셉트론에 의하여 연산 처리된 데이터가, 판정 회로(20a)에 포함되는 메모리 회로(31b)에 동시에 공급된다.
본 실시형태에서 설명한 구성 및 방법은 다른 실시형태에서 설명하는 다른 구성 및 방법 중 어느 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 2)
본 실시형태에 있어서는 뉴럴 네트워크에 접속되는 인터페이스를 포함하는 촬상 장치에 대하여 도 5, 도 6의 (A) 및 (B), 도 7, 그리고 도 8의 (A) 및 (B)를 참조하여 설명한다.
본 발명의 일 형태는 실시형태 1과 상이한 촬상 장치의 구성 및 동작 방법이다.
도 5는 도 1과 상이한 촬상 장치(100)의 구성의 예를 도시한 블록도이다. 도 1에 도시된 구성과 상이한 구성을 가지는 판정 회로(20a)에 대하여 설명한다. 도 5의 판정 회로(20a)가 증폭 회로(300) 및 판정 출력 회로(310)를 포함하는 것이 도 1과 상이하다.
판정 회로(20a)에 포함되는 4개의 화소(20)에 대하여 도 5를 참조하여 설명한다.
화소(20)는 증폭 회로(300)에 전기적으로 접속된다. 증폭 회로(300)는 판정 출력 회로(310)에 전기적으로 접속된다.
또한 판정 회로(20a)에 포함되는 화소(20)의 수는 판정하는 영역에 따라 적절히 결정하는 것이 바람직하다. 화소(20)의 수광 회로(21a)는 복수의 증폭 회로(300)에 접속되어도 좋다.
화소(20)의 수광 회로(21a)에 포함되는 광전 변환 소자(PD)는 수광하는 빛을 전압으로 변환할 수 있다. 화소(20)는 출력 신호(a)를 출력한다. 증폭 회로(300)는 아날로그 신호를 디지털 신호로 변환하고, 디지털 신호가 증폭된 출력 신호(b)를 출력할 수 있다.
출력 신호(b)에는 판정 출력 회로(310)에서 연산 동작이 실시된다. 연산 동작으로서는 가산 또는 곱셈이 바람직하게 수행된다. 본 실시형태에 있어서 판정 출력 회로(310)는 가산 회로이다.
판정 출력 회로(310)는 출력 신호(b)로부터 정보의 특징을 추출할 수 있다. 추출된 정보는 판정되고, 판정 결과를 출력 신호(d)로서 출력할 수 있다.
도 6의 (A)는 판정 회로(20a)를 상세히 도시한 블록도이다. 도 5와 같이 예를 들어 판정 회로(20a)는 4개의 화소(20)를 포함한다. 화소(20) 각각은 수광 회로(21a) 및 메모리 회로(23)를 포함한다. 판정 회로(20a)는 증폭 회로(300), 특징 추출 회로(32), 및 출력 회로(33)를 포함한다.
증폭 회로(300)는 입력 선택 회로(301), A/D 변환 회로(302), 판정 회로(303), 및 메모리 회로(304)를 포함한다. 판정 회로(303)는 논리 회로(306) 및 선택 회로(305)를 포함한다.
수광 회로(21a)는 메모리 회로(23)에 전기적으로 접속된다. 메모리 회로(23)는 신호선(OUT1)에 전기적으로 접속된다. 수광 회로(21a)의 출력 단자는 증폭 회로(300)에 포함되는 입력 선택 회로(301)의 입력 단자에 전기적으로 접속된다.
수광 회로(21a)에 포함되는 광전 변환 소자(PD)는 생성되는 전류를 전압으로 변환하고, 수광 회로(21a)는 그 전압을 출력 신호(a)로서 출력할 수 있다. 출력 신호(a)는 증폭 회로(300)의 입력 단자에 공급할 수 있다.
입력 선택 회로(301)는 A/D 변환 회로(302)에 전기적으로 접속된다. A/D 변환 회로(302)는 판정 회로(303)에 전기적으로 접속된다. 판정 회로(303)는 메모리 회로(304)에 전기적으로 접속된다.
입력 선택 회로(301)는 단자(CLK)에 인가되는 클럭 신호로부터 생성되는 신호를 사용하여 4개의 출력 신호(a) 중 하나를 선택할 수 있다. A/D 변환 회로(302)는 전압인 선택된 출력 신호(a)를 디지털 신호로 변환하고, 그 디지털 신호를 판정 회로(303)의 입력 단자에 출력할 수 있다. 판정 회로(303)는 디지털 신호를 비트 시프트에 의하여 증폭할 수 있다. 비트 시프트에 의하여 상위 비트가 추출되어 상위 비트의 크기를 판정할 수 있다. 상위 비트의 판정 결과는 메모리 회로(304)에 유지할 수 있다. 유지된 신호는 출력 신호(b)로서 특징 추출 회로(32)의 입력 단자에 공급할 수 있다.
특징 추출 회로(32)는 출력 회로(33)에 전기적으로 접속된다. 특징 추출 회로(32)는 입력 단자에 공급된 출력 신호(b)로부터 정보의 특징을 추출한다. 추출된 정보는 카운트 값으로서 집계되고, 출력 신호(c)로서 출력 회로(33)의 입력 단자에 공급된다. 출력 신호(c)는 출력 회로(33)에 의하여 판정되고, 판정 결과는 출력 신호(d)로서 출력할 수 있다.
도 6의 (A)의 블록도에서 판정 회로(20a)는 뉴럴 네트워크에서의 뉴런으로서 기능한다. 뉴런은 시냅스 및 활성화 함수로서 기능한다. 시냅스로서 기능하는 시냅스 회로는 복수의 입력 신호 각각에 중량 계수를 곱하고, 이 입력 신호와 중량 계수의 곱을 가산할 수 있다. 바꿔 말하면 뉴런은 복수의 입력 신호의 적화 연산을 실행하는 기능을 가진다. 활성화 함수로서 기능하는 활성화 함수 회로는 적화 연산의 결과로부터 특징을 추출하기 위한 판정 기능을 가진다.
도 6의 (B)는 도 6의 (A)의 블록도를 뉴런의 모식도로서 나타낸 것이다. 시냅스 회로(32N)는 증폭 회로(300) 및 특징 추출 회로(32)를 포함한다. 활성화 함수 회로(33N)는 출력 회로(33)를 포함한다.
도 6의 (B)는 4개의 수광 회로(21a)가 증폭 회로(300)에 접속된 예를 도시한 것이지만, 접속되는 수광 회로(21a)의 수는 4개에 한정되지 않는다. 간략화를 위하여 4개의 수광 회로(21a)는 도 6의 (B)에 있어서 PD(i), PD(i+1), PD(i+2), 및 PD(i+3)로 표시한다. 또한 i 및 j는 각각 1 이상의 자연수이다.
증폭 회로(300)는 출력 신호(a)에 중량 계수(A)를 곱할 수 있다. 중량 계수(A)는 도 6의 (A)의 판정 회로(303)에서 설정된다. 중량 계수(A)는 증폭률과 교체하여도 좋다. 그러므로 출력 신호(a)에 중량 계수(A)를 곱하여 얻어진 정보가 출력 신호(b)로서 특징 추출 회로(32)에 공급된다.
또한 판정 회로(303)의 중량 계수(A)는 서로 동일하여도 좋고 상이하여도 좋다.
상술한 조건하에 특징 추출 회로(32)의 출력의 총합은 실시형태 1의 식 1로 나타낼 수 있다. 실시형태 1의 식 2는 활성화 함수 회로(33N)로부터 출력되는 출력 신호(d(i))를 얻는 데에 사용할 수 있다.
활성화 함수 회로(33N)의 출력 함수 f(c(i))는 시그모이드 함수를 뜻한다. 활성화 함수 회로(33N)에 포함되는 출력 회로(33)에서는 판정 조건이 갱신되거나 또는 고정되어도 좋다. 그러므로 출력 회로(33)를 사용하여 뉴럴 네트워크에서의 발화라고 불리는 조건을 생성하고 2진화된 디지털 신호를 출력할 수 있다.
도 7은 도 6의 (A)에서의 회로의 예를 도시한 것이다. 도 7은 화소(20), 증폭 회로(300), 특징 추출 회로(32), 및 출력 회로(33)의 회로의 예를 도시한 것이다.
우선 화소(20)에 대하여 설명한다. 화소(20)는 수광 회로(21a) 및 메모리 회로(23)를 포함한다. 수광 회로(21a)는 광전 변환 소자(PD), 커패시터(C1), 트랜지스터(41), 및 트랜지스터(42)를 포함한다.
커패시터(C1)는 광전 변환 소자(PD)에 의하여 생성된 전위를 출력 신호(a)로서 유지할 수 있다. 트랜지스터(41) 및 트랜지스터(42)는 신호를 유지 및 리셋하기 위한 타이밍을 제어할 수 있다.
출력 신호(a)는 메모리 회로(23)에 유지되고, 필요에 따라 판독할 수 있다. 주사선(G1)에 공급되는 주사 신호에 의하여 신호가 판독되고, 신호선(OUT1)을 통하여 A/D 변환 회로(26)에 전송된다. 메모리 회로(23)로부터 신호를 판독하기 위해서는 열 드라이버 또는 행 드라이버를 추가적으로 제공하여도 좋다. 또는 디코더 회로(27)를 사용하여도 좋다.
다음으로 증폭 회로(300)에 대하여 설명한다. 증폭 회로(300)는 입력 선택 회로(301), A/D 변환 회로(302), 메모리 회로(304), 선택 회로(305), 논리 회로(306), 및 카운터 회로(CN1)를 포함한다. 4개의 수광 회로(21a)는 증폭 회로(300)에 전기적으로 접속되는 것으로 가정한다. 증폭 회로(300)에는 클럭 신호가 단자(CLK)로부터 공급된다. 클럭 신호는 회로 동작의 기준이고, 판정 출력 회로(310)에도 공급된다.
입력 선택 회로(301)는 4개의 출력 신호(a) 중 하나를 선택할 수 있다. 선택 방법의 하나로서 카운터 회로(CN1)를 사용할 수 있다. 카운터 회로(CN1)는 출력 신호(cnt1)를 입력 선택 회로(301)에 공급할 수 있다. 카운터 회로(CN1)는 증폭 회로(300)에 접속되는 수광 회로(21a)의 수에 따른 크기를 가질 수 있다. 카운터 회로(CN1)는 단자(CLK)에 공급되는 클럭 신호와 동기화되어 카운트 동작을 수행하기 때문에, 입력 선택 회로(301)는 클럭 신호와 동기화되어 출력 신호(a)를 순차적으로 선택할 수 있다.
입력 선택 회로(301)는 출력 신호(cnt1)에 따라 선택된 출력 신호(a)를 A/D 변환 회로(302)에 공급할 수 있다. 예로서는 A/D 변환 회로(302)는 전압인 출력 신호(a)를 8bit 디지털 신호 D[7:0]로 변환한다. A/D 변환 회로(302)는 필요에 따라 데이터 폭을 선택하는 것이 바람직하다.
디지털 신호를 증폭하는 방법으로서는 비트 시프트에 의하여 비트를 시프트 아웃시키는 등의 연산 동작이 수행되는 방법이 적용된다. 판정 회로(303)에서는 디지털 신호 D[7:0]는 비트 시프트에 의하여 증폭되고, 디지털 신호의 크기를 복수의 범위별로 분류할 수 있다.
비트 시프트에 있어서 왼쪽으로 비트를 시프트시킴으로써 값을 2의 거듭제곱(예를 들어 2배, 4배, 또는 8배)으로 증폭시킬 수 있다. 그래서 왼쪽으로 1비트 시프트시킴으로써, 디지털 신호 D[7:0]의 최상위 비트 D[7]가 "High"인 경우에는 디지털 신호는 128 LSB보다 큰 것을 뜻한다. 최상위의 2비트 D[7:6]가 "High"인 경우에는 디지털 신호는 192 LSB보다 큰 것을 뜻한다. 이러한 식으로 선택 회로(305)는 디지털 신호를 증폭할 수 있고, 디지털 신호의 크기를 복수의 범위별로 분류할 수 있다.
디지털 신호의 크기의 범위를 선택하기 위한 신호는 단자(GAIN)로부터 선택 회로(305)에 공급된다. 선택 회로(305)는 디지털 신호가 특정된 선택 범위 내에 있는 경우에는 "High"의 신호를, 디지털 신호가 특정된 범위 내에 없는 경우에는 "Low"의 신호를 메모리 회로(304)에 공급할 수 있다. 메모리 회로(304)에 출력되는 신호는 출력 신호(a1)라고 한다.
또한 증폭률인 비트 시프트양은 외부에서 계산되고 단자(GAIN)로부터 공급된다. 그러므로 증폭 회로(300)에서는 모든 판정을 동일한 조건하에 수행하여도 좋고 상이한 조건하에 수행하여도 좋다. 논리 회로(306)의 판정 조건은, 프로그래머블 로직 어레이(programmable logic array)를 사용하여, 처리에 따라 재구성하여도 좋다.
메모리 회로(304)에는 래치 회로를 사용할 수 있다. 메모리 회로(304)에 래치 회로를 사용하면 회로 크기 및 제어할 신호의 수를 줄일 수 있어 바람직하다. 메모리 회로(304)에 기록하는 타이밍은 카운터 회로(CN1)의 출력 신호(cnt1)에 따라 판정할 수 있다. 예를 들어 출력 신호(cnt1)가 "High"인 기간이 입력 선택 회로(301)의 선택 기간인 경우, 출력 신호(a1)는 출력 신호(cnt1)의 하강의 타이밍과 동기화하여 메모리 회로(304)에 유지된다. 유지된 신호는 출력 신호(b)로서 특징 추출 회로(32)의 입력 단자에 공급된다.
특징 추출 회로(32)는 출력 신호(b)로부터 정보의 특징을 추출할 수 있다. 특징이란, 판정 회로(303)에 의하여 추출된 출력 신호(a)가 특정된 범위 내에 있는지 여부를 가리킨다.
특징 추출 회로(32)는 입력 선택 회로(32a), 카운터 회로(32c), 카운터 회로(CN2), 및 인버터(32b)를 포함한다. 출력 회로(33)는 판정 회로(33a), 전환 회로(33b), 및 메모리 회로(33c)를 포함한다.
입력 선택 회로(32a)는 4개의 출력 신호(b) 중 하나를 선택할 수 있다. 선택 방법으로서 예를 들어 카운터 회로(CN2)가 사용되는 방법을 적용할 수 있다. 카운터 회로(CN2)는 메모리 회로(304)의 출력 신호(b)가 확정된 후에 데이터를 얻기 때문에 증폭 회로(300)에 공급되는 클럭 신호는 인버터(32b)에 의하여 반전되어 카운터 회로(CN2)에 공급될 수 있다. 입력 선택 회로(32a)는 출력 신호(b)를 출력 신호(b1)로서 순차적으로 출력할 수 있다.
카운터 회로(32c)는 단자(GAIN)로부터 공급된 특정된 범위 내에 있는 출력 신호(b1)의 수를 집계할 수 있다. 출력 신호(a)의 크기가 특정된 범위 내에 있는 경우 출력 신호(b1)는 "High"가 되고, 크기가 특정된 범위 내에 없는 경우 출력 신호(b1)는 "Low"가 된다.
그러므로 카운터 회로(32c)는 정보의 특징을 포함하는 신호의 수를 집계할 수 있다. 집계된 결과는 출력 신호(c)로서 판정 출력 회로(310)의 출력 회로(33)에 공급할 수 있다.
판정 값은 단자(CMPD)로부터 판정 회로(33a)에 공급된다. 판정 회로(33a)는 정보의 특징을 포함하는 출력 신호(c)가 판정 값보다 큰지 여부를 판정한다. 출력 신호(dout)는 판정 결과로서 메모리 회로(33c)에 공급된다. 또한 출력 신호(c)는 메모리 회로(33c)에 직접 공급되어도 좋다. 전환 회로(33b)는 판정 방법을 전환할 수 있다.
다양한 메모리 회로를 메모리 회로(33c)로서 사용할 수 있지만, 출력을 하이 임피던스로 할 수 있는 회로를 사용하는 것이 바람직하다. 예를 들어 트랜지스터의 반도체층에 실리콘이 포함되는 메모리를 사용할 수 있다. 또는 트랜지스터의 반도체층에 산화물 반도체가 포함되는 메모리를 사용하여도 좋다. 또한 산화물 반도체에 대해서는 실시형태 6에서 상세히 설명한다.
메모리 회로(33c)에 유지되는 출력 신호(dout)는 필요에 따라 판독할 수 있는 것이 바람직하다. 주사선(G2)에 공급되는 주사 신호에 의하여 신호가 판독되고, 신호선(OUT)을 통하여 실렉터 회로(28)에 전송된다. 메모리 회로(33c)로부터 데이터를 판독하기 위해서는 열 드라이버 및 행 드라이버를 추가적으로 제공하여도 좋다. 또는 도 1의 디코더 회로(27)를 사용하여도 좋다.
도 8의 (A)는 도 5의 촬상 장치(100)의 타이밍 차트이다. T21부터 T22까지 기간에서는 디코더 회로(27)로부터 주사선(G1(j))을 통하여 화소(20)에 주사 신호가 공급되고, 메모리 회로(23)에 유지된 데이터를 A/D 변환 회로(26)에 전송하다. 디코더 회로(27)로부터 주사선(G2(k))을 통하여 판정 회로(20a)에 주사 신호가 공급되고, 메모리 회로(33c)에 유지된 데이터를 실렉터 회로(28)에 전송하다.
도 8의 (B)는 도 7의 판정 회로(20a)의 타이밍 차트이다. 수광 회로(21a)의 동작은 주사선(G1(j))에 의하여 제어된다. 주사선(G1(j))을 통하여 공급되는 주사 신호는 단자(RS(62))에도 공급된다. 도 8의 (A)의 T21부터 T22까지 기간이, 도 8의 (B)의 T31부터 T43까지 기간에 해당한다.
T31부터 T41까지 기간에 있어서 단자(Tx(61))에 "Low"가 공급되고 트랜지스터(41)는 오프를 유지한다. 또한 단자(RS(62))에 "High"가 공급되고, 트랜지스터(42)는 온을 유지한다. 따라서 커패시터(C1)의 유지 전위가 출력 신호(a)로서 증폭 회로(300)에 공급된다. 출력 신호(a)는 증폭 회로(300) 및 판정 출력 회로(310)에서 연산 처리된다.
T41부터 T43까지 기간에 있어서 단자(Tx(61)) 및 단자(RS(62))는 "High"로 설정되고, 트랜지스터(41) 및 트랜지스터(42)는 온이 된다. 따라서 커패시터(C1)의 유지 전위는 단자(VRS(72))에 공급되는 전압에 의하여 리프레시된다.
T43일 때 주사선(G1(j))에 공급되는 주사 신호는 "Low"로 설정된다. 단자(RS(62))도 "Low"로 설정된다. 따라서 트랜지스터(42)는 오프가 되며 트랜지스터(41)는 온을 유지한다. 따라서 광전 변환 소자(PD)는 데이터를 취득한다. 데이터는 다음 프레임에서 주사선(G1(j))이 선택될 때까지 취득된다. 또한 촬상 장치(100)에 포함하는 디코더 회로는 복수의 영역으로 분할되고 병렬 처리를 수행하여도 좋다. 이러한 경우 데이터 취득 기간은 한 프레임보다 짧게 할 수 있다.
도 8의 (B)는 주사선(G1(j))에 공급되는 주사 신호 및 주사선(G2(k-1))에 공급되는 주사 신호가 동일한 타이밍에 공급된 예를 나타낸 것이다. 또한 메모리 회로(33c)로부터의 데이터를 판독하는 타이밍은 주사선(G2)에 공급되는 주사 신호에 의하여 독립하여 제어되어도 좋다.
도 7에 도시된 판정 회로(20a)를 포함하는 촬상 소자(10)는 뇌의 뉴런에 의하여 실행되는 처리와 비슷한 식으로 아날로그 데이터를 디지털 데이터로 변환하고 연산 처리를 수행할 수 있다. 상술한 구성에 의하여 촬상 소자(10)는 아날로그 데이터로부터의 정보의 특징을 추출하고 디지털 데이터에 대하여 압축 연산 처리를 할 수 있다. 그래서 촬상 소자(10)는 다중 병렬 처리를 수행할 수 있다.
뉴럴 네트워크는 막대한 양의 연산 처리 및 계층 처리를 필요로 한다. 하지만 본 실시형태의 구성에 의하여, 판정 회로(20a)는 뉴럴 네트워크에서, 다층 퍼셉트론의 입력층에서의 처리에 해당하는 처리를 수행할 수 있다. 따라서 입력층에 해당하는 판정 회로(20a)는, 화소(20)의 수광 데이터를 사용하여 디지털 연산 처리에 의하여 얻은 신호 및 수광 데이터의 신호의 2가지의 출력 결과를 얻을 수 있다. 그러므로 촬상 장치로서, 소프트웨어에 의한 연산 처리의 양을 저감할 수 있고, 연산 처리의 소비전력을 저감할 수 있다. 또한 연산 처리에 요구되는 시간을 짧게 할 수 있다.
본 실시형태에서 설명한 구성 및 방법은 다른 실시형태에서 설명하는 다른 구성 및 방법 중 어느 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 3)
본 실시형태에 있어서 실시형태 1의 촬상 장치의 구성에 대하여 도 9, 도 10, 도 11의 (A) 내지 (E), 도 12의 (A) 내지 (D), 도 13, 도 14의 (A) 내지 (C), 도 15, 도 16의 (A) 및 (B), 도 17, 도 18의 (A) 내지 (C), 도 19의 (A) 및 (B), 그리고 도 20의 (A) 및 (B)를 참조하여 설명한다.
도 9는 화소(20)의 구체적인 구성의 예를 도시한 것이며, 수광 회로(21)에 포함되는 트랜지스터(41) 및 트랜지스터(42), 그리고 증폭 회로(22a)에 포함되는 트랜지스터(46) 및 트랜지스터(47)의 채널 길이 방향의 단면도이다.
본 실시형태의 단면도에서는 배선, 전극, 금속층, 및 콘택트 플러그(도전체(82))를 개별의 구성요소로서 나타내었지만, 이들이 서로 전기적으로 접속될 때 이들의 일부가 하나의 구성요소로서 제공되는 경우가 있다. 또한 배선, 전극, 및 금속층 등의 구성요소가 도전체(82)를 통하여 서로 접속되어 있는 구성은 일례에 불과하고, 구성요소가 도전체(82)를 통하지 않고 서로 직접 접속되는 경우가 있다.
도 9, 도 10, 도 11의 (A) 내지 (E), 도 12의 (A) 내지 (D), 도 13, 도 14의 (A) 내지 (C), 도 15, 및 도 17에 도시된 바와 같이, 기판 위 및 트랜지스터 등의 구성요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서 기능하는 절연층(81a) 내지 절연층(81g) 및 절연층(81j) 등이 제공된다. 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 무기 절연막을 절연층(81a) 내지 절연층(81g)으로서 사용할 수 있다. 또는 아크릴 수지막 또는 폴리이미드 수지막 등의 유기 절연막을 사용하여도 좋다. 절연층(81a) 내지 절연층(81g) 등의 상면은 필요에 따라 CMP(chemical mechanical polishing) 등에 의하여 평탄화 처리하여도 좋다.
도면에서 도시한 배선 및 트랜지스터 등의 일부가 제공되지 않거나, 또는 도면에서 도시하지 않은 배선 또는 트랜지스터 등이 각 층에 포함되는 경우가 있다.
도 9에 도시된 바와 같이 화소(20)는 층(1100) 및 층(1200)을 포함할 수 있다.
층(1100)은 광전 변환 소자(PD)를 포함할 수 있다. 광전 변환 소자(PD)에는 예를 들어 단자를 2개 가지는 포토다이오드를 사용할 수 있다. 이 포토다이오드는 예를 들어 단결정 실리콘 기판을 사용한 PN 포토다이오드, 비정질 실리콘 박막, 미결정 실리콘 박막, 또는 다결정 실리콘 박막을 사용한 PIN 포토다이오드, 또는 셀레늄, 셀레늄의 화합물, 또는 유기 화합물을 사용한 포토다이오드로 할 수 있다.
도 9에 있어서 층(1100)에 포함되는 광전 변환 소자(PD)는 단결정 실리콘 기판을 사용한 PN 포토다이오드이다. 이 광전 변환 소자(PD)는 절연층(81j), p+ 영역(620), p- 영역(630), n형 영역(640), 및 p+ 영역(650)을 포함할 수 있다.
층(1200)에 있어서 수광 회로(21), 증폭 회로(22a), 및 메모리 회로(22b)에 포함되는 트랜지스터는 반도체층에 산화물 반도체를 포함할 수 있다. 도 9에서는 수광 회로(21)에 포함되는 트랜지스터(41) 및 트랜지스터(42), 그리고 증폭 회로(22a)에 포함되는 트랜지스터(46) 및 트랜지스터(47)를 예로서 도시하였다. 도 9에서 나타낸 바와 같이, 광전 변환 소자(PD)는 수광 회로(21) 및 증폭 회로(22a)와 중첩될 수 있어 광전 변환 소자(PD)가 빛을 수광하는 면적을 넓힐 수 있다. 또한 산화물 반도체의 예에 대해서는 실시형태 6에서 상세히 설명한다.
OS 트랜지스터가 포함되는 영역과 Si 디바이스(예를 들어 Si 트랜지스터 또는 Si 포토다이오드)가 포함되는 영역 사이에 절연층(80)이 제공된다.
Si 디바이스 근방에 제공되는 절연층은 실리콘의 댕글링 본드를 종단시키기 위하여 수소를 함유하는 것이 바람직하다. 한편으로 트랜지스터(41) 및 트랜지스터(42) 등의 반도체층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는, 산화물 반도체에서 캐리어를 생성하는 요인이 된다. 그래서 이 수소는 트랜지스터(41), 트랜지스터(42) 등의 신뢰성을 저하시킬 수 있다. 이러한 이유로부터 수소의 확산을 방지하는 기능을 가지는 절연층(80)은 Si 디바이스를 포함하는 한 층과 OS 트랜지스터를 포함하는 다른 층 사이에 제공되고 상기 한 층 위에 적층되는 것이 바람직하다. 절연층(80)에 의하여 수소의 확산을 방지할 수 있으므로 Si 디바이스 및 OS 트랜지스터 양자의 신뢰성을 향상시킬 수 있다.
절연층(80)은 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
광전 변환 소자(PD)의 한쪽 전극(n형 영역(640))은 예를 들어 2개의 도전체(82), 및 배선(69)을 통하여, 트랜지스터(41) 및 트랜지스터(42)에 전기적으로 접속될 수 있다.
여기서 도전체(82)는 절연층(80)을 관통하여 제공되기 때문에, 도전체(82)도 수소의 확산을 방지하는 기능을 가지는 것이 바람직하다. 예를 들어 도전체(82)는 도 9에 도시된 다음과 같은 구성을 가진다: 수소에 대한 배리어성을 가지는 도전체(82b)를 적어도 개구의 측벽과 접촉하는 외측에 제공하고, 저항이 낮은 도전체(82a)를 내측에 제공한다. 예를 들어 텅스텐을 도전체(82a)에 사용할 수 있고, 질화 탄탈럼 등을 도전체(82b)에 사용할 수 있다. 또한 도전체(82)는 도전체(82a)만으로 형성할 수도 있다. 수소 등의 불순물을 함유한 층이 도전체(82)와 접하지 않는 경우, 도전체(82)는 도전체(82b)만으로 형성하여도 좋다.
도 9에서는 층(1200)에 톱 게이트 OS 트랜지스터를 제공한다. 예를 들어 OS 트랜지스터 각각은 층(1100) 위에 형성된 절연층(절연층(81a), 절연층(80), 및 절연층(81b))을 포함하는 적층 위에 제공되고, 산화물 반도체층(130), 소스 전극 및 드레인 전극으로서 기능하는 도전층(140) 및 도전층(150), 게이트 절연층으로서 기능하는 절연층(160), 및 게이트 전극으로서 기능하는 도전층(170)을 포함한다. 또한 절연층(81b)은 게이트 절연층으로서 기능할 수도 있다.
도 9는 백 게이트 전극으로서 기능하는 도전층(173)을 OS 트랜지스터에 각각 제공한 구성의 예를 도시한 것이다. 도 9의 구성에서는 층(1100)을 투과한 빛이 트랜지스터의 전기 특성을 변화시킬 수 있기 때문에, 차광층으로서의 기능을 겸하는 백 게이트 전극을 제공하는 것이 바람직하다. 또한 백 게이트를 제공함으로써 OS 트랜지스터의 문턱 전압 등을 제어할 수 있다.
또는 화소(20)에는 도 10에서 도시한 적층 구조를 적용할 수 있다. 도 10의 화소(20)에 있어서 층(1200) 및 층(1100)은 기판(115) 위에 제공된다. OS 트랜지스터와 광전 변환 소자(PD)의 한쪽 전극 사이의 전기적인 접속을 용이하게 하는 OS 트랜지스터 위에 광전 변환 소자(PD)를 제공한다.
도 10은 광전 변환층(561)에 셀레늄계 재료를 사용한 광전 변환 소자(PD)를 도시한 것이다. 셀레늄계 재료를 함유한 광전 변환 소자(PD)는 가시광에 대한 외부 양자 효율이 높다. 또한 셀레늄계 재료는 광 흡수 계수가 높으므로, 광전 변환층(561)이 쉽게 얇아진다. 셀레늄계 재료를 함유한 광전 변환 소자(PD)는 애벌런시 증배에 의하여 신호의 증폭량이 큰 고감도 센서로 할 수 있다. 바꿔 말하면 광전 변환층(561)에 셀레늄계 재료를 사용함으로써, 화소 면적이 축소되더라도 충분한 양의 광전류를 얻을 수 있다. 따라서 셀레늄계 재료를 함유한 광전 변환 소자(PD)는 저조도 환경에서의 촬상에도 적합하다.
셀레늄계 재료로서 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어 비정질 셀레늄을 성막한 다음 가열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소 간의 특성의 편차를 저감할 수 있다. 또한 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도 및 광 흡수 계수가 높다.
광전 변환층(561)은 도 10에서 단층이지만, 도 11의 (A)에서 도시한 바와 같이 수광 면 측에 정공 주입 저지층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등의 층을 제공하여도 좋다. 또는 도 11의 (B)에서 도시한 바와 같이 전자 주입 저지층(569)으로서 산화 니켈 또는 황화 안티모니 등의 층을 전극(566) 측에 제공하여도 좋다. 또는 도 11의 (C)에서 도시한 바와 같이 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 제공하여도 좋다.
광전 변환층(561)은 구리, 인듐, 및 셀레늄의 화합물(CIS)의 화합물을 함유한 층, 또는 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 함유한 층이어도 좋다. CIS 또는 CIGS를 사용하면 셀레늄의 단층을 사용하는 경우와 같이 애벌런시 증배를 이용하는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는 예를 들어 금속 재료 등을 사용하여 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 제공할 수 있다. 또한 CIS 및 CIGS는 p형 반도체이고, 접합(junction)을 형성하기 위하여 황화 카드뮴 또는 황화 아연 등의 n형 반도체가 p형 반도체와 접하여 제공되어도 좋다.
도 10에서는 투광성 도전층(562)은 배선(571)과 직접 접하지만, 도 11의 (D)에 도시된 바와 같이 배선(588)을 통하여 서로 접하여도 좋다. 도 10에서는 광전 변환층(561) 및 투광성 도전층(562)은 화소 간에서 분리되지 않지만, 도 11의 (E)에 도시된 바와 같이 회로 간에서 분리되어도 좋다. 전극(566)이 제공되지 않은 화소 간의 영역에는 절연체로 형성된 격벽(567)을 제공하여 광전 변환층(561) 및 투광성 도전층(562)에서의 크랙의 발생을 방지하는 것이 바람직하다. 그러나 도 12의 (A) 및 (B)에 도시된 바와 같이 격벽(567)을 반드시 제공할 필요는 없다.
전극(566) 및 배선(571) 등은 다층이어도 좋다. 예를 들어 도 12의 (C)에 도시된 바와 같이 전극(566)은 도전층(566a) 및 도전층(566b)의 2개를 포함할 수 있고, 배선(571)은 도전층(571a) 및 도전층(571b)의 2개를 포함할 수 있다. 도 12의 (C)의 구성에서는 예를 들어 도전층(566a) 및 도전층(571a)은 저저항 금속 등으로 만들어지면 좋고, 도전층(566b) 및 도전층(571b)은 광전 변환층(561)과의 우수한 콘택트 특성을 나타내는 금속 등으로 만들어지면 좋다. 이러한 구성에 의하여 광전 변환 소자(PD)의 전기 특성이 향상된다. 또한 일부의 금속은 투광성 도전층(562)과 접촉함으로써 전식의 원인이 될 수 있고, 이와 같은 금속을 도전층(571a)에 사용한 경우에 있어서도 도전층(571b)에 의하여 전식은 방지될 수 있다.
도전층(566b) 및 도전층(571b)은 예를 들어 몰리브데넘 또는 텅스텐을 사용하여 형성될 수 있다. 도전층(566a) 및 도전층(571a)은 예를 들어 알루미늄, 타이타늄, 또는 타이타늄, 알루미늄, 및 타이타늄이 이 순서대로 적층된 적층을 사용하여 형성될 수 있다.
도 12의 (D)에 도시된 바와 같이 투광성 도전층(562)은 도전체(82) 및 배선(588)을 통하여 배선(571)에 접속하여도 좋다.
격벽(567)은 무기 절연체 또는 절연 유기 수지 등을 사용하여 형성할 수 있다. 격벽(567)은 트랜지스터 등을 빛으로부터 보호하기 위하여, 및/또는 화소당 수광부의 면적을 확정하기 위하여, 흑색 등으로 착색되어도 좋다.
또는 화소(20)에는 도 13에서 도시한 적층 구조를 적용할 수 있다. 도 13의 화소(20)는 층(1100)의 구성만이 도 10의 화소(20)와 상이하고 다른 구성은 동일하다.
도 13에 있어서 층(1100)에 포함되는 광전 변환 소자(PD)는 비정질 실리콘막 또는 미결정 실리콘막 등을 광전 변환층으로서 사용한 PIN 포토다이오드이다. 광전 변환 소자(PD)는 n형 반도체층(565), i형 반도체층(564), p형 반도체층(563), 전극(566), 배선(571), 및 배선(588)을 포함할 수 있다.
전극(566)은 절연층(80)과 접한다. p형 반도체층(563)은 배선(588)을 통하여 전극(566)에 전기적으로 접속된다. 배선(588)은 절연층(81e)을 관통하여 제공된다.
i형 반도체층(564)은 비정질 실리콘을 사용하여 형성하는 것이 바람직하다. p형 반도체층(563) 및 n형 반도체층(565)은 각각 대응하는 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용하여 형성할 수 있다. 비정질 실리콘을 사용하여 광전 변환층을 형성한 포토다이오드는 가시광 파장 영역에서의 감도가 높으므로 미약한 가시광을 쉽게 검지할 수 있다.
도 14의 (A) 내지 (C)는 PIN 박막 포토다이오드의 구성을 가지는 광전 변환 소자(PD)의 구성 및 광전 변환 소자(PD)와 배선의 접속의 다른 예를 나타낸 것이다. 또한 광전 변환 소자(PD)의 구성과, 광전 변환 소자(PD)와 배선 사이의 접속은 이에 한정되지 않고, 다른 구성을 적용하여도 좋다.
도 14의 (A)에 있어서 변환 소자(PD)는 p형 반도체층(563)과 접한 투광성 도전층(562)을 포함한다. 투광성 도전층(562)은 전극으로서 기능하고, 광전 변환 소자(PD)의 출력 전류를 높일 수 있다.
투광성 도전층(562)은 예를 들어 인듐 주석 산화물, 실리콘을 함유한 인듐 주석 산화물, 아연을 함유한 산화 인듐, 산화 아연, 갈륨을 함유한 산화 아연, 알루미늄을 함유한 산화 아연, 산화 주석, 플루오린을 함유한 산화 주석, 안티모니를 함유한 산화 주석, 그래핀, 또는 산화 그래핀을 사용하여 형성할 수 있다. 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 14의 (B)에 있어서 투광성 도전층(562) 및 배선(571)은 도전체(82) 및 배선(588)을 통하여 서로 접속된다. 또한 광전 변환 소자(PD)의 p형 반도체층(563) 및 배선(571)은 도전체(82) 및 배선(588)을 통하여 서로 접속될 수 있다. 도 14의 (B)의 구성에서는 투광성 도전층(562)을 반드시 제공할 필요는 없다.
도 14의 (C)에서는 p형 반도체층(563)을 노출시키는 개구가 광전 변환 소자(PD)를 덮는 절연층(81e)에 제공되고, 이 개구를 덮는 투광성 도전층(562)이 배선(571)에 전기적으로 접속된다.
상술한 셀레늄계 재료 또는 비정질 실리콘 등을 함유한 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 및 에칭 공정 등 일반적인 반도체 제작 공정을 거쳐 제작될 수 있다. 셀레늄계 재료의 저항은 높기 때문에, 도 10에서 도시한 바와 같이 광전 변환층(561)을 회로 간에서 분리할 필요가 없다. 그래서 수율이 높은 광전 변환 소자(PD)를 저렴하게 제작할 수 있다.
또는 화소(20)에는 도 15에서 도시한 적층 구조를 가져도 좋다. 도 15의 화소(20)에 있어서 층(1200) 및 층(1100)은 층(1300) 위에 제공된다. 층(1300)에는 예를 들어 도 3의 (A) 내지 (C)에 도시된 적화 연산 회로, 가산 회로, 래치 등의 메모리 회로, A/D 변환 회로 등의 데이터 변환 회로, 버퍼 회로, 및 촬상 장치 전체의 제어 회로를 제공할 수 있다.
층(1300)은 증폭 회로(22a), 메모리 회로(22b), 특징 추출 회로(30), 및 판정 출력 회로(31)에서 사용되는 Si 트랜지스터(예를 들어 증폭 회로(22a)에 포함되는 트랜지스터(44) 내지 트랜지스터(48))를 포함할 수 있다. 도 15는 실리콘 기판(600) 상에 제공되는 FIN형 트랜지스터(44) 내지 트랜지스터(48)의 예를 도시한 것이지만, 트랜지스터(44a), 트랜지스터(44b), 트랜지스터(45a), 및 트랜지스터(45b)는 도 16의 (A)에 도시된 바와 같은 플레이너 트랜지스터이어도 좋다. 또는 도 16의 (B)에서 도시한 바와 같이 실리콘 박막을 사용하여 형성된 반도체층(660)을 각각 포함하는 트랜지스터를 사용하여도 좋다. 반도체층(660)은 다결정 실리콘 또는 SOI(silicon-on-insulator) 구성의 단결정 실리콘을 사용하여 형성될 수 있다.
도 15는 도 10에서 나타낸 구성에 층(1300)을 부가함으로써 얻어지는 구성을 도시한 것이고, 도 13에서 나타낸 구성에 층(1300)을 부가하여도 좋다.
도 17은 도 9에서 나타낸 구성에 층(1400)을 부가함으로써 얻어지는 구성의 단면도이며 3개의 화소(화소(20A), 화소(20B), 및 화소(20C))를 도시하였다.
층(1400)에서는 차광층(1530), 광학 변환층(1550a), 광학 변환층(1550b), 및 광학 변환층(1550c), 및 마이크로렌즈 어레이(1540) 등을 제공할 수 있다.
층(1100)과 접하는 영역에는 절연층(81h)이 형성된다. 절연층(81h)으로서 예를 들어 가시광 투과성이 높은 산화 실리콘막을 사용할 수 있다. 또한 패시베이션막으로서 질화 실리콘막이 적층되어도 좋다. 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하여도 좋다.
절연층(81h) 위에 차광층(1530)을 제공할 수 있다. 차광층(1530)은 인접하는 화소들의 경계에 제공되고, 비스듬한 방향으로부터 진입하는 미광(stray light)을 차폐하는 기능을 가진다. 차광층(1530)은 알루미늄 또는 텅스텐 등의 금속층, 또는 상기 금속층과 반사 방지막으로서 기능하는 유전체막을 포함하는 적층으로 형성될 수 있다.
광학 변환층(1550a) 내지 광학 변환층(1550c)은 절연층(81h) 및 차광층(1530) 상에 제공될 수 있다. 예를 들어 적색(R), 녹색(G), 청색(B), 황색(Y), 시안(C), 및/또는 마젠타(M) 등의 컬러 필터를 광학 변환층(1550a) 내지 광학 변환층(1550c)에 할당하면 컬러 화상이 얻어진다.
또한 광학 변환층으로서 가시광의 파장 이하의 파장을 가지는 빛을 차단하는 필터를 사용하면, 적외선 촬상 장치가 얻어진다. 광학 변환층으로서 근적외선 파장 이하의 파장을 가지는 빛을 차단하는 필터를 사용하면, 원적외선 촬상 장치가 얻어진다. 광학 변환층으로서 가시광의 파장 이상의 파장을 가지는 빛을 차단하는 필터를 사용하면, 자외선 촬상 장치가 얻어진다.
광학 변환층으로서 신틸레이터를 사용하면, 방사선의 강도를 가시화시킨 화상을 찍고 X선 촬상 장치 등에 사용되는 촬상 장치를 얻을 수 있다. 피사체를 통과하여 신틸레이터에 들어가는 X선 등의 방사선은 포토루미네선스 때문에 가시광 또는 자외선 등 빛(형광)으로 변환된다. 그리고, 광전 변환 소자(PD)가 이 빛을 검출하여 화상 데이터를 취득한다. 또한 상술한 구성을 가지는 촬상 장치는 방사선 검출기 등에 사용되어도 좋다.
신틸레이터는 X선 또는 감마선 등의 방사선이 조사(照射)되면 방사선의 에너지를 흡수하여 가시광 또는 자외광을 발하는 물질을 함유한다. 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, 및 ZnO 중 어느 것이 분산된 수지 또는 세라믹을 사용할 수 있다.
광학 변환층(1550a) 내지 광학 변환층(1550c) 상에는 마이크로렌즈 어레이(1540)를 제공할 수 있다. 마이크로렌즈 어레이(1540)의 렌즈를 통과하는 빛이 마이크로렌즈 어레이(1540) 직상에 배치되는 광학 변환층(1550a) 내지 광학 변환층(1550c)을 투과하여, 광전 변환 소자(PD)에 조사된다.
도 18의 (A)에 도시된 바와 같이 수광 회로(21)는 커패시터(C1) 및 커패시터(C2)가 없는 플로팅 노드(Fn1) 및 플로팅 노드(Fn2)를 포함하는 구성을 가져도 좋다. 플로팅 노드(Fn1)는 트랜지스터(41) 및 트랜지스터(44a)의 게이트 용량 및 배선 간의 기생 용량을 사용하여 전하를 유지한다.
수광 회로(21)에 포함되는 트랜지스터(41) 내지 트랜지스터(43)는 각각 도 18의 (B)에 도시된 바와 같은 백 게이트를 가지는 구성을 가져도 좋다. 도 18의 (B)는 백 게이트에 정전위를 인가하는 구성을 도시한 것이며 문턱 전압을 제어할 수 있다. 트랜지스터(41) 내지 트랜지스터(43)에 백 게이트를 가지는 트랜지스터를 사용하는 예를 나타내었지만, 촬상 장치(100)에서 사용되는 트랜지스터 전부가 백 게이트를 가져도 좋고, 또는 촬상 장치(100)에서 사용되는 트랜지스터의 일부가 백 게이트를 가져도 좋다.
도 18의 (B)에 도시된 바와 같이 트랜지스터(41) 내지 트랜지스터(43)의 백 게이트에 접속되는 배선은, 각각의 트랜지스터의 게이트에 전기적으로 접속되어도 좋다.
n채널 트랜지스터에서는 소스 전위보다 낮은 전위가 백 게이트에 인가되면 문턱 전압이 플러스 방향으로 시프트한다. 한편 소스 전위보다 높은 전위가 백 게이트에 인가되면 문턱 전압이 마이너스 방향으로 시프트한다. 따라서 소정의 게이트 전압에 의하여 트랜지스터 각각의 온/오프 상태를 제어하는 경우, 백 게이트에 소스 전위보다 낮은 전위를 공급하면 오프 상태 전류를 작게 할 수 있고, 백 게이트에 소스 전위보다 높은 전위를 공급하면 온 상태 전류를 크게 할 수 있다.
수광 회로(21)에서는 플로팅 노드(Fn1) 및 플로팅 노드(Fn2)의 전위 유지 능력이 높은 것이 바람직하기 때문에, 상술한 트랜지스터(41) 내지 트랜지스터(43)로서는 오프 상태 전류가 작은 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(41) 내지 트랜지스터(43)의 백 게이트에, 소스 전위보다 낮은 전위를 공급하면 오프 상태 전류를 더 작게 할 수 있으므로 플로팅 노드(Fn1) 및 플로팅 노드(Fn2)의 전위 유지 능력을 향상시킬 수 있다.
상술한 것처럼 도 18의 (C)에 도시된 바와 같이, 예를 들어 온 상태 전류가 큰 트랜지스터를 증폭 회로(22a)에 포함되는 트랜지스터(44a) 및 트랜지스터(45a)로서 사용하는 것이 바람직하다. 트랜지스터(44a) 및 트랜지스터(45a)의 백 게이트에, 소스 전위보다 높은 전위가 인가되면 온 상태 전류를 크게 할 수 있다. 도 18의 (C)는 수광 회로(21)에 포함되는 트랜지스터의 백 게이트에 단자(VBG(73))를 접속하고, 증폭 회로(22a)에 포함되는 트랜지스터의 백 게이트에 단자(VBG(73a))를 접속하는 예를 도시한 것이지만, 트랜지스터의 백 게이트들에는 상이한 전위를 공급할 수 있다. 그래서 온 상태 전류를 크게 함으로써 증폭 회로(22a)의 응답성이 향상되어 증폭 회로(22a)를 높은 주파수로 동작시킬 수 있다.
촬상 장치의 수광 감도를 향상시키기 위하여, 포토다이오드 간에 가해지는 전압을 바꿈으로써, 포토다이오드를 흐르는 전류량을 제어할 수 있기 때문에 사용 환경을 검출하고 관리하는 환경 센서(예를 들어 조도 센서, 온도 센서, 또는 습도 센서)에 따라 적절한 수광 감도를 설정할 수 있다.
촬상 장치 내부에서는 전원 전위에 더하여 신호 전위 및 상기 백 게이트에 인가되는 전위 등 복수의 전위가 사용된다. 촬상 장치 외부로부터 복수의 전위를 공급하면 단자수가 증가하기 때문에, 촬상 장치는 내부에서 복수의 전위를 생성하는 전원 회로를 가지는 것이 바람직하다.
도 19의 (A)에 도시된 바와 같이 수광 회로(21)에 포함되는 트랜지스터(41) 및 트랜지스터(42)는 서로 접속되어도 좋다. 트랜지스터(41)의 소스 및 드레인 중 한쪽, 트랜지스터(42)의 소스 및 드레인 중 한쪽, 그리고 트랜지스터(44a)의 게이트는 서로 전기적으로 접속되어 플로팅 노드(Fn1)를 형성한다.
도 19의 (B)에 도시된 바와 같이 도 19의 (A)의 단자(VRS(72))는 트랜지스터(45a)의 게이트에 직접 접속되어도 좋다.
도 20의 (A)는 A/D 변환 회로(26)의 예를 도시한 블록도이다. A/D 변환 회로(26)는 콤퍼레이터(26a) 및 카운터 회로(26b) 등을 포함하고, 배선(93(OUT3))에 2비트 이상의 디지털 데이터를 출력할 수 있다.
콤퍼레이터(26a)는 단자(37)로부터 단자(38)에 입력되는 신호 전위와 위 또는 아래에 소인(掃引)되는 기준 전위(VREF)를 비교한다. 그리고 콤퍼레이터(26a)의 출력에 따라 카운터 회로(26b)가 동작하여 배선(93(OUT3))에 디지털 신호가 출력된다.
고속 동작 및 전력의 절약을 달성하기 위하여 A/D 변환 회로(26)는 CMOS 회로를 형성할 수 있는 Si 트랜지스터로 구성하는 것이 바람직하다.
촬상 소자(10) 및 A/D 변환 회로(26)는 예를 들어 도 25의 (B)에서 도시된 바와 같이 단자(37)와 단자(38)를 와이어 본딩법 등에 의하여 와이어로 접속하는 방법으로 접속할 수 있다.
실시형태 3에서는 본 발명의 일 형태에 대하여 설명하였다. 본 발명의 다른 형태에 대해서는 실시형태 1, 2, 및 4 내지 8에서 설명한다. 또한 본 발명의 일 형태는 이들의 실시형태에 한정되지 않는다. 바꿔 말하면 본 실시형태 및 실시형태 1, 2, 및 4 내지 8에는, 발명의 다양한 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 본 발명의 일 형태가 촬상 장치에 적용된 예가 기재되었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라 본 발명의 일 형태는 반드시 촬상 장치에 적용될 필요는 없다. 예를 들어 본 발명의 일 형태는 다른 기능을 가지는 반도체 장치에 적용되어도 좋다. 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역 등이 산화물 반도체를 포함하는 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라, 본 발명의 일 형태에서, 다양한 트랜지스터 또는 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역 등은 다양한 반도체를 포함하여도 좋다. 상황 또는 조건에 따라, 본 발명의 일 형태에서, 다양한 트랜지스터 또는 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역 등은 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 및 유기 반도체 중 적어도 하나를 함유하여도 좋고, 또는 반드시 산화물 반도체를 포함할 필요는 없다. 본 발명의 일 형태로서는 글로벌 셔터 방식을 적용한 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라 본 발명의 일 형태에서는 롤링 셔터 방식 등 다른 방식을 적용하여도 좋고, 또는 반드시 글로벌 셔터 방식을 적용할 필요는 없다.
본 실시형태에서 설명한 구성 및 방법은 다른 실시형태에서 설명하는 다른 구성 및 방법 중 어느 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에서 사용할 수 있는 OS 트랜지스터에 대하여 도면을 참조하여 설명한다. 본 실시형태의 도면에서는, 이해하기 쉽게 하기 위하여 일부의 구성요소를 확대, 축소, 또는 생략하였다.
도 21의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터(101)의 상면도 및 단면도이다. 도 21의 (A)는 상면도이다. 도 21의 (B)는 도 21의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 21의 (C)는 도 21의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
본 실시형태에서 설명되는 도면에 있어서 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 한다.
트랜지스터(101)는 기판(115)과 접하는 절연층(120), 절연층(120)과 접하는 도전층(173), 절연층(120)과 접하는 산화물 반도체층(130), 산화물 반도체층(130)에 전기적으로 접속되는 도전층(140) 및 도전층(150), 산화물 반도체층(130) 및 도전층(140) 및 도전층(150)과 접하는 절연층(160), 그리고 절연층(160)과 접하는 도전층(170)을 포함한다.
트랜지스터(101) 위에는 산화물 반도체층(130), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접하는 절연층(180)을 필요에 따라 제공하여도 좋다.
산화물 반도체층(130)은 예를 들어 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 3층 구조를 가질 수 있다.
도전층(140) 및 도전층(150)은 소스 전극층 및 드레인 전극층으로서 기능할 수 있다. 절연층(160) 및 도전층(170)은 각각 게이트 절연막 및 게이트 전극층으로서 기능할 수 있다.
도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용하면 온 상태 전류를 증가할 수 있고, 문턱 전압을 제어할 수 있다. 또한 도전층(173)은 차광층으로서도 기능할 수 있다.
온 상태 전류를 증가시키기 위해서는 예를 들어 도전층(170)과 도전층(173)을 동일한 전위로 하고 트랜지스터를 더블 게이트 트랜지스터로서 구동시킨다. 또한 문턱 전압을 제어하기 위해서는 도전층(170)의 전위와 상이한 고정 전위를 도전층(173)에 공급한다.
산화물 반도체층(130)에 있어서, 도전층(140)과 접하는 영역 및 도전층(150)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
산화물 반도체층(130)은 도전층(140) 및 도전층(150)과 접하므로 산화물 반도체층(130) 내에 산소 빈자리가 발생되고, 이 산소 빈자리와 산화물 반도체층(130) 내에 잔류 또는 외부로부터 산화물 반도체층(130) 내로 확산되는 수소와의 상호 작용에 의하여 상기 영역은 n형의 저저항 영역이 된다.
또한 트랜지스터의 "소스" 및 "드레인"의 기능은 예를 들어 반대의 극성의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때 서로 교체되는 경우가 있다. 따라서 본 명세서에서는 "소스" 및 "드레인"이라는 용어는 서로 교체될 수 있다. 또한 "전극층"이라는 용어는 "배선"이라는 용어와 교체될 수 있다.
도전층(140) 및 도전층(150)은 산화물 반도체층(130)의 상면과 접하고 산화물 반도체층(130)의 측면과는 접하지 않는다. 이 구성은 절연층(120)에 포함되는 산소에 의한 산화물 반도체층(130) 내의 산소 빈자리를 보전하기 쉽게 한다.
본 발명의 일 형태의 트랜지스터는 도 22의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 22의 (A)는 트랜지스터(102)의 상면도이다. 도 22의 (B)는 도 22의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 22의 (C)는 도 22의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(102)는 도전층(140) 및 도전층(150)이 절연층(120)과 접하는 것, 그리고 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 측면과 접하는 것을 제외하여 트랜지스터(101)와 동일한 구성을 가진다.
본 발명의 일 형태의 트랜지스터는 도 23의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 23의 (A)는 트랜지스터(103)의 상면도이다. 도 23의 (B)는 도 23의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 23의 (C)는 도 23의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(103)는, 산화물 반도체층(130a) 및 산화물 반도체층(130b) 그리고 도전층(140) 및 도전층(150)이 산화물 반도체층(130c) 및 절연층(160)으로 덮여 있는 것을 제외하여 트랜지스터(101)와 동일한 구성을 가진다.
산화물 반도체층(130c)이 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 덮으면, 산화물 반도체층(130a) 및 산화물 반도체층(130b) 그리고 절연층(120)에 대한 산소의 보전 효과를 높일 수 있다. 또한 산화물 반도체층(130c)이 개재(介在)함으로써 절연층(180)으로 인한 도전층(140) 및 도전층(150)의 산화를 억제할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 24의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 24의 (A)는 트랜지스터(104)의 상면도이다. 도 24의 (B)는 도 24의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 24의 (C)는 도 24의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(104)는, 산화물 반도체층(130a) 및 산화물 반도체층(130b) 그리고 도전층(140) 및 도전층(150)이 산화물 반도체층(130c)으로 덮여 있는 것, 및 절연층(170)이 절연층(210)으로 덮여 있는 것을 제외하여 트랜지스터(101)와 동일한 구성을 가진다.
산소에 대한 블로킹성이 있는 재료, 예를 들어 산화 알루미늄 등의 금속 산화물을 사용하여 절연층(210)을 형성할 수 있다. 절연층(210)이 개재함으로써 절연층(180)에 의한 도전층(170)의 산화를 억제할 수 있다.
트랜지스터(101) 내지 트랜지스터(104)는 각각 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 포함하는 톱 게이트 구조를 가진다. 기생 용량을 저감하기 위하여 상기 영역의 채널 길이 방향의 폭은 3nm 이상 300nm 미만인 것이 바람직하다. 이 구성에서는 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 상태 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 25의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 25의 (A)는 트랜지스터(105)의 상면도이다. 도 25의 (B)는 도 25의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 25의 (C)는 도 25의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(105)는 기판(115)과 접하는 절연층(120), 절연층(120)과 접하는 도전층(173), 절연층(120)과 접하는 산화물 반도체층(130), 산화물 반도체층(130)과 접하는 절연층(160), 및 절연층(160)과 접하는 도전층(170)을 포함한다.
층간 절연막으로서 기능하는 절연층(180)에는 산화물 반도체층(130)의 영역(231)과 접하는 도전체(200) 및 산화물 반도체층(130)의 영역(232)과 접하는 도전체(201)가 제공된다. 도전체(200) 및 도전체(201)는 소스 전극층의 일부 및 드레인 전극층의 일부로서 기능할 수 있다.
트랜지스터(105)의 영역(231) 및 영역(232)에는 산소 빈자리를 형성하여 도전율을 높이기 위한 불순물을 첨가하는 것이 바람직하다. 산화물 반도체층에 산소 빈자리를 형성하기 위한 불순물로서는 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소 중 하나 이상을 사용할 수 있다. 이 불순물을 첨가하는 방법으로서는, 플라스마 처리, 이온 주입, 이온 도핑, 또는 플라스마 잠입 이온 주입 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소 사이의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층 내의 산소 빈자리와, 산화물 반도체층 내에 잔존 또는 나중에 산화물 반도체층에 첨가되는 수소와의 상호 작용으로 산화물 반도체층의 도전율을 증가시킬 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리 사이트에 수소가 들어가고 전도대 근방에 도너 준위가 형성된다. 그 결과, 산화물 도전체를 형성할 수 있다. 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
트랜지스터(105)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 포함하지 않는 자기 정렬 구조를 가진다. 게이트 전극층과 소스 및 드레인 전극층 사이의 기생 용량이 매우 낮은 자기 정렬 구조의 트랜지스터는 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 26의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 26의 (B)는 트랜지스터(106)의 상면도이다. 도 26의 (B)는 도 26의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 26의 (C)는 도 26의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(106)는 기판(115), 기판(115) 위의 절연층(120), 절연층(120)과 접하는 도전층(173), 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)), 산화물 반도체층(130)과 접하고 서로 이격되는 도전층(140) 및 도전층(150), 산화물 반도체층(130c)과 접하는 절연층(160), 그리고 절연층(160)과 접하는 도전층(170)을 포함한다.
또한 트랜지스터(106) 위의 절연층(180)에 제공되어 있고 산화물 반도체층(130a) 및 산화물 반도체층(130b) 및 절연층(120)에 도달하는 개구에 산화물 반도체층(130c), 절연층(160), 및 도전층(170)이 제공된다.
본 발명의 일 형태의 트랜지스터는 도 27의 (A) 내지 (C)에 도시된 구성을 가져도 좋다. 도 27의 (A)는 트랜지스터(107)의 상면도이다. 도 27의 (B)는 도 27의 (A)의 일점쇄선 X1-X2를 따르는 단면을 나타낸 것이다. 도 27의 (C)는 도 27의 (A)의 일점쇄선 Y1-Y2를 따르는 단면을 나타낸 것이다.
트랜지스터(107)는, 산화물 반도체층(130a) 및 산화물 반도체층(130b) 그리고 도전층(140) 및 도전층(150)이 산화물 반도체층(130c) 및 산화물 반도체층(130d)으로 덮여 있는 것을 제외하여 트랜지스터(106)와 동일한 구성을 가진다. 산화물 반도체층(130d)은 산화물 반도체층(130c)과 동일한 재료를 사용하여 형성할 수 있다.
산화물 반도체층(130c) 및 산화물 반도체층(130d)이 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 덮으면, 산화물 반도체층(130a) 및 산화물 반도체층(130b) 그리고 절연층(120)에 대한 산소의 보전 효과를 높일 수 있다. 또한 반도체층(130d)이 개재함으로써 절연층(180)으로 인한 도전층(140) 및 도전층(150 )의 산화를 억제할 수 있다.
트랜지스터(106) 및 트랜지스터(107)는 각각 소스 또는 드레인으로서 기능하는 도전체와 게이트 전극으로서 기능하는 도전체가 중첩되는 영역이 더 작기 때문에, 트랜지스터(106) 및 트랜지스터(107)의 기생 용량을 저감할 수 있다. 따라서 트랜지스터(106) 및 트랜지스터(107)는 고속 동작이 요구되는 회로의 구성요소에 적합하다.
본 발명의 일 형태의 트랜지스터에 있어서 도 28의 (A)에 도시된 바와 같이 산화물 반도체층(130)은 단층이어도 좋고, 또는 도 28의 (B)에 도시된 바와 같이 2층으로 형성하여도 좋다.
본 발명의 일 형태의 트랜지스터는 도 28의 (C)에 도시된 바와 같이 도전층(173)을 포함하지 않아도 된다.
본 발명의 일 형태의 트랜지스터에 있어서 도전층(170)을 도전층(173)에 전기적으로 접속하기 위해서는 예를 들어 도 28의 (D)에 도시된 바와 같이, 도전층(173)에 도달하여 개구를 절연층(120), 산화물 반도체층(130c), 및 절연층(160)에 형성하고, 이 개구를 덮어 도전층(170)을 형성한다.
본 발명의 일 형태의 트랜지스터에는 도 28의 (E)에 도시된 바와 같이, 도전층(140)에 접하는 절연층(145) 및 도전층(150)에 접하는 절연층(155)을 제공하여도 좋다. 절연층(145) 및 절연층(155)은 도전층(140) 및 도전층(150)의 산화를 방지할 수 있다.
산소에 대한 블로킹성이 있는 재료, 예를 들어 산화 알루미늄 등의 금속 산화물을 사용하여 절연층(145) 및 절연층(155)을 형성할 수 있다.
본 발명의 일 형태의 트랜지스터에 있어서 도 28의 (F)에 도시된 바와 같이 도전층(170)은 도전층(171) 및 도전층(172)을 포함하는 적층이어도 좋다.
산화물 반도체층(130) 위에 도전층(140) 및 도전층(150)이 제공되는 본 발명의 일 형태의 트랜지스터에 있어서, 도 28의 (G) 및 (H)의 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만을 나타내었음)에 나타낸 바와 같이, 도전층(140) 및 도전층(150)의 폭(WSD)은 산화물 반도체층(130)의 폭(WOS)보다 작아도 좋다. WOS=WSD(WSD는 WOS 이하임)를 만족시킬 때, 게이트 전계가 채널 형성 영역 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다.
도 28의 (A) 내지 (F)는 트랜지스터(101)의 변형의 예를 도시한 것이고, 이들 예는 본 실시형태에서 설명한 기타의 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태의 상술한 구성의 어느 것을 가지는 트랜지스터에 있어서, 게이트 전극층으로서 기능하는 도전층(170)(및 도전층(173))이 절연층을 개재하여 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싼다. 이러한 구성은 온 상태 전류를 높일 수 있고, surrounded channel(s-channel) 구조라고 한다.
산화물 반도체층(130a) 및 산화물 반도체층(130b)을 포함하는 트랜지스터 그리고 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 포함하는 트랜지스터에서는 산화물 반도체층(130)을 형성하는 2층 또는 3층의 재료를 적절하게 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 전류는 계면 산란의 영향을 받기 어려워, 높은 온 상태 전류가 얻어진다.
상술한 구성 중 어느 것을 가지는 트랜지스터를 포함하는 반도체 장치는 양호한 전기 특성을 가질 수 있다.
본 실시형태에 설명된 구성은 다른 실시형태 중 어느 것에 설명되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에 있어서 실시형태 3에서 나타낸 트랜지스터의 구성요소에 대하여 상세히 설명한다.
기판(115)으로서는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 또는 절연 표면을 가지는 금속 기판 등을 사용할 수 있다. 다른 예로서는 트랜지스터 및/또는 포토다이오드가 제공된 실리콘 기판이 있고, 실리콘 기판 위에 절연층, 배선, 및 콘택트 플러그로서 기능하는 도전체 등이 트랜지스터 및/또는 포토다이오드와 함께 제공된다. 실리콘 기판에 p채널 트랜지스터를 형성하는 경우에는 n-형 도전형 실리콘 기판을 사용하는 것이 바람직하다. 또는 n-형 또는 i형 실리콘층을 포함한 SOI 기판을 사용하여도 좋다. 또한 실리콘 기판에 p채널 트랜지스터를 형성하는 경우에는 트랜지스터를 형성하는 실리콘 기판의 표면은 (110)면 방위를 가지는 것이 바람직하고, 이 경우 이동도를 높일 수 있다.
절연층(120)은 기판(115)의 구성요소로부터의 불순물의 확산을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이러한 이유로 절연층(120)은 산소를 함유하는 것이 바람직하며, 화학량론적 조성보다 많은 산소를 함유하는 것이 더 바람직하다. 절연층(120)은, 산소 원자로 환산되었을 때의 산소의 방출량이 TDS 분석에서 바람직하게는 1.0×1019atoms/cm3 이상인 막이다. TDS 분석에서는 막의 표면 온도가 100℃ 내지 700℃, 바람직하게는 100℃ 내지 500℃의 범위에서 가열 처리가 수행된다. 기판(115)에 다른 장치가 제공되면 절연층(120)은 층간 절연막으로서도 기능한다. 이 경우에는, 평탄한 표면을 가지도록 CMP 처리와 같은 평탄화 처리를 절연층(120)에 실시하는 것이 바람직하다.
백 게이트 전극층으로서 기능하는 도전층(173)으로서는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 또는 W를 사용하여 형성된 도전막을 사용할 수 있다. 상술한 재료 중 어느 것의 합금 또는 도전성 질화물이나, 또는 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층을 사용하는 것도 가능하다.
예를 들어 절연층(120)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등을 함유한 산화 절연막; 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 함유한 질화 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성될 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 적층이어도 좋다.
산화물 반도체층(130)은 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 이 순서대로 적층된 3층 구조를 가질 수 있다.
또한 산화물 반도체층(130)이 단층인 경우에는 본 실시형태에 기재된 산화물 반도체층(130b)에 대응하는 층이 사용된다.
2층 구조를 적용하는 경우에는 산화물 반도체층(130)은, 절연층(120) 측으로부터 산화물 반도체층(130a)에 해당하는 층과 산화물 반도체층(130b)에 해당하는 층을 이 순서대로 적층한 적층으로 할 수 있다. 이 구성에 있어서 산화물 반도체층(130a)과 산화물 반도체층(130b)의 위치는 교체될 수 있다.
산화물 반도체층(130b)에는 예를 들어 전자 친화력(진공 준위와 전도대 하단 사이의 에너지 차이)이 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 높은 산화물 반도체를 사용한다.
이러한 구성에서 도전층(170)에 전압이 인가되면, 산화물 반도체층(130)에서 전도대 하단이 가장 낮은 산화물 반도체층(130b)에 채널이 형성된다. 따라서 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 가진다고 간주할 수 있는 반면, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 가진다고 간주할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각에 사용될 수 있는 산화물 반도체는 In 및 Zn 중 적어도 하나, 또는 In 및 Zn 양쪽을 함유하는 것이 바람직하다. 이 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 산화물 반도체는 In 및/또는 Zn에 더하여 Al, Ga, Y, 또는 Sn 등 스태빌라이저를 함유하는 것이 바람직하다
산화물 반도체층(130a) 및 산화물 반도체층(130c)에는 예를 들어 In 대 Ga 대 Zn의 원자수비(In:Ga:Zn)가 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6이거나, 또는 이들 근방의 비율을 가지는 In-Ga-Zn 산화물을 사용할 수 있다. 산화물 반도체층(130b)에는 예를 들어 In:Ga:Zn의 원자수비가 1:1:1, 2:1:3, 5:5:6, 3:1:2, 3:1:4, 5:1:6, 또는 4:2:3이거나 또는 이들 근방의 비율을 가지는 In-Ga-Zn 산화물을 사용할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 결정부를 포함하여도 좋다. 예를 들어 c축 배향을 가지는 결정을 사용하면, 트랜지스터가 안정된 전기 특성을 가질 수 있다. 또한 c축 배향을 가지는 결정은 변형에 강하기 때문에, 이러한 결정을 사용하면, 플렉시블 기판을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극으로서 기능하는 도전층(140) 및 드레인 전극으로서 기능하는 도전층(150)은 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 그리고 이들 금속 재료 중 어느 것의 합금 또는 도전성 질화물 중에서 선택된 재료를 사용한 단층 또는 적층으로 형성될 수 있다. 도전성 질화물인 질화 탄탈럼을 사용하면 도전층(140) 및 도전층(150)의 산화를 방지할 수 있다. 저저항의 Cu 또는 Cu-Mn 등의 합금과 상술한 재료 중 어느 것과의 적층을 사용할 수도 있다.
상술한 재료는 산화물 반도체층으로부터 산소를 뽑을 수 있다. 그러므로 상술한 재료 중 어느 것과 접한 산화물 반도체층의 어느 영역에서는 산화물 반도체층으로부터 산소가 방출되고 산소 빈자리가 형성된다. 산화물 반도체층에 약간 함유된 수소와 상기 산소 빈자리가 서로 결합됨으로써, 상기 영역은 n형 영역으로 현저히 변한다. 따라서 n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막으로 할 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 적층이어도 좋다.
산화물 반도체층(130)에 접한 절연층(120) 및 절연층(160)으로서는 더 적은 질소 산화물을 방출하는 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다.
절연층(120) 및 절연층(160)으로서 상술한 절연막을 사용함으로써 트랜지스터의 문턱 전압의 변동을 저감할 수 있어, 트랜지스터의 전기 특성의 변동의 저감으로 이어진다.
게이트 전극층으로서 기능하는 도전층(170)으로서는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 또는 W의 도전막을 사용할 수 있다. 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용할 수도 있다. 상술한 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료를 함유하는 적층을 사용할 수도 있다. 대표적인 예로서는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 또는 텅스텐과 질화 탄탈럼의 적층을 사용할 수 있다. 또는 저저항의 Cu 또는 Cu-Mn 등의 합금 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 예를 들어 도전층(171)에 질화 타이타늄을, 도전층(172)에 텅스텐을 사용함으로써 도전층(170)을 형성할 수 있다.
도전층(170)으로서는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 또는 인듐 주석 산화물 등의 산화물 도전층을 사용하여도 좋다. 산화물 도전층이 절연층(160)과 접하도록 제공하면, 이 산화물 도전층으로부터 산화물 반도체층(130)에 산소를 공급할 수 있다.
절연층(180)은 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막으로 할 수 있다. 절연층(180)은 상술한 재료 중 어느 것의 적층이어도 좋다.
여기서 절연층(180)은 절연층(120)과 같이 화학량론적 조성보다 많은 산소를 함유하는 것이 바람직하다. 절연층(180)으로부터 방출된 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리를 산소로 보전할 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
트랜지스터 또는 절연층(180) 위에는 불순물을 블로킹하는 효과를 가지는 막을 제공하는 것이 바람직하다. 이 블로킹막은 질화 실리콘막, 질화 알루미늄막, 또는 산화 알루미늄막 등으로 할 수 있다.
질화 절연막은 수분 등을 차단하는 기능을 가지고 트랜지스터의 신뢰성을 향상시킬 수 있다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소 양쪽의 침입을 방지하는 높은 차단 효과를 가진다. 따라서 산화 알루미늄막은 트랜지스터의 제작 공정의 도중 및 제작 공정 후에, 수소 및 수분 등의 불순물이 산화물 반도체층(130)에 들어가는 것을 방지하고, 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 산소가 절연층(120)으로부터 불필요하게 방출되는 것을 방지하는 효과를 가지는 보호막으로서 적합하게 기능할 수 있다.
반도체 장치의 고집적화에는 트랜지스터의 미세화가 요구된다. 그러나 트랜지스터의 미세화가 트랜지스터의 전기 특성의 열화를 일으키는 경향이 있다. 예를 들어 채널 폭의 축소가 온 상태 전류의 저하를 일으킨다.
본 발명의 일 형태의 트랜지스터에 있어서 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130c)으로 덮을 수 있다. 이 구성에서는 채널 형성층은 게이트 절연막과 접하지 않으므로 채널 형성층과 게이트 절연막 사이의 계면에서 형성되는 캐리어가 산란하는 것을 저감할 수 있어 트랜지스터의 온 상태 전류를 크게 할 수 있다.
본 발명의 일 형태의 트랜지스터에 있어서 상술한 바와 같이 게이트 전극층(도전층(170))이 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싸도록 형성된다. 따라서 상면에 수직인 방향에 더하여 측면에 수직인 방향으로 게이트 전계가 산화물 반도체층(130)에 인가된다. 바꿔 말하면 채널 형성층 전체에 게이트 전계가 인가되고 실효 채널 폭이 확대되어, 온 상태 전류가 더 높아진다.
본 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법 또는 플라스마 CVD법에 의하여 형성될 수 있지만, 이러한 막은 열 CVD법 등 다른 방법에 의하여 형성되어도 좋다. 열 CVD법의 예에는 MOCVD(metal organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법이 포함된다.
열 CVD법은 성막에 플라스마를 사용하지 않으므로, 플라스마 대미지로 인한 결함이 발생되지 않는 이점을 가진다.
열 CVD법에 의한 성막은 원료 가스 및 산화제를 동시에 체임버에 공급하고, 체임버의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 반응을 일으킴으로써 실시하여도 좋다.
ALD법에 의한 성막은 체임버의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 도입하고 반응시키고, 그리고 이 가스 도입 절차를 반복함으로써 실시한다. 원료 가스와 함께 불활성 가스(예를 들어 아르곤 또는 질소)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 경우, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 반응 후에 불활성 가스를 도입하고, 그리고 제 2 원료 가스를 도입한다. 또는 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되고 반응함으로써 제 1 층이 형성되고, 그리고 도입된 제 2 원료 가스가 제 1 층 상에 흡착되고 반응한다. 이 결과, 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하고 원하는 두께가 얻어질 때까지 몇 번 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절할 수 있기 때문에 ALD는 막의 두께를 정확히 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
산화물 반도체층의 형성에는 대향 타깃식의 스퍼터링 장치를 사용할 수 있다. 대향 타깃식의 스퍼터링 장치를 사용한 성막을 VDSP(vapor deposition sputtering)라고 할 수 있다.
대향 타깃식의 스퍼터링 장치를 사용하여 산화물 반도체층을 성막하면, 성막 시의 산화물 반도체층에 대한 플라스마 대미지를 저감할 수 있다. 따라서 층 중의 산소 빈자리를 저감할 수 있다. 또한 대향 타깃식의 스퍼터링 장치를 사용함으로써 저압에서의 성막이 가능해진다. 따라서 성막되는 산화물 반도체층 중의 불순물(예를 들어 수소, 아르곤 등의 희가스, 및 물) 농도를 낮게 할 수 있다.
본 실시형태에 설명된 구성은 다른 실시형태 중 어느 것에 설명되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서 등에 있어서 금속 산화물이란 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 사용하는 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉 증폭 기능, 정류 기능, 및 스위칭 기능 중 적어도 하나를 가지는 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 또는 생략하여 OS라고 할 수 있다. 또한 OS 트랜지스터는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에 있어서 질소를 포함하는 금속 산화물도 금속 산화물이라고 하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
본 명세서 등에 있어서 "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
본 명세서 등에 있어서 CAC-OS 또는 CAC 금속 산화물은 재료의 일부에서 도전성 기능을 가지고, 재료의 다른 일부에서는 절연성 기능을 가지고, 전체로서는 반도체의 기능을 가진다. CAC-OS 또는 CAC 금속 산화물을 트랜지스터의 반도체층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않는 기능을 가진다. 도전성 기능과 절연성 기능을 상호 보완적으로 작용시킴으로써, CAC-OS 또는 CAC 금속 산화물은 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC 금속 산화물에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
CAC-OS 또는 CAC 금속 산화물은 상이한 밴드갭을 가지는 성분을 포함한다. 예를 들어 CAC-OS 또는 CAC 금속 산화물은 절연성 영역에 기인하는 와이드(wide)갭을 가지는 성분과 도전성 영역에 기인하는 내로(narrow)갭을 가지는 성분을 포함한다. 이러한 구성의 경우에서는 주로 내로갭을 가지는 성분에서 캐리어가 흐른다. 내로갭을 가지는 성분은 와이드갭을 가지는 성분을 보완하고, 내로갭을 가지는 성분에 연동하여 와이드갭을 가지는 성분에서도 캐리어가 흐른다. 그러므로 상술한 CAC-OS 또는 CAC 금속 산화물을 트랜지스터의 채널 영역에서 사용하는 경우, 트랜지스터의 온 상태에 있어서 높은 전류 구동력, 즉 큰 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면 CAC-OS 또는 CAC 금속 산화물을 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
<CAC-OS의 구성>
이하의 설명은 본 발명의 일 형태에 개시된 트랜지스터에 사용할 수 있는 CAC-OS의 구성에 대한 것이다.
CAC-OS는 예를 들어 산화물 반도체에 포함되는 원소가 고르지 않게 분포되어 있는 구성을 가진다. 고르지 않게 분포된 원소를 포함하는 재료들은 각각 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하의 크기, 또는 이와 비슷한 크기를 가진다. 또한 이하에서 설명하는 산화물 반도체에서, 하나 이상의 금속 원소가 고르지 않게 분포되어 있고 이 금속 원소(들)를 포함하는 영역이 혼합되는 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 그 영역은 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하의 크기, 또는 이와 비슷한 크기를 가진다.
또한 산화물 반도체는 적어도 인듐을 함유하는 것이 바람직하다. 특히 인듐 및 아연이 함유되는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 함유되어도 좋다.
예를 들어 CAC-OS에서 CAC 구성을 가지는 In-Ga-Zn 산화물(이러한 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)은 인듐 산화물(InO X1 , X1은 0보다 큰 실수(實數)) 또는 인듐 아연 산화물(In X2 Zn Y2 O Z2 , X2, Y2, 및 Z2는 0보다 큰 실수)과, 갈륨 산화물(GaO X3 , X3은 0보다 큰 실수), 또는 갈륨 아연 산화물(Ga X4 Zn Y4 O Z4 , X4, Y4, 및 Z4는 0보다 큰 실수)로 재료가 분리되고 모자이크 패턴이 형성되는 구성을 가진다. 그리고 모자이크 패턴을 형성하는 InO X1 또는 In X2 Zn Y2 O Z2 가 막 내에 균일하게 분포된다. 이 구성을 클라우드상(cloud-like) 구성이라고도 한다.
즉 CAC-OS는 GaO X3 을 주성분으로서 포함하는 영역과, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역이 혼합되는 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서, 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 클 때, 제 1 영역은 제 2 영역보다 In 농도가 높다.
또한 IGZO로서, In, Ga, Zn, 및 O를 포함하는 화합물도 알려져 있다. 대표적인 IGZO의 예에는 InGaO3(ZnO) m1 (m1은 자연수)로 나타내어지는 결정성 화합물 및 In(1+ x0 )Ga(1- x0 )O3(ZnO) m0 (-1=x0=1; m0은 임의의 수)로 나타내어지는 결정성 화합물이 포함된다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 가지고 a-b면 방향에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC-OS의 재료 구성에서, Ga를 주성분으로서 포함하는 나노 입자 영역이 CAC-OS의 일부에 관찰되고, In을 주성분으로서 포함하는 나노 입자 영역이 CAC-OS의 일부에 관찰된다. 이들 나노 입자 영역은 무작위로 분산되어 모자이크 패턴을 형성한다. 그러므로 이 결정 구조는 CAC-OS에서 부차적인 요소이다.
또한 CAC-OS에서, 원자수비가 상이한 2개 이상의 막을 포함하는 적층 구조는 포함되지 않는다. 예를 들어 In을 주성분으로서 포함하는 막과 Ga를 주성분으로서 포함하는 막의 2층 구조는 포함되지 않는다.
GaO X3 을 주성분으로서 포함하는 영역과 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역의 경계가 명확하게 관찰되지 않는 경우가 있다.
CAC-OS에서 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 함유된 경우, CAC-OS의 일부에 선택된 금속 원소(들)를 주성분으로서 포함하는 나노 입자 영역이 관찰되고, CAC-OS의 일부에 In을 주성분으로서 포함하는 나노 입자 영역이 관찰되고, 이들 나노 입자 영역은 CAC-OS에서 무작위로 분산되어 모자이크 패턴을 형성한다.
예를 들어 기판을 의도적으로 가열하지 않는 조건하에 스퍼터링법에 의하여 CAC-OS를 형성할 수 있다. 스퍼터링법에 의하여 CAC-OS를 형성하는 경우, 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스로부터 선택된 하나 이상을 성막 가스로서 사용하여도 좋다. 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량은 가능한 한 낮은 것이 바람직하고, 예를 들어 산소 가스의 유량은 0% 이상 30% 미만인 것이 바람직하고, 0% 이상 10% 이하인 것이 더 바람직하다.
CAC-OS는 X선 회절(XRD) 측정법인, out-of-plane법에 의한 θ/2θ 스캔을 사용한 측정에서 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉 X선 회절은 측정 영역에서 a-b면 방향 및 c축 방향에서의 배향성을 나타내지 않는다.
프로브 직경 1nm의 전자 빔(나노미터 크기의 전자 빔이라고도 함)에 의한 조사에 의하여 얻어지는, CAC-OS의 전자 회절 패턴에서, 휘도가 높은 링 형상의 영역, 및 이 링 형성의 영역에서 복수의 휘점이 관찰된다. 그러므로 전자 회절 패턴은 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성이 없는 나노 결정(nc) 구조를 포함하는 것을 가리킨다.
예를 들어 에너지 분산형 X선 분광법(EDX)의 매핑 화상으로부터, CAC 구성을 가지는 In-Ga-Zn 산화물은 GaO X 3을 주성분으로서 포함하는 영역 및 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역이 고르지 않게 분포되고 혼합되는 구성을 가지는 것이 확인된다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구성을 가지고, IGZO 화합물과 상이한 특징을 가진다. 즉 CAC-OS에서, GaO X3 등을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역은 분리되어, 모자이크 패턴이 형성된다.
In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역의 도전성은, GaO X3 등을 주성분으로서 포함하는 영역의 도전성보다 높다. 바꿔 말하면 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역을 캐리어가 흐를 때, 산화물 반도체의 도전성이 발현된다. 따라서 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역이, 산화물 반도체에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 실현될 수 있다.
한편, GaO X3 등을 주성분으로서 포함하는 영역의 절연성은, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역의 절연성보다 높다. 바꿔 말하면 GaO X3 등을 주성분으로서 포함하는 영역이 산화물 반도체에 분포되면, 누설 전류가 억제될 수 있고 양호한 스위칭 동작이 실현될 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaO X3 등에서 유래하는 절연성과 In X2 Zn Y2 O Z2 또는 InO X1 에서 유래하는 도전성이 서로를 보완함으로써, 높은 온 상태 전류(Ion) 및 높은 전계 효과 이동도(μ)가 실현될 수 있다.
CAC-OS를 포함하는 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 디스플레이를 대표로 하는 다양한 반도체 장치에 적합하게 사용된다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 이미지 센서 칩을 각각 포함하는 패키지 및 카메라 모듈의 예에 대하여 설명한다. 이 이미지 센서 칩에는 본 발명의 일 형태의 촬상 장치의 구성을 사용할 수 있다.
도 29의 (A)는 이미지 센서 칩을 포함하는 패키지의 상면 측을 나타낸 외관 사시도이다. 이 패키지는 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 패키지 기판(810)과 커버 유리(820)를 서로 접착하는 접착제(830) 등을 포함한다.
도 29의 (B)는 패키지의 저면 측을 나타낸 외관 사시도이다. 패키지의 저면에는, 범프(bump)(840)로서 솔더 볼을 포함하는 BGA(ball grid array)가 형성된다. 여기서는 BGA를 적용하였지만, 그 대신에 LGA(land grid array) 또는 PGA(pin grid array) 등을 적용하여도 좋다.
도 29의 (C)는 커버 유리(820) 및 접착제(830)를 부분적으로 도시한 패키지의 사시도이다. 도 29의 (D)는 패키지의 단면도이다. 전극 패드(860)는 패키지 기판(810) 위에 형성되고, 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 범프(840)에 전기적으로 접속된다. 전극 패드(860)는 와이어(870)를 통하여 이미지 센서 칩(850)의 전극에 전기적으로 접속된다.
도 30의 (A)는, 이미지 센서 칩이 렌즈 일체형 패키지에 탭재된 카메라 모듈의 상면 측을 나타낸 외관 사시도이다. 카메라 모듈은, 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 포함한다. 또한 패키지 기판(811)과 이미지 센서 칩(851) 사이에는, 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC 칩(890)이 제공되어 있다. 그러므로 SiP(system in package)가 형성된다.
도 30의 (B)는 카메라 모듈의 저면 측을 나타낸 외관 사시도이다. 패키지 기판(811)의 저면 및 4개의 측면에 실장용 랜드(841)가 제공되고, 이 구성을 QFN(quad flat no-lead package)이라고 부를 수 있다. 여기서는 QFN을 적용하였지만, 그 대신에 QFP(quad flat package) 또는 상술한 BGA 등을 적용하여도 좋다.
도 30의 (C)는, 렌즈 커버(821) 및 렌즈(835)를 부분적으로 도시한 모듈의 사시도이다. 도 30의 (D)는 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 사용된다. 전극 패드(861)는 와이어(871)를 통하여 이미지 센서 칩(851) 및 IC 칩(890)의 전극에 전기적으로 접속된다.
이미지 센서 칩을 상술한 구성을 가지는 페키지에 배치하면 실장이 용이해져 다양한 반도체 장치 및 전자 기기에 내장할 수 있다.
본 실시형태에 설명된 구성은 다른 실시형태에 설명된 구성 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있는 전자 기기의 예로서는, 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대용 게임기를 포함함), 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 플레이어 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 포함된다. 도 31의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 31의 (A)는 하우징(951), 렌즈(952), 및 지지부(953) 등을 포함하는 감시 카메라를 도시한 것이다. 본 발명의 일 형태의 촬상 장치는 감시 카메라의 화상을 취득하기 위한 부품으로서 포함될 수 있다. 또한 "감시 카메라"는 일반명이며, 용도를 한정하지 않는다. 예를 들어 감시 카메라의 기능을 가지는 장치를 카메라 또는 비디오 카메라라고 부를 수도 있다.
도 31의 (B)는 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작키(974), 렌즈(975), 및 연결부(976) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 본 발명의 일 형태의 촬상 장치는 비디오 카메라의 화상을 취득하기 위한 부품으로서 포함될 수 있다.
도 31의 (C)는 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 및 렌즈(965) 등을 포함한 디지털 카메라를 도시한 것이다. 본 발명의 일 형태의 촬상 장치는 디지털 카메라의 화상을 취득하기 위한 부품으로서 포함될 수 있다.
도 31의 (D)는 하우징(931), 표시부(932), 리스트 밴드(933), 조작 버튼(935), 용두(936), 및 카메라(939) 등을 포함하는 손목시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이어도 좋다. 본 발명의 일 형태의 촬상 장치는 정보 단말의 화상을 취득하기 위한 부품으로서 포함될 수 있다.
도 31의 (E)는 하우징(901) 및 하우징(902), 표시부(903) 및 표시부(904), 마이크로폰(905), 스피커(906), 조작키(907), 스타일러스(908), 및 카메라(909) 등을 포함한 휴대용 게임기를 도시한 것이다. 도 31의 (E)의 휴대용 게임기는 표시부(903) 및 표시부(904)의 2개를 가지지만, 휴대용 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다. 본 발명의 일 형태의 촬상 장치는 휴대용 게임기의 화상을 취득하기 위한 부품의 하나로서 포함될 수 있다.
도 31의 (F)는 하우징(911), 표시부(912), 및 카메라(919) 등을 포함하는 휴대 정보 단말을 나타낸 것이다. 표시부(912)의 터치 패널 기능은 정보의 입력 및 출력을 가능하게 한다. 본 발명의 일 형태의 촬상 장치는 휴대 정보 단말의 화상을 취득하기 위한 부품의 하나로서 포함될 수 있다.
a1: 출력 신호, a2: 출력 신호, b1: 출력 신호, c1: 출력 신호, C1: 커패시터, C2: 커패시터, C3: 커패시터, CN1: 카운터 회로, CN2: 카운터 회로, cnt1: 출력 신호, Fn1: 플로팅 노드, G1: 주사선, G2: 주사선, OUT1: 신호선, R1: 저항 소자, Vbias2: 단자, Wd1: 신호선, Wd2: 신호선, 10: 촬상 소자, 12: 회로, 20: 화소, 20a: 판정 회로, 20A: 화소, 20B: 화소, 20C: 화소, 21: 수광 회로, 21a: 수광 회로, 22: 증폭 회로, 22a: 증폭 회로, 22b: 메모리 회로, 22c: 가산 회로, 23: 메모리 회로, 26: A/D 변환 회로, 26a: 콤퍼레이터, 26b: 카운터 회로, 27: 디코더 회로, 28: 실렉터 회로, 29: 제어부, 30: 특징 추출 회로, 30a: 연산 증폭기, 30N: 시냅스 회로, 31: 판정 출력 회로, 31a: 연산 회로, 31b: 메모리 회로, 31N: 활성화 함수 회로, 32: 특징 추출 회로, 32a: 입력 선택 회로, 32b: 인버터, 32c: 카운터 회로, 32N: 시냅스 회로, 33: 출력 회로, 33a: 판정 회로, 33b: 회로, 33c: 메모리 회로, 37: 단자, 38: 단자, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 44: 트랜지스터, 44a: 트랜지스터, 44b: 트랜지스터, 45a: 트랜지스터, 45b: 트랜지스터, 46: 트랜지스터, 47: 트랜지스터, 48: 트랜지스터, 49: 트랜지스터, 69: 배선, 80: 절연층, 81: 절연층, 81a: 절연층, 81b: 절연층, 81e: 절연층, 81g: 절연층, 81h: 절연층, 82: 도전체, 82a: 도전체, 82b: 도전체, 93: 배선, 100: 촬상 장치, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130b: 산화물 반도체층, 130c: 산화물 반도체층, 130d: 산화물 반도체층, 140: 도전층, 145: 절연층, 150: 도전층, 155: 절연층, 160: 절연층, 170: 도전층, 171: 도전층, 172: 도전층, 173: 도전층, 180: 절연층, 200: 도전체, 201: 도전체, 210: 절연층, 231: 영역, 232: 영역, 300: 증폭 회로, 301: 입력 선택 회로, 302: A/D 변환 회로, 303: 판정 회로, 304: 메모리 회로, 305: 선택 회로, 306: 논리 회로, 310: 판정 출력 회로, 405: 금속층, 406: 금속층, 561: 광전 변환층, 562: 투광성 도전층, 563: 반도체층, 564: 반도체층, 565: 반도체층, 566: 전극, 566a: 도전층, 566b: 도전층, 567: 격벽, 568: 정공 주입 저지층, 569: 전극 주입 저지층, 571: 배선, 571a: 도전층, 571b: 도전층, 588: 배선, 600: 실리콘 기판, 620: p+ 영역, 630: p- 영역, 640: n형 영역, 650: p+ 영역, 660: 반도체층, 810: 패키지 기판, 811: 패키지 기판, 820: 커버 유리, 821: 렌즈 커버, 830: 접착제, 835: 렌즈, 840: 범프(bump), 841: 랜드(land), 850: 이미지 센서 칩, 851: 이미지 센서 칩, 860: 전극 패드, 861: 전극 패드, 870: 와이어, 871: 와이어, 880: 스루 홀(through hole), 885: 랜드, 890: IC 칩, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 931: 하우징, 932: 표시부, 933: 리스트 밴드, 935: 버튼, 936: 용두, 939: 카메라, 951: 하우징, 952: 렌즈, 953: 지지부, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 렌즈, 967: 발광부, 971: 하우징, 972: 하우징, 973: 표시부, 974: 조작키, 975: 렌즈, 976: 연결부, 1530: 차광층, 1540: 마이크로렌즈 어레이, 1550a: 광학 변환층, 1550b: 광학 변환층, 및 1550c: 광학 변환층.
본 출원은 2016년 8월 3일에 일본 특허청에 출원된 일련 번호 2016-153192의 일본 특허 출원 및 2016년 8월 3일에 일본 특허청에 출원된 일련 번호 2016-153194의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (13)

  1. 뉴럴 네트워크의 뉴런을 가지는 촬상 장치로서,
    복수의 제 1 화소;
    제 1 회로;
    제 2 회로; 및
    제 3 회로를 포함하고,
    상기 복수의 제 1 화소 각각은 광전 변환 소자를 포함하고,
    상기 광전 변환 소자는 상기 제 1 회로에 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 2 회로에 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 3 회로에 전기적으로 접속되고,
    상기 복수의 제 1 화소 각각은 상기 뉴럴 네트워크에서의 상기 뉴런의 입력 신호를 생성하고,
    상기 제 1 회로, 상기 제 2 회로, 및 상기 제 3 회로는 상기 뉴런으로서 기능하고,
    상기 제 3 회로는 상기 뉴럴 네트워크에 접속되는 인터페이스를 포함하는, 촬상 장치.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하고,
    상기 제 1 회로는 상기 아날로그 신호를 증폭하고,
    상기 제 2 회로는 증폭된 복수의 아날로그 신호를 가산하고,
    상기 제 3 회로는 가산된 아날로그 신호를 활성화 함수를 사용하여 특징 데이터로 변환하고,
    상기 제 3 회로는 상기 특징 데이터를 판정하는, 촬상 장치.
  3. 제 1 항에 있어서,
    상기 제 1 회로는 증폭 회로, 제 1 메모리 회로, 및 제 1 가산 회로를 포함하고,
    상기 제 2 회로는 제 2 가산 회로를 포함하고,
    상기 제 3 회로는 제 1 연산 회로 및 제 2 메모리 회로를 포함하고,
    상기 복수의 제 1 화소 각각은 빛을 제 1 신호로 변환하여 출력하고,
    상기 증폭 회로는 상기 제 1 메모리 회로에 유지된 증폭률로 상기 제 1 신호를 증폭하고,
    상기 제 1 가산 회로는 증폭된 상기 제 1 신호에 오프셋 전압을 가산하고,
    상기 제 1 가산 회로는 상기 오프셋 전압이 상기 제 1 신호에 가산된 결과인 제 2 신호를 출력하고,
    상기 제 2 가산 회로는 복수의 제 2 신호를 가산하고,
    상기 제 2 가산 회로는 상기 복수의 제 2 신호를 가산함으로써 얻어지고 아날로그 신호인 제 3 신호를 출력하고,
    상기 제 1 연산 회로는 상기 제 3 신호를 판정하고 2진화하고,
    상기 제 1 연산 회로는 상기 2진화된 신호를 특징 데이터로서 상기 제 2 메모리 회로에 공급하고,
    상기 제 2 메모리 회로는 상기 특징 데이터를 상기 뉴럴 네트워크에 출력하는, 촬상 장치.
  4. 제 1 항에 있어서,
    상기 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하여 제 4 신호로서 상기 아날로그 신호를 출력하고,
    상기 제 1 회로는 상기 제 4 신호를 디지털 신호로 변환하고,
    상기 제 1 회로는 비트 시프트를 사용하여 상기 디지털 신호의 크기를 분류함으로써 특징을 가지는 제 5 신호를 생성하고,
    상기 제 2 회로는 상기 제 5 신호의 상기 특징을 추출 및 집계하고,
    상기 제 3 회로는 활성화 함수를 사용하여, 집계된 결과를 특징 데이터로 변환하고,
    상기 제 3 회로는 상기 특징 데이터를 판정하는, 촬상 장치.
  5. 제 4 항에 있어서,
    상기 제 1 회로는 제 1 입력 선택 회로, 아날로그-디지털 변환 회로, 제 1 판정 회로, 및 제 1 메모리 회로를 포함하고,
    상기 제 2 회로는 제 2 입력 선택 회로 및 특징 추출 회로를 포함하고,
    상기 제 3 회로는 제 2 판정 회로 및 제 2 메모리 회로를 포함하고,
    상기 제 1 입력 선택 회로는 복수의 제 4 신호 중 어느 것을 선택하고,
    상기 아날로그-디지털 변환 회로는 선택된 상기 제 4 신호를 상기 디지털 신호로 변환하고,
    상기 제 1 판정 회로는 선택된 비트 시프트양에 따라 상기 디지털 신호를 2의 거듭제곱으로 증폭하고,
    상기 제 1 판정 회로는 증폭된 상기 디지털 신호의 크기를 상기 비트 시프트양에 따라 판정하고,
    상기 제 1 판정 회로는 판정 결과를 상기 제 5 신호로서 상기 제 1 메모리 회로에 제공하고,
    상기 제 2 입력 선택 회로는 상기 제 1 메모리 회로에 유지된 상기 제 5 신호를 순차적으로 선택하여 선택된 상기 제 5 신호를 상기 특징 추출 회로에 출력하고,
    상기 특징 추출 회로는 상기 특징을 갖춘 상기 제 5 신호를 카운트하고,
    상기 제 2 판정 회로는 카운트 결과를 주어진 조건과 비교하고,
    상기 제 2 판정 회로는 비교 결과를 특징 데이터로서 상기 제 2 메모리 회로에 제공하고,
    상기 제 2 메모리 회로는 상기 특징 데이터를 상기 뉴럴 네트워크에 출력하는, 촬상 장치.
  6. 제 1 항에 있어서,
    신호선; 및
    제 2 아날로그-디지털 변환 회로를 더 포함하고,
    상기 복수의 제 1 화소 각각은 수광하는 빛을 아날로그 신호로 변환하고,
    상기 아날로그 신호는 상기 복수의 제 1 화소 각각으로부터 상기 신호선을 통하여 상기 제 2 아날로그-디지털 변환 회로에 공급되는, 촬상 장치.
  7. 제 4 항에 있어서,
    상기 제 3 회로는 선택 회로를 포함하고,
    상기 특징 데이터는 각각 선택된 길이를 가지는 데이터로 분할되어 상기 뉴럴 네트워크에 출력되는, 촬상 장치.
  8. 제 1 항에 있어서,
    상기 복수의 제 1 화소 각각은 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 반도체층에 금속 산화물을 포함하는, 촬상 장치.
  9. 제 8 항에 있어서,
    상기 복수의 제 1 화소 각각에 포함되는 상기 제 1 트랜지스터는 상기 반도체층에 금속 산화물을 포함하고,
    상기 복수의 제 1 화소 이외의 회로에 포함되는 제 2 트랜지스터는 반도체층에 단결정 실리콘을 포함하는, 촬상 장치.
  10. 제 8 항에 있어서,
    상기 제 1 트랜지스터는 백 게이트를 포함하는, 촬상 장치.
  11. 제 8 항에 있어서,
    상기 제 1 트랜지스터는 상기 광전 변환 소자와 중첩되는 영역을 포함하는, 촬상 장치.
  12. 촬상 모듈로서,
    제 1 항에 따른 촬상 장치; 및
    렌즈를 포함하는, 촬상 모듈.
  13. 전자 기기로서,
    제 1 항에 따른 촬상 장치; 및
    표시 장치를 포함하는, 전자 기기.
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