JP7008445B2 - 撮像装置及びチップ - Google Patents

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Description

本発明の一態様は、撮像装置、撮像モジュール、電子機器、及び撮像システムに関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が特許文献１に開示されている。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献２に開示されている。
また、シリコンを有するトランジスタ、酸化物半導体を有するトランジスタ、及び結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が特許文献３に開示されている。
また、ニューラルネットワークとは、学習能力を持ち、非線形性、パターンマッチング性能に優れており、制御、予測、診断等の多くの分野に用いられている。さて、このニューラルネットワークとしては多くの構造が提案されているが、実用化されたその多くは、シグモイド関数を持つニューロン素子を２層（中間層・出力層）重ねた３階層型がほとんどである。この３階層型が多く用いられる理由としては、３階層型はいかなる関数でも任意の精度でモデル化できることが証明されているためである。
また、撮像装置を用いて取得した画像から、対象物を抽出し判断する情報システムが、特許文献４に提案されている。
特開２００７－１２３８６１号公報 特開２０１１－１１９７１１号公報 特開２０１３－２４３３５５号公報 特開２０１４－０３２５４２号公報
半導体集積回路では、高密度化、高容量化が進む一方で小型化の要求があり、２次元的な集積化から３次元的な集積化への移行が進んでいる。３次元的な集積化では作製工程が複雑になることがあるが、各層の材料及び設計ルールなどの自由度が高まることから、２次元的な集積化では作製が困難な高機能の半導体集積回路を作製することが課題である。
撮像装置の画素は、光電変換素子及びトランジスタを有する。当該光電変換素子には高い光感度が求められ、当該トランジスタには、オフ電流及びノイズ特性が小さいことが求められる。光電変換素子及びトランジスタを３次元的に集積化する構成とし、それぞれに適した材料を用いた製造工程を行うことで、より高機能の撮像素子を作製することが課題である。
また、駆動回路などの周辺回路は画素と同一の製造工程で形成し、接続工程などを簡略化することが好ましい。
また、撮像装置によって撮像された情報を、人工知能（ＡＩ）が識別し、判断することが検討されている。人工知能は人間の脳機能におけるいくつかの特性をニューラルネットワークにより実現しようとする試みであり、膨大な演算を必要としている。したがって演算のハードウェア化による、ニューラルネットワークの効率的な演算をすることが課題である。
本発明の一態様では、複数の画素情報を一つの特徴を有する情報に圧縮変換することを課題の一つとする。又は、撮像装置における演算の高速化を課題の一つとする。又は、３次元的に集積化した撮像装置を提供することを課題の一つとする。又は、光電変換素子で変換された信号の劣化を低減できる撮像装置を提供することを課題の一つとする。又は、新規な撮像装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、ニューラルネットワークのニューロンを有する撮像装置において、
複数の第１の画素と、第１の回路と、第２の回路と、第３の回路と、を有し、第１の画素は、光電変換素子を有し、光電変換素子は、第１の回路と電気的に接続され、第１の回路は、第２の回路と電気的に接続され、第２の回路は、第３の回路と電気的に接続され、第１の画素は、ニューラルネットワークにおけるニューロンの入力信号を生成し、第１の回路と、第２の回路と、第３の回路と、は、ニューロンの機能を有し、第３の回路は、ニューラルネットワークに接続されるインターフェースを有することを特徴とする撮像装置である。
上記各構成において、第１の画素は、受光する光をアナログ信号に変換する機能を有し、第１の回路は、アナログ信号を増幅する機能を有し、第２の回路は、増幅された前記アナログ信号を加算する機能を有し、第３の回路は、加算されたアナログ信号が活性化関数によって特徴データに変換する機能を有し、第３の回路は、特徴データを判定する機能を有することを特徴とする撮像装置が好ましい。
上記各構成において、第１の回路は、増幅回路と、第１のメモリ回路と、第１の加算回路と、を有し、第２の回路は、第２の加算回路を有し、第３の回路は、第１の演算回路と、第２のメモリ回路を有し、第１の画素は、光を第１の信号に変換して出力する機能を有し、増幅回路は、第１のメモリ回路に保持された増幅率で、第１の信号を増幅する機能を有し、第１の加算回路は、増幅された第１の信号にオフセット電圧を加算する機能を有し、第１の加算回路は、オフセット電圧が加算された結果を第２の信号としてアナログ信号で出力する機能を有し、第２の加算回路は、複数の第２の信号を加算する機能を有し、第２の加算回路は、複数の第２の信号が加算された信号を第３の信号として、アナログ信号で出力する機能を有し、第１の演算回路は、第３の信号を判定して２値化する機能を有し、第１の演算回路は、２値化された信号を特徴データとして、第２のメモリ回路に与える機能を有し、第２のメモリ回路は、特徴データを、ニューラルネットワークに出力することを特徴とする撮像装置が好ましい。
上記各構成において、第１の画素は、受光する光をアナログ信号に変換し第４の信号として出力する機能を有し、第１の回路は、アナログ信号をデジタル信号に変換する機能を有し、第１の回路は、デジタル信号の大きさをビットシフトによる演算により分類することで特徴を有する第５の信号を生成する機能を有し、第２の回路は、第５の信号の特徴を抽出及び集計する機能を有し、第３の回路は、集計された結果が活性化関数によって特徴データに変換する機能を有し、第３の回路は、特徴データを判定する機能を有することを特徴とする撮像装置が好ましい。
上記各構成において、第１の回路は、第１の入力選択回路と、アナログデジタル変換回路と、第１の判定回路と、第１のメモリ回路と、を有し、第２の回路は、第２の入力選択回路と、特徴抽出回路と、を有し、第３の回路は、第２の判定回路と、第２のメモリ回路と、を有し、第１の入力選択回路は、複数の第４の信号のいずれかを選択する機能を有し、アナログデジタル変換回路は、選択された第４の信号をアナログ信号からデジタル信号に変換する機能を有し、第１の判定回路は、デジタル信号が選択されたビットシフト量により２の累乗数で増幅される機能を有し、第１の判定回路は、増幅された信号の大きさを、ビットシフト量で判定する機能を有し、第１の判定回路は、判定された結果を第５信号として、第１のメモリ回路に与える機能を有し、第２の入力選択回路は、第１のメモリ回路に保持された第５の信号を順次選択し特徴抽出回路に出力する機能を有し、特徴抽出回路は、特徴を有する第５の信号をカウントする機能を有し、第２の判定回路は、前記カウントの結果を与えられた条件と比較し、第２の判定回路は、比較した結果を特徴データとして第２のメモリ回路に与える機能を有し、第２のメモリ回路は、特徴データをニューラルネットワークに出力することを特徴とする撮像装置が好ましい。
上記各構成において、ニューラルネットワークのニューロンを有する撮像装置において、撮像装置は、さらに、信号線と、第２のアナログデジタル変換回路を有し、第１の画素は、受光する光を前記アナログ信号に変換する機能を有し、第１の画素は、前記信号線を介して前記アナログ信号が前記第２のアナログデジタル変換回路に与えられることを特徴とする撮像装置が好ましい。
上記各構成において、第３の回路は、選択回路を有し、特徴データを、選択された長さの配列に分割し、ニューラルネットワークへ出力することを特徴とする撮像装置が好ましい。
上記各構成において、撮像装置の画素が第１のトランジスタを有し、第１のトランジスタは、半導体層に金属酸化物を有する撮像装置が好ましい。
上記各構成において、第１の画素が有する第１のトランジスタは、半導体層に金属酸化物を有し、他の回路が有する第２のトランジスタは、半導体層に多結晶シリコンを有することを特徴とする撮像装置が好ましい。
上記各構成において、半導体層に金属酸化物を有する第１のトランジスタは、バックゲートを有することを特徴とする撮像装置が好ましい。
上記各構成において、第１のトランジスタのそれぞれは、光電変換素子と重なる領域を有することを特徴とする撮像装置が好ましい。
本発明の一態様では、複数の画素情報を一つの特徴を有する情報に圧縮変換することを提供することができる。又は、撮像装置における演算の高速化を提供することができる。又は、３次元的に集積化した撮像装置を提供することができる。又は、光電変換素子で変換された信号の劣化を低減できる撮像装置を提供することができる。又は、新規な撮像装置などを提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
撮像素子を説明するブロック図。 撮像素子を説明するブロック図。 撮像素子を説明する回路図。 （Ａ）撮像素子の動作を説明するタイミングチャート。（Ｂ）画素の動作を説明するタイミングチャート。 撮像素子を説明するブロック図。 撮像素子を説明するブロック図。 撮像素子を説明する回路図。 （Ａ）撮像素子の動作を説明するタイミングチャート。（Ｂ）画素の動作を説明するタイミングチャート。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 画素を説明する回路図。 画素を説明する回路図。 アナログデジタル変換回路のブロック図及び撮像素子とアナログデジタル変換回路の接続形態を示す図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 撮像装置を収めたパッケージの斜視図及び断面図。 撮像装置を収めたパッケージの斜視図及び断面図。 電子機器を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、又は、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０－１３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａであり、Ｖｇｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにおいて、又は、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０－１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０－２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０－２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
（実施の形態１）
本実施の形態では、ニューラルネットワークに接続するインターフェースを有する撮像装置について、図１乃至図４を用いて説明する。
本発明の一態様は、画素が出力する信号の判定回路を撮像素子内に分散させて設ける撮像装置の構成及び動作方法である。
図１は撮像装置１００の構成例を示すブロック図である。撮像装置１００は、撮像素子１０と、アナログデジタル変換回路（以下、アナログデジタル変換回路２６）、デコーダ回路２７と、セレクタ回路２８と、制御部２９と、を有している。
撮像素子１０は、複数の判定回路２０ａ、複数の走査線Ｇ１と、複数の走査線Ｇ２と、複数の信号線ＯＵＴと、複数の信号線ＯＵＴ１とを有している。
判定回路２０ａは、複数の画素２０と、特徴抽出回路３０と、判定出力回路３１とを有している。画素２０は、光電変換素子ＰＤを含む受光回路２１を有している（図３（Ａ）参照）。
撮像素子１０は、ｍ行ｎ列に配置された画素２０を有している。図１では、撮像素子１０の一部について説明する。一例として、画素２０がＰｉｘ（ｉ，ｊ）乃至Ｐｉｘ（ｉ＋３、ｊ＋３）に配列されている構成について説明をする。（ｉは１以上ｍ以下の自然数、ｊは１以上ｎ以下の自然数、ｍは２以上の自然数、ｎは２以上の自然数、ｋは１以上ｎ以下の自然数）
判定回路２０ａは、４つの画素２０と、特徴抽出回路３０と、判定出力回路３１と、を有している。判定出力回路３１は、演算回路３１ａと、メモリ回路３１ｂ（図３（Ｂ）参照）と、を有している。
それぞれの画素２０は、特徴抽出回路３０と電気的に接続されている。また特徴抽出回路３０は、判定出力回路３１と電気的に接続されている。
ただし、判定回路２０ａに含まれる画素２０の数は、判定する領域に応じて適宜選択することが好ましい。また、受光回路２１は、複数の増幅回路２２と接続されていてもよい（図２（Ｂ）参照）。
Ｐｉｘ（ｉ，ｊ）、Ｐｉｘ（ｉ，ｊ＋１）は、信号線ＯＵＴ１（ｉ）に電気的に接続されており、Ｐｉｘ（ｉ＋１，ｊ）、Ｐｉｘ（ｉ＋１，ｊ＋１）は、信号線ＯＵＴ１（ｉ＋１）に電気的に接続されている。また、Ｐｉｘ（ｉ，ｊ）、Ｐｉｘ（ｉ＋１，ｊ）は、走査線Ｇ１（ｊ）に電気的に接続されており、Ｐｉｘ（ｉ，ｊ＋１）、Ｐｉｘ（ｉ＋１，ｊ＋１）は走査線Ｇ１（ｊ＋１）に電気的に接続されている。また、判定出力回路３１は、信号線ＯＵＴ（ｉ）に電気的に接続されている。
画素２０と判定回路２０ａは、単極性トランジスタでの構成が可能であり、工程を増やすことなく画素２０と判定回路２０ａは並行して形成することができる。
画素２０が有する光電変換素子ＰＤは、受光する光を電流に変換し、さらに電圧に変換することができる。さらに、画素２０は、アナログ信号の電圧を増幅し出力信号ｂを出力することができる。
複数の出力信号ｂは、特徴抽出回路３０で演算される。演算機能としては、加算もしくは乗算を用いることが望ましい。本実施の形態では特徴抽出回路３０を加算回路として説明をする。特徴抽出回路３０は、出力信号ｃをアナログ信号で出力することができる。
判定出力回路３１は、入力端子に与えられた出力信号ｃを演算回路３１ａで判定し、２値化することができる。２値化された信号は、デジタル信号としてメモリ回路３１ｂに保持することができる（図３（Ｂ）参照）。
メモリ回路３１ｂは、出力信号ｄを出力する。出力信号ｄは、信号線ＯＵＴを介して、セレクタ回路２８に与えられる。（図１参照）セレクタ回路２８は、判定回路２０ａの判定結果を、必要なデータ長に並べ替え、制御部２９へ転送することができる。出力信号ｄのデータ長は、信号の通信方式に従い、パラレル通信もしくはＩ２Ｃなどのシリアル通信、もしくはＭＩＰＩなどの差動伝送などの通信方法に応じた選択をすることができる。
また、画素２０は、出力信号ａを信号線ＯＵＴ１を介してアナログデジタル変換回路２６に与えることができる（図２（Ａ）参照。）。アナログデジタル変換回路２６は出力信号ａをデジタル変換し、制御部２９に出力することができる。アナログデジタル変換回路２６から制御部２９への伝送方法は、最適な方法を選択することができる。
制御部２９は、２つの入力インターフェースを備えている。入力インターフェースの一つは、デジタルインターフェースで構成され、パラレル入力もしくはシリアル入力に対応している。入力データのデータ長は、固定されている。出力信号ａは、アナログデジタル変換回路２６を介して制御部２９のデジタルインターフェースに与えられる。
もう一つの入力インターフェースは、ニューラルネットワークの入力に対応している。ニューラルネットワークは、直接入力データが入力されるため、入力データのデータ長は、ニューラルネットワークが扱いやすいデータ長に切り替えられることが好ましい。出力信号ｄは、セレクタ回路２８によりデータ長を切り替えることができる。出力信号ｄは、適切なデータ長に加工され、制御部２９のニューラルネットワークインターフェースに与えられる。
また、当該撮像装置１００は、光電変換素子の種類を自由に選択することができる。例えば、フォトダイオードが形成された単結晶シリコン基板上に酸化物半導体を半導体層に有するトランジスタで画素２０及び判定回路２０ａを形成することができる。
上記酸化物半導体を半導体層に有するトランジスタは、オフ電流が小さく、画素２０及び判定回路２０ａのデータを保持するフローティングノード、ラッチ、及びメモリを簡易に構成することができる。したがって、トランジスタは、求める機能によって、トランジスタの半導体層を選択することができる。
当該撮像装置は、単極性トランジスタのみで構成することも可能だが、面積が大きくなる。そのため、画素やメモリ回路には、酸化物半導体を半導体層に有するトランジスタを選択することが好ましい。また、増幅回路、判定回路２０ａ、アナログデジタル変換回路２６、及びデコーダ回路２７など電流の供給能力が求められる回路には、単結晶シリコンを半導体層に有するトランジスタを選択することができる。また、単結晶シリコンを半導体層に有するトランジスタの上に、半導体層が酸化物半導体を有するトランジスタを積層してもよい。なお、酸化物半導体の一例については、実施の形態６にて詳細に説明する。
図２（Ａ）では、判定回路２０ａの詳細をブロック図で示す。判定回路２０ａは、４つの画素２０を有した例を示している。画素２０は、受光回路２１、増幅回路２２、及びメモリ回路２３を有している。増幅回路２２は、増幅回路２２ａ、メモリ回路２２ｂ、及び加算回路２２ｃを有している。
増幅回路２２ａの入力端子は、受光回路２１の出力端子と、メモリ回路２２ｂの出力端子と、が電気的に接続されている。増幅回路２２ａの出力端子は、加算回路２２ｃと電気的に接続されている。受光回路２１は、増幅回路２２ａを介してメモリ回路２３に電気的に接続されている。メモリ回路２３は、信号線ＯＵＴ１と電気的に接続されている。
受光回路２１は、光電変換素子ＰＤで生成した電流に変換し、さらに電圧に変換し、受光回路２１がその電圧を出力信号ａとして出力する。よって出力信号ａは、増幅回路２２ａに与えられる。メモリ回路２２ｂは、増幅回路２２ａの増幅率を設定することができる。加算回路２２ｃは、増幅回路２２ａの出力信号ａ１にオフセット電圧Ｂを加えることができる。加算回路２２ｃは、出力信号ｂを出力端子に出力し、特徴抽出回路３０の入力端子に与えられる。ただし、出力信号ａ１は、加算回路２２ｃを介さずに特徴抽出回路３０へ与えてもよい。
図２（Ａ）のブロック図は、ニューラルネットワークにおけるニューロンの機能を有している。ニューロンは、シナプスと、活性化関数の機能を有している。シナプスの機能を有するシナプス回路は、複数の入力信号に重み係数を乗算し、乗算したそれぞれの入力信号の結果を加算することができる。換言すると、ニューロンは、複数の入力信号を積和演算する機能を有している。活性化関数の機能を有する活性化関数回路は、積和演算の結果から特徴を抽出するための判定機能を有している。
図２（Ｂ）に、図２（Ａ）のブロック図をニューロンの模式図で示す。シナプス回路３０Ｎは、画素２０と、特徴抽出回路３０とを有している。また、活性化関数回路３１Ｎは、判定出力回路３１を有している。
図２（Ｂ）では、４つの受光回路２１が特徴抽出回路３０と接続された例を示しているが、接続される受光回路２１の数は限定されない。説明を簡略化するために、４つの受光回路２１をＰＤ（ｉ）、ＰＤ（ｉ＋１）、ＰＤ（ｉ＋２）、ＰＤ（ｉ＋３）として説明をする。ｉ及びｊは１以上の自然数とする。
増幅回路２２は、出力信号ａに重み係数Ａを乗算することができる。重み係数Ａは、図２（Ａ）におけるメモリ回路２２ｂで設定される。重み係数Ａとは増幅率と置き換えてもよい。したがって特徴抽出回路３０は、出力信号ａに重み係数Ａが乗算され、さらにオフセットＢなどの補正が加えられた出力信号ｂが与えられる。
特徴抽出回路３０は、複数の出力信号ｂを加算することができる。したがって特徴抽出回路３０の出力信号ｃは、以下の式で表すことができる。増幅回路２２の重み係数Ａは、同じ重み係数を設定してもよいし、異なる重み係数を設定してもよい。
上記条件のもと、特徴抽出回路３０の出力の総和は、以下の式１で表される。
ｃ（ｊ）＝Σ（ＰＤ（ｉ）・Ａ（ｉ）＋Ｂ） （式１）
また活性化関数回路３１Ｎが有する演算回路３１ａが出力する出力信号ｃ１（ｊ）は、以下の式２で表される。
ｃ１（ｊ）＝ｆ（ｃ（ｊ）） （式２）
なお、活性化関数回路３１Ｎの出力関数ｆ（ｃ（ｊ））は、シグモイド関数を意味している。活性化関数回路３１Ｎが有する判定出力回路３１には、外部より閾値電位が判定条件として与えられてもよいし、又は固定された閾値電位が与えられてもよい。したがって、判定出力回路３１は、ニューラルネットワークにおける発火と呼ばれる条件を生成し２値化されたデジタル信号を出力することができる。
図３（Ａ）乃至（Ｃ）は、図２（Ａ）の回路例を示している。図３（Ａ）は画素２０を示し、図３（Ｂ）は判定回路２０ａの回路例を示している。図３（Ｃ）は増幅回路２２の有する加算回路２２ｃの回路例を示している。
図３（Ａ）では、画素２０を詳細に説明する。画素２０は、受光回路２１と、増幅回路２２とを有している。増幅回路２２は、増幅回路２２ａと、メモリ回路２２ｂとを有している。受光回路２１は、光電変換素子ＰＤと、容量素子Ｃ１、Ｃ２、及びトランジスタ４１乃至４３を有している。光電変換素子ＰＤの電極の一方は、端子ＶＰＤ（７１）と電気的に接続され、光電変換素子ＰＤの電極の他方は、トランジスタ４１のソース又はドレインの一方と、トランジスタ４２のソース又はドレインの一方とが電気的に接続され、トランジスタ４１のソース又はドレインの他方は容量素子Ｃ１の電極の一方と電気的に接続され、トランジスタ４１のゲートは、端子Ｔｘ（６１）と電気的に接続され、トランジスタ４２のソース又はドレインの他方は、トランジスタ４３のソース又はドレインの一方と、端子ＶＲＳ（７２）とが電気的に接続され、トランジスタ４２のゲートは、トランジスタ４３のゲートと端子ＲＳ（６２）とが電気的に接続され、トランジスタ４３のソース又はドレインの他方は、容量素子Ｃ２の電極の一方と電気的に接続されている。受光回路２１は、他の方法で接続されていてもよい。他の接続方法については、図１８又は図１９に異なる接続例を示している。図１９（Ｂ）には、トランジスタ４３を有しない例が示されている。
容量素子Ｃ１は、光電変換素子ＰＤにより生成された電位を出力信号ａとして保持することができる。また容量素子Ｃ２は、出力信号ａの信号の大きさを比較するための基準電位を保持することができる。トランジスタ４１乃至４３は、信号を保持及びリセットするためのタイミングを制御することができる。
増幅回路２２ａは、ギルバートセル回路を用いることができる。増幅回路２２ａは、トランジスタ４４ａ、トランジスタ４５ａ、トランジスタ４４ｂ、トランジスタ４５ｂ、トランジスタ４６、トランジスタ４７、トランジスタ４８、抵抗素子Ｒａ、及び抵抗素子Ｒｂを有している。抵抗素子Ｒａの電極の一方は、抵抗素子Ｒｂの電極の一方と、端子ＶＰＩ（７３）と電気的に接続され、抵抗素子Ｒａの電極の他方は、トランジスタ４４ａのソース又はドレインの一方と、トランジスタ４５ｂのソース又はドレインの一方とが電気的に接続されている。トランジスタ４４ａのソース又はドレインの他方は、トランジスタ４５ａのソース又はドレインの一方と、トランジスタ４６のソース又はドレインの一方とが電気的に接続され、トランジスタ４５ａのソース又はドレインの他方は、抵抗素子Ｒｂの電極の他方と、トランジスタ４４ｂのソース又はドレインの一方とが電気的に接続されている。トランジスタ４４ｂのソース又はドレインの他方は、トランジスタ４５ｂのソース又はドレインの他方と、トランジスタ４７のソース又はドレインの一方とが電気的に接続されている。トランジスタ４６のソース又はドレインの他方は、トランジスタ４７のソース又はドレインの他方と、トランジスタ４８のソース又はドレインの一方とが電気的に接続され、トランジスタ４７のゲートは、端子ＶＣＳに電気的に接続され、トランジスタ４８のゲートは、端子Ｖｂｉａｓ１に電気的に接続され、トランジスタ４８のソース又はドレインの他方は、端子ＶＳＳ（７９）に電気的に接続されている。トランジスタ４４ａのゲートは、トランジスタ４４ｂのゲートと、容量素子Ｃ１の電極の一方とが電気的に接続され、トランジスタ４５ａのゲートは、トランジスタ４５ｂのゲートと、容量素子Ｃ２の電極の一方とが電気的に接続されている。
トランジスタ４４ａ及びトランジスタ４５ａは、差動増幅回路を構成している。トランジスタ４４ｂ及びトランジスタ４５ｂについても同様である。容量素子Ｃ１の出力信号ａと、容量素子Ｃ２の基準電位と比較し増幅している。
メモリ回路２２ｂは、トランジスタ４９と、容量素子Ｃ３を有している。
トランジスタ４９のソース又はドレインの一方は、端子Ｗｄ１（７５）と電気的に接続され、トランジスタ４９のソース又はドレインの他方は、容量素子Ｃ３の電極の一方と、トランジスタ４６のゲートとが電気的に接続され、トランジスタ４９のゲートは端子Ｗ１（７４）と電気的に接続されている。
メモリ回路２２ｂは、信号線Ｗｄ１よりトランジスタ４９を介して容量素子Ｃ３に増幅率として電位が与えられる。増幅率は、外部で計算され、メモリ回路２２ｂに与えられる。増幅回路２２は、アナログ信号を増幅する。そのため、回路規模を小さくすることができる。さらに、出力信号ａに対しての追従性と、ノイズに対しての平滑化を有している。図３では示していないが、増幅率を容量素子Ｃ３に与えるために、カラムドライバ、ロードライバを別途設けてもよい。もしくは、図１のデコーダ回路２７を用いてもよい。
メモリ回路２２ｂは、増幅回路２２ａの増幅率を制御することができる。増幅率は、シナプス回路において重み係数Ａに相当する。各受光回路２１の出力信号ａに対して同じ重み係数Ａを設定したときは、出力信号ａ１が一律に増幅され、低階調における受光精度を向上することができる。異なる重み係数Ａを設定したときは、出力信号ａ１が重み係数Ａに応じたパターンを強調することになり、特定パターンの抽出が容易になる。
トランジスタ４８は、増幅回路２２ａの総電流量を制御している。撮像素子１０を使用しない場合や、意図的に撮像素子１０を非動作にしたい場合は、Ｖｂｉａｓ１端子を介してトランジスタ４８のゲートが制御される。したがってトランジスタ４８は、増幅回路２２の動作を停止することができる。よって消費電力の低減をすることができる。トランジスタ４８は、トランジスタの半導体層に酸化物半導体を用いると、オフ電流を小さくできる。したがってトランジスタ４８は、増幅回路２２がオフ状態での待機電流を削減することができる。
メモリ回路２３は、増幅回路２２ａの出力信号ａ２を保持することができる。メモリ回路２３に保持された出力信号ａ２は、走査線Ｇ１に与えられる走査信号によって、信号線ＯＵＴ１を介してアナログデジタル変換回路２６に転送される。端子Ｔｘ（６１）にＬｏｗを与えることで、容量素子Ｃ１は、出力信号ａを保持することができる。ただし、画素２０は、メモリ回路２３を有さない構成でもよい。
図３（Ｂ）は、判定回路２０ａの回路例を示している。ただし、加算回路２２ｃは増幅回路２２に含まれる。図３（Ｃ）は、パッシブ素子で構成した加算回路２２ｃの例を示している。加算回路２２ｃは、複数の抵抗を有している。
加算パラメータは、端子Ｖｂｉａｓ２より電圧として与えることができる。加算パラメータは、撮像素子１０が有する画素に対して一律に与えてもよいし、メモリ回路を追加して、それぞれの画素に異なる電圧を与えてもよい。加算パラメータは、増幅回路２２の出力を補正することができるため、オフセット調整の機能として用いることができる。加算回路２２ｃは、信号に対して加算する機能を備える回路であればよく、図３（Ｃ）の構成に限定されない。
続いて、判定回路２０ａに含まれる特徴抽出回路３０と、判定出力回路３１について説明をする。特徴抽出回路３０は、加算回路にオペアンプを用いた例を示す。特徴抽出回路３０は、オペアンプ３０ａと、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒｃ、Ｒｆを有している。
抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の一方の端子は、増幅回路２２と電気的に接続されている。抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の他方の端子は、オペアンプ３０ａのマイナス入力端子と電気的に接続されている。抵抗素子Ｒｆの一方の端子はオペアンプ３０ａのマイナス入力端子と、抵抗素子Ｒｆの他方の端子は出力端子と電気的に接続されている。抵抗素子は、必要に応じて適切な大きさの抵抗値を選択することができる。
オペアンプ３０ａのマイナス入力端子はバーチャル・ショートが成立している基準点であるため、抵抗素子Ｒｆが電流電圧変換を行うことができる。よって、画素２０の出力信号ｂを加算した結果がオペアンプ３０ａの出力端子に電圧値として出力される。特徴抽出回路３０の出力端子は、アナログ信号の出力信号ｃが与えられる。
続いて、判定出力回路３１について説明する。判定出力回路３１は、演算回路３１ａと、メモリ回路３１ｂとを有している。また、演算回路３１ａは、判定条件の電圧を保持するためのメモリを有していてもよい。
演算回路３１ａの入力端子は、オペアンプ３０ａの出力端子が電気的に接続されている。演算回路３１ａの出力端子は、メモリ回路３１ｂの入力端子に接続されている。演算回路３１ａがメモリ回路を有するときは、判定条件の電圧を書き込むためのカラムドライバ及びロードライバを別途設けてもよい。もしくは、図１のデコーダ回路２７を用いてもよい。
演算回路３１ａは、出力関数ｆを用いて、特徴抽出回路３０の出力信号ｃを判定することができる。ソフトウェアで処理するときは、シグモイド関数などを用いて処理することができるが、ハードウェアで処理するときは、演算回路３１ａを用いることで同じ機能を備えることができる。
演算回路３１ａは、信号線Ｗｄ２より判定条件の電圧が与えられる。演算回路３１ａは、特徴抽出回路３０の出力信号ｃを判定条件の電圧と比較し、判定条件の電圧より出力信号ｃの電圧が大きければＨｉｇｈの信号を出力する。演算回路３１ａは、判定条件の電圧より出力信号ｃの電圧が小さければＬｏｗの信号を出力する。したがって複数の画素の出力信号ａは、ニューロンにより処理され、出力関数ｆにより、２値化されたデジタル信号に変換することができる。
２値化された信号は、メモリ回路３１ｂに保持され、必要に応じて読み出すことができる。信号の読み出しには、走査線Ｇ２に与えられる走査信号によって、信号線ＯＵＴを介してセレクタ回路２８に出力される。メモリ回路３１ｂからデータを読み出すには、カラムドライバ及びロードライバを別途設けてもよい。もしくは、デコーダ回路２７を用いてもよい。
図４（Ａ）は、図１の撮像装置１００のタイミングチャートを示す。画素２０には、デコーダ回路２７から走査線Ｇ１（ｊ）に走査信号が与えられ、メモリ回路２３に保持されているデータをアナログデジタル変換回路２６へ転送する。判定回路２０ａには、デコーダ回路２７から走査線Ｇ２（ｋ）に走査信号が与えられ、メモリ回路３１ｂに保持されているデータをセレクタ回路２８へ転送する。メモリ回路２３及びメモリ回路３１ｂは、データの取得と転送とを切り替えることができる。したがって、メモリ回路３１ｂはトランスファーゲートで構成されてもよい。トランスファーゲートを制御する信号は、デコーダ回路から与えられる走査信号を用いることができる。
図４（Ｂ）は、図３の画素２０が有する受光回路２１のタイミングチャートを示す。受光回路２１の動作は、走査線Ｇ１（ｊ）によって制御される。走査線Ｇ１（ｊ）によって与えられた走査信号は、端子ＲＳ（６２）にも与えられる。図４（Ａ）のＴ１からＴ２の期間が、図４（Ｂ）のＴ１１からＴ１３に相当する。
Ｔ１１からＴ１２の期間では、容量素子Ｃ２の保持電位が端子ＶＲＳ（７２）に与えられた電圧でリフレッシュされる。Ｔ１１からＴ１２の期間では、端子Ｔｘ（６１）にＬｏｗが与えられ、トランジスタ４１はＯＦＦ状態を保持する。トランジスタ４１がＯＦＦ状態の期間は、メモリ回路２３及びメモリ回路３１ｂにデータが退避されるのに必要な時間であればよい。メモリ回路２３及びメモリ回路３１ｂはトランスファーゲートで構成されてもよいため、移動度が高いトランジスタを用いることでＴ１１からＴ１２の期間を短くすることができる。トランジスタ４１は、実施の形態６で説明するＣＡＣ－ＯＳのトランジスタを用いることが好ましい。
Ｔ１２からＴ１３の期間では、端子Ｔｘ（６１）がＨｉｇｈになり、トランジスタ４１乃至４３はＯＮ状態になる。よって、容量素子Ｃ１の保持電位が、端子ＶＲＳ（７２）に与えられた電圧でリフレッシュされる。
Ｔ１３のタイミングでは、走査線Ｇ１（ｊ）に与えられる走査信号がＬｏｗになる。さらに、端子ＲＳ（６２）がＬｏｗになる。したがって、トランジスタ４２及び４３はＯＦＦ状態になり、トランジスタ４１はＯＮ状態を保持する。したがって、光電変換素子ＰＤは、データの取得を行う。データ取得期間は、次のフレームで走査線Ｇ１（ｊ）が選択されるまでの期間行われる。ただし、撮像装置１００が有するデコーダ回路の構成は、複数領域に分割され並列処理が行われてもよい。したがって、データ取得期間は、並列処理されるとき、１フレームより短い期間で行うことができる。
撮像素子１０は、判定回路２０ａを有することで、脳が有するニューロンにより実行されるアナログデータの処理と同様に、アナログデータを用いたアナログ演算処理を行うことができる。撮像素子１０は、アナログデータをデジタルデータに変換する頻度を極力抑えつつ、演算処理を行うことができる。
ニューラルネットワークでは、膨大な量の演算処理と階層処理を要している。しかし、本実施の形態を用いることで、ニューラルネットワークは、多層パーセプトロンの入力層に相当する処理を判定回路２０ａが行うことができる。したがって入力層に相当する判定回路２０ａは、画素２０の受光データを用いてアナログ演算処理によって得られた信号と、受光データの信号の２種類の出力結果を得ることができる。したがって、撮像装置として、ソフトウェアによる演算処理を削減することができ、演算に伴う消費電力を抑えることができる。さらに演算処理に要する時間を抑えることができる。
本実施の形態では、撮像装置１００が通常の画像データと、ニューラルネットワークとに対応したデータを出力することができる。撮像装置１００は、異なるデータを扱うため、フレームに同期した処理を行うことが好ましい。また、撮像のタイミングが、走査線の選択順と同期するために、時間差が発生する。したがって撮像装置１００が高速に移動する被写体を撮影するには、グローバルシャッタ方式が用いることが好ましい。
グローバルシャッタ方式では、撮像素子１０が有する全ての受光回路２１に対し、端子Ｔｘ（６１）と、端子ＲＳ（６２）とを、同時に制御することが好ましい。よって、撮像装置１００は、受光回路２１が受光した受光データを同時に取得することができる。判定回路２０ａが有するメモリ回路３１ｂに、多層パーセプトロンによって演算処理されたデータが同時に与えられる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、ニューラルネットワークに接続するインターフェースを有する撮像装置について、図５乃至図８を用いて説明する。
本発明の一態様は、実施の形態１と異なる撮像装置の構成及び動作方法である。
図５は、図１と異なる撮像装置１００の構成例を示すブロック図である。図１と異なる構成の、判定回路２０ａについて説明をする。図１と異なる点は、判定回路２０ａが、増幅回路３００と、判定出力回路３１０と、を有している。
図５では、判定回路２０ａに含まれる４つの画素２０について説明を行う。
それぞれの画素２０は、増幅回路３００と電気的に接続されている。また増幅回路３００は、判定出力回路３１０と電気的に接続されている。
ただし、判定回路２０ａに含まれる画素２０の数は、判定する領域に応じて適宜選択することが好ましい。また、画素２０に含まれる受光回路２１ａは、複数の増幅回路３００と接続されていてもよい。
画素２０に含まれる受光回路２１ａが有する光電変換素子ＰＤは、受光する光を電圧に変換することができる。したがって画素２０は、出力信号ａを出力する。増幅回路３００は、アナログ信号をデジタル信号に変換し、さらにデジタル信号が増幅された出力信号ｂを出力することができる。
出力信号ｂは、判定出力回路３１０で演算される。演算機能としては、加算もしくは乗算を用いることが好ましい。本実施の形態では加算回路として説明をする。
判定出力回路３１０は、出力信号ｂから情報の特徴を抽出することができる。抽出された情報は、さらに判定され、判定結果を出力信号ｄとして出力することができる。
図６（Ａ）では、判定回路２０ａの詳細をブロック図で示す。図５と同様に判定回路２０ａでは、４つの画素２０が接続した例を説明する。画素２０は、受光回路２１ａと、メモリ回路２３と、を有している。判定回路２０ａは、増幅回路３００と、特徴抽出回路３２と、出力回路３３と、を有している。
増幅回路３００は、入力選択回路３０１と、アナログデジタル変換回路３０２と、判定回路３０３と、メモリ回路３０４と、を有している。判定回路３０３は、論理回路３０６と、選択回路３０５とを有している。
受光回路２１ａは、メモリ回路２３に電気的に接続されている。メモリ回路２３は、信号線ＯＵＴ１と電気的に接続されている。また、受光回路２１ａの出力端子は、増幅回路３００が有する入力選択回路３０１の入力端子と電気的に接続されている。
受光回路２１ａは、受光回路２１ａが有している光電変換素子ＰＤで生成した電流を電圧に変換し、出力信号ａとして出力することができる。そして出力信号ａは増幅回路３００の入力端子に与えることができる。
入力選択回路３０１は、アナログデジタル変換回路３０２と電気的に接続されている。アナログデジタル変換回路３０２は、判定回路３０３と電気的に接続されている。判定回路３０３は、メモリ回路３０４と電気的に接続されている。
入力選択回路３０１は、４つの出力信号ａのいずれかを端子ＣＬＫに与えられるクロック信号から生成される信号によって選択することができる。アナログデジタル変換回路３０２は、選択された出力信号ａを電圧からデジタル信号に変換し、判定回路３０３の入力端子に出力することができる。判定回路３０３はデジタル信号をビットシフトにより増幅することができる。ビットシフトによって上位ビットを抽出し、上位ビットの大きさを判定することができる。上位ビットの判定結果を、メモリ回路３０４に保持することができる。保持された信号は、出力信号ｂとして特徴抽出回路３２の入力端子に与えることができる。
特徴抽出回路３２は、出力回路３３と電気的に接続されている。特徴抽出回路３２は、入力端子に与えられた出力信号ｂから情報の特徴を抽出する。抽出された情報はカウント値として集計され、出力信号ｃとして出力回路３３の入力端子に与えられる。出力信号ｃは、さらに出力回路３３によって判定され、判定結果は出力信号ｄとして出力することができる。
図６（Ａ）のブロック図は、ニューラルネットワークにおけるニューロンの機能を有している。ニューロンは、シナプスと、活性化関数の機能を有している。シナプスの機能を有するシナプス回路は、複数の入力信号に重み係数を乗算し、乗算したそれぞれの入力信号の結果を加算することができる。換言すると、ニューロンは複数の入力信号を積和演算する機能を有している。活性化関数の機能を有する活性化関数回路は、積和演算の結果から特徴を抽出するための判定機能を有している。
図６（Ｂ）に、図６（Ａ）のブロック図をニューロンの模式図で示す。シナプス回路３２Ｎは、増幅回路３００と、特徴抽出回路３２とを有している。また、活性化関数回路３３Ｎは、出力回路３３を有している。
図６（Ｂ）では、４つの受光回路２１ａが増幅回路３００と接続された例を示しているが、接続される受光回路２１ａの数は限定されない。説明を簡略化するために、４つの受光回路２１ａをＰＤ（ｉ）、ＰＤ（ｉ＋１）、ＰＤ（ｉ＋２）、ＰＤ（ｉ＋３）として説明をする。ｉ及びｊは１以上の自然数とする。
増幅回路３００は、出力信号ａに重み係数Ａを乗算することができる。重み係数Ａは、図６（Ａ）における判定回路３０３で設定される。重み係数Ａとは増幅率と置き換えてもよい。したがって出力信号ａに重み係数Ａを乗算された情報を出力信号ｂとして特徴抽出回路３２に与えられる。
ただし、判定回路３０３の重み係数Ａは、同じ重み係数を設定してもよいし、異なる重み係数を設定してもよい。
上記条件のもと、特徴抽出回路３２の出力の総和は、実施の形態１で示された式１で表すことができる。また、活性化関数回路３３Ｎが出力する出力信号ｄ（ｉ）は、実施の形態１で示した式２で表すことができる。
なお、活性化関数回路３３Ｎの出力関数ｆ（ｃ（ｉ））は、シグモイド関数を意味している。活性化関数回路３３Ｎが有する出力回路３３には、判定条件が更新されるか、もしくは判定条件が固定されていてもよい。したがって、出力回路３３を用いてニューラルネットワークにおける発火と呼ばれる条件を生成し２値化されたデジタル信号を出力することができる。
図７は、図６（Ａ）の回路例を示す。図７は、画素２０、増幅回路３００、特徴抽出回路３２、及び出力回路３３の回路例を示している。
まず、画素２０を説明する。画素２０は、受光回路２１ａと、メモリ回路２３を有している。受光回路２１ａは、光電変換素子ＰＤ、容量素子Ｃ１、トランジスタ４１、及びトランジスタ４２を有している。
容量素子Ｃ１は、光電変換素子ＰＤにより生成された電位を出力信号ａとして保持することができる。トランジスタ４１及びトランジスタ４２は、信号を保持及びリセットするためのタイミングを制御することができる。
出力信号ａは、メモリ回路２３に保持され、必要に応じて読み出すことができる。信号の読み出しには、走査線Ｇ１に与えられる走査信号によって、信号線ＯＵＴ１を介してアナログデジタル変換回路２６に転送される。メモリ回路２３を読み出すためのカラムドライバ、ロードライバを別途設けてもよい。もしくは、デコーダ回路２７を用いてもよい。
続いて、増幅回路３００について説明する。増幅回路３００は、入力選択回路３０１、アナログデジタル変換回路３０２、メモリ回路３０４、選択回路３０５、論理回路３０６、及びカウンター回路ＣＮ１を有している。増幅回路３００には、４つの受光回路２１ａが電気的に接続されているとして説明を進める。増幅回路３００には、クロック信号がＣＬＫ端子より与えられる。クロック信号は、回路動作の基準となるため、判定出力回路３１０にも与えられる。
入力選択回路３０１は、４つの出力信号ａのいずれか一を選択することができる。選択方法の一つとして、カウンター回路ＣＮ１を用いることができる。カウンター回路ＣＮ１は、出力信号ｃｎｔ１を入力選択回路３０１に与えることができる。カウンター回路ＣＮ１は、増幅回路３００に接続される受光回路２１ａの数に応じてカウンター回路ＣＮ１の大きさを選択することができる。カウンター回路ＣＮ１は、端子ＣＬＫに与えられるクロック信号に同期してカウント動作をするため、入力選択回路３０１は、クロック信号に同期して出力信号ａを順次選択することができる。
入力選択回路３０１は、出力信号ｃｎｔ１によって選択された出力信号ａを、アナログデジタル変換回路３０２に与えることができる。アナログデジタル変換回路３０２は、電圧で与えられる出力信号ａを８ｂｉｔのデジタル信号Ｄ［７：０］に変換する例を示している。アナログデジタル変換回路３０２は、必要に応じてデータ幅を適宜選択することが好ましい。
デジタル信号の増幅方法として、ビットシフトによって桁を溢れさせることで演算する方法が用いられている。判定回路３０３では、デジタル信号Ｄ［７：０］に対しビットシフトにより信号を増幅し、デジタル信号の大きさを複数の範囲に分類することができる。
ビットシフトは、左へ１ビットずつシフトさせることで２倍、４倍、８倍と２の累乗数で増幅させることができる。したがって、左へ１ビットシフトさせることでデジタル信号Ｄ［７：０］の最上位ビットＤ［７］がＨｉｇｈを示したときは、デジタル信号が１２８ＬＳＢより大きいことを意味している。また最上位の２ビットのＤ［７：６］がＨｉｇｈを示すときは、デジタル信号が１９２ＬＳＢより大きいことを意味している。したがって選択回路３０５は、デジタル信号を増幅しデジタル信号の大きさの範囲を分類することができる。
選択回路３０５は、デジタル信号の大きさの範囲を選択するための信号がＧＡＩＮ端子より与えられる。選択回路３０５は、デジタル信号が指定された選択範囲であればＨｉｇｈの信号を、又は指定された範囲でなければＬｏｗの信号をメモリ回路３０４に与えることができる。メモリ回路３０４に出力する信号を、出力信号ａ１とする。
ただし、増幅率であるビットシフト量は、外部で計算されＧＡＩＮ端子より与えられる。そのため、増幅回路３００は、すべて同じ条件で判定されてもよいし、異なる条件で判定されてもよい。したがって、論理回路３０６の判定条件は、プログラマブルロジックアレイを用いて、処理に応じて判定条件を再構築してもよい。
メモリ回路３０４は、ラッチ回路を用いることができる。メモリ回路３０４は、ラッチ回路を用いると回路規模を小さくすることができ、制御する信号も少なくすることができるので好ましい。メモリ回路３０４への書き込みのタイミングは、カウンター回路ＣＮ１の出力信号ｃｎｔ１を用いることができる。一例として、入力選択回路３０１が出力信号ｃｎｔ１のＨｉｇｈを選択期間とする場合は、出力信号ｃｎｔ１の立下りのタイミングに同期して、出力信号ａ１がメモリ回路３０４に保持される。保持された信号は、出力信号ｂとして特徴抽出回路３２の入力端子に与えられる。
特徴抽出回路３２は、出力信号ｂから情報の特徴を抽出することができる。特徴とは、判定回路３０３で抽出した出力信号ａが指定された範囲に含まれているかを表している。
特徴抽出回路３２は、入力選択回路３２ａ、カウンター回路３２ｃ、カウンター回路ＣＮ２、及びインバータ３２ｂを有している。出力回路３３は、判定回路３３ａ、切り替え回路３３ｂ、及びメモリ回路３３ｃを有している。
入力選択回路３２ａは、４つの出力信号ｂのいずれかを選択することができる。選択の方法の一例として、カウンター回路ＣＮ２を用いることができる。カウンター回路ＣＮ２は、メモリ回路３０４の出力信号ｂが確定してからデータを取り込むため、増幅回路３００に与えたクロック信号をインバータ３２ｂによって反転させてカウンター回路ＣＮ２に与えることができる。入力選択回路３２ａは、出力信号ｂを順番に出力信号ｂ１に出力することができる。
カウンター回路３２ｃは、ＧＡＩＮ端子から与えられた指定の範囲を満たす出力信号ｂ１の個数を集計することができる。出力信号ｂ１は、出力信号ａの大きさが指定の範囲に含まれればＨｉｇｈを出力し、含まれなければＬｏｗを出力する信号である。
したがって、カウンター回路３２ｃは情報の特徴を有した個数を集計することができる。集計された結果は、出力信号ｃとして、判定出力回路３１０の出力回路３３に与えることができる。
判定回路３３ａは、ＣＭＰＤ端子より判定値が与えられる。判定回路３３ａは、情報の特徴を有した出力信号ｃが判定値よりも大きいかを判定する。メモリ回路３３ｃは、出力信号ｄｏｕｔが判定結果として与えられる。ただし、出力信号ｃは、メモリ回路３３ｃに直接与えてもよい。切り替え回路３３ｂで判定方法の選択を切り替えることができる。
メモリ回路３３ｃは、様々なメモリ回路を用いることができるが、出力をハイインピーダンスにできる回路が好ましい。例としては、トランジスタの半導体層にシリコンを有したメモリを選択することができる。もしくは、トランジスタの半導体層に酸化物半導体を有したメモリを選択してもよい。なお、酸化物半導体については、実施の形態６にて詳細に説明する。
メモリ回路３３ｃに保持された出力信号ｄｏｕｔは、必要に応じて読み出すことができることが好ましい。信号の読み出しには、走査線Ｇ２に与えられる走査信号によって、信号線ＯＵＴを介してセレクタ回路２８に転送される。メモリ回路３３ｃからデータを読み出すには、カラムドライバ、ロードライバを別途設けてもよい。もしくは、図１のデコーダ回路２７を用いてもよい。
図８（Ａ）は、図５の撮像装置１００のタイミングチャート（Ｔ２１からＴ２５）を示す。Ｔ２１からＴ２２の期間では、画素２０に、デコーダ回路２７から走査線Ｇ１（ｊ）を介して走査信号が与えられ、メモリ回路２３に保持されているデータをアナログデジタル変換回路２６へ転送する。判定回路２０ａには、デコーダ回路２７から走査線Ｇ２（ｋ）に走査信号が与えられ、メモリ回路３３ｃに保持されているデータをセレクタ回路２８へ転送する。
図８（Ｂ）では、図７の判定回路２０ａのタイミングチャートを示す。受光回路２１ａの動作は、走査線Ｇ１（ｊ）によって制御される。走査線Ｇ１（ｊ）によって与えられた走査信号は、端子ＲＳ（６２）にも与えられる。図８（Ａ）のＴ２１からＴ２２の期間が、図８（Ｂ）のＴ３１からＴ４３に相当する。
Ｔ３１からＴ４１の期間では、端子Ｔｘ（６１）にＬｏｗが与えられ、トランジスタ４１はＯＦＦ状態を保持する。また端子ＲＳ（６２）は、Ｈｉｇｈが与えられ、トランジスタ４２はＯＮ状態を保持する。したがって、容量素子Ｃ１の保持電位は、出力信号ａとして増幅回路３００に与えられる。出力信号ａは、増幅回路３００及び判定出力回路３１０で演算処理される。
Ｔか４１らＴ４３の期間では、端子Ｔｘ（６１）と端子ＲＳ（６２）とがＨｉｇｈになり、トランジスタ４１及び４２はＯＮ状態になる。よって、容量素子Ｃ１の保持電位は、端子ＶＲＳ（７２）に与えられた電圧でリフレッシュされる。
Ｔ４３のタイミングでは、走査線Ｇ１（ｊ）に与えられる走査信号がＬｏｗになる。さらに、端子ＲＳ（６２）がＬｏｗになる。したがって、トランジスタ４２がＯＦＦ状態、かつトランジスタ４１がＯＮ状態を保持する。したがって、光電変換素子ＰＤは、データの取得を行う。データ取得期間は、次のフレームで走査線Ｇ１（ｊ）が選択されるまでの期間行われる。ただし、撮像装置１００が有するデコーダ回路の構成は、複数領域に分割され並列処理が行われてもよい。したがって、データ取得期間は、並列処理されるとき、１フレームより短い期間で行うことができる。
図８（Ｂ）では、走査線Ｇ１（ｊ）に与えられる走査信号と、走査線Ｇ２（ｋ－１）に与えられる走査信号が同じタイミングで与えられた例を示している。ただし、メモリ回路３３ｃからの読み出しタイミングは、独立して走査線Ｇ２に与えられる走査信号で制御されてもよい。
図７で示した撮像素子１０は、判定回路２０ａを有することで、脳においてニューロンにより実行される処理と同様に、アナログデータをデジタルデータに変換して演算処理を行うことができる。上記構成により、撮像素子１０は、アナログデータから情報の特徴を抽出し、かつデジタルデータによる圧縮演算をすることができる。したがって、撮像素子１０は、多重並列処理の演算処理を行うことができる。
ニューラルネットワークでは、膨大な量の演算処理と階層処理を要している。しかし、本実施の形態を用いることで、ニューラルネットワークは、多層パーセプトロンの入力層に相当する処理を判定回路２０ａが行うことができる。したがって入力層に相当する判定回路２０ａは、画素２０の受光データを用いてデジタル演算処理によって得られた信号と、受光データの信号の２種類の出力結果を得ることができる。したがって、撮像装置として、ソフトウェアによる演算処理を削減することができ、演算に伴う消費電力を抑えることができる。さらに演算処理に要する時間を抑えることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１の撮像装置に構造について、図９乃至図２０を用いて説明する。
図９は、画素２０の具体的な構成の一例を説明する図であり、受光回路２１が有するトランジスタ４１、トランジスタ４２、及び増幅回路２２ａが有するトランジスタ４６，４７のチャネル長方向を表す断面図である。
なお、本実施の形態で説明する断面図において、配線、電極、金属層及びコンタクトプラグ（導電体８２）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線、電極及び金属層などの要素が導電体８２を介して接続される形態は一例であり、各要素が導電体８２を介さずに直接接続される場合もある。
また、図９乃至図１５および図１７示すように、基板上、及びトランジスタなどの各要素上には保護膜、層間絶縁膜又は平坦化膜としての機能を有する絶縁層８１ａ乃至８１ｇ、絶縁層８１ｊ等が設けられる。例えば、絶縁層８１ａ乃至８１ｇは、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。又は、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１ａ乃至８１ｇ等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。
なお、図面に示される配線やトランジスタ等の一部が設けられない場合や、図面に示されない配線やトランジスタ等が各層に含まれる場合もある。
画素２０は、図９に示すように、層１１００及び層１２００を有することができる。
層１１００は、光電変換素子ＰＤを有することができる。光電変換素子ＰＤには、例えば、２端子のフォトダイオードを用いることができる。当該フォトダイオードとしては、単結晶シリコン基板を用いたｐｎ型フォトダイオード、非晶質シリコン薄膜、微結晶シリコン薄膜又は多結晶シリコン薄膜を用いたｐｉｎ型フォトダイオード、セレン又はセレンの化合物、又は有機化合物を用いたフォトダイオードなどを用いることができる。
図９において、層１１００が有する光電変換素子ＰＤは、単結晶シリコン基板を用いたｐｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、絶縁層８１ｊ、ｐ＋領域６２０、ｐ－領域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
層１２００は、受光回路２１、増幅回路２２ａ、及びメモリ回路２２ｂを構成するトランジスタは、半導体層に酸化物半導体を有することができ、図９では、受光回路２１が有するトランジスタ４１、トランジスタ４２、及び増幅回路２２ａが有するトランジスタ４６，４７を例示している。このように、光電変換素子ＰＤと、受光回路２１及び増幅回路２２ａが重なる構成とすることができ、光電変換素子ＰＤの受光面積を広くすることができる。なお、酸化物半導体の一例については、実施の形態６にて詳細に説明する。
ＯＳトランジスタが形成される領域と、Ｓｉデバイス（Ｓｉトランジスタ又はＳｉフォトダイオードなど）が形成される領域との間には絶縁層８０が設けられる。
Ｓｉデバイス近傍に設けられる絶縁層中には、シリコンのダングリングボンドを終端するため、水素を含むことが好ましい。一方で、トランジスタ４１、４２等の半導体層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１、４２等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉデバイスを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、水素の拡散を防ぐことができるため、Ｓｉデバイス及びＯＳトランジスタの両者の信頼性を向上することができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
光電変換素子ＰＤの一方の電極（ｎ型領域６４０）は、例えば、二つの導電体８２及び配線６９を介してトランジスタ４１及びトランジスタ４２と電気的に接続することができる。
ここで、導電体８２は絶縁層８０を貫通して設けられるため、導電体８２も水素の拡散を防止する機能を有することが好ましい。例えば、図９に示すように導電体８２の少なくとも貫通口の側壁と接する外側は水素に対してバリア性を有する導電体８２ｂとし、内側は抵抗の低い導電体８２ａとすればよい。例えば、導電体８２ａにはタングステン、導電体８２ｂには窒化タンタルなどを用いることができる。なお、導電体８２を導電体８２ａのみで構成することもできる。また、水素などの不純物を有する層と導電体８２が接しない場合は、導電体８２を導電体８２ｂのみで構成してもよい。
図９は、層１２００にトップゲート型のＯＳトランジスタを設けた構成である。例えば、ＯＳトランジスタは、層１１００上に形成された絶縁層の積層（絶縁層８１ａ、８０、８１ｂ）上に設けられ、酸化物半導体層１３０と、ソース電極又はドレイン電極として機能する導電層１４０、１５０と、ゲート絶縁層として機能する絶縁層１６０と、ゲート電極として機能する導電層１７０を有する。なお、絶縁層８１ｂはゲート絶縁層としての機能を有することもできる。
図９では、ＯＳトランジスタにバックゲート電極として機能する導電層１７３を設けた構成を例示している。図９に示す構成では、層１１００を通過した光がトランジスタの電気特性を変動させることがあるため、遮光層を兼ねてバックゲート電極を設ける構成とすることが好ましい。また、バックゲートを設けることで、ＯＳトランジスタのしきい値電圧などを制御することができる。
また、画素２０は、図１０に示す積層構成とすることもできる。図１０に示す画素２０は、基板１１５上に層１２００及び層１１００を設けた構成である。ＯＳトランジスタ上に光電変換素子ＰＤを設ける構成となるため、ＯＳトランジスタと光電変換素子ＰＤの一方の電極との電気的な接続が容易になる。
図１０では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ倍増により増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
セレン系材料としては、非晶質セレン又は結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
図１０では、光電変換層５６１は単層として図示しているが、図１１（Ａ）に示すように受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウム又はＩｎ－Ｇａ－Ｚｎ酸化物などを設けてもよい。又は、図１１（Ｂ）に示すように、電極５６６側に電子注入阻止層５６９として酸化ニッケル又は硫化アンチモンなどを設けてもよい。又は、図１１（Ｃ）に示すように、正孔注入阻止層５６８及び電子注入阻止層５６９を設ける構成としてもよい。
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。又は、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳ及びＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳ及びＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
図１０では透光性導電層５６２と配線５７１は直接接する構成としているが、図１１（Ｄ）に示すように配線５８８を介して両者が接する構成としてもよい。また、図１０では光電変換層５６１及び透光性導電層５６２を画素間で分離しない構成としているが、図１１（Ｅ）に示すように回路間で分離する構成としてもよい。また、画素間においては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１及び透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１２（Ａ）、（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。
また、電極５６６及び配線５７１等は多層としてもよい。例えば、図１２（Ｃ）に示すように、電極５６６を導電層５６６ａ及び導電層５６６ｂの二層とし、配線５７１を導電層５７１ａ及び導電層５７１ｂの二層とすることができる。図１２（Ｃ）の構成においては、例えば、導電層５６６ａ及び導電層５７１ａを低抵抗の金属等を選択して形成し、導電層５６６ｂ及び導電層５７１ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層５７１ａに用いた場合でも導電層５７１ｂを介することによって電蝕を防止することができる。
導電層５６６ｂ及び導電層５７１ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａ及び導電層５７１ａには、例えば、アルミニウム、チタン、又はアルミニウムをチタンで挟むような積層を用いることができる。
また、図１２（Ｄ）に示すように透光性導電層５６２と配線５７１は導電体８２及び配線５８８を介して接続してもよい。
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光、及び／又は１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、画素２０は、図１３に示す積層構成とすることもできる。図１３に示す画素２０は、図１０に示す画素２０と層１１００のみが異なり、その他の構成は同じである。
図１３において、層１１００が有する光電変換素子ＰＤは、光電変換層に非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、ｐ型の半導体層５６３、電極５６６、配線５７１、配線５８８を有する構成とすることができる。
電極５６６は、絶縁層８０と接している。また、ｐ型の半導体層５６３は配線５８８を介して電極５６６と電気的に接続される。配線５８８は、絶縁層８１ｅを貫通して設けられる。
ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３及びｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコン又は微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤ及び配線の接続形態は、図１４（Ａ）、（Ｂ）、（Ｃ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
図１４（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェン又は酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
図１４（Ｂ）は、透光性導電層５６２と配線５７１が導電体８２及び配線５８８を介して接続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線５７１が導電体８２及び配線５８８を介して接続された構成とすることもできる。なお、図１４（Ｂ）においては、透光性導電層５６２を設けない構成とすることもできる。
図１４（Ｃ）は、光電変換素子ＰＤを覆う絶縁層８１ｅにｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線５７１が電気的な接続を有する構成である。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図１０に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低コストで作製することができる。
また、画素２０は、図１５に示す積層構成とすることもできる。図１５に示す画素２０は、層１３００上に層１２００及び層１１００を設けた構成である。層１３００には、例えば、図３に示す積和演算回路、加算回路、ラッチ等のメモリ回路、アナログデジタル変換回路などのデータ変換回路、バッファ回路、及び撮像装置全体の制御回路などを設けることができる。
層１３００は、増幅回路２２ａ、メモリ回路２２ｂ、特徴抽出回路３０、及び判定出力回路３１で使用するＳｉトランジスタ（一例として増幅回路２２ａのトランジスタ４４乃至４８）を有することができる。図１５において、トランジスタ４４ａ、４４ｂ、４５ａ、４５ｂはシリコン基板６００に設けられたフィン型の構成を例示しているが、図１６（Ａ）に示すようにプレーナー型であってもよい。又は、図１６（Ｂ）に示すように、シリコン薄膜の半導体層６６０を有するトランジスタであってもよい。半導体層６６０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
なお、図１５では、図１０で示した構成に層１３００を付加した構成を示しているが、図１３で示した構成に層１３００を付加してもよい。
図１７は、図９に示す構成に層１４００を付加した構成の断面図であり、３画素分（画素２０Ａ、２０Ｂ、２０Ｃ）を表している。
層１４００には、遮光層１５３０、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃ、マイクロレンズアレイ１５４０などを設けることができる。
層１１００と接する領域には、絶縁層８１ｈが形成される。絶縁層８１ｈは可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層８１ｈ上には遮光層１５３０を設けることができる。遮光層１５３０は隣り合う画素の境に配置され、斜め方向から侵入する迷光を遮蔽する機能を有する。遮光層１５３０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁層８１ｈ及び遮光層１５３０上には、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃを設けることができる。例えば、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などのカラーフィルタを割り当てることにより、カラー画像を得ることができる。
なお、光学変換層に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることができる。
光学変換層１５５０ａ、１５５０ｂ、１５５０ｃ上には、マイクロレンズアレイ１５４０を設けることができる。マイクロレンズアレイ１５４０が有する個々のレンズを通る光が直下の光学変換層１５５０ａ、１５５０ｂ、１５５０ｃを通り、光電変換素子ＰＤに照射されるようになる。
また図１８（Ａ）に示すように受光回路２１に示すように、容量素子Ｃ１、Ｃ２を有しないフローティングノードＦｎ１及びＦｎ２の構成としてもよい。フローティングノードＦｎ１はトランジスタ４１、トランジスタ４４ａのゲート容量と、配線間に寄生する容量を使用して電荷を保持する。
また、受光回路２１に用いるトランジスタ４１乃至４３は、図１８（Ｂ）に示すように、バックゲートを設けた構成であってもよい。バックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。一例として、トランジスタ４１乃至トランジスタ４３にバックゲートを有するトランジスタを示したが、撮像装置１００で使用するトランジスタ全てに適用してもよいし、一部に対して適用してもよい。
また、図１８（Ｂ）に示すように、トランジスタ４１乃至トランジスタ４３が有するバックゲートに接続される配線は、それぞれのトランジスタのゲートと電気的に接続されていてもよい。
ｎ－ｃｈ型のトランジスタでは、バックゲートにソース電位よりも低い電位を印加すると、しきい値電圧はプラス方向にシフトする。逆に、バックゲートにソース電位よりも高い電位を印加すると、しきい値電圧はマイナス方向にシフトする。したがって、予め定められたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートにソース電位よりも低い電位を印加すると、オフ電流を小さくすることができる。また、バックゲートにソース電位よりも高い電位を印加すると、オン電流を大きくすることができる。
受光回路２１では、フローティングノードＦｎ１及びＦｎ２の電位保持能力が高いことが望まれるため、前述したようにトランジスタ４１乃至４３にはオフ電流の低いＯＳトランジスタを用いることが好ましい。トランジスタ４１乃至４３のバックゲートにソース電位よりも低い電位を印加することで、オフ電流をより小さくすることができる。したがって、フローティングノードＦｎ１及びＦｎ２の電位保持能力を高めることができる。
また、前述したように、図１８（Ｃ）に示すように一例として増幅回路２２ａが有するトランジスタ４４ａ、４５ａにはオン電流の高いトランジスタを用いることが好ましい。トランジスタ４４ａ、４５ａのバックゲートにソース電位よりも高い電位を印加することで、オン電流をより大きくすることができる。図１８（Ｃ）には受光回路２１に共通なバックゲートには端子ＶＢＧ（７３）を接続し、増幅回路２２ａのバックゲートには端子ＶＢＧ（７３ａ）を接続する例を示したが、それぞれのトランジスタが有するバックゲートには個別に異なる電位を供給することができる。したがって、オン電流をより大きくすることで、回路２２ａの増幅回路の応答性が良くなるため、高い周波数で動作させることができる。
撮像装置の、受光感度を上げるにはフォトダイオード間に係る電圧を変更することで、フォトダイオードに流れる電流量を制御できるため、使用環境を検出、管理する環境センサ（照度センサ、温度センサ、湿度センサ等）の検出情報により適切な受光感度を設定できるようにすることができる。
撮像装置の内部では、各電源電位の他、信号電位及び上記バックゲートに印加する電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有していることが好ましい。
また、図１９（Ａ）に示すように、受光回路２１のトランジスタ４１と、４２を接続してもよい。トランジスタ４１のソースもしくはドレインの一方と、トランジスタ４２のソースもしくはドレインの一方と、トランジスタ４４ａのゲートが電気的に接続され、フローティングノードＦｎ１になる。
また、図１９（Ｂ）では、図１９（Ａ）で示した、端子ＶＲＳ（７２）がトランジスタ４５ａのゲートに直接接続される構成であってもよい。
図２０（Ａ）は、アナログデジタル変換回路２６の一例を示すブロック図である。アナログデジタル変換回路２６は、コンパレータ２６ａ、カウンター回路２６ｂ等を有することができ、配線９３（ＯＵＴ３）に複数ビットのデジタルデータを出力することができる。
コンパレータ２６ａでは、端子３７から端子３８に入力される信号電位と、上昇又は下降するように掃引される基準電位（ＶＲＥＦ）とが比較される。そして、コンパレータ２６ａの出力に応じてカウンター回路２６ｂが動作し、配線９３（ＯＵＴ３）にデジタル信号が出力される。
ここで、アナログデジタル変換回路２６は、高速動作及び省電力化のため、ＣＭＯＳ回路を構成できるＳｉトランジスタで形成することが好ましい。
撮像素子１０とアナログデジタル変換回路２６との接続は、例えば、図２５（Ｂ）に示すように、端子３７と端子３８とをワイヤボンディング法などを用いてワイヤで接続すればよい。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバルシャッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシャッタ方式を用いてもよい。又は、場合によっては、又は、状況に応じて、グローバルシャッタ方式を用いなくてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。
図２１（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタ１０１の上面図及び断面図である。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２１（Ｂ）に相当する。また、図２１（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２１（Ｃ）に相当する。
なお、本実施の形態で説明する図面において、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方向と呼ぶ。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０及び導電層１５０と、酸化物半導体層１３０、導電層１４０及び導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。
また、トランジスタ１０１上には、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０及び導電層１７０と接する絶縁層１８０を必要に応じて設けてもよい。
酸化物半導体層１３０は、一例として、酸化物半導体層１３０ａ、１３０ｂ、１３０ｃの三層構造とすることができる。
導電層１４０及び導電層１５０はソース電極層又はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、導電層１７３を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、導電層１７３は、遮光層としても機能させることができる。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。
酸化物半導体層１３０において、導電層１４０及び導電層１５０と接する領域は、ソース領域又はドレイン領域として機能することができる。
酸化物半導体層１３０と導電層１４０及び導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留又は外部から拡散する水素との相互作用により、当該領域は導電型がｎ型の低抵抗領域となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
導電層１４０及び導電層１５０は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。このような構成にすることにより、絶縁層１２０が有する酸素による酸化物半導体層１３０内の酸素欠損を補填しやすくなる。
本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２２（Ａ）はトランジスタ１０２の上面図であり、図２２（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２２（Ｂ）に相当する。また、図２２（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２２（Ｃ）に相当する。
トランジスタ１０２は、導電層１４０及び導電層１５０が絶縁層１２０と接している点、及び導電層１４０及び導電層１５０が酸化物半導体層１３０の側面と接している点を除き、トランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２３（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２３（Ａ）はトランジスタ１０３の上面図であり、図２３（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２３（Ｃ）に相当する。
トランジスタ１０３は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０及び導電層１５０が酸化物半導体層１３０ｃ及び絶縁層１６０で覆われている点を除き、トランジスタ１０１と同様の構成を有する。
酸化物半導体層１３０ｃで酸化物半導体層１３０ａ、１３０ｂを覆うことで、酸化物半導体層１３０ａ、１３０ｂ及び絶縁層１２０に対する酸素の補填効果を高めることができる。また、酸化物半導体層１３０ｃが介在することにより、絶縁層１８０による導電層１４０及び導電層１５０の酸化を抑制することができる。
また、本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２４（Ａ）はトランジスタ１０４の上面図であり、図２４（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２４（Ｃ）に相当する。
トランジスタ１０４は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０及び導電層１５０が酸化物半導体層１３０ｃで覆われている点、導電層１７０が絶縁層２１０で覆われている点を除き、トランジスタ１０１と同様の構成を有する。
絶縁層２１０には、酸素に対するブロッキング性を有する材料を用いることができる。絶縁層２１０としては、例えば酸化アルミニウム等の金属酸化物を用いることができる。絶縁層２１０が介在することにより、絶縁層１８０による導電層１７０の酸化を抑制することができる。
トランジスタ１０１乃至１０４は、導電層１７０と導電層１４０及び導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２５（Ａ）はトランジスタ１０５の上面図であり、図２５（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２５（Ｃ）に相当する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。
また、層間絶縁膜として機能する絶縁層１８０には、酸化物半導体層１３０の領域２３１と接する導電体２００と、酸化物半導体層１３０の領域２３２と接する導電体２０１が設けられる。導電体２００及び導電体２０１は、ソース電極層の一部又はドレイン電極層の一部として機能することができる。
トランジスタ１０５における領域２３１及び領域２３２には、酸素欠損を形成し導電率を高めるための不純物を添加することが好ましい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、及び炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存又は後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
トランジスタ１０５は、導電層１７０と導電層１４０及び導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層及びドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２６（Ａ）はトランジスタ１０６の上面図であり、図２６（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２６（Ｃ）に相当する。
トランジスタ１０６は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０及び導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。
なお、酸化物半導体層１３０ｃ、絶縁層１６０及び導電層１７０は、トランジスタ１０６上の絶縁層１８０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ及び絶縁層１２０に達する開口部に設けられている。
本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２７（Ａ）はトランジスタ１０７の上面図であり、図２７（Ａ）に示す一点鎖線Ｘ１－Ｘ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向の断面が図２７（Ｃ）に相当する。
トランジスタ１０７は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０及び導電層１５０が酸化物半導体層１３０ｃ及び酸化物半導体層１３０ｄで覆われている点を除き、トランジスタ１０６と同様の構成を有する。酸化物半導体層１３０ｄは酸化物半導体層１３０ｃと同じ材料で形成することができる。
酸化物半導体層１３０ｃ、１３０ｄで酸化物半導体層１３０ａ、１３０ｂを覆うことで、酸化物半導体層１３０ａ、１３０ｂ及び絶縁層１２０に対する酸素の補填効果を高めることができる。また、酸化物半導体層１３０ｄが介在することにより、絶縁層１８０による導電層１４０及び導電層１５０の酸化を抑制することができる。
トランジスタ１０６、１０７の構成は、ソース又はドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１０６、１０７は、高速動作を必要とする回路の要素として適している。
また、本発明の一態様のトランジスタは、図２８（Ａ）に示すように、酸化物半導体層１３０を単層で形成してもよい。また、図２８（Ｂ）に示すように、酸化物半導体層１３０を２層で形成してもよい。
また、本発明の一態様のトランジスタは、図２８（Ｃ）に示すように、導電層１７３を有さない構成であってもよい。
また、本発明の一態様のトランジスタにおいて、導電層１７０と導電層１７３を電気的に接続するには、例えば、図２８（Ｄ）に示すように、絶縁層１２０、酸化物半導体層１３０ｃ及び絶縁層１６０に導電層１７３に達する開口部を設け、当該開口部を覆うように導電層１７０を形成すればよい。
また、本発明の一態様のトランジスタは、図２８（Ｅ）に示すように導電層１４０及び導電層１５０のそれぞれと接する絶縁層１４５及び絶縁層１５５を設けてもよい。絶縁層１４５及び絶縁層１５５により導電層１４０及び導電層１５０の酸化を抑制することができる。
絶縁層１４５及び絶縁層１５５としては、酸素に対するブロッキング性を有する材料を用いることができる。例えば、絶縁層１４５及び絶縁層１５５として、酸化アルミニウム等の金属酸化物を用いることができる。
また、本発明の一態様のトランジスタは、図２８（Ｆ）に示すように、導電層１７０を導電層１７１及び導電層１７２の積層で形成してもよい。
また、酸化物半導体層１３０上に導電層１４０、１５０が設けられる本発明の一態様のトランジスタにおいては、図２８（Ｇ）、（Ｈ）に示す上面図（酸化物半導体層１３０、導電層１４０及び導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ）よりも導電層１４０及び導電層１５０の幅（ＷＳＤ）が短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界がチャネル形成領域全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。
なお、図２８（Ａ）乃至（Ｆ）では、トランジスタ１０１の変形例として例示したが、当該変形例は本実施の形態で説明したその他のトランジスタにも適用可能である。
本発明の一態様のトランジスタでは、いずれの構成においても、ゲート電極層である導電層１７０（および導電層１７３）が絶縁層を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲む構成である。このような構成ではオン電流を高めることができ、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層１３０ａ及び酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ及び酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層又は三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態３に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。又は、トランジスタやフォトダイオードが形成されたシリコン基板、及び当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ－ｃｈ型のトランジスタを形成する場合は、ｎ－型の導電型を有するシリコン基板を用いることが好ましい。又は、ｎ－型又はｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ－ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ－ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
バックゲート電極層として作用する導電層１７３には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、Ｔａ及びＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、及び上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ及び酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層及び酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａ及び酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。
このような構造において、導電層１７０に電圧を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａ及び酸化物半導体層１３０ｃは絶縁体又は半絶縁体として機能する領域を有するともいえる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、及び酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。又は、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、又はＳｎ等のスタビライザーを含むことが好ましい。
例えば、酸化物半導体層１３０ａ及び酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４又は１：９：６（原子数比）、及びその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、３：１：２、３：１：４、５：１：６、又は４：２：３（原子数比）及びその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ及び酸化物半導体層１３０ｃには、結晶部が含まれていてもよい。例えばｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０及びドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、及び当該金属材料の合金又は導電性窒化物から選ばれた材料の単層、あるいは積層を用いることができる。なお、導電性窒化物である窒化タンタルを用いることで酸化を防止することができる。また、低抵抗のＣｕやＣｕ－Ｍｎなどの合金と上記材料との積層を用いてもよい。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。酸化物半導体層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース又はドレインとして作用させることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。
また、酸化物半導体層１３０と接する絶縁層１２０及び絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。
絶縁層１２０及び絶縁層１６０として、上記絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、Ｔａ及びＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、及び上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕ又はＣｕ－Ｍｎなどの合金や上記材料とＣｕ又はＣｕ－Ｍｎなどの合金との積層を用いてもよい。例えば、導電層１７１に窒化チタン、導電層１７２にタングステンを用いて導電層１７０を形成することができる。
また、導電層１７０にはＩｎ－Ｇａ－Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。絶縁層１６０と接するように酸化物導電層を設けることで、当該酸化物導電層から酸化物半導体層１３０に酸素を供給することができる。
絶縁層１８０には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
また、トランジスタ上又は絶縁層１８０上には、不純物をブロッキングする効果を有する膜を設けることが好ましい。当該ブロッキング膜には窒化シリコン膜、窒化アルミニウム膜又は酸化アルミニウム膜などを用いることができる。
窒化絶縁膜は水分などをブロッキングする機能を有し、トランジスタの信頼性を向上させることができる。また、酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中及び作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。
本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ｃで覆う構成とすることができる。当該構成では、チャネル形成層とゲート絶縁膜が接しないため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧又は減圧下とし、基板近傍又は基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧又は減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
また、酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
また、本明細書等において、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜ＣＡＣ－ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ－ＯＳの構成について説明する。
ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、ディスプレイをはじめとする様々な半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、イメージセンサチップを収めたパッケージ及びカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
図２９（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０及び両者を接着する接着剤８３０等を有する。
図２９（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図２９（Ｃ）は、カバーガラス８２０及び接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図２９（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０及びバンプ８４０はスルーホール８８０及びランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
また、図３０（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、及びレンズ８３５等を有する。また、パッケージ基板８１１及びイメージセンサチップ８５１の間には撮像装置の駆動回路及び信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図３０（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面及び４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ－ ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
図３０（Ｃ）は、レンズカバー８２１及びレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図３０（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１及びＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３１に示す。
図３１（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、又はビデオカメラとも呼ばれる。
図３１（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４及びレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図３１（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
ａ１ 出力信号
ａ２ 出力信号
ｂ１ 出力信号
ｃ１ 出力信号
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
ＣＮ１ カウンター回路
ＣＮ２ カウンター回路
ｃｎｔ１ 出力信号
Ｆｎ１ フローティングノード
Ｇ１ 走査線
Ｇ２ 走査線
ＯＵＴ１ 信号線
Ｒ１ 抵抗素子
Ｖｂｉａｓ２ 端子
Ｗｄ１ 信号線
Ｗｄ２ 信号線
１０ 撮像素子
２０ 画素
２０ａ 判定回路
２０Ａ 画素
２０Ｂ 画素
２０Ｃ 画素
２１ 受光回路
２１ａ 受光回路
２２ 増幅回路
２２ａ 増幅回路
２２ｂ メモリ回路
２２ｃ 加算回路
２３ メモリ回路
２６ アナログデジタル変換回路
２６ａ コンパレータ
２６ｂ カウンター回路
２７ デコーダ回路
２８ セレクタ回路
２９ 制御部
３０ 特徴抽出回路
３０ａ オペアンプ
３０Ｎ シナプス回路
３１ 判定出力回路
３１ａ 演算回路
３１ｂ メモリ回路
３１Ｎ 活性化関数回路
３２ 特徴抽出回路
３２ａ 入力選択回路
３２ｂ インバータ
３２ｃ カウンター回路
３２Ｎ シナプス回路
３３ 出力回路
３３ａ 判定回路
３３ｂ 回路
３３ｃ メモリ回路
３３Ｎ 活性化関数回路
３７ 端子
３８ 端子
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４４ａ トランジスタ
４４ｂ トランジスタ
４５ａ トランジスタ
４５ｂ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
６９ 配線
８０ 絶縁層
８１ａ 絶縁層
８１ｂ 絶縁層
８１ｅ 絶縁層
８１ｇ 絶縁層
８１ｈ 絶縁層
８２ 導電体
８２ａ 導電体
８２ｂ 導電体
９３ 配線
１００ 撮像装置
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１３０ｄ 酸化物半導体層
１４０ 導電層
１４５ 絶縁層
１５０ 導電層
１５５ 絶縁層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１８０ 絶縁層
２００ 導電体
２０１ 導電体
２１０ 絶縁層
２３１ 領域
２３２ 領域
３００ 増幅回路
３０１ 入力選択回路
３０２ アナログデジタル変換回路
３０３ 判定回路
３０４ メモリ回路
３０５ 選択回路
３０６ 論理回路
３１０ 判定出力回路
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
５７１ 配線
５７１ａ 導電層
５７１ｂ 導電層
５８８ 配線
６００ シリコン基板
６２０ ｐ＋領域
６３０ ｐ－領域
６４０ ｎ型領域
６５０ ｐ＋領域
６６０ 半導体層
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１５３０ 遮光層
１５４０ マイクロレンズアレイ
１５５０ａ 光学変換層
１５５０ｂ 光学変換層
１５５０ｃ 光学変換層

Claims (6)

  1. 複数の回路を有し、
    前記複数の回路は、それぞれ、複数の画素と、前記複数の画素から出力される複数の第１の信号を用いて演算を行う第１の回路と、を有し、
    前記複数の画素は、それぞれ、
    第２の信号を生成する第２の回路と、
    重み係数に相当する電位を保持する第３の回路と、
    前記第３の回路から重み係数に相当する電位が入力され、かつ、前記第２の信号に前記重み係数の乗算を行って前記第１の信号を生成する演算回路と、を有する撮像装置。
  2. 請求項１において、
    前記第２の回路は、光電変換素子と、前記光電変換素子からの出力信号に応じた前記第２の信号の出力を制御するトランジスタと、を有し、
    前記第１の回路を含む層の上層に、前記トランジスタを含む層が配置され、前記トランジスタを含む層の上方に、前記光電変換素子が配置される撮像装置。
  3. 複数の画素を有し、
    前記複数の画素は、それぞれ、
    第１の信号を生成する第１の回路と、
    重み係数に相当する電位を保持する第２の回路と、
    前記第２の回路から重み係数に相当する電位が入力され、かつ、前記第１の信号に前記重み係数の乗算を行って出力信号を生成する演算回路と、を有する撮像装置。
  4. 請求項３において、
    前記第１の回路は、光電変換素子と、前記光電変換素子からの出力信号に応じた前記第１の信号の出力を制御するトランジスタと、を有し、
    前記演算回路を含む層の上層に、前記トランジスタを含む層が配置され、前記トランジスタを含む層の上方に、前記光電変換素子が配置される撮像装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記演算回路はニューラルネットワークの少なくとも一部を構成する撮像装置。
  6. 請求項１乃至請求項５のいずれか一に記載の撮像装置を含むチップ。
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