TWI714344B - 半導體裝置、電子構件及電子裝置 - Google Patents

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TWI714344B
TWI714344B TW108141055A TW108141055A TWI714344B TW I714344 B TWI714344 B TW I714344B TW 108141055 A TW108141055 A TW 108141055A TW 108141055 A TW108141055 A TW 108141055A TW I714344 B TWI714344 B TW I714344B
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Abstract

本發明的一個實施方式的目的之一是提供新穎的結構的半導體裝置。本發明的一個實施方式的目的之一是提供有利於低功耗化的半導體裝置。一種記憶元件，其包括：能夠將資料備份到非揮發性記憶體的SRAM；以及提供不同電源閘控狀態的記憶單元的週邊電路。在極短的第一期間中，藉由使開關關閉使位元線處於電浮動狀態。在比第一期間長的第二期間中，對記憶單元進行電源閘控。在更長的第三期間中，對記憶單元及週邊電路進行電源閘控。

Description

半導體裝置、電子構件及電子裝置
本發明的一個實施方式係關於一種半導體裝置、電子構件以及電子裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子，可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、攝像裝置、這些裝置的驅動方法或這些裝置的製造方法。
SRAM(Static Random Access Memory)因為具有能夠高速進行資料的寫入/讀出的功能，所以被用於處理器等的快取記憶體。
SRAM是揮發性記憶體，所以資料會在電源供應停止時消失。因此，提 出了對SRAM追加將氧化物半導體用於形成有通道的半導體層的電晶體(OS電晶體)及電容器以防止資料的消失的記憶體裝置的結構(例如，參照專利文獻1至3)。
[專利文獻1]日本專利申請公開2013-9285號公報
[專利文獻2]日本專利申請公開第2013-8437號公報
[專利文獻3]日本專利申請公開第2013-8436號公報
如上所述，作為用作記憶體裝置的半導體裝置的結構，有多種結構。各結構都有長處和短處，根據情況選擇適當的結構。因此，新穎結構的半導體裝置的提案可以提高選擇彈性。
本發明的一個實施方式的目的之一是提供新穎的半導體裝置等。
另外，較佳為進一步降低用作記憶體裝置的半導體裝置的功耗。
於是，本發明的一個實施方式的目的之一是提供實現低功耗化的新穎的結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供能夠實現細粒的電源閘控的新穎的結構的半導體裝置等。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並 不妨礙其他目的的存在。另外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當衍生上面沒有提到的目的。注意，本發明的一個實施方式實現上述目的及/或其他目的中的至少一個目的。
本發明的一個實施方式是一種半導體裝置，包括：包括記憶單元陣列、驅動控制電路、資料控制電路及第一至第四開關的記憶體裝置；以及電源電壓控制電路，其中，記憶單元陣列包括記憶單元，記憶單元包括第一記憶部及第二記憶部，驅動控制電路對電連接於第一記憶部的位元線及反轉位元線進行預充電來讀出資料，資料控制電路藉由電源電壓控制電路的控制在第一記憶部與第二記憶部之間保存及恢復資料，電源電壓控制電路能夠控制第一至第四開關的導通或關閉，藉由使第一開關關閉能夠使位元線及反轉位元線處於電浮動狀態，藉由使第二開關關閉能夠停止對記憶單元陣列供應電源電壓，藉由使第三開關關閉能夠停止對驅動控制電路供應電源電壓，藉由使第四開關關閉能夠停止對資料控制電路供應電源電壓，電源電壓控制電路能夠切換使第一開關關閉的第一狀態、使第一及第二開關關閉的第二狀態及使第一至第四開關關閉的第三狀態。
在本發明的一個實施方式的半導體裝置中，較佳的是，第一記憶部包括SRAM，第二記憶部包括第一電晶體及電容器，第一電晶體的半導體層中包括氧化物半導體，並且第一電晶體的導通狀態藉由資料控制電 路控制。
在本發明的一個實施方式的半導體裝置中，較佳的是，SRAM包括第二電晶體，第二電晶體的半導體層中包含矽。
在本發明的一個實施方式的半導體裝置中，較佳的是，第一電晶體的通道區域與第二電晶體的通道區域互相重疊。
在本發明的一個實施方式的半導體裝置中，較佳的是，第三電源電壓大於第一電源電壓或第二電源電壓。
在本發明的一個實施方式的半導體裝置中，較佳的是，資料控制電路包括位準轉移器。
注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。
本發明的一個實施方式可以提供新穎的結構的半導體裝置等。
另外，本發明的一個實施方式可以提供實現低功耗化的新穎的結構的半導體裝置等。另外，本發明的一個實施方式可以提供實現細粒的電源閘控的新穎的結構的半導體裝置等。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。另外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當衍生上面沒有提到的效果。注意，本發明的一個實施方式具有上述記載及/或其他效果中的至少一個效果。因此，本發明的一個實施方式根據情況有時不具有上述效果。
C1:常規工作
C2:待機狀態
C3:第一狀態
C4:第二狀態
C5:第三狀態
Cp1:電容器
Cp2:電容器
FN2:節點
INV1:反相器
INV2:反相器
LS:位準轉移器
ISO:電晶體
M1:電晶體
M6:電晶體
mM1:電晶體
nM3:電晶體
OM1:電晶體
OM2:電晶體
pM1:電晶體
pM3:電晶體
Q1:節點
SN1:節點
SN2:節點
SW1:開關
SW2:開關
SW3:開關
SW4:開關
Tr1:電晶體
Tr2:電晶體
10:半導體裝置
10A:半導體裝置
100:快取記憶體
110:記憶單元陣列
111:SRAM
112:非揮發性記憶部
120:週邊電路
121:行解碼器
122:行驅動器
123:驅動器
124:列解碼器
125:感測放大器
126:預充電電路
127:驅動器控制邏輯電路
128:輸出驅動器
130:備份/復原驅動電路
150:電源管理單元
160:CPU
170:輸入/輸出介面
180:電源電壓供應電路
190:匯流排
311:層
312:層
313:層
314:層
400:半導體基板
402:元件分離絕緣膜
410:閘極絕緣層
412:閘極電極
413:閘極電極
414:閘極電極
415:閘極電極
416:層間絕緣層
418:佈線層
420:佈線層
422:導電層
423:佈線層
424:層間絕緣層
426:導電層
427:佈線層
428:層間絕緣層
429:佈線層
430:佈線層
431:佈線層
432:佈線層
433:導電層
434:佈線層
436:佈線層
438:佈線層
440:佈線層
442:層間絕緣層
444:導電層
446:佈線層
448:層間絕緣層
450:閘極絕緣層
452:半導體層
453:半導體層
454:佈線層
456:閘極電極
458:層間絕緣層
460:導電層
462:導電層
464:絕緣層
466:導電層
467:導電層
468:導電層
472:層間絕緣層
474:佈線層
476:佈線層
477:佈線層
478:層間絕緣層
480:層間絕緣層
501:子陣列
502:週邊電路
503:開關
504:備份/復原驅動電路
700:電子構件
701:引線
702:印刷基板
703:電路部
704:半導體裝置
821:佈線層
901:外殼
902:外殼
903a:顯示部
903b:顯示部
904:選擇按鈕
905:鍵盤
910:電子書閱讀器
911:外殼
912:外殼
913:顯示部
914:顯示部
915:軸部
916:電源
917:操作鍵
918:揚聲器
920:電視機
921:外殼
922:顯示部
923:支架
924:遙控器
930:主體
931:顯示部
932:揚聲器
933:麥克風
934:操作按鈕
941:主體
942:顯示部
943:操作開關
在圖式中：
圖1是說明本發明的一個實施方式的方塊圖；
圖2是說明本發明的一個實施方式的狀態轉換圖；
圖3A和圖3B是說明本發明的一個實施方式的方塊圖及時序圖；
圖4A和圖4B是說明本發明的一個實施方式的方塊圖及時序圖；
圖5A和圖5B是說明本發明的一個實施方式的方塊圖及時序圖；
圖6是說明本發明的一個實施方式的方塊圖；
圖7A和圖7B是說明本發明的一個實施方式的電路圖及時序圖；
圖8是說明本發明的一個實施方式的電路圖；
圖9是說明本發明的一個實施方式的電路圖；
圖10是說明本發明的一個實施方式的電路圖；
圖11是說明本發明的一個實施方式的電路圖；
圖12A及圖12B1至圖12B4是說明本發明的一個實施方式的示意圖及佈 局圖；
圖13是說明本發明的一個實施方式的剖面圖；
圖14是說明本發明的一個實施方式的剖面圖；
圖15A和圖15B是示出電子構件的製程的流程圖及透視示意圖；
圖16A至圖16E是使用電子構件的電子裝置；
圖17是說明本發明的一個實施方式的照片；
圖18A和圖18B是說明本發明的一個實施方式的Shmoo標繪；
圖19是說明本發明的一個實施方式的圖表；
圖20A至圖20C是說明本發明的一個實施方式的圖表；
圖21是說明本發明的一個實施方式的圖表。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
注意，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附加的。因此，該序數詞不限制構成要素的個數。此外，該序數詞不限制構成要素的順序。另外，例如，在本說明書等中，一個實施方式中的“第一”構成要素有可能在其他實施 方式或申請專利範圍的範圍中被稱為“第二”構成要素。此外，例如，在本說明書等中，一個實施方式中的“第一”構成要素有可能在其他實施方式或申請專利範圍的範圍中被省略。
在圖式中，有時使用同一元件符號表示同一構成要素、具有相同功能的構成要素、由同一材料構成的構成要素或者同時形成的構成要素等，並且有時省略重複說明。
實施方式1
在本實施方式中，說明半導體裝置的方塊圖及進行電源閘控(Power Gating：下面簡稱為PG)時的各電路的工作。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。因此，將由電晶體等半導體元件構成的快取記憶體等記憶體、控制記憶體的週邊電路、與記憶體及週邊電路之間進行信號的輸入輸出的CPU、電源電壓供應電路、電源管理單元等各電路或者包括上述電路的系統整體稱為半導體裝置。
〈半導體裝置的方塊圖〉
圖1是示出半導體裝置的結構的一個例子的方塊圖。
半導體裝置10包括：快取記憶體100(圖中表示為Cache)；電源管理單元150(圖中表示為PMU)；CPU160；輸入/輸出介面170(圖中表示為I/O I/F)；電源電壓供應電路180(圖中表示為Supply Voltage)；以及匯流排190(圖中表示為Bus)。
電源管理單元150具有切換三個狀態(亦即第一至第三狀態)的功能。
第一狀態(也稱為mode1)是如下狀態：當不對快取記憶體100進行訪問的期間超過期間T1時，例如超過700μs時，快取記憶體100可處於的狀態。在第一狀態中，使快取記憶體100所包括的記憶單元的位元線及反轉位元線處於電浮動狀態來實現低功耗化。藉由間歇性地使位元線及反轉位元線處於電浮動狀態，可以減少因從具有預充電電位的位元線及反轉位元線洩漏到記憶單元的洩漏電流而產生的功耗，從而可以實現低功耗化。
另外，第二狀態(也稱為mode2)是如下狀態：在不對快取記憶體100進行訪問的期間超過期間T2(>T1)時，例如超過1.6ms時，快取記憶體100可處於的狀態。在第二狀態中，停止對快取記憶體100所包括的記憶單元陣列供應電源電壓，亦即，進行電源閘控。藉由間歇性地停止對記憶單元陣列供應電源電壓，可以實現低功耗化。
另外，第三狀態(也稱為mode3)是如下狀態：在不對快取記憶體100 進行訪問的期間超過期間T3(>T2)時，例如超過60ms時，快取記憶體100可處於的狀態。在第三狀態中，停止對快取記憶體100所包括的記憶單元陣列供應電源電壓，並停止對週邊電路及備份/復原驅動電路供應電源電壓。藉由間歇性地停止對記憶單元陣列、週邊電路及備份/復原驅動電路供應電源電壓，可以實現低功耗化。
電源管理單元150可以藉由對快取記憶體100或電源電壓供應電路180供應第一至第三開關控制信號(SW Control Signal：SWCS1至SWCS3)及電源閘控信號(PG Signal：PGS)，來切換第一至第三狀態。
電源管理單元150可以根據來自CPU160的休止信號(圖中表示為Sleeping)、經由輸入/輸出介面170從外部的硬體輸入的信號或匯流排190的狀態切換第一至第三狀態。
注意，電源管理單元150是指具有輸出第一至第三開關控制信號及電源閘控信號的功能的電路，有時將其簡稱為電路。
電源管理單元150可以根據不對快取記憶體100進行訪問的期間的長度切換第一至第三狀態。快取記憶體100的損益平衡時間(BET：break-even-time)因狀態而不同。例如，當無訪問期間超過期間T1時，使位元線處於電浮動狀態比進行電源閘控更有利於實現低功耗化。另外，當不進行訪問的期間超過期間T2時，對記憶單元陣列進行電源閘 控比使位元線處於電浮動狀態更有利於實現低功耗化。另外，當不進行訪問的期間超過期間T3時，對記憶單元陣列及週邊電路進行電源閘控比對記憶單元陣列進行電源閘控更有利於實現低功耗化。
因此，在本發明的一個實施方式中，將半導體裝置中的電路分成幾部分，並根據狀況使第一至第三狀態轉換為最適於低功耗化的狀態。由此，可以實現細粒的電源閘控，從而可以實現半導體裝置的低功耗化。
〈快取記憶體100的結構〉
說明快取記憶體100的結構。
快取記憶體100包括：記憶單元陣列110(圖中表示為Memory Cell Array：MCA)；週邊電路120(圖中表示為Peripheral Circuits)；以及備份/復原驅動電路130(圖中表示為Backup & Recovery Driver)。另外，週邊電路120包括開關SW1。快取記憶體100包括開關SW2至SW4。
快取記憶體100是具有暫時儲存用於CPU160的指令或運算結果等的資料的功能的裝置，也稱為記憶體裝置。
記憶單元陣列110包括多個記憶單元MC。記憶單元MC是基於SRAM的電路，包括SRAM111及非揮發性記憶部112(圖中表示為NVM)。
SRAM111藉由字線WL、位元線BL、反轉位元線BLB控制資料的寫入/讀出。SRAM111可以與通常的SRAM同樣地高速進行資料的寫入/讀出。SRAM111在不被供應電源電壓時，其中的資料會消失。SRAM111有時被稱為揮發性的記憶部或第一記憶部。
在非揮發性記憶部112中，藉由資料控制線DEL控制儲存在SRAM111中的資料的備份及復原。非揮發性記憶部112是具有將儲存在SRAM111中的資料備份(back up，也稱為保存storing)的功能的電路。另外，非揮發性記憶部112是具有將備份的資料復原(recovery，也稱為恢復restoring)的功能的電路。非揮發性記憶部112有時被稱為非揮發性的記憶體電路或第二記憶部。
即使包括SRAM111及非揮發性記憶部112的記憶單元MC不被供應電源電壓，只需藉由進行將儲存在SRAM111中的資料備份到非揮發性記憶部112的工作，就可以儲存資料。只要將儲存在非揮發性記憶部112中的資料復原到SRAM111，就可以恢復到原來的狀態。
備份及復原的工作例如可以藉由設置在非揮發性記憶部112中的電晶體的導通或關閉實現。該電晶體可以使SRAM111與非揮發性記憶部112為等電位，以傳送電荷，由此進行資料的備份及復原。
週邊電路120與字線WL、位元線BL及反轉位元線BLB連接。週邊電路 120具有供應用來對SRAM111寫入資料的信號或用來從SRAM111讀出資料的信號的功能。週邊電路120例如包括解碼器、預充電電路等。
週邊電路120所包括的開關SW1具有控制是否對位元線BL及反轉位元線BLB供應預充電電壓VPrec的功能。藉由使開關SW1導通，可以對位元線BL及反轉位元線BLB供應預充電電壓VPrec。藉由使開關SW1關閉，可以使位元線BL及反轉位元線BLB處於電浮動狀態。SRAM111的資料可以藉由對位元線BL及反轉位元線BLB供應預充電電壓VPrec來讀出。
利用第一開關控制信號控制開關SW1的導通或關閉。第一開關控制信號由電源管理單元150供應。注意，開關SW1例如可以由p通道電晶體構成。或者也可以由n通道電晶體構成。
在第一狀態中，使用第一開關控制信號使開關SW1關閉。藉由使開關SW1關閉，可以間歇性地使位元線BL及反轉位元線BLB處於電浮動狀態。因此，與持續對位元線BL及反轉位元線BLB供應預充電電壓VPrec的情況相比更有利於實現低功耗化。由於位元線BL及反轉位元線BLB的負載不太大，因此只要使開關SW1導通，就可以恢復到原來的狀態，亦即預充電電壓VPrec被供應到位元線BL及反轉位元線BLB的狀態。因此，即使因處於第一狀態的工作而不對快取記憶體100進行訪問的期間超過期間T1，例如超過700μs，也有助於半導體裝置的低功耗化。
用來轉換到第一狀態的不對快取記憶體100進行訪問的期間是超過期間T1的期間。換言之，當不對快取記憶體100進行訪問的期間超過700μs且為1.6ms以下時，成為第一狀態。
備份/復原驅動電路130與資料控制線DEL連接。備份/復原驅動電路130具有供應用來在SRAM111與非揮發性記憶部112之間進行資料的備份或復原的信號的功能。備份/復原驅動電路130例如是包括緩衝器、位準轉移器等的電路。
快取記憶體100從外部被供應電源電壓。作為電源電壓例如被供應VDD/GND、VDM/GND、VDH/VDL這三個系統。
VDD/GND是被供應到週邊電路120的電源電壓。VDD/GND的對週邊電路120的供應藉由開關SW3控制。開關SW3可以切換是否對與週邊電路120連接的電源電位線V-VDD供應VDD。
VDM/GND是被供應到記憶單元陣列110的電源電壓。對記憶單元陣列110的VDM/GND的供應藉由開關SW2控制。開關SW2可以切換是否對與記憶單元陣列110連接的電源電位線V-VDM供應VDM。注意，電位VDM也可以是電位VDD。
VDH/VDL是被供應到備份/復原驅動電路130的電源電壓。對備份/復原 驅動電路130的VDH/VDL的供應藉由開關SW4控制。開關SW4可以切換是否對與備份/復原驅動電路130連接的電源電位線V-VDH供應VDH。
注意，電位VDH較佳為大於電位VDM及電位VDD，並且電位VDL較佳為小於電位GND。由此，可以增大供應到資料控制線DEL的電壓振幅。因此，在藉由使電晶體導通或關閉來進行資料的備份及復原時，能夠更確實地進行資料的備份及復原。
開關SW2的導通或關閉使用第二開關控制信號控制。第二開關控制信號由電源管理單元150供應。與開關SW1同樣地，開關SW2也可以例如由p通道電晶體構成。
在第二狀態中，使用第二開關控制信號使開關SW2關閉。藉由使開關SW2關閉，可以間歇性地對記憶單元陣列110進行電源閘控。因此，與持續作為電源電壓供應VDM/GND的情況相比更能夠實現低功耗化。在進行了資料的備份之後，即使使開關SW2關閉，也可以在記憶單元陣列110中存儲資料，藉由再次使開關SW2導通以進行資料的復原，可以恢復到原來的狀態。當以700μs左右的極短的不進行訪問的期間轉換到第二狀態時，用於資料的備份及復原的功耗較大，但是當以超過期間T2(例如超過1.6ms)的不進行訪問的期間轉換時，超過損益平衡時間，因此有助於半導體裝置的低功耗化。
記憶單元MC所包括的SRAM111的靜止期間的功耗大。因此，記憶單元陣列110的電源閘控的損益平衡時間短。因此，可以在幾ms的期間中進行電源閘控。
注意，用來轉換到第二狀態的不對快取記憶體100進行訪問的期間是超過1.6ms的期間。換言之，當不對快取記憶體100進行訪問的期間超過1.6ms且為60ms以下時，成為第二狀態。
開關SW3及SW4的導通或關閉使用第三開關控制信號控制。第三開關控制信號由電源管理單元150供應。與開關SW1及SW2同樣地，開關SW3及SW4也可以例如由p通道電晶體構成。
在第三狀態中，使用第三開關控制信號使開關SW3及SW4關閉。藉由使開關SW3及SW4關閉，可以間歇性地對週邊電路120及備份/復原驅動電路130進行電源閘控。因此，與持續作為電源電壓供應VDD/GND、VDH/VDL的情況相比更有利於實現低功耗化。在不進行資料的寫入或讀出時或在進行了備份或復原之後，也可以停止對週邊電路120及備份/復原驅動電路130供應電源電壓。當以700μs或1.6ms等60ms以下的不進行訪問的期間轉換到第三狀態時，用於佈線的充放電的功耗較大，但是當以超過期間T3(例如超過60ms)的不進行訪問的期間轉換時，超過損益平衡時間，因此有助於半導體裝置的低功耗化。
對記憶單元陣列110、週邊電路120及備份/復原驅動電路130進行電源閘控時的BET與只對記憶單元陣列110進行電源閘控時的BET相比長。半導體裝置可以根據不對快取記憶體100進行訪問的期間的長短切換BET較短的第一狀態下的電源閘控與BET較長的第二狀態下的電源閘控。
注意，用來轉換到第三狀態的不對快取記憶體100進行訪問的期間是超過60ms的期間。作為上限，當不進行訪問的期間超過10s時，假定此後也不對快取記憶體100進行訪問，而停止對向半導體裝置供應電壓的電源電壓供應電路180供應電源電壓，而對半導體裝置進行電源閘控。
因此，本發明的一個實施方式可以實現低功耗化。另外，本發明的一個實施方式可以實現細粒的電源閘控。
〈電源閘控時的狀態的遷移〉
接著，參照圖2說明第一至第三狀態的轉換。另外，在圖3A至圖5B中，說明：第一至第三狀態時的快取記憶體100的狀態；以及在資料的備份時及復原時第一至第三開關控制信號(SWCS1至3)及電源閘控信號(PGS)的上升序列。
在圖2中，作為快取記憶體100可處於的狀態，C1表示常規工作 (Execute)的狀態，C2表示待機(圖中表示為Standby)的狀態，C3表示第一狀態(圖中表示為Floating Bitline(mode1))，C4表示第二狀態(圖中表示為MCA PG(mode2))，C5表示第三狀態(圖中表示為MCA&Peri.PG(mode3))。
常規工作C1是在快取記憶體100中進行資料的寫入/讀出的狀態。
待機的狀態C2是在快取記憶體100中不進行資料的寫入/讀出的狀態。
當定期地從CPU160對快取記憶體100進行訪問時，重複常規工作的狀態C1及待機的狀態C2。
當繼續處於待機的狀態C2且不對快取記憶體100進行訪問的狀態超過期間T1(例如超過700μs)時，進行向第一狀態C3的轉換。藉由從待機的狀態C2至第一狀態C3的轉換，使位元線BL及反轉位元線BLB處於電浮動狀態。在該狀態中，使位元線BL及反轉位元線BLB與供應預充電電壓VPrec的佈線之間的開關SW1關閉。
注意，當再次對快取記憶體100進行訪問時，藉由使開關SW1導通，而成為原來的狀態，亦即待機的狀態C2。從第一狀態C3至待機的狀態C2的轉換只需要對位元線BL及反轉位元線BLB進行充電的時間，而可以以極短的時間進行轉換。
在第一狀態C3中，如圖3A所示，使開關SW1關閉，並使開關SW2、SW3、SW4導通，而使位元線BL及反轉位元線BLB處於電浮動狀態。
另外，在從待機的狀態C2至第一狀態C3的轉換中，可以根據圖3B所示的時序圖控制第一至第三開關控制信號及資料控制線DEL的電位。
當資料控制線DEL的電位為H位準時進行備份或復原，並且當資料控制線DEL的電位為L位準時進行資料的保持。注意，資料控制線DEL的電位是藉由利用備份/復原驅動電路130使電源閘控信號的電壓VDD/GND升壓(或降壓)到VDH/VDL的電壓而得到的。因此，以資料控制線DEL的電位變化說明電源閘控信號的變化。
另外，第一至第三開關控制信號以在H位準時使開關導通且在L位準時使開關關閉的方式控制開關。
在圖3B所示的時序圖中，資料控制線DEL的電位為L位準。第二及第三開關控制信號的電位為H位準。並且，當不對快取記憶體100進行訪問的期間超過期間T1(在此為超過700μs)時，第一開關控制信號從H位準變為L位準。並且，使開關SW1關閉，以使位元線BL及反轉位元線BLB處於電浮動狀態。當對快取記憶體100進行訪問時，使第一開關控制信號從L位準變為H位準而使開關SW1導通，以使位元線BL及反轉位 元線BLB為預充電電壓VPrec。
當繼續處於第一狀態C3且不對快取記憶體100進行訪問的期間超過期間T2(例如超過1.6ms)時，進行向第二狀態C4的轉換。在從第一狀態C3至第二狀態C4的轉換中，在將SRAM111的資料備份到非揮發性記憶部112後，對記憶單元陣列110進行電源閘控，使其處於停止電源電壓的供應的狀態。在該狀態中，使供應電位VDM的佈線與記憶單元陣列110之間的開關SW2關閉。
注意，當再次對快取記憶體100進行訪問時，在將非揮發性記憶部112的資料復原為SRAM111後，使開關SW2導通，並使開關SW1導通，而成為原來的狀態，亦即待機的狀態C2。作為從第二狀態C4至待機的狀態C2的轉換，除了需要用於位元線BL及反轉位元線BLB的充電的時間之外，還需要用於再次開始對SRAM111供應電源電壓等的時間，所以與從第一狀態C3至待機的狀態C2的轉換相比，時間較長。
在第二狀態C4中，如圖4A所示，使開關SW1、SW2關閉，使開關SW3、SW4導通，而使位元線BL及反轉位元線BLB處於電浮動狀態，停止對記憶單元陣列110供應電源電壓。
另外，在從第一狀態C3至第二狀態C4的轉換中，可以根據圖4B所示的時序圖控制第一至第三開關控制信號及資料控制線DEL的電位。
在圖4B所示的時序圖中，第一開關控制信號的電位為L位準，第三開關控制信號的電位為H位準。並且，當無訪問期間超過期間T2(在此為超過1.6ms)時，資料控制線DEL從L位準變為H位準。將SRAM111的資料備份到非揮發性記憶部112。在將資料備份到非揮發性記憶部112後，資料控制線DEL從H位準變為L位準，以保持所備份的資料。並且，為了停止對記憶單元陣列110供應電源電壓，使第二開關控制信號從H位準變為L位準，而使開關SW2關閉。
當對快取記憶體100進行訪問時，資料控制線DEL從L位準變為H位準。將非揮發性記憶部112的資料復原到SRAM111。在將資料復原到SRAM111後，為了再次開始對記憶單元陣列110的電源電壓的供應，使第二開關控制信號從L位準變為H位準，而使開關SW2導通。並且，使第一開關控制信號從L位準變為H位準，而使開關SW1導通，以使位元線BL及反轉位元線BLB為預充電電壓VPrec。
繼續處於第二狀態C4，在不對快取記憶體100進行訪問的期間超過期間T3(例如超過60ms)時，進行向第三狀態C5的轉換。在從第二狀態C4至第三狀態C5的轉換中，對週邊電路120及備份/復原驅動電路130進行電源閘控，使其處於停止供應電源電壓的狀態。在該狀態中，使供應電位VDD的佈線與週邊電路120之間的開關SW3以及供應電位VDH的佈線與備份/復原驅動電路130之間的開關SW4關閉。
注意，當再次對快取記憶體100進行訪問時，使開關SW3、SW4導通，在再次開始對週邊電路120及備份/復原驅動電路130供應電源電壓後，將非揮發性記憶部112的資料復原到SRAM111，接著使開關SW2導通，然後使開關SW1導通，而成為原來的狀態，亦即待機的狀態C2。從第三狀態C5至待機的狀態C2的轉換除了需要用於位元線BL及反轉位元線BLB的充電的時間及再次開始對SRAM111供應電源電壓的時間之外，還需要對週邊電路120及備份/復原驅動電路130內的佈線的充電等的時間，所以與從第二狀態C4至待機的狀態C2的轉換相比，時間較長。
在第三狀態C5中，如圖5A所示，使開關SW1、SW2、SW3、SW4關閉，使位元線BL及反轉位元線BLB處於電浮動狀態，並停止對記憶單元陣列110、週邊電路120及備份/復原驅動電路130供應電源電壓。
另外，在從第二狀態C4至第三狀態C5的轉換中，可以根據圖5B所示的時序圖控制第一至第三開關控制信號及資料控制線DEL的電位。
在圖5B所示的時序圖中，到資料的備份及成為第二狀態C4為止的步驟與圖4B中的說明相同。在第二狀態C4中，資料控制線DEL為L位準，第一開關控制信號的電位為L位準，第二開關控制信號的電位為L位準，第三開關控制信號的電位為H位準。並且，當不對快取記憶體100進行訪問的期間超過期間T3(在此為超過60ms)時，為了停止對週邊 電路120及備份/復原驅動電路130供應電源電壓，使第三開關控制信號從H位準變為L位準，而使開關SW3、SW4關閉。
並且，當對快取記憶體100進行訪問時，為了再次開始對週邊電路120及備份/復原驅動電路130供應電源電壓，使第三開關控制信號及第四開關控制信號從L位準變為H位準。使資料控制線DEL從L位準變為H位準，將非揮發性記憶部112的資料復原到SRAM111。在將資料復原到SRAM111後，為了再次開始對記憶單元陣列110供應電源電壓，使第二開關控制信號從L位準變為H位準，而使開關SW2導通。並且，使第一開關控制信號從L位準變為H位準，而使開關SW1導通，以使位元線BL及反轉位元線BLB為預充電電壓VPrec。
如上所述，在本發明的一個實施方式的半導體裝置中，快取記憶體100根據不對其進行訪問的期間的長短而變為上述狀態中的任一狀態。明確而言，利用第一至第三開關控制信號及電源閘控信號，在實現資料的備份及復原的同時，使位元線及反轉位元線處於電浮動狀態，並階段性地停止或開始對快取記憶體100內的電路供應電源電壓。因此，本發明的一個實施方式可以實現低功耗化。
實施方式2
在本實施方式中，利用更具體的結構說明圖1所示的方塊圖的結構。另 外，在本實施方式中，說明記憶單元的具體例子。另外，在本實施方式中，說明預充電電路的具體例子。
〈半導體裝置的方塊圖的具體例子〉
圖6是更明確地說明圖1所示的半導體裝置10的結構的方塊圖。在本實施方式中，省略與上述實施方式1的說明重複的結構的說明，而援用前述說明。
半導體裝置10A包括快取記憶體200、電源管理單元150、CPU160、輸入/輸出介面170、電源電壓供應電路180以及匯流排190。
快取記憶體200包括記憶單元陣列110、週邊電路120、備份/復原驅動電路130以及開關SW2至SW4。
週邊電路120包括行解碼器121、行驅動器122、寫入驅動器123、列解碼器124、感測放大器125、預充電電路126、驅動器控制邏輯電路127以及輸出驅動器128。
行解碼器121及行驅動器122被供應地址信號ADDR及從驅動器控制邏輯電路127輸出的控制信號。行解碼器121及行驅動器122具有生成供應到字線WL的信號(例如字信號)的功能。藉由控制開關SW3，對行解碼器121及行驅動器122進行電源閘控，而控制其功能的開始與停止。 注意，在功能停止時，行驅動器122較佳為被保持為字線WL為低電源電位的狀態。
寫入驅動器123及列解碼器124被供應地址信號ADDR及從驅動器控制邏輯電路127輸出的控制信號。寫入驅動器123具有將輸入到其中的寫入資料Wdata供應到列解碼器124所選擇的位元線BL及反轉位元線BLB的功能。
感測放大器125具有檢測列解碼器124所選擇的位元線BL及反轉位元線BLB的電位變動而將所儲存的資料讀出的功能。
預充電電路126具有對位元線BL及反轉位元線BLB預充電的功能及使位元線BL及反轉位元線BLB為等電位的功能。預充電電路126包括上述實施方式1中說明的開關SW1，並具有在供應預充電電壓VPrec的同時使位元線BL及反轉位元線BLB處於電浮動狀態的功能。預充電電路126的結構例子將在後面詳細說明。
驅動器控制邏輯電路127具有根據輸入的全域寫入信號(global write signal：GW)、位元組寫入信號(byte write signal：BW)、晶片賦能信號(CE)、時脈信號(CLK)及第一開關控制信號(SWCS1)生成控制行解碼器121、行驅動器122、寫入驅動器123、列解碼器124、感測放大器125及預充電電路126的信號的功能。藉由控制開關SW2，對驅 動器控制邏輯電路127進行電源閘控，而控制其功能的開始與停止。
輸出驅動器128具有根據利用感測放大器125得到的資料生成讀出資料Rdata並輸出到外部的功能。
在對記憶單元陣列110進行電源閘控後，週邊電路120所包括的各電路在停止工作後停止其功能。功能的停止藉由控制第三開關控制信號使開關SW2關閉來進行。功能的再次開始藉由使開關SW2導通來進行，較佳為在使開關SW1導通之前使開關SW2導通。
〈記憶單元的具體例子〉
接著說明圖1所示的記憶單元的具體例子。
圖7A所示的記憶單元MC包括SRAM111及非揮發性記憶部112。
SRAM111包括電晶體M1至M6。非揮發性記憶部112包括電晶體OM1、電晶體OM2、電容器Cp1及電容器Cp2。
在圖7A中，以節點Q表示電晶體M1與電晶體OM1之間的節點。以節點QB表示電晶體M6與電晶體OM2之間的節點。以節點SN1表示電晶體OM1與電容器Cp1之間的節點。以節點SN2表示電晶體OM2與電容器Cp2之間的節點。
另外，在圖7A所示的記憶單元MC中，示出字線WL、位元線BL、反轉位元線BLB、資料控制線DEL、電源電位線V-VDM及電源電位線V-VSS。注意，電源電位線V-VSS為GND。GND有時被稱為L位準。
SRAM111所包括的電晶體M1至M6由半導體層中包含矽的電晶體(Si電晶體)構成。非揮發性記憶部112所包括的電晶體OM1及電晶體OM2由關態電流低於Si電晶體的電晶體構成。
作為關態電流低於Si電晶體的電晶體，可以舉出半導體層中包括氧化物半導體的電晶體(OS電晶體)。在OS電晶體中，藉由減少氧化物半導體中的雜質濃度，使氧化物半導體成為本質或實質上本質，而可以使關態電流極低。關於OS電晶體，將在後面的實施方式中詳細地說明。
在圖7A所示的記憶單元MC的結構中，藉由使電晶體OM1及OM2處於導通狀態，可以將節點Q及QB的電位供應到節點SN1及SN2。藉由使電晶體OM1及OM2關閉，可以在處於電浮動狀態的節點SN1、SN2中持續保持對應於電位的電荷。該電荷的保持即使在停止電源電壓的供應後也可以進行，所以可以使記憶單元MC所包括的非揮發性記憶部112具有非揮發性。
在保持電位的期間中，電晶體OM1及OM2有時持續被供應預定的電壓。例如，電晶體OM1及OM2的閘極有時持續被供應完全使電晶體關 閉的電壓。另外，電晶體OM1及OM2的背閘極有時持續被供應使電晶體的臨界電壓漂移而使電晶體處於常關閉狀態的電壓。在此情況下，在保持資料的期間中，雖然電壓被供應到記憶單元MC但幾乎沒有電流流過，因此幾乎不消耗功率。因為幾乎不消耗功率，所以即使預定的電壓被供應到記憶單元MC，也可以說該記憶單元MC實質上是非揮發性的。
注意，在沒有特別的說明的情況下，對OS電晶體為n通道電晶體時的情況進行說明。因此，在電晶體OM1、OM2中，在供應到閘極的信號為H位準時源極與汲極之間處於導通狀態，而在供應到閘極的信號為L位準時源極與汲極之間處於非導通狀態。
接著，參照圖7B的時序圖說明圖7A所示的電路圖的工作。在圖7B中，說明進行備份(Backup)、電源電壓的供應的停止(Power-off)及復原(Recovery)的PG序列(Power-Gating sequence)。
根據圖7B所示的時序圖可知，首先在常規工作時(Normal operation)在節點Q、QB中保持有資料Data、DataB。在圖7B中，資料Data為H位準的電位，資料DataB為L位準的電位。
在進行備份時，首先使資料控制線DEL為H位準，以使電晶體OM1、OM2導通。於是，節點Q及QB與節點SN1及SN2分別成為等電位，以備 份到節點SN1、SN2。在圖7B中，節點SN1中保持有H位準的電位，節點SN2中保持有L位準的電位。
當備份工作結束時，停止電源電壓的供應。也就是說，使電源電位線V-VDM的電位與電源電位線V-VSS成為等電位，亦即L位準。隨著電源電位線V-VDM的電位的降低，節點Q、QB的電位也降低。另一方面，藉由使資料控制線DEL為L位準，節點SN1、SN2的電位被保持。
並且，在復原時，首先使資料控制線DEL為H位準，以使電晶體OM1、OM2導通。於是，節點Q與節點SN1成為等電位，節點QB與節點SN2成為等電位。因此，節點Q與節點QB之間產生電位差。在產生該電位差的狀態下，使電源電位線V-VDM的電位為H位準。於是，節點Q、QB恢復常規工作時的電位。
如上所述，經過上述PG序列，可以再次開始進行常規工作。
〈預充電電路的具體例子〉
接著，說明圖6所示的預充電電路126的具體例子。
對每對連接於記憶單元MC的位元線BL及反轉位元線BLB設置圖8所示的預充電電路126。預充電電路126例如包括電晶體pM1至pM3。電晶體pM1至pM3是p通道電晶體。
如圖9所示，預充電電路126也可以是n通道電晶體nM1至nM3。或者，預充電電路126也可以具有能夠將預充電電壓VPrec以外的電壓供應到位元線及反轉位元線的結構。例如，如圖10所示，除了電晶體pM1至pM3以外，還設置電晶體nM1至nM3，藉由重設控制信號RESET的控制供應重設電壓VRESET。
電晶體pM1至pM3的閘極被供應預充電控制信號PREC。藉由使電晶體pM1至pM3導通，可以對位元線BL及反轉位元線BLB供應預充電電壓VPrec，而使位元線BL與反轉位元線BLB成為等電位。另外，藉由使電晶體pM1至pM3關閉，可以使位元線BL及反轉位元線BLB處於電浮動狀態。
〈備份/復原驅動電路的具體例子〉
接著，說明圖1所示的備份/復原驅動電路130的具體例子。
圖11所示的備份/復原驅動電路130包括反相器INV1、位準轉移器LS、反相器INV2以及電晶體ISO。反相器INV1被供應電源電壓VDD/GND。反相器INV2被供應電源電壓VDH/VDL。位準轉移器LS被供應電源電壓VDD/GND及電源電壓VDH/VDL。
電源閘控信號PGS被輸入到備份/復原驅動電路130中。電源閘控信號 PGS藉由被用作緩衝器的反相器INV1而在位準轉移器LS中升壓(或降壓)。升壓(或降壓)後的電源閘控信號PGS藉由被用作緩衝器的反相器INV2而被供應到資料控制線DEL。可以根據資料控制線DEL的電位控制用來保持非揮發性記憶部112中的電荷的電晶體OM的導通或關閉。
另外，電晶體ISO能夠利用信號SIsolate將資料控制線DEL設定為電位VDL。藉由採用該結構，即使在對備份/復原驅動電路130進行電源閘控的情況下，也可以利用電晶體ISO確實地將資料控制線DEL設定為電位VDL。
實施方式3
在本實施方式中，對在上述實施方式中說明的OS電晶體進行說明。
〈關態電流特性〉
在OS電晶體中，藉由減少氧化物半導體中的雜質濃度，使氧化物半導體成為本質或實質上本質，可以減少關態電流。在此，“實質上本質”是指氧化物半導體中的載子密度低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且為1×10-9/cm3以上。在氧化物半導體中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。
例如，氫和氮引起施體能階的形成，導致載子密度增高。
使用本質或實質上本質的氧化物半導體的電晶體的載子密度低，因此該電晶體很少具有負臨界電壓的電特性。使用該氧化物半導體的電晶體的氧化物半導體的載子陷阱少，因此可以實現電特性的變動小的可靠性高的電晶體。使用該氧化物半導體的電晶體可以具有極低的關態電流。
在減少了關態電流的OS電晶體中，在室溫(25℃左右)下可以將每通道寬度1μm的正規化的關態電流設定為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，在85℃的溫度下可以設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。
例如，對節點FN2中保持4位元資料的資料電壓時的情況進行說明。在電源電壓為2V以上且3.5V以下、記憶容量為0.1fF、保持電壓的分佈寬度低於30mV且所允許的保持電壓的變動量低於80mV的情況下，為了以85℃在10年間將保持電壓抑制在允許範圍內，從節點FN2洩漏的電流量需要低於0.025×10-24A。當來自其他部分的洩漏電流更小且電流幾乎只從OS電晶體洩漏的情況下，通道寬度為60nm的OS電晶體的每單位面積的洩漏電流值較佳為低於0.423×10-24A/μm。藉由滿足上述規格，記憶單元MC可以在85℃下將資料保持10年。
<關態電流>
在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。電晶體的關態電流有時是指：當Vgs為預定的值時的關態電流；當Vgs為預定範圍內的值時的關態電流；或者當Vgs為能夠獲得充分低的關態電流的值時的關態電流。
作為一個例子，設想一種n通道電晶體，該n通道電晶體的臨界電壓Vth為0.5V，Vgs為0.5V時的汲極電流為1×10-9A，Vgs為0.1V時的汲極電流為1×10-13A，Vgs為-0.5V時的汲極電流為1×10-19A，Vgs為-0.8V時的汲極電流為1×10-22A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1×10-19A以下，所以有時稱該電晶體的關態電流為1×10-19A以下。由於存在使該電晶體的汲極電流成為1×10-22A以下的Vgs，因此有時稱該電晶體的關態電流為1×10-22A以下。
在本說明書中，有時以每通道寬度W的值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度(例如1μm)的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以電流/長度(例如，A/μm)表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示在室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示在保證包括該電晶體的半導體裝置等的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下的關態電流。在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置等的可靠性的溫度或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds時或者包括該電晶體的半導體裝置等所使用的Vds時的關態電流。當在Vds為預定的值的情況下存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。在此，例如，預 定的值是指：0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保證包括該電晶體的半導體裝置等的可靠性的Vds的值或包括該電晶體的半導體裝置等被使用的Vds的值。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時的流過源極的電流。
在本說明書中，有時將關態電流記作洩漏電流。
在本說明書中，關態電流例如有時指當電晶體處於關閉狀態時流在源極與汲極間的電流。
<氧化物半導體的組成>
用於OS電晶體的半導體層的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其較佳為包含In及Zn。此外，除了上述元素以外，較佳為還包含使氧堅固地結合的穩定劑(stabilizer)。作為穩定劑，包含鎵(Ga)、錫(Sn)、鋯(Zr)、鉿(Hf)和鋁(Al)中的至少一種即可。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為用於電晶體的半導體層的氧化物半導體，例如可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
例如，可以使用其原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=3：1：2、In：Ga：Zn=4：2：3或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
<氧化物半導體中的雜質>
當構成半導體層的氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，因此產生作為載子的電子。其結果是，導致電晶體的臨界電壓向負方向漂移。因此，較佳為藉由在 形成氧化物半導體膜之後進行脫水化處理(脫氫化處理)，從氧化物半導體膜中去除氫或水分以使其儘量不包含雜質來實現高度純化。
另外，有時在對氧化物半導體膜進行脫水化處理(脫氫化處理)時，氧也同時減少。因此，較佳的是為了填補因對氧化物半導體膜進行脫水化處理(脫氫化處理)而增加的氧缺陷而進行將氧添加到氧化物半導體膜的處理。
如上所述，藉由進行脫水化處理(脫氫化處理)從氧化物半導體膜中去除氫或水分，並進行加氧化處理以填補氧缺陷，可以實現i型(本質)化的氧化物半導體膜或無限趨近於i型的實質上呈i型(本質)的氧化物半導體膜。注意，“實質上本質”是指：在氧化物半導體膜中，來自於施體的載子極少(近於零)，載子密度低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且為1×10-9/cm3以上。
<氧化物半導體的結構>
對氧化物半導體的結構進行說明。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也 包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜可以分為非單晶氧化物半導體膜和單晶氧化物半導體膜。或者，氧化物半導體例如可以分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體，可以舉出CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。作為結晶氧化物半導體，可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影 像中觀察不到結晶部與結晶部之間的明確的邊界，亦即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了形成有CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時， 除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是能帶尾端低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因 此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接著，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以 上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。 另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體 膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生的晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從晶體結構分析求出其值，亦即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4結晶的a-b面。
有時氧化物半導體膜的密度因結構而不同。例如，當已知某個氧化物半導體膜的組成時，藉由與具有相同組成的單晶氧化物半導體膜的密度進行比較，可以推測出該氧化物半導體膜的結構。例如，a-like OS膜的密度為單晶氧化物半導體膜的密度的78.6%以上且小於92.3%。例如，nc-OS膜的密度和CAAC-OS膜的密度為單晶氧化物半導體膜的密度的92.3%以上且小於100%。注意，形成其密度小於單晶氧化物半導體膜的密度的78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化 物半導體膜中，nc-OS膜的密度和CAAC-OS膜的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合組成不同的單晶氧化物半導體膜，可以算出相當於所希望的組成的單晶氧化物半導體膜的密度。根據組成不同的單晶氧化物半導體膜的組合比例使用加權平均計算所希望的組成的單晶氧化物半導體膜的密度即可。注意，較佳為儘可能以少的所組合的單晶氧化物半導體膜的種類來計算密度。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
如上所述，OS電晶體能夠實現極為優良的關態電流特性。
實施方式4
在本實施方式中，參照圖12A至圖14對用於所公開的發明的一個實施方式的半導體裝置所包括的記憶體裝置的電晶體的剖面結構的一個例子進行說明。在本實施方式所示的電晶體的剖面結構中，示出上述實施方式2中說明的記憶單元的電路中的電晶體M1至M6、電晶體OM1、電晶體OM2、電容器Cp1、電容器Cp2以及各佈線。
圖12A示出各元件的層結構的示意圖。圖12A所示的第一層311是設置有Si電晶體的層(記作SiFET Layer)。第二層312是設置有佈線層的層(記作Wiring layer)。第三層313是設置有OS電晶體的層(記作OSFET layer)。第四層314是設置有電容器的層(記作Cp layer)。
圖12B1至圖12B4是對應於圖12A的第一層311至第四層314的佈局圖。
圖12B1所示的第四層314的佈局圖對應於資料控制線DEL、電容器CP1、電容器Cp2的佈局圖。
圖12B2所示的第三層313的佈局圖對應於電晶體OM1、OM2的佈局圖。
圖12B3所示的第二層312的佈局圖對應於電源電位線V-VSS、電源電位線V-VDM、位元線BL、反轉位元線BLB的佈局圖。
圖12B4所示的第一層311的佈局圖對應於電晶體M1至M6的佈局圖。
藉由採用圖12A及圖12B1至圖12B4的結構，半導體裝置所包括的記憶體裝置可以在不增加由六個電晶體構成的標準的SRAM的面積的情況下實現能夠將資料備份/復原的記憶單元的佈局。
圖13示出沿著圖12A及圖12B1至圖12B4的點劃線F-F’的剖面圖，圖14示出沿著圖12A及圖12B1至圖12B4的點劃線G-G’的剖面圖。
在圖13中示出半導體基板400、元件分離絕緣膜402、閘極絕緣層410、閘極電極412、閘極電極414、層間絕緣層416、佈線層425、佈線層418、佈線層420、導電層422、層間絕緣層424、佈線層423、導電層426、層間絕緣層428、佈線層430、佈線層432、佈線層434、佈線層436、佈線層438、佈線層440、層間絕緣層442、導電層444、佈線層446、層間絕緣層448、半導體層452、閘極絕緣層450、佈線層454、閘極電極456、層間絕緣層458、導電層460、導電層462、絕緣層464、導電層466、層間絕緣層472、佈線層474、佈線層476、層間絕緣層478及層間絕緣層480。
在圖14中示出半導體基板400、元件分離絕緣膜402、閘極電極413、閘極電極415、層間絕緣層416、層間絕緣層424、佈線層427、佈線層429、佈線層431、導電層433、層間絕緣層428、佈線層436、層間絕緣層442、層間絕緣層448、半導體層452、半導體層453、閘極絕緣層450、閘極電極456、層間絕緣層458、絕緣層464、導電層466、層間絕緣層472、層間絕緣層478、導電層467、佈線層477及層間絕緣層480。
作為半導體基板400，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、 SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。
第一層311的電晶體與其他電晶體由元件分離絕緣膜402電分離。作為元件分離絕緣膜402的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽隔離法等。
閘極絕緣層410藉由進行加熱處理使半導體基板400的表面氧化而形成氧化矽膜之後選擇性地進行部分蝕刻來形成。或者，閘極絕緣層410藉由利用CVD法、濺射法等形成氧化矽、氧氮化矽、高介電常數物質(也稱為high-k材料)的氧化鉿等金屬氧化物等之後選擇性地進行部分蝕刻來形成。
閘極電極412、閘極電極413、閘極電極414、閘極電極415、佈線層418、佈線層420、導電層422、佈線層423、導電層426、佈線層430、佈線層427、佈線層429、佈線層431、導電層433、佈線層432、佈線層434、佈線層436、佈線層438、佈線層440、導電層444、佈線層446、佈線層454、閘極電極456、導電層460、導電層462、導電層466、佈線層474、佈線層476、導電層467及佈線層477較佳為使用鋁、銅、鈦、鉭、鎢等金屬材料。另外，也可以使用添加磷等雜質的多晶矽。作為形成方法，可以採用蒸鍍法、PE-CVD法、濺射法、旋塗法等各種成膜方法。
作為層間絕緣層416、層間絕緣層424、層間絕緣層428、層間絕緣層 442、層間絕緣層448、層間絕緣層458、絕緣層464、層間絕緣層472、層間絕緣層478及層間絕緣層480，較佳為形成無機絕緣層或有機絕緣層的單層或多層。作為無機絕緣層，較佳為使用氮化矽膜、氧氮化矽膜或氮氧化矽膜等的單層或多層形成。作為有機絕緣層，較佳為形成聚醯亞胺或丙烯酸等的單層或多層形成。另外，對各絕緣層的製造方法沒有特別的限制，例如可以適當地使用濺射法、MBE法、PE-CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。
半導體層452及半導體層453可以使用氧化物半導體層的單層或疊層。氧化物半導體是至少包含銦、鎵及鋅的氧化物，可以使用In-Ga-Zn類氧化物(也稱為IGZO)。另外，In-Ga-Zn類氧化物是指包含In、Ga及Zn的氧化物，而也可以包含除了In、Ga及Zn之外的金屬元素。例如，可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物及In-Al-Ga-Zn類氧化物。另外，作為氧化物半導體的形成方法，可以使用濺射法、ALD法、蒸鍍法或塗佈法等。
閘極絕緣層450較佳是包括無機絕緣層的單層或多層。閘極絕緣層450較佳為具有對半導體層452及半導體層453供應氧的效果。
藉由採用圖13及圖14的結構，可以在半導體裝置所包括的記憶體裝置中層疊電源電位線V-VDM與電晶體OM1、OM2的通道形成區域。電源 電位線V-VDM的電源電位在對記憶體裝置供應電源電壓時成為高電源電位。此時，藉由將電源電位線V-VDM用作電晶體OM1、OM2的背閘極，可以增大電晶體OM1、OM2的通態電流。另一方面，電源電位線V-VDM的電源電位在不對半導體裝置供應電源電壓時成為低電源電位。此時，藉由將電源電位線V-VDM用作電晶體OM1、OM2的背閘極，可以不影響電晶體Tr1及電晶體Tr2的關態電流低等特性。因此，可以使電晶體OM1、OM2的通態電流較大，並將關態電流保持得低。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合而實施。
實施方式5
雖然上述實施方式所公開的導電層及半導體層可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板 附近或在基板上發生反應而沉積在基板上。
另外，可以以如下方法進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入惰性氣體時，惰性氣體被用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面來形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOx(x>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式是In(CH3)3。三甲基鎵的化學式是Ga(CH3)3。二甲基鋅的化學式是Zn(CH3)2。另外，不限定於上述組合，也可以使用三乙基鎵(化學式Ga(C2H5)3) 代替三甲基鎵，並使用二乙基鋅(化學式Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的沉積裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後依次反復引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的沉積裝置形成氧化物半導體膜如In-Ga-Zn-Ox(x>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後依次反復引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次反復引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不限定於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。另外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
實施方式6
在本實施方式中，參照圖15A至圖16E說明將上述實施方式所說明的記憶體裝置應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖15A中，說明將上述實施方式所說明的記憶體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)將多個可裝卸的構件組合在印刷電路板上，由此完成上述實施方式5的圖12A至圖14所示的由電晶體構成的記憶體裝置。
後製程可以藉由進行圖15A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
對打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對安裝於電子構件內部的電路部及金屬細線的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由最後的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以包括上述實施方式所說明的記憶體裝置。因此，可以獲得實現了低功耗化的電子構件。
圖15B示出完成的電子構件的透視示意圖。在圖15B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示 意圖。圖15B所示的電子構件700包括引線701及電路部703。圖15B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，可以將其安裝在電子裝置內。完成的半導體裝置704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝置的情況：電腦、可攜式資訊終端(包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖16A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一部分中設置有之前的實施方式所示的半導體裝置。因此，可以獲得實現了低功耗化的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖16A的左圖所示，可以由第一顯示部903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡段的人都能容易地使用。在此，例如在選擇“鍵盤輸入”的情況下，如圖16A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，與習知的資訊終端同樣可以利用鍵盤迅速地進行文字輸入等。
另外，圖16A所示的可攜式資訊終端如圖16A的右圖所示，可以將第一顯示部903a和第二顯示部903b中的一個卸下。藉由作為第二顯示部903b採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖16A所示的可攜式資訊終端可具有：顯示各種資訊(例如靜態影像、動態影像和文字影像等)的功能；在顯示部上顯示日曆、日期、時間等的功能；操作或編輯顯示在顯示部上的資訊的功能；利用各種軟體(程式)控制處理的功能等。另外，也可以在外殼的背面或側面設置外部連接端子(耳機端子、USB端子等)、記錄介質插入部等。
圖16A所示的可攜式資訊終端可以採用藉由無線通訊發送且接收資訊的結構。還可以採用藉由無線通訊從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖16A所示的外殼902具有天線、麥克風功能或無線通訊功能，來將其用作行動電話。
圖16B示出安裝有電子紙的電子書閱讀器910，該電子書閱讀器由兩個外殼，亦即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915連接，並且可以以該軸部915為軸而進行開閉動作。此外，外殼911包括電源開關 916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有半導體裝置。因此，可以獲得實現了低功耗化的電子書閱讀器。
圖16C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控器924進行電視機920的操作。在外殼921和遙控器924中設置有之前的實施方式所示的半導體裝置。因此，可以獲得實現了低功耗化的電視機。
圖16D示出智慧手機，其主體930中設置有顯示部931、揚聲器932、麥克風933和操作按鈕934等。在主體930中設置有之前的實施方式所示的半導體裝置。因此，可以獲得實現了低功耗化的智慧手機。
圖16E示出數位相機，其包括主體941、顯示部942和操作開關943等。 在主體941中設置有之前的實施方式所示的半導體裝置。因此，可以獲得實現了低功耗化的數位相機。
如上所述，本實施方式所示的電子裝置都設置有之前的實施方式的半導體裝置。因此，可以獲得實現了低功耗化的電子裝置。
(關於本說明書等的記載的附記)
下面，對上述實施方式及實施方式中的各結構的說明附加注釋。
〈關於實施方式中說明的本發明的一個實施方式的附記〉
各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構實例時，可以適當地組合這些結構實例。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)及/或另一個或多個其他實施方式中說明的內容(或其一部分)。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)及/或另一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖。
雖然在各實施方式中對本發明的一個實施方式進行了說明，但是本發明的一個實施方式不侷限於此。例如，作為本發明的一個實施方式，在實施方式2中示出非揮發性記憶部112所包括的電晶體、電晶體OM1及電晶體OM2等電晶體的通道形成區、源極區汲極區等包含氧化物半 導體的例子，但是本發明的一個實施方式不侷限於此。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等可以包含各種半導體。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等例如可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵和有機半導體等中的至少一種。另外，例如，根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等可以不包含氧化物半導體。例如，作本發明的一個實施方式，示出SRAM111所包括的電晶體、電晶體M1至M6等電晶體的通道形成區域、源極汲極區域等包括矽的例子，但是本發明的一個實施方式不侷限於此。因此，根據情況或狀況，本發明的一個實施方式中的各種電晶體、OM等電晶體、電晶體的通道形成區或電晶體的源極區汲極區等可以不包括各種氧化物半導體。根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以包括各種半導體。根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以包括例如矽、鍺、矽鍺、碳化矽、砷化鎵、鋁砷化鎵、磷化銦、氮化鎵或有機半導體等中的至少一個。或者，例如，根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以不包括氧化物半導體。例如，作為本發明的一個實施方式，示出SRAM111所包括的電晶體、電晶體M1至M6等電晶體的通道形成區域 及源極汲極區域等包括矽的情況的例子，但是本發明的一個實施方式並不侷限於此。根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以包括各種半導體。根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以包括例如氧化物半導體、鍺、矽鍺、碳化矽、砷化鎵，鋁砷化鎵、磷化銦、氮化鎵或有機半導體等中的至少一個。或者，例如，根據情況或狀況，本發明的一個實施方式中的各種電晶體、電晶體的通道形成區域或電晶體的源極汲極區域等也可以包括矽。
<關於說明圖式的記載的附記>
在本說明書等中，“上”“下”等表示配置的詞句是為了方便參照圖式對構成要素的位置關係進行說明而使用的。構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。
“上”或“下”這樣的詞句不限定於構成要素的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他構成要素的情況。
在本說明書等中，根據功能對構成要素進行分類並在方塊圖中以彼此 獨立的方塊表示。然而，在實際的電路等中難以根據功能分類構成要素，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的構成要素，而可以根據情況適當地不同。
為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明的一個實施方式並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
在俯視圖(也稱為平面圖、佈局圖)或透視圖等的圖式中，為了明確起見，有時省略部分構成要素的圖示。
<關於可以換個方式表述的記載的附記>
在本說明書等中，當說明電晶體的連接關係時，記載為“源極和汲極中的一個”(或者第一電極或第一端子)或“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反 之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電壓時，可以將電壓換稱為電位。接地電壓不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據基準電壓而變化。
在本說明書等中，根據情況或狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”換稱為“導電膜”。此外，有時可以將“絕緣膜”換稱為“絕緣層”。
<關於詞句的定義的附記>
下面，對上述實施方式中沒有涉及到的詞句的定義進行說明。
<<開關>>
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
例如，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。
當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極與汲極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極與汲極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。
機械開關的例子包括像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
<<通道長度>>
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在 本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
<<通道寬度>>
在本說明書等中，例如，通道寬度是指：半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域；或者形成通道的區域中的源極和汲極相對的部分的長度。
另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例較大。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要假定預先知道半導體的形狀。因此，當不清楚半導體的形狀時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
<<連接>>
在本說明書等中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授 受。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表達為如下。
例如，可以表達為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，並按照X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而確定技術範圍。
另外，作為其他表達方法，例如可以表達為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少經過第一連接路徑，藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少經過第三連接路徑，藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表達方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在 此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
實施例
製造了在上述實施方式中說明的半導體裝置。下面示出對各種特性進行測定的結果。
圖17是試製的半導體裝置的晶片的照片。在圖17的晶片的照片中，將記憶單元陣列分割成多個子陣列501來配置。在子陣列的周圍配置有週邊電路502、開關503、備份/復原驅動電路504。
圖17所示的半導體裝置的各種規格為如下：Si電晶體採用180nm設計規則；OS電晶體採用60nm設計規則；記憶單元採用1k word×32bit=32k位；頻率為85MHz；電源電壓VDD/GND為1.8/0V；VDH/VDL為2.5/-1V。
另外，圖18A示出將資料從SRAM備份到非揮發性記憶部時的Shmoo標繪，圖18B示出將資料從非揮發性記憶部復原到SRAM時的Shmoo標繪。圖18A和圖18B示出所需的時間與施加到資料控制線DEL的電壓的大小之間的相關性。
從圖18A可知，在備份時間為45ns且電壓為2.5V時也可以確認到資料的 備份毫無問題地進行。另外，從圖18B可知，在復原時間為67ns、電壓為2.0V時也可以確認到資料的復原毫無問題地進行。這意味著與用來切換狀態的期間相比，資料的備份及復原所需的時間極短而不會造成問題。
另外，圖19是如下圖表：示出與在實施方式1中說明的待機狀態(圖中表示為W/O PG)相比，處於第一狀態時(圖中表示為With Bitline Floating(1))、處於第二狀態時(圖中表示為(1)+(3))、處於第三狀態時(圖中表示為(1)+(2)+(3))、只對週邊電路進行電源閘控時(圖中表示為With Peripheral PG(2))以及只對記憶單元陣列進行電源閘控時(圖中表示為With Array PG(3))的待機功率的變化。
如圖19所示，第一狀態、第二狀態、第三狀態的功耗削減效果較高。雖然在只對記憶單元陣列進行電源閘控時也可以實現功耗的削減，但藉由同時使位元線處於電浮動狀態，可以進一步降低功耗。
圖20A至圖20C是如下圖表：示出在不對快取記憶體進行訪問的期間，亦即靜止期間，第一狀態、第二狀態、第三狀態是否能夠低功耗化。在圖20A至圖20C中，橫軸表示靜止期間(Idle time)，縱軸表示洩漏功率削減率(Leakage savings)。該洩漏功率削減率越高，越能夠實現低功耗化。
注意，將第一狀態記作“Bitline Floating”。將第二狀態記作“Bitline Floating+Array PG”。將第三狀態記作“All Domain PG”。圖20B是將圖20A中的0ms至3ms的期間放大的圖表。圖20C是將圖20A中的45ms至65ms的期間放大的圖表。
從圖20A至圖20C可知，以靜止期間700μs為界，處於第一狀態時的洩漏功率削減率增加。另外，以靜止期間1.55ms為界，處於第二狀態或第三狀態時的洩漏功率削減率的增加大於處於第一狀態時。另外，以靜止期間59.3ms為界，處於第三狀態時的洩漏功率削減率的增加大於處於第二狀態時。
換言之，在超過700μs且為1.6ms以下的靜止期間中處於第一狀態有助於低功耗化。另外，在超過1.6ms且為60ms以下的期間中處於第二狀態有助於低功耗化。另外，在超過60ms的期間中處於第三狀態有助於低功耗化。因此，可知根據靜止期間的長短切換狀態是有效的。
另外，圖21示出假設靜止期間遵從伽瑪分佈(Γ(α，λ))且待機狀態的功耗為1時的功耗大小的圖表。伽瑪分佈作為說明網路流量行為(卜瓦松過程)的模型被周知。
在圖21中，除了根據靜止期間切換第一至第三狀態的上述實施方式的方式(圖中表示為with multiple PG)以外，作為比較例子，示出只在 第二狀態中進行電源閘控的方式(圖中表示為with Bitline Floating+PG)以及只在第三狀態中進行電源閘控的方式(圖中表示為with All-Domain PG)。在圖21中，作為Γ(α，λ)的條件，示出(1，0.1m)、(1，0.5m)、(1，1m)、(2，2m)、(10，5m)。
從圖21可知，上述實施方式的模式在上述任何條件下其功耗都不增大，在各種條件下具有最高的功耗降低效果。
10:半導體裝置
100:快取記憶體
110:記憶單元陣列
111:SRAM
112:非揮發性記憶部
120:週邊電路.
130:備份/復原驅動電路
150:電源管理單元
160:CPU
170:輸入/輸出介面
180:電源電壓供應電路
190:匯流排

Claims (6)

  1. 一種半導體裝置，包括：控制電路；與位元線電連接的記憶體電路；包括第一開關的週邊電路；備份/復原驅動電路；以及第二開關、第三開關以及第四開關，其中，該控制電路藉由控制該第一至第四開關的導通或關閉，切換三個不同狀態，在第一狀態，藉由使該第一開關關閉，該位元線處於電浮動狀態，在第二狀態，藉由使該第一開關及該第二開關關閉，對該記憶體電路的電源電壓的供應被停止，並且，在第三狀態，藉由使該第一至第四開關關閉，對該記憶體電路的該電源電壓的供應及對該週邊電路及該備份/復原驅動電路的電源電壓的供應被停止。
  2. 根據申請專利範圍第1項之半導體裝置，其中，在該第一狀態，不對該記憶體電路進行訪問的期間比第一期間長，在該第二狀態，不對該記憶體電路進行訪問的期間比第二期間長，在該第三狀態，不對該記憶體電路進行訪問的期間比第三期間長，該第三期間比該第二期間長，並且，該第二期間比該第一期間長。
  3. 根據申請專利範圍第1項之半導體裝置， 其中，該記憶體電路包括SRAM。
  4. 根據申請專利範圍第3項之半導體裝置，其中，該記憶體電路還包括第一電晶體及電容器，並且，該第一電晶體在半導體層中包括氧化物半導體。
  5. 根據申請專利範圍第4項之半導體裝置，其中，該SRAM包括第二電晶體，並且，該第二電晶體在半導體層中包含矽。
  6. 根據申請專利範圍第5項之半導體裝置，其中，該第一電晶體的通道區域與該第二電晶體的通道區域互相重疊。
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