JP2012164046A

JP2012164046A - メモリー制御装置

Info

Publication number: JP2012164046A
Application number: JP2011022436A
Authority: JP
Inventors: Keiji So; 慶治荘
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-02-04
Filing date: 2011-02-04
Publication date: 2012-08-30

Abstract

【課題】ＤＲＡＭの消費電力を低減するのに有効な情報を取得できるようにする。
【解決手段】ＤＲＡＭ３０の無アクセス状態の継続時間Ｔｎが予め設定された第１，第２のモード移行時間Ｔｍ１，Ｔｍ２になったときにＤＲＡＭ３０が低消費電力用の動作モードとなるようメモリー制御部４２に指令し、ＤＲＡＭ３０が低消費電力用の動作モードにある省電力状態でアクセス要求が検出されたときには、低消費電力用の動作モードが解除されるようメモリー制御部４２に指令する。さらに、複数のマスター２２のうちの１つであるＣＰＵ２０に出力可能な情報として、省電力状態でアクセス要求が検出されたときには省電力状態の解除要因となったアクセス要求を行なったマスター２２を表す解除要因マスター識別番号Ｄｓ６を記録する。
【選択図】図２

Description

本発明は、メモリー制御装置に関する。

従来、この種のメモリー制御装置としては、ＣＰＵなどのホストからシンクロナスＤＲＡＭ（ＳＤＲＡＭ）へのアクセスを制御すると共に、消費電力を低減するためのパワーダウン状態および最も消費電力が低いセルフリフレッシュ状態を含む、ＳＤＲＡＭが有する複数の動作状態の切り替えを制御するものが提案されている（例えば、特許文献１参照）。この装置では、ホストからＳＤＲＡＭへのアクセスがないアイドル状態およびパワーダウン状態の期間中に、発生したリフレッシュ時間告知信号の回数が予め設定された回数に達したときに、ホストからのアクセス発生までＤＲＡＭをセルフリフレッシュ状態とする。これにより、ＳＤＲＡＭがアイドル状態にあるときの消費電力を低減するものとしている。

特開２００２−２３０９７０号公報

ＤＲＡＭの制御装置では、ＤＲＡＭの消費電力を低減することが重要な課題の一つとされている。このため、ＤＲＡＭ自体が有する複数の動作モードのうち低消費電力用のパワーダウンモードやセルフリフレッシュモードにある状態をできるだけ継続することが好ましい。しかしながら、ＤＲＡＭが低消費電力用の動作モードにある省電力状態が複数のマスターからのアクセスにより頻繁に解除される状況が生じたときでも、こうした状況をＤＲＡＭの消費電力低減の観点から改善するのに有効な情報が得られない場合があった。

本発明のメモリー制御装置は、ＤＲＡＭの消費電力を低減するのに有効な情報を取得できるようにすることを主目的とする。

本発明のメモリー制御装置は、上述の主目的を達成するために以下の手段を採った。

本発明のメモリー制御装置は、
複数のマスターからのＤＲＡＭへのアクセスを制御すると共に該ＤＲＡＭが有する低消費電力用モードを含む複数の動作モードの切り替えを制御可能なメモリー制御部と、
前記複数のマスターからの前記ＤＲＡＭへのアクセス要求を該複数のマスターのうち該アクセス要求を行なった所定のマスターの特定を伴って検出すると共に、前記ＤＲＡＭがアクセスされていない無アクセス状態を検出するアクセス検出部と、
前記アクセス検出部により検出された無アクセス状態の継続時間が予め設定されたモード移行時間になったときに前記ＤＲＡＭが前記低消費電力用モードとなるよう前記メモリー制御部に指令し、前記ＤＲＡＭが前記低消費電力用モードにある省電力状態で前記アクセス検出部によりアクセス要求が検出されたときには前記低消費電力用モードが解除されるよう前記メモリー制御部に指令する制御指令部と、
前記複数のマスターのうちの１つであるＣＰＵに情報を出力可能に接続され、前記省電力状態で前記アクセス検出部によりアクセス要求が検出されたときには前記所定のマスターを表す情報を記録する情報記録部と、
を備えることを要旨とする。

この本発明のメモリー制御装置では、複数のマスターからのＤＲＡＭへのアクセス要求を複数のマスターのうちアクセス要求を行なった所定のマスターの特定を伴って検出すると共に、ＤＲＡＭがアクセスされていない無アクセス状態を検出する。そして、検出された無アクセス状態の継続時間が予め設定されたモード移行時間になったときにＤＲＡＭが低消費電力用モードとなるようメモリー制御部に指令し、ＤＲＡＭが低消費電力用モードにある省電力状態でアクセス要求が検出されたときには、低消費電力用モードが解除されるようメモリー制御部に指令する。これにより、低消費電力用モードを利用してＤＲＡＭの消費電力を低減することができる。さらに、複数のマスターのうちの１つであるＣＰＵに出力可能な情報として、省電力状態でアクセス要求が検出されたときには所定のマスターを表す情報を記録する。したがって、ＤＲＡＭの省電力状態を解除する要因となったマスターを表す情報を記録する、即ち、ＤＲＡＭの消費電力を低減するのに有効な情報を記録することができる。また、こうして記録された情報は、ＣＰＵに出力可能であるから、ＣＰＵによってＤＲＡＭの消費電力を低減するのに有効な情報を取得可能とすることができる。

こうした本発明のメモリー制御装置において、時間を計測する時間計測部を備え、前記情報記録部は、前記時間計測部により計測された時間を用いて前記省電力状態の継続時間に関する省電力時間情報を記録する、ものとすることもできる。こうすれば、ＤＲＡＭの省電力状態を解除する要因となったマスターを表す情報と共にＤＲＡＭの省電力状態の継続時間に関する情報を記録する、即ち、ＤＲＡＭの消費電力を低減するのに有効な情報を記録することができる。

このＤＲＡＭの省電力時間情報を記録する態様の本発明のメモリー制御装置において、前記情報記録部は、前記ＣＰＵにより書き込み可能な情報として前記複数のマスターのうちの１つである観測装置を表す情報を記録しており、前記アクセス検出部により特定された前記所定のマスターと前記観測装置とが同一となるまで前記省電力時間情報を更新して記録する、ものとすることもできる。こうすれば、特定のマスターからのＤＲＡＭへのアクセス要求によって省電力状態が解除されるまでの情報を取得可能とすることができる。

また、ＤＲＡＭの省電力時間情報を記録する態様の本発明のメモリー制御装置において、前記情報記録部は、前記ＣＰＵにより書き込み可能な観測期間を記録しており、前記省電力状態の継続時間の前記観測期間内の累積値を前記省電力時間情報の１つとして記録する、ものとすることもできる。こうすれば、ＣＰＵによって省電力状態の継続時間の累積値と観測期間との関係を表す情報（例えば、この累積値を観測期間で除して得られる割合など）を取得可能とすることができる。しかも、観測期間を複数回変更して設定すれば、省電力状態の継続時間の累積値と観測期間との関係を表す複数回分の情報を取得可能とすることができる。

さらに、ＤＲＡＭの省電力時間情報を記録する態様の本発明のメモリー制御装置において、前記省電力時間情報は、所定の期間内における、前記省電力状態の継続時間の累積値と、直近の前記省電力状態の継続時間と、現在までに継続終了した前記省電力状態の継続時間のうちの最小値と、現在までに継続終了した前記省電力状態の継続時間のうちの最大値とのうち、少なくともいずれか１つを含む情報である、ものとすることもできる。

プリンター１０の構成の概略を示す構成図。メモリー制御装置４０を含む制御系の構成を示すブロック図。ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図。省電力制御部５０による省電力制御の一例を示すフローチャート。省電力制御部５０により記録する情報の一例を説明する説明図。省電力制御部５０による情報記録用モードの一例を説明する説明図。

次に、本発明の実施の形態を図面を用いて説明する。図１はマルチファンクションプリンタとしてのプリンター１０の構成の概略を示す構成図であり、図２はプリンター１０のメインコントローラー１２に実装した本発明の一実施形態であるメモリー制御装置４０を含む制御系の構成を示すブロック図である。

プリンター１０は、図１に示すように、装置全体を制御するメインコントローラー１２と、インクを用紙に吐出することにより印刷を行なう印刷機構１４と、原稿を光学的に読み取って画像データを生成するスキャナー機構１５と、液晶による表示部や複数のボタンを有する操作パネル１６と、スロットに挿入されたメモリーカードとの間でデータをやり取りするメモリーカードコントローラー１７と、ＵＳＢケーブル等を介して接続された外部機器との間でデータをやり取りするＵＳＢコントローラー１８とを備え、これらが図示しないバスを介して電気的に接続され、外部電源からの電力供給を受けて作動する。

メインコントローラー１２は、ＣＰＵ２０を中心とするマイクロプロセッサとして構成されており、印刷処理やスキャン処理などの各種処理プログラムを記憶したＲＯＭ２１と、印刷データやスキャンデータなどの各種データを一時的に記憶するＤＲＡＭ３０およびＤＲＡＭ３０の制御を司るメモリー制御装置４０とを備える。ＤＲＡＭ３０は、実施形態では、例えばＤＤＲ１やＤＤＲ２，ＤＤＲ３などのＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）を用いるものとした。また、ＣＰＵ２０やメモリー制御装置４０は、図示しないクロック生成回路からシステムクロックの供給を受けて作動するものとした。

メモリー制御装置４０は、図２に示すように、ＣＰＵ２０を含む複数のマスター２２（例えば、ＣＰＵ２０の他にメモリーカードコントローラー１７やＵＳＢコントローラー１８など）により要求されるＤＲＡＭ３０へのアクセスを制御すると共にＤＲＡＭ３０が有する複数の動作モードの切り替えを制御するメモリー制御部４２と、主にＤＲＡＭ３０の消費電力を低減するよう動作モードの切り替えをメモリー制御部４２に指令する省電力制御部５０とを備える。

メモリー制御部４２は、ＣＰＵ２０を含む複数のマスター２２からの要求を受け付けて優先順位に応じて調停するマスター要求調停回路４４と、ＣＰＵ２０により設定可能にレジスター回路４５に記憶された各種レジスタ値を用いて、マスター要求調停回路４４からの要求に応じてＤＲＡＭ３０に各種コマンドやアドレス信号，データ信号を出力すると共にＤＲＡＭ３０からのデータ信号をマスター２２側に出力するコマンド制御回路４６とを備え、マスター２２からの要求に応じてＤＲＡＭ３０のセルに記憶されたデータの読み書きを制御する。さらに、メモリー制御部４２は、コマンド制御回路４６からＤＲＡＭ３０に各種コマンドを出力することによって、データを読み出すリードモードやデータを書き込むライトモードなどの基本動作モードを含む、ＤＲＡＭ３０が有する各種動作モードの切り替えを制御する。

省電力制御部５０は、ＤＲＡＭ３０にマスター２２からアクセスが要求されているか否かをマスター要求調停回路４４への信号を監視することによって検出するアクセス検出回路５２と、システムクロックに応じて種々の時間を計測してイベント信号を出力するタイマー５５と、ＣＰＵ２０により設定可能にレジスター回路５３に記憶された各種レジスタ値を用いて、ＤＲＡＭ３０が有する複数の動作モードのうち低消費電力用のパワーダウンモード（アイドル状態から移行可能なプリチャージパワーダウンモード）への移行やパワーダウンモードより消費電力が低いセルフリフレッシュモードへの移行をコマンド制御回路４６に指令する省電力制御回路５６と、ＤＲＡＭ３０に入力するクロック信号を制御するクロック制御信号を出力するクロック制御回路５７と、システムクロックに応じて時間を計測するカウンター５８とを備える。また、コマンド制御回路４６及びクロック制御回路５７とＤＲＡＭ３０との間には、実施形態では、物理層インターフェースとしてのＤＤＲ−ＰＨＹ（DDR Physical Interface、以下ではＰＨＹという）３２が介在する。なお、メモリー制御部４２とＰＨＹ３２とは、それぞれ信号ライン６０と信号ライン６４とにより図示しないクロック生成回路から供給されるシステムクロックに同期して差動する。図示しないクロック生成回路から信号ライン６４によりシステムクロックを入力したＰＨＹ３２から、ＤＲＡＭ３０へのクロック信号の供給／停止は、クロック制御回路５７から出力されてＰＨＹ３２に入力されるクロック制御信号によって制御される。ＰＨＹ３２とＤＲＡＭ３０とを接続する信号ライン６６は、２本の導線を有して２つのクロック信号をＤＲＡＭ３０に供給し、２本の導線間のＤＲＡＭ３０側の終端に信号の反射を抑制するための差動終端抵抗６７が接続されている。省電力制御回路５６は、メモリー制御部４２のマスター要求調停回路４４およびコマンド制御回路４６と種々の情報をやり取りしている。また、省電力制御部５０は、タイマー５５やカウンター５８を含め、信号ライン６２により図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。以下、省電力制御部５０の動作および機能についてより詳細に説明する。

図３は、ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図である。省電力制御部５０は、図示するように、ＤＲＡＭ３０を基本動作モードからパワーダウンモードやセルフリフレッシュモードに移行させると共に、ＤＲＡＭ３０やメモリー制御部４２へのクロック供給を停止することによって、省電力制御を行なう。実施形態では、ＤＲＡＭ３０やメモリー制御装置４０を含む制御系全体の消費電力を低減する程度を省電力レベルで表すものとし、省電力レベルは、消費電力が低減されない基本動作モードにある状態を基準となるレベル０と称し、レベル１，２，３，４の順に、レベル０より消費電力が低くなる（省電力の程度が大きくなる）ものとした。また、基本動作モードには、リードモードやライトモードでＤＲＡＭ３０がアクセスされているアクセス状態や、ＤＲＡＭ３０がアクセスされていないアイドル状態が含まれる。なお、パワーダウンモードおよびセルフリフレッシュモードでは、内部クロックを非活性にして消費電力を低減し、セルフリフレッシュモードでは、さらに予め設定されたクロック数に相当する所定のリフレッシュ周期毎に自動的にリフレッシュ動作を実行する。これらの動作モードの詳細については、本発明の中核をなさないためこれ以上の説明を省略する。

図４は、省電力制御部５０による省電力制御の一例を示すフローチャートである。このフローチャートは、アクセス検出回路５２によってＤＲＡＭ３０がアクセスされていないアイドル状態且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない状態（以下、無アクセス状態という）が検出されたとき以降の省電力制御部５０の動作を説明するためのものである。また、このフローチャートは、ＤＲＡＭ３０へのマスター２２からのアクセス要求が検出された旨の信号をアクセス検出回路５２から省電力制御回路５６が入力したときに中断される。アクセス検出回路５２によるＤＲＡＭ３０のアイドル状態の検出は、省電力制御回路５６を介してコマンド制御回路４６からＤＲＡＭ３０の状態を示す信号を入力することにより行なうことができる。

省電力制御では、まず、アクセス検出回路５２が無アクセス状態を検出した旨を示す信号をタイマー５５に出力し、この信号を入力したタイマー５５によって無アクセス状態の継続時間Ｔｎの計測を開始し（ステップＳ１００）、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第１のモード移行時間Ｔｍ１との比較を行ない（ステップＳ１１０）、無アクセス状態の継続時間Ｔｎが第１のモード移行時間Ｔｍ１になったときには、タイマー５５が省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がパワーダウンモードに移行するよう指令信号を出力する（ステップＳ１２０）。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をアイドル状態から低消費電力用のパワーダウンモードに移行させる。ここで、第１のモード移行時間Ｔｍ１は、実施形態では、ＤＲＡＭ３０がパワーダウンモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する時間は極めて短いことを考慮して、システムクロックの１クロック分に相当する時間、即ちＤＲＡＭ３０に供給される各クロック信号の一周期に相当する時間（例えば数ｎｓｅｃ）を用いるものとした。これにより、ＤＲＡＭ３０がアイドル状態のときにできるだけ早くＤＲＡＭ３０の消費電力の低減を開始することができる。このとき、制御系の省電力レベルは、レベル１となる（図３参照）。

続いて、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第２のモード移行時間Ｔｍ２との比較を行ない（ステップＳ１３０）、無アクセス状態の継続時間Ｔｎが第２のモード移行時間Ｔｍ２になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がセルフリフレッシュモードに移行するよう指令信号を出力し（ステップＳ１４０）、タイマー５５によってＤＲＡＭ３０がセルフリフレッシュモードにある状態（以下、セルフリフレッシュモード状態という）の継続時間Ｔｓの計測を開始する（ステップＳ１５０）。タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓの計測を開始するときに、無アクセス状態の継続時間Ｔｎをリセットする。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をパワーダウンモードからより消費電力が低いセルフリフレッシュモードに移行させる。ここで、第２のモード移行時間Ｔｍ２は、実施形態では、ＤＲＡＭ３０がセルフリフレッシュモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する最短の時間Ｔｐｅｎがある程度の長さ（例えばシステムクロックの２００クロック分に相当する時間）になることを考慮して、時間Ｔｐｅｎの数倍や十倍，十数倍に相当する時間（例えば百μｓｅｃ程度）を用いるものとした。これにより、ＤＲＡＭ３０の消費電力をより適正なタイミングで更に低減させることができる。このとき、制御系の省電力レベルは、レベル２となる（図３参照）。

次に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第１の供給停止時間Ｔｃ１との比較を行ない（ステップＳ１４０）、セルフリフレッシュモード状態の継続時間Ｔｓが第１の供給停止時間Ｔｃ１になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＤＲＡＭ３０へのクロック供給を停止するよう指令信号を出力する（ステップＳ１７０）。こうして指令信号を入力したクロック制御回路５７は、ＰＨＹ３２からＤＲＡＭ３０に供給するクロック信号の停止制御を行なう。このクロック制御回路５７によるＰＨＹ３２からＤＲＡＭ３０へのクロック供給の停止は、実施形態では、信号ライン６６により差動信号として供給される２つのクロック信号を共にロー状態で停止することにより行なうものとした。ここで、第１の供給停止時間Ｔｃ１は、例えばシステムクロックの数クロック分に相当する時間（数十ｎｓｅｃ）などを用いることができる。こうしてＤＲＡＭ３０へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費を抑制することができる。さらに、差動信号としての２つのクロック信号を共にロー状態とすることにより、２つのクロック信号の一方をハイ状態で他方をロー状態とするものに比して、信号ライン６６を構成する２つの導線間に接続された差動終端抵抗６７に流れる電流による損失を抑制することができる。このとき、制御系の省電力レベルは、レベル３となる（図３参照）。

更に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第２の供給停止時間Ｔｃ２との比較を行ない（ステップＳ１８０）、セルフリフレッシュモード状態の継続時間Ｔｓが第２の供給停止時間Ｔｃ２になったときには、タイマー５５から省電力制御回路にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＰＨＹ３２へのクロック供給とメモリー制御部４２へのクロック供給とを停止するよう指令信号を出力する（ステップＳ１９０，Ｓ２００）。こうして指令信号を入力したクロック制御回路５７は、信号ライン６８により図示しないクロック生成回路にクロック停止制御信号を出力することによって、信号ライン６０および信号ライン６４におけるクロック発振を停止させ、メモリー制御部４２およびＰＨＹ３２へのクロック供給を停止する。ここで、第２の供給停止時間Ｔｃ２は、例えば第１の供給停止時間Ｔｃ１の２倍や３倍の時間などを用いることができる。こうしてメモリー制御部４２とＰＨＹ３２へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費の抑制に加え、信号ライン６０および信号ライン６４での電力消費を抑制することができる。このとき、制御系の省電力レベルは、レベル４となる（図３参照）。ＤＲＡＭ３０へのクロック供給の停止よりも後にメモリー制御部４２およびＰＨＹ３２へのクロック供給を停止するのは、マスター２２からのアクセス要求に応じてＤＲＡＭ３０等をアクセス可能な状態に迅速に復帰させるのにマスター２２に近い方が迅速に復帰させる必要性が高いことなどに基づく。なお、省電力制御部５０へのクロック供給は停止されない。これは、システムクロックに同期してアクセス検出回路５２によりマスター２２からのアクセス要求を直ちに検出できるようにするためである。

こうして省電力制御部５０は省電力レベルをレベル０から段階的にレベル４まで遷移させるが、図３に示すように、レベル１〜４からの復帰は段階を踏まずにＤＲＡＭ３０にアクセス可能な状態まで直ちに行なわれる。即ち、省電力レベルがレベル１〜４のときにマスター２２からアクセス要求がなされると、アクセス検出回路５２がアクセス要求を検出し、レベル１やレベル２の場合には、省電力制御回路５６がアクセス要求検出の情報を受けてコマンド制御回路４６にリードモードやライトモードに移行可能なアイドル状態への移行を指令する。また、レベル３の場合には、アイドル状態への移行指令に加え、省電力制御回路５６がクロック制御回路５７にＤＲＡＭ３０へのクロック供給を再開するよう指令する。さらに、レベル４の場合には、アイドル状態への移行指令とＤＲＡＭ３０へのクロック供給の再開とに加え、省電力制御回路５６がクロック停止制御信号を用いてメモリー制御部４２およびＰＨＹ３２へのクロック供給を再開するよう指令する。なお、レベル３やレベル４の場合には、タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓのリセットも行なう。こうした制御により、省電力レベルが低いほど迅速にマスター２２からＤＲＡＭ３０へのアクセスが開始される。

次に、こうした省電力制御を妨げる要因を解析するための省電力制御部５０による情報記録動作について説明する。この情報記録動作では、ＤＲＡＭ３０がパワーダウンモードやセルフリフレッシュモードにある状態（以下、省電力状態という）の継続時間に関する情報（以下、省電力時間情報という）などを記録する。この情報記録動作は、ＣＰＵ２０に情報を読み書き可能に接続されたレジスター回路５３に対して、アクセス検出回路５２や省電力制御回路５６からの信号に基づいてカウンター５８により計測された時間などを記録することにより行なわれる。

図５は省電力制御部５０により記録する情報の一例を説明する説明図である。図示するように、レジスター回路５３に記録される情報は、ＣＰＵ２０により設定可能なレジスター設定情報と、情報記録動作により記録されＣＰＵ２０により読み出し可能な省電力時間情報を含むレジスター記録情報とが用意されている。レジスター設定情報には、次に説明する情報記録用モードのモード番号Ｍｄや観測期間Ｔｗ，観測マスター識別番号Ｍｓなどがある。また、レジスター記録情報には、常時カウントされて更新を継続する計測時間ＴｃやＤＲＡＭ３０がセルフリフレッシュモードに移行した回数（移行回数）Ｄｓ１，セルフリフレッシュモードの継続時間の累積値（累積継続時間）Ｄｓ２，現在更新中であればその時間を示す直近のセルフリフレッシュモードの継続時間Ｄｓ３，現在までに継続終了した即ち過去のセルフリフレッシュモードの継続時間の最小値（最小継続時間）Ｄｓ４，現在までに継続終了した即ち過去のセルフリフレッシュモードの継続時間の最大値（最大継続時間）Ｄｓ５，直近にセルフリフレッシュモードの解除の要因となったアクセス要求を行なったマスター２２を表す識別番号（解除要因マスター識別番号）Ｄｓ６，ＤＲＡＭ３０がパワーダウンモードに移行した回数（移行回数）Ｄｐ１，現在更新中であればその時間を示す直近のパワーダウンモードの継続時間Ｄｐ２，現在までに継続終了した即ち過去のパワーダウンモードの継続時間の最小値（最小継続時間）Ｄｐ３，現在までに継続終了した即ち過去のパワーダウンモードの継続時間の最大値（最大継続時間）Ｄｐ４などがある。レジスター記録情報のうち、累積継続時間Ｄｓ２，継続時間Ｄｓ３，Ｄｐ２，最小継続時間Ｄｓ４，Ｄｐ３，最大継続時間Ｄｓ５，Ｄｐ４が省電力時間情報である。省電力時間情報と移行回数Ｄｓ１，Ｄｐ１は、ＤＲＡＭ３０がセルフリフレッシュモードにあるか否かやパワーダウンモードにあるか否かを示す信号をカウンター５８が省電力制御回路５６から入力し、カウンター５８によりセルフリフレッシュモードにある状態の継続時間やパワーダウンモードにある状態の継続時間を計測したり、これらのモードに移行した回数をカウントしたものとして入力することができる。また、解除要因マスター番号Ｄｓ６は、複数のマスター２２からのアクセス要求を示す信号に含まれる予め付与された識別番号を、アクセス検出回路５２によってマスター２２からのアクセス要求の検出と同じタイミングで検出し、検出した番号をカウンター５８を介して入力することができる。なお、計測時間Ｔｃは、カウンター５８から直接入力することができる。

図６は省電力制御部５０による情報記録用モードの一例を階層的に説明する説明図である。図示するように、情報記録用モードとしては、実施形態では、任意のタイミングで記録動作を停止するための記録停止用モードと、条件に応じて異なるタイミングで記録動作を停止するための観測用モードとが用意されている。記録停止用モードには、ＣＰＵ２０からの指示により記録動作を一時的に停止するがレジスター回路５３のレジスター記録情報を保持する一時停止モードと、ＣＰＵ２０からの指示により記録動作を停止すると共にレジスター回路５３のレジスター記録情報をクリアするクリアモードとが用意されている。観測用モードには、ＣＰＵ２０からの指示により一時停止モードやクリアモードが選択されない限り記録動作を継続するマニュアル停止モードと、レジスター回路５３の計測時間Ｔｃがレジスター回路５３に設定された観測期間Ｔｗになるまで記録動作を継続する自動停止モードと、最初にセルフリフレッシュモードが解除されるまで記録動作を継続する一回停止モードと、レジスター回路５３に設定された観測マスター識別番号Ｍｓが示すマスター２２からのアクセス要求によってセルフリフレッシュモードが解除されるまで記録動作を継続する観測マスター発見停止モードとが用意されている。これらの情報記録用モードには、予め識別番号が付与されており、ＣＰＵ２０からレジスター回路５３に対してこの識別番号をモード番号Ｍｄとして設定することにより、情報記録用モードの１つが選択される。

したがって、レジスター回路５３に観測期間Ｔｗが設定された状態で、例えばクリアモードが選択されてレジスター記録情報がクリアされた後に自動停止モードが選択されると、カウンター５８により計測された時間を用いてレジスター回路５３の全てのレジスター記録情報の記録動作が値０から開始される。そして、省電力制御の実行に拘わらずレジスター回路５３に記録される計測時間Ｔｃが更新されると共に、省電力制御の実行に伴って計測時間Ｔｃ以外のレジスター記録情報が更新され、レジスター回路５３に記録された計測時間Ｔｃが設定された観測期間Ｔｗになったときにレジスター記録情報の更新が停止されることになる。

また、レジスター回路５３に観測マスター識別番号Ｍｓが設定された状態で、例えばクリアモードが選択されてレジスター記録情報がクリアされた後に観測マスター発見停止モードが選択されると、カウンター５８により計測された時間を用いてレジスター回路５３の全てのレジスター記録情報の記録動作が値０から開始される。そして、省電力制御の実行に拘わらず計測時間Ｔｃは更新されると共に省電力制御の実行に伴って計測時間Ｔｃ以外のレジスター記録情報が更新され、レジスター回路５３に記録された解除要因マスター識別番号Ｄｓ５が設定された観測マスター識別番号Ｍｓと一致したときにレジスター記録情報の更新が停止されることになる。

こうして更新されレジスター回路５３に記録されたレジスター記録情報は、ＣＰＵ２０から読み出すことにより、省電力制御を妨げる要因を解析するのに用いることができる。例えば、複数回に亘って観測期間Ｔｗを変更して設定し自動停止モードでのレジスター記録情報を複数セット取得することにより、セルフリフレッシュモードの累積継続時間Ｄｓ２を観測期間Ｔｗで除して得られる割合Ｒｔを複数回分取得して変化の傾向を解析したり、解除要因マスター識別番号Ｄｓ６が表すマスター２２が各回で変化する様子を解析したりすることができる。また、解除要因マスター識別情報Ｄｓ６として一旦取得され省電力状態の解除要因となったアクセス要求を行なったマスター２２を観測マスター識別番号Ｍｓに設定し、観測マスター発見停止モードで取得したレジスター記録情報を解析することにより、一旦省電力状態の解除要因となったアクセス要求を行なったマスター２２の動作を解析することができる。このようにして、レジスター記録情報をマスター２２の動作の改善（デバッグなど）に利用することができる。すなわち、レジスター記録情報は、ＤＲＡＭ３０の省電力制御を妨げる要因を解析するのに利用され、ＤＲＡＭ３０やその制御装置を含むシステム全体の消費電力を低減するのに有効な情報ということできる。したがって、省電力制御部５０による情報記録動作は、ＣＰＵ２０によってＤＲＡＭ３０やその制御装置を含むシステム全体の消費電力を低減するのに有効な情報を取得するための動作ということができる。

ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＤＲＡＭ３０のデータの読み書きを制御すると共にＤＲＡＭ３０が有する各種動作モードの切り替えを制御するメモリー制御部４２が「メモリー制御部」に相当し、複数のマスター２２からのＤＲＡＭ３０へのアクセス要求を検出し且つこの検出と同じタイミングで省電力状態の解除の要因となったアクセス要求を行なったマスター２２を検出すると共に無アクセス状態を検出するアクセス検出回路５２が本発明の「アクセス検出部」に相当し、無アクセス状態の継続時間Ｔｎが第１のモード移行時間Ｔｍ１や第２のモード移行時間Ｔｍ２になったときにＤＲＡＭ３０がパワーダウンモードやセルフリフレッシュモードに移行するよう指令する省電力制御回路５６が「制御指令部」に相当し、ＣＰＵ２０と情報を読み書き可能に接続されアクセス検出回路５２によりアクセス要求が検出されたときには解除要因マスター識別番号Ｄｓ６を記録するレジスター回路５３が「情報記録部」に相当する。また、時間を計測するカウンター５８が「時間計測部」に相当する。

以上説明した本実施形態のメモリー制御装置４０では、複数のマスター２２からのＤＲＡＭ３０へのアクセス要求を複数のマスター２２のうち省電力状態の解除要因となったアクセス要求を行なったマスター２２の特定を伴って検出すると共に、ＤＲＡＭ３０がアクセスされていない無アクセス状態を検出する。そして、検出された無アクセス状態の継続時間Ｔｎが予め設定された第１，第２のモード移行時間Ｔｍ１，Ｔｍ２になったときにＤＲＡＭ３０が低消費電力用の動作モードへ移行するようメモリー制御部４２に指令し、ＤＲＡＭ３０が低消費電力用の動作モードにある状態である省電力状態でアクセス要求が検出されたときには、低消費電力用の動作モードが解除されるようメモリー制御部４２に指令する。さらに、複数のマスター２２のうちの１つであるＣＰＵ２０に出力可能な情報として、カウンター５８により計測された時間を用いて省電力状態の継続時間に関する省電力時間情報をレジスター記録情報の一部として記録すると共に、省電力状態でアクセス要求が検出されたときには省電力状態の解除要因となったアクセス要求を行なったマスター２２を表す解除要因マスター識別番号Ｄｓ６をレジスター記録情報の一部として記録する。したがって、ＤＲＡＭ３０の省電力状態の継続時間に関する情報と省電力状態を解除する要因となったマスター２２を表す情報とを記録する、即ち、ＤＲＡＭ３０の消費電力を低減するのに有効な情報を記録することができる。また、こうして記録された情報は、ＣＰＵ２０により読み出し可能であるから、ＣＰＵ２０によってＤＲＡＭ３０の消費電力を低減するのに有効な情報を取得可能とすることができる。

なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。

上述した実施形態では、レジスター記録情報の一部の省電力時間情報として種々の情報を記録するものとしたが、例えば最小継続時間Ｄｓ４，Ｄｐ３，最大継続時間Ｄｓ５，Ｄｐ４や移行回数Ｄｓ１，Ｄｐ１については記録しないものとしてもよいし、省電力時間情報については一切記録しないものとしてもよい。

上述した実施形態では、情報記録用モードとして種々のモードを用意するものとしたが、例えば観測用モードのうちの一部については用意しないものとしてもよい。

上述した実施形態では、無アクセス状態の継続時間Ｔｎに応じてパワーダウンモードやセルフリフレッシュモードに移行させるものとしたが、例えばパワーダウンモードには移行させることなくＤＲＡＭ３０をアイドル状態から直接セルフリフレッシュモードに移行させるものとしてもよい。この場合、レジスター記録情報のうちパワーダウンモードに関する情報は記録されない。

本発明は、メモリー制御装置の製造産業などに利用可能である。

１０プリンター、１２メインコントローラー、１４印刷機構、１５スキャナー機構、１６操作パネル、１７メモリーカードコントローラー、１８ＵＳＢコントローラー、２０ＣＰＵ、２１ＲＯＭ、２２マスター、３０ＤＲＡＭ、３２ＤＤＲ−ＰＨＹ（ＰＨＹ）、４０メモリー制御装置、４２メモリー制御部、４４マスター要求調停回路、４５レジスター回路、４６コマンド制御回路、５０省電力制御部、５２アクセス検出回路、５３レジスター回路、５５タイマー、５６省電力制御回路、５７クロック制御回路、５８カウンター、６０，６２，６４，６８信号ライン、６７差動終端抵抗。

Claims

複数のマスターからのＤＲＡＭへのアクセスを制御すると共に該ＤＲＡＭが有する低消費電力用モードを含む複数の動作モードの切り替えを制御可能なメモリー制御部と、
前記複数のマスターからの前記ＤＲＡＭへのアクセス要求を該複数のマスターのうち該アクセス要求を行なった所定のマスターの特定を伴って検出すると共に、前記ＤＲＡＭがアクセスされていない無アクセス状態を検出するアクセス検出部と、
前記アクセス検出部により検出された無アクセス状態の継続時間が予め設定されたモード移行時間になったときに前記ＤＲＡＭが前記低消費電力用モードとなるよう前記メモリー制御部に指令し、前記ＤＲＡＭが前記低消費電力用モードにある省電力状態で前記アクセス検出部によりアクセス要求が検出されたときには前記低消費電力用モードが解除されるよう前記メモリー制御部に指令する制御指令部と、
前記複数のマスターのうちの１つであるＣＰＵに情報を出力可能に接続され、前記省電力状態で前記アクセス検出部によりアクセス要求が検出されたときには前記所定のマスターを表す情報を記録する情報記録部と、
を備えるメモリー制御装置。
請求項１記載のメモリー制御装置であって、
時間を計測する時間計測部を備え、
前記情報記録部は、前記時間計測部により計測された時間を用いて前記省電力状態の継続時間に関する省電力時間情報を記録する、
メモリー制御装置。
請求項２記載のメモリー制御装置であって、
前記情報記録部は、前記ＣＰＵにより書き込み可能な情報として前記複数のマスターのうちの１つである観測装置を表す情報を記録しており、前記アクセス検出部により特定された前記所定のマスターと前記観測装置とが同一となるまで前記省電力時間情報を更新して記録する、
メモリー制御装置。
請求項２または３記載のメモリー制御装置であって、
前記情報記録部は、前記ＣＰＵにより書き込み可能な観測期間を記録しており、前記省電力状態の継続時間の前記観測期間内の累積値を前記省電力時間情報の１つとして記録する、
メモリー制御装置。
請求項２ないし４のいずれか１つの請求項に記載のメモリー制御装置であって、
前記省電力時間情報は、所定の期間内における、前記省電力状態の継続時間の累積値と、直近の前記省電力状態の継続時間と、現在までに継続終了した前記省電力状態の継続時間のうちの最小値と、現在までに継続終了した前記省電力状態の継続時間のうちの最大値とのうち、少なくともいずれか１つを含む情報である、
メモリー制御装置。