JP2018142354A - 半導体装置 - Google Patents
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- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
【解決手段】制御装置、演算装置、及びレジスタの機能を有するCPUコアと、単数行ま
たは複数行のメモリセルをそれぞれ有するブロックを、複数有する第1記憶装置と、上記
CPUコアで扱うデータを、上記第1記憶装置が有する複数の上記ブロックのうち、上記
CPUコアにより選択された第1ブロックから複製して記憶する第2記憶装置と、複数の
上記ブロックへの電源電圧の供給をそれぞれ制御する複数のスイッチと、複数の上記ブロ
ックのうち、上記第1ブロック以外の第2ブロックのアドレスを把握するメモリ管理ユニ
ットと、上記アドレスを用いて、上記複数のスイッチのいずれかをオフにし、上記第2ブ
ロックへの電源電圧の供給を停止するパワーコントローラと、を有する半導体装置。
【選択図】図1
Description
半導体装置は、動作速度や集積度を向上させるために半導体素子の微細化が進められてお
り、チャネル長が30nm程度のトランジスタが製造されるに至っている。一方で、CP
Uは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費
電力(リーク電力)が増加している。具体的に、従来では、CPUにおける消費電力のほ
とんどが演算時の消費電力(動作電力)であったが、近年ではCPUにおける消費電力の
1割以上をリーク電力が占めるようになった。
PUの消費電力を低減させる、ノーマリオフコンピュータと呼ばれる技術が注目されてい
る。特にメインメモリは、高い処理能力のCPUを実現するために大容量化されているこ
とが多く、近年のデスクトップ型のパーソナルコンピュータでは、その容量は数ギガバイ
トまで及んでいる。よって、メインメモリは、キャッシュメモリと同様に、CPUの中で
もリーク電力が大きい集積回路の一つに相当する。
ンメモリへの電源供給が停止される計算機システムについて、開示されている。
において、メインメモリへの電源供給の停止を行う必要がある。しかし、CPUを用いた
コンピュータやサーバなどの半導体装置では、その処理能力を高めるために、ハードディ
スクなどの補助記憶装置への低速なアクセスの頻度を低く抑えて、メインメモリを大容量
化しているという技術的な背景があり、メインメモリへのアクセスが生じない期間を長く
確保することは難しい。よって、上記期間において電源供給の停止を行っても、メインメ
モリにおける消費電力削減の効果はさして高くない。
体装置の提供を課題の一つとする。
ッシュ(緩衝記憶装置)の容量は多くても数十メガバイト程度であり、メインメモリに比
べてキャッシュの容量は著しく小さい。よって、演算回路や制御装置などの機能を含むC
PUコアで扱われるデータは、メインメモリに格納されているデータのほんの一部に相当
し、メインメモリにアクセスが全くない期間は短いとしても、一定期間においてメインメ
モリの大部分にはアクセスがなされていないと考えられる。
数のメモリセルを複数のブロックに分割し、ブロックごとに電源電圧の供給を制御する。
また、メインメモリが有する複数のブロックのうち、キャッシュによりデータが参照され
ていないブロック、或いは、キャッシュによりデータが参照されてから長い時間が経過し
たブロックを、メモリ管理ユニットにおいて把握する。そして、パワーコントローラによ
って、上記ブロックの全て或いはいずれかにおいて、電源電圧の供給を停止する。
最近であるメモリセル、及びその近傍のメモリセルほど、キャッシュにより次にデータが
参照されるまでの期間が短い可能性が高いと仮定した。そして、上記仮定に基づき、次回
アクセスされるまでの期間が長いであろうブロックを予測し、当該ブロックへの電源電圧
の供給を停止することで、リーク電力を削減することができる。
あり、なおかつ、電源電圧の供給が停止しても所定の期間においてデータが保持される記
憶素子を、メモリセルに用いる。上記構成により、電源電圧の供給が停止されたブロック
において、データが消失されるのを防ぎ、電源電圧の供給が再開された後でも、上記デー
タの読み出しが可能となる。
きる、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの
電荷の供給、保持、放出が制御される記憶素子や、MRAM、ReRAM、FeRAMな
どの記憶素子を用いることができる。
電荷の供給、保持、放出が制御される記憶素子を用いた場合、電荷の供給によりデータの
書き込みを行うので、MRAMなどに比べてデータの書き込みに要する電流を1/100
程度に抑えることができる。よって、上記記憶素子を用いた本発明の一態様に係る半導体
装置では、消費電力を抑えることができる。
リセルに供給するデコーダ、インバータなどの駆動回路を、ブロックごとに設ける。そし
て、一のブロックへの電源電圧の供給が停止される際に、上記一のブロックに対応するデ
コーダ、インバータなどの回路への電源電圧の供給を停止する構成としても良い。
ることができる。
を提供することができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
nal Processor)、マイクロコントローラなどの集積回路や、RFタグ、半
導体表示装置等の半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、
有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパ
ー、DMD(Digital Micromirror Device)、PDP(Pl
asma Display Panel)、FED(Field Emission D
isplay)等や、中央演算装置を駆動回路または制御回路に有しているその他の半導
体表示装置が、その範疇に含まれる。
図1(A)に、本発明の一態様に係る半導体装置100の構成を、一例としてブロック図
で示す。なお、図1(A)に示すブロック図では、半導体装置100内の回路を機能ごと
に分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に
切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
ャッシュ103と、MMU(メモリ管理ユニット)104と、パワースイッチ105と、
パワーコントローラ106とを有する。
109とを有する。制御装置107は、入力された命令をデコードし、実行する機能を有
する。演算装置108は、四則演算、論理演算などの各種演算処理を行う機能を有する。
レジスタ109は、演算装置108の演算処理の途中で得られたデータ、演算装置108
の演算処理の結果得られたデータ、制御装置107において次に実行される命令のデータ
やそのアドレスなどを記憶する機能を有する。
に独立してCPUコア101に含まれている構成を示している。しかし、制御装置107
の機能と演算装置108の機能とを併せ持った装置が、CPUコア101に含まれていて
も良い。また、レジスタ109は、制御装置107の一部、演算装置108の一部、或い
は、制御装置107の機能と演算装置108の機能とを併せ持った装置の一部であっても
良い。
置107において実行される命令のデータなどを記憶する機能を有する。キャッシュ10
3は、メインメモリ102に格納されているデータのうち、使用頻度の高いデータを一時
的に記憶しておく機能を有する。
を有する。そして、複数のメモリセルは、一行または複数行ごとに幾つかのブロックに分
割されている。具体的に、各ブロックは、1行または複数行のメモリセルを有する。
により参照されたか、すなわちアクセスされてデータの複製が行われたかどうかを、把握
する機能を有する。データが参照されたメモリセルのアドレスについて、MMU104は
、TLB(Translation Lookaside Buffer)などの記憶装
置に一時的に記憶させておくことができる。
機能を有する記憶装置が、MMU104とは別に、半導体装置100に設けられていても
良い。
御する機能を有する。パワースイッチ105は複数のスイッチを有し、複数のスイッチは
それぞれ、複数の各ブロックへの電源電圧の供給を制御する。具体的に、複数のスイッチ
のいずれかのスイッチがオン(導通状態)である場合、上記スイッチを介して対応するブ
ロックへの電源電圧の供給が行われる。また、複数のスイッチのいずれかのスイッチがオ
フ(非導通状態)である場合、上記スイッチにより対応するブロックへの電源電圧の供給
が停止される。
モリ102が有する各ブロックへの、電源電圧の供給を管理する機能を有する。具体的に
は、パワースイッチ105が有する複数のスイッチのうち、電源電圧の供給を行うブロッ
クに対応するスイッチをオンにするための命令を、パワースイッチ105に送る。また、
パワースイッチ105が有する複数のスイッチのうち、電源電圧の供給を停止するブロッ
クに対応するスイッチを、オフにするための命令を、パワースイッチ105に送る。
外への電源電圧の供給を制御する機能を有していても良い。
(B)に示す。
ック102a乃至ブロック102dを有する。なお、図1(B)では、各ブロックが有す
るメモリセル110が3行である場合を例示しているが、各ブロックが有するメモリセル
110は1行であっても良いし、3行以外の複数行であっても良い。また、図1(B)で
は、メインメモリ102が、4つのブロックに分割されている場合を例示しているが、ブ
ロックの数は4つに限定されず、複数であればよい。
02a乃至ブロック102dには、スイッチ105a乃至スイッチ105dをそれぞれ介
して電源電位VDDが与えられる。また、ブロック102a乃至ブロック102dには、
電源電位VSSがそれぞれ与えられる。よって、ブロック102a乃至ブロック102d
のそれぞれには、スイッチ105a乃至スイッチ105dのうち、対応するスイッチがオ
ンになることで、電源電位VDDと電源電位VSSの電位差に相当する電源電圧が、供給
される。
ブロック102a乃至ブロック102dのうち当該スイッチに対応するブロックには電源
電位VDDが与えられない。よって、上記ブロックは、電源電圧の供給が停止される。
源電圧の供給を制御することができる。そのため、アクセスがあるブロックへの電源電圧
の供給を行いつつ、アクセスのないブロックへの電源電圧の供給を停止することができる
。よって、メインメモリ102全体への電源電圧の供給を一括で制御する場合に比べて、
各ブロックにおいて電源電圧の供給を停止する期間を、長く確保することができ、その分
、メモリセルにおいて生じるリーク電力を削減することができる。
を有するメインメモリ102及びパワースイッチ105を例に挙げて、MMU104の具
体的な動作の一例について説明する。
A)では、キャッシュ103が、キャッシュライン0乃至キャッシュライン3の、4個の
キャッシュラインを有している場合を例示している。また、各キャッシュラインが有する
記憶領域は、タグ120、ダーティビット121、データフィールド122の3つの記憶
領域に分割されて使用される。データフィールド122には、メインメモリ102から送
られてくるデータが記憶される。タグ120には、データフィールド122のデータに対
応した、メインメモリ102のアドレスが記憶される。ダーティビット121には、デー
タフィールド122に格納されているデータが、メインメモリ102のデータと一致して
いるか否かのデータが記憶される。
ていても良いし、フルアソシエイティブ方式を採用していても良いし、セットアソシエイ
ティブ方式を採用していても良い。
a乃至ブロック102dを、メインメモリ102が有する場合を例示している。また、図
2(B)では、ブロック102a乃至ブロック102dが、それぞれ0行目から15行目
の16行のメモリセルを有する場合を例示している。そして、パワースイッチ105が有
するスイッチ105a乃至スイッチ105dにより、ブロック102a乃至ブロック10
2dへの電源電圧の供給がそれぞれ制御されている。
に示すメインメモリ102の3番目のブロック102dが有する、8行目のメモリセルに
格納された、データAが格納されている。よって、キャッシュライン0のタグ120には
、上記メモリセルのアドレスが格納されている。なお、8行目のメモリセルのうち、いず
れの列のメモリセルにデータAが格納されているかを示すアドレスについても、キャッシ
ュライン0のタグ120に格納されていても良い。
アドレスと、メモリセルの列のアドレス(本実施の形態では、任意のアドレス*とする)
の連番だとすると、図2(A)では、キャッシュライン0のタグ120に、アドレス”3
8*”が格納されていることとなる。
に示すメインメモリ102の2番目のブロック102cが有する、5行目のメモリセルに
格納された、データBが格納されている。よって、図2(A)では、キャッシュライン1
のタグ120に、アドレス”25*”が格納されていることとなる。
に示すメインメモリ102の0番目のブロック102aが有する、2行目のメモリセルに
格納された、データCが格納されている。よって、図2(A)では、キャッシュライン2
のタグ120に、アドレス”02*”が格納されていることとなる。
に示すメインメモリ102の2番目のブロック102cが有する、3行目のメモリセルに
格納された、データDが格納されている。よって、図2(A)では、キャッシュライン3
のタグ120に、アドレス”23*”が格納されていることとなる。
して、上記アドレスを用い、ブロックごとに、キャッシュ103により参照されたメモリ
セルの行数、或いはメモリセル数などを算出する。算出された、ブロックごとのメモリセ
ルの行数、或いはメモリセル数は、TLBに記憶させることができる。
されてから経過した時間が短いメモリセル及びその近傍のメモリセルほど、キャッシュ1
03により次にデータが参照されるまでの期間が短い可能性が高いものと仮定する。上記
仮定に基づくと、図2(A)及び図2(B)の場合、1番目のブロック102bにおいて
キャッシュ103に参照されているメモリセルの行数及びメモリセル数が0であるので、
次回アクセスされるまでの期間が4つのブロックの中で最も長いと予測される。
上記ブロックのアドレスを、パワーコントローラ106に通知する機能を有する。或いは
、MMU104は、算出された、ブロックごとのメモリセルの行数、或いはメモリセル数
を、パワーコントローラ106に通知するようにしても良い。この場合、次回アクセスさ
れるまでの期間が長いと予測されるブロックを、パワーコントローラ106にて選択すれ
ば良い。
べく、各スイッチの動作を制御する命令を、パワースイッチ105に送る。図2(B)で
は、パワーコントローラ106からパワースイッチ105に送られた命令に従い、ブロッ
ク102bに対応するスイッチ105bがオフになった場合を例示している。スイッチ1
05bがオフになることで、ブロック102bへの電源電圧の供給が停止される。
し、メインメモリ102において4行のメモリセルがキャッシュ103により参照されて
いる場合を例示しているが、実際のキャッシュ103では、より多くのキャッシュライン
を有する場合が想定される。この場合、キャッシュ103により参照されるメモリセルの
行数、或いはメモリセル数も、大きな数値となる。本発明の一態様では、MMU104に
おいて、キャッシュ103により参照されるメモリセルの行数、或いはメモリセル数をブ
ロックごとに厳密に算出しても良いが、上記数が大きい場合、算出する数に上限を設ける
ようにしても良い。この場合、各ブロックのメモリセルの行数、或いはメモリセル数が上
限に達したら、当該ブロックにおいて上記算出を終了する。
タが参照されたメモリセルの有無だけを、ブロックごとに判断しても良い。また、MMU
104は、データが参照されたメモリセルのアドレスを用い、ブロックごとに、データを
参照したキャッシュラインの数を算出するようにしても良い。いずれの場合でも、キャッ
シュ103によるアクセスの履歴から、データが参照されていないブロックを、特定する
ことが可能である。
シュ103によるアクセスの時間や頻度を用い、MMU104またはパワーコントローラ
106において、電源電圧の供給が停止されるブロックを選択しても良い。
4とパワーコントローラ106の両方において行うこともできる。この場合、例えば、M
MU104において、電源電圧の供給を停止すべきブロックをアクセスの履歴から選択し
、当該ブロックに対応するスイッチをオフする。次いで、パワーコントローラ106にお
いて、アクセスの時間または頻度から、電源電圧の供給を停止すべきブロックを追加で選
択することができる。
いと予測されるブロックに加え、当該ブロックに隣接するブロックにおいて、電源電圧の
供給を行うようにしても良い。図3に示すように、メインメモリ102が有するブロック
102−1乃至ブロック102−16のうち、キャッシュ103によるアクセスの履歴か
ら、ブロック102−1、ブロック102−2、ブロック102−3、ブロック102−
7、ブロック102−9、ブロック102−15において、次回アクセスされるまでの期
間が短いと予測されたとする。この場合、上記ブロックに隣接するブロック102−4、
ブロック102−6、ブロック102−8、ブロック102−10、ブロック102−1
4、ブロック102−16においても、電源電圧の供給を行う。すなわち、図3に示すメ
インメモリ102の場合、ブロック102−5、ブロック102−11、ブロック102
−12、ブロック102−13において、電源電圧の供給を停止することとなる。
ブロックを、キャッシュ103によるメインメモリ102へのアクセスの履歴によりCP
Uコア101が選択することで、アクセスがあるブロックへの電源電圧の供給を行いつつ
、アクセスのないブロックへの電源電圧の供給を停止することができる。よって、メイン
メモリ102全体への電源電圧の供給を一括で制御する場合に比べて、各ブロックにおい
て電源電圧の供給を停止する期間を、長く確保することができ、その分、メモリセルにお
いて生じるリーク電力を削減することができる。
ックごとに制御することのみならず、メモリセルを行ごとに選択する駆動回路への電源電
圧の供給を、ブロックごとに制御する構成であっても良い。
チ105及びパワースイッチ112の、接続構成の一例を示す。メインメモリ102は、
ブロック102a乃至ブロック102dを有し、ブロック102a乃至ブロック102d
は、複数行のメモリセル110をそれぞれ有する。パワースイッチ105は、ブロック1
02a乃至ブロック102dへの電源電圧の供給を制御することができる。
と読み出しの時に、各ブロックにおいてメモリセル110を行ごとに選択する行デコーダ
130a乃至行デコーダ130dと、行デコーダ130a乃至行デコーダ130dの選択
を行う行デコーダ131と、を有する。行デコーダ131において選択された行デコーダ
130a乃至行デコーダ130dのいずれかが選択され、なおかつ選択された行デコーダ
により一行のメモリセル110が選択される。
ーダ132を有することができる。よって、行デコーダ130a乃至行デコーダ130d
と、行デコーダ131とにより選択された一行のメモリセル110から、列デコーダ13
2によりさらに一または複数のメモリセル110が選択される。
の電源電圧の供給を制御するパワースイッチ112を有する。具体的に、図4では、パワ
ースイッチ112は4つのスイッチ112a乃至スイッチ112dを有する。
dをそれぞれ介して電源電位VDDが与えられる。また、行デコーダ130a乃至行デコ
ーダ130dには、電源電位VSS(図示せず)がそれぞれ与えられる。よって、行デコ
ーダ130a乃至行デコーダ130dのそれぞれには、スイッチ112a乃至スイッチ1
12dのうち、対応するスイッチがオンになることで、電源電位VDDと電源電位VSS
の電位差に相当する電源電圧が、供給される。
行デコーダ130a乃至行デコーダ130dのうち当該スイッチに対応するデコーダには
電源電位VDDが与えられない。よって、上記デコーダは、電源電圧の供給が停止される
。
ーダ130a乃至行デコーダ130dにそれぞれ対応する、ブロック102a乃至ブロッ
ク102dへの電源電圧の供給の有無により決まる。例えば、ブロック102aへの電源
電圧の供給が、スイッチ105aがオフになることで停止されると、ブロック102aに
対応する行デコーダ130aへの電源電圧の供給も、スイッチ112aがオフになること
で停止される。
02a乃至ブロック102dに供給される電源電圧とは、大きさが異なっていても良い。
明したが、例えばインバータなどの、駆動回路に含まれるその他の回路についても、電源
電圧の供給をブロックごとに制御する構成にしても良い。
とする)の構成の一例を、図5(A)及び図5(B)に示す。図5(A)では、行デコー
ダ130の回路記号を示し、図5(B)では、図5(A)に示した回路記号に対応する行
デコーダ130の、具体的な回路構成の一例を示す。
して含む信号が、端子A0及び端子A1に与えられる。また、イネーブル信号は、端子E
Nから行デコーダ130に与えられる。そして、行デコーダ130では、イネーブル信号
のデジタル値が”1”のときに、端子X0乃至端子X3のいずれか1つにおいてのみ、出
力される信号のデジタル値が”1”となり、他の全てにおいて出力される信号のデジタル
値が”0”となる。また、行デコーダ130では、イネーブル信号のデジタル値が”0”
のときに、端子X0乃至端子X3の全てにおいて、出力される信号のデジタル値が”0”
となる。
2と、NAND704乃至NAND707と、NOR708乃至NOR711と、バッフ
ァ712乃至バッファ715などの論理素子を有する。なお、バッファ712乃至バッフ
ァ715は、行デコーダ130に必ずしも設ける必要はないが、インピーダンス変換器と
しての機能を有している。そのため、バッファ712乃至バッファ715を行デコーダ1
30に設けることで、行デコーダ130のメモリセルへの電力供給能力を高めることがで
きる。
る。よって、行デコーダ130への電源電圧の供給を停止することで、上記論理素子のそ
れぞれにおいて生じるリーク電力を小さく抑えることができる。
チ164と、記憶回路170と、記憶回路171とを有する。
出力する機能を有している。具体的に、論理素子161及び論理素子162として、それ
ぞれインバータ、またはクロックドインバータなどを用いることができる。そして、論理
素子161と論理素子162は、入力端子が互いの出力端子に接続されている。
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間
接的に接続している状態も、その範疇に含む。
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
110におけるデータの書き込みと読み出しは、配線180及び配線181を介して行わ
れる。スイッチ163は、配線180に与えられたデータの論理素子161及び論理素子
162への書き込みと、論理素子161及び論理素子162から配線180へのデータの
読み出しとを、制御する機能を有する。また、スイッチ164は、配線181に与えられ
たデータの論理素子161及び論理素子162への書き込みと、論理素子161及び論理
素子162から配線181へのデータの読み出しとを、制御する機能を有する。
的な接続を制御する機能を有する。また、スイッチ164は、論理素子162の入力端子
と配線181の電気的な接続を制御する機能を有する。
的に、図6では、配線182に与えられる電源電位と配線183に与えられる電源電位の
電位差が、電源電圧として論理素子161及び論理素子162に与えられる。
82と配線183の電位差が限りなく0に近い状態を意味する。
びスイッチ164を介して書き込まれたデータを、保持することができる。
ていても、論理素子161及び論理素子162に保持されているデータを記憶する機能を
有する。具体的に、図6では、記憶回路170が論理素子161の入力端子に接続されて
おり、記憶回路171が論理素子162の入力端子に接続されている。上記構成により、
メモリセル110への電源電圧の供給が停止する前に、論理素子161及び論理素子16
2に保持されているデータを記憶回路170及び記憶回路171に待避させ、データが消
失するのを防ぐことができる。
おいてデータを保持することができる、容量素子、MRAM、ReRAM、FeRAMな
どの回路素子を用いることができる。
ダクタなどの、その他の回路素子を、さらに有していても良い。
論理素子162に与えられる電源電圧とを、別系統にしても良い。上記構成により、記憶
回路170及び記憶回路171に保持されていたデータを論理素子161及び論理素子1
62に戻す際に、論理素子161及び論理素子162において、一方に電源電圧を与えつ
つ、他方に電源電圧を与えない状態を、作ることができる。よって、論理素子161及び
論理素子162のいずれか一方にのみ電源電圧を与える動作と、待避させていたデータを
論理素子161及び論理素子162に書き込む動作と、論理素子161及び論理素子16
2の両方に電源電圧を与えることで上記データを論理素子161及び論理素子162に保
持させる動作とを、同時にではなく、順に行うことができる。したがって、記憶回路17
0及び記憶回路171に待避させていたデータを論理素子161及び論理素子162に戻
す際にデータが誤って消失してしまうのを防ぐことができ、データの高信頼性を確保する
ことができる。
いて示す。
63tと、スイッチ164として機能するトランジスタ164tと、論理素子161の一
例に相当するインバータ161iと、論理素子162の一例に相当するインバータ162
iと、記憶回路170の一例に相当するトランジスタ167及び容量素子165と、記憶
回路171の一例に相当するトランジスタ168及び容量素子166とを有する。インバ
ータ161iとインバータ162iは、入力端子が互いの出力端子に接続されている。
を必要に応じて記憶できるように、トランジスタ167を介して、インバータ161iの
入力端子に接続されている。また、容量素子166は、インバータ161i及びインバー
タ162iに保持されているデータを必要に応じて記憶できるように、トランジスタ16
8を介して、インバータ162iの入力端子に接続されている。
方の電極は、トランジスタ167を介してインバータ161iの入力端子に接続され、他
方の電極は、接地電位などの電位が与えられているノードに接続されている。また、容量
素子166は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、ト
ランジスタ168を介してインバータ162iの入力端子に接続され、他方の電極は、接
地電位などの電位が与えられているノードに接続されている。
が著しく小さいことを特徴とする。上記構成により、メモリセル110への電源電圧の供
給が停止されても、トランジスタ167及びトランジスタ168をオフにすることで、記
憶回路170及び記憶回路171においてデータを保持することができる。よって、メモ
リセル110への電源電圧の供給が停止する前に、インバータ161i及びインバータ1
62iに保持されているデータを記憶回路170及び記憶回路171に待避させ、データ
が消失するのを防ぐことができる。
型であっても、どちらでも良い。図7(A)では、トランジスタ163t及びトランジス
タ164tが全てnチャネル型である場合を例示している。
チャネル型のトランジスタ177とを有する。インバータ162iはpチャネル型のトラ
ンジスタ174と、nチャネル型のトランジスタ175とを有する。
続され、他方がトランジスタ176及びトランジスタ177のゲート電極に接続されてい
る。トランジスタ163tのゲート電極は、配線184に接続されている。トランジスタ
164tのソース端子及びドレイン端子は、一方が配線181に接続され、他方がトラン
ジスタ174及びトランジスタ175のゲート電極に接続されている。トランジスタ16
4tのゲート電極は、配線184に接続されている。
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
及びトランジスタ177のゲート電極に接続され、他方が容量素子165の一方の電極に
接続されている。トランジスタ167のゲート電極は、配線185に接続されている。ト
ランジスタ168のソース端子及びドレイン端子は、一方がトランジスタ174及びトラ
ンジスタ175のゲート電極に接続され、他方が容量素子166の一方の電極に接続され
ている。トランジスタ168のゲート電極は、配線185に接続されている。
れ、他方がトランジスタ176及びトランジスタ177のゲート電極に接続されている。
トランジスタ175のソース端子及びドレイン端子は、一方が配線183に接続され、他
方がトランジスタ176及びトランジスタ177のゲート電極に接続されている。トラン
ジスタ176のソース端子及びドレイン端子は、一方が配線182に接続され、他方がト
ランジスタ174及びトランジスタ175のゲート電極に接続されている。トランジスタ
177のソース端子及びドレイン端子は、一方が配線183に接続され、他方がトランジ
スタ174及びトランジスタ175のゲート電極に接続されている。
のゲート電極が、その入力端子としての機能を有する。また、インバータ161iでは、
トランジスタ176のソース端子及びドレイン端子の他方と、トランジスタ177のソー
ス端子及びドレイン端子の他方とが、その出力端子としての機能を有する。上記構成を有
するインバータ162iでは、トランジスタ174及びトランジスタ175のゲート電極
が、その入力端子としての機能を有する。また、インバータ162iでは、トランジスタ
174のソース端子及びドレイン端子の他方と、トランジスタ175のソース端子及びド
レイン端子の他方とが、その出力端子としての機能を有する。
ダクタなどの、その他の回路素子を、さらに有していても良い。
追加した構成を、図7(B)に示す。
他方と、トランジスタ175のソース端子及びドレイン端子の他方とが接続されているノ
ードAと、トランジスタ176及びトランジスタ177のゲート電極と、トランジスタ1
63tのソース端子及びドレイン端子の他方とが接続されているノードBとの間の接続を
制御する機能を有する。また、トランジスタ179は、トランジスタ176のソース端子
及びドレイン端子の他方と、トランジスタ177のソース端子及びドレイン端子の他方と
が接続されているノードCと、トランジスタ174及びトランジスタ175のゲート電極
と、トランジスタ164tのソース端子及びドレイン端子の他方とが接続されているノー
ドDとの間の接続を制御する機能を有する。
t、トランジスタ167、トランジスタ168のそれぞれが、複数のトランジスタで構成
されていても良い。さらに、図7(B)においては、トランジスタ178、トランジスタ
179のそれぞれが、複数のトランジスタで構成されていても良い。上記トランジスタが
複数のトランジスタで構成されている場合、複数のトランジスタは並列に接続されていて
も良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていて
も良い。
のソース端子とドレイン端子のいずれか一方のみが、第2のトランジスタのソース端子と
ドレイン端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタ
が並列に接続されている状態とは、第1のトランジスタのソース端子とドレイン端子のい
ずれか一方が、第2のトランジスタのソース端子とドレイン端子のいずれか一方に接続さ
れ、第1のトランジスタのソース端子とドレイン端子の他方が第2のトランジスタのソー
ス端子とドレイン端子の他方に接続されている状態を意味する。
びソース端子とドレイン端子に与えられる電位の高低によって、その呼び方が入れ替わる
。一般的に、nチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低い
電位が与えられる方がソース端子と呼ばれ、高い電位が与えられる方がドレイン端子と呼
ばれる。また、pチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低
い電位が与えられる方がドレイン端子と呼ばれ、高い電位が与えられる方がソース端子と
呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと
仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に
従ってソース端子とドレイン端子の呼び方が入れ替わる。
ルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複
数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であ
っても良い。
ることで容量素子165における電荷の保持を行う。また、トランジスタ168をオフに
することで容量素子166における電荷の保持を行う。よって、トランジスタ167及び
トランジスタ168は、オフ電流が小さいことが望ましい。オフ電流が小さいトランジス
タ167及びトランジスタ168を用いることで、容量素子165及び容量素子166か
らリークする電荷の量を小さく抑えることができるので、記憶回路170及び記憶回路1
71においてデータを確実に保持することができる。
され、なおかつ酸素欠損が低減されることにより高純度化された半導体をチャネル形成領
域に含むトランジスタは、オフ電流が著しく小さい。上記トランジスタをトランジスタ1
67及びトランジスタ168に用いることで、記憶回路170及び記憶回路171におい
てデータを確実に保持することができる。
スタ177は、酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含
むトランジスタであっても良いし、シリコンまたはゲルマニウムなどの半導体をチャネル
形成領域に含むトランジスタであっても良い。結晶性を有するシリコンまたはゲルマニウ
ムなどの半導体をチャネル形成領域に含むトランジスタは、移動度が高い。上記トランジ
スタをトランジスタ163t、トランジスタ164t、トランジスタ174乃至トランジ
スタ177に用いることで、メモリセル110におけるデータの書き込み及び読み出しを
、高速に行うことができる。
スタ177と、トランジスタ167及びトランジスタ168とを積層することで、メイン
メモリの高集積化を実現することができる。
どを記憶回路に用いたメモリセルに比べて、データの書き込みに要する電流が小さくて済
む。具体的に、MRAMは、1セルあたりの書き込み電流が50μA〜500μAと言わ
れているが、図7(A)及び図7(B)に示した構成を有するメモリセル110では、容
量素子への電荷の供給によりデータの待避を行っているので、データの書き込みに要する
電流をMRAMの1/100程度に抑えることができる。そのため、図7(A)及び図7
(B)に示した構成を有する本発明の一態様に係る半導体装置では、MRAMを用いる場
合より消費電力を抑えることができる。
本実施の形態では、トランジスタのオフ電流の算出例について説明する。
は、互いに並列に接続された8つの測定系801を備えた、特性評価用回路を用いた。具
体的に図8では、8つの測定系801のうちの2つを例示している。
ランジスタ814と、トランジスタ815とを含む。
811は、その第1端子が、電位V1の与えられているノードに接続されており、その第
2端子が、トランジスタ812の第1端子に接続されている。トランジスタ811のゲー
ト電極は、電位Vext_aの与えられているノードに接続されている。
いてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ81
2は、その第1端子が、トランジスタ811の第2端子に接続されており、その第2端子
が、電位V2の与えられているノードに接続されている。トランジスタ812のゲート電
極は、電位Vext_bの与えられているノードに接続されている。
の第1端子に接続されている。容量素子813の第2の電極は、電位V2の与えられてい
るノードに接続されている。
おり、その第2端子が、トランジスタ815の第1端子に接続されている。トランジスタ
814のゲート電極は、トランジスタ811の第2端子、トランジスタ812の第1端子
、容量素子813の第1の電極に接続されている。なお、このトランジスタ814のゲー
ト電極が接続されている箇所を、ノードAとする。
り、その第2端子が、電位V4の与えられているノードに接続されている。トランジスタ
815のゲート電極は、電位Vext_cの与えられているノードに接続されている。
端子が接続されているノードの電位を、出力信号の電位Voutとして出力する。
なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=10μm、チャ
ネル幅W=10μmであるトランジスタを用いる。
、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=3μm、チャ
ネル幅W=100μmであるトランジスタを用いる。
電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオ
ーバーラップ領域を設けず、幅1μmのオフセット領域を有するボトムゲート構造のトラ
ンジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができ
る。さらに、トランジスタ812として、活性層に含まれるチャネル形成領域が、下記の
表1の条件1から条件6に示すような、異なるサイズを有するトランジスタを用いる。
13への電荷注入の際に、リーク電流評価用のトランジスタ812を一度オンにする必要
がある。この場合、リーク電流評価用のトランジスタ812が、オンからオフの定常状態
となるまでに時間を要するような素子だと、測定に時間を要する。図8に示すように、電
荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを別々に測
定系801に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ81
2を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる
。
測定系801に別々に設けることにより、それぞれのトランジスタを適切なサイズとする
ことができる。また、リーク電流評価用のトランジスタ812のチャネル幅Wを、電荷注
入用のトランジスタ811のチャネル幅Wよりも大きくすることにより、リーク電流評価
用のトランジスタ812のリーク電流以外の、特性評価用回路内のリーク電流成分を相対
的に小さくすることができる。その結果、リーク電流評価用のトランジスタ812のリー
ク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用
のトランジスタ812を一度オンとする必要がないため、チャネル形成領域の電荷の一部
がノードAに流れ込むことによるノードAの電位変動の影響もない。
スタ812のチャネル幅Wよりも小さくすることにより、電荷注入用のトランジスタ81
1のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形
成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響も小さい
。
、より正確に特性評価用回路のリーク電流を算出することができる。
について説明する。
。図9は、図8に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイ
ミングチャートである。
分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期
間及び保持期間の両期間において、電位V2及び電位V4を0V、電位V3を5V、電位
Vext_cを0.5Vとする。
うな高さの電位VL(−3V)に設定する。また、電位V1を書き込み電位Vwに設定し
た後、電位Vext_aを、一定期間トランジスタ811がオンとなるような高さの電位
VH(5V)に設定する。上記構成により、ノードAに電荷が蓄積され、ノードAの電位
は、書き込み電位Vwと同等の値になる。次いで、電位Vext_aを、トランジスタ8
11がオフとなるような高さの電位VLに設定する。その後、電位V1を電位VSS(0
V)に設定する。
電位の変化量の測定を行う。電位の変化量から、トランジスタ812のソース電極とドレ
イン電極との間を流れる電流値を算出することができる。以上により、ノードAの電荷の
蓄積とノードAの電位の変化量の測定とを行うことができる。
は、繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行った。第1の蓄積
及び測定動作では、書き込み期間に書き込み電位Vwとして5Vの電位を入力し、保持期
間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄
積及び測定動作では、書き込み期間に書き込み電位Vwを3.5Vとし、保持期間に50
時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作
では、書き込み期間に書き込み電位Vwを4.5Vとし、保持期間に10時間の保持を行
う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における
値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち
、過渡電流(測定開始後から時間経過とともに減少していく電流成分)を除くことができ
る。その結果、より高い精度でリーク電流を測定することができる。
ことができる。
数(const)を用いて、次式のように表される。ノードAに接続される容量CAは、
容量素子813の容量値と、容量素子813以外の容量が有する容量値の和である。
時間微分であるから、ノードAの電流IAは次式のように表現される。
の電位Voutから、ノードAの電流IAを求めることができるため、特性評価用回路の
リーク電流を求めることができる。
び該測定結果より算出した特性評価用回路のリーク電流の値を示す。
定動作)に係る時間と、出力信号の電位Voutとの関係を示す。図11に、上記測定に
係る時間と、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力
信号の電位Voutが変動しており、定常状態に到るためには10時間以上必要であるこ
とがわかる。
とリーク電流の関係を示す。図12では、例えば条件4において、ノードAの電位が3.
0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812の
オフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなす
ことができる。
いた特性評価用回路において、リーク電流が十分に小さいため、該トランジスタのオフ電
流が十分に小さいことがわかる。
本実施の形態では、図7(A)に示したメモリセル110の、断面構造の一例について説
明する。なお、本実施の形態では、トランジスタ163t、トランジスタ164t、トラ
ンジスタ174乃至トランジスタ177が、非晶質、微結晶、多結晶又は単結晶である、
シリコン又はゲルマニウムなどの半導体を活性層に用い、トランジスタ167及びトラン
ジスタ168が、酸化物半導体を活性層に用いる場合を例に挙げて、メモリセル110の
断面構造について説明する。
で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶
化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離
した単結晶シリコンなどを用いることができる。
、容量素子165と、トランジスタ167の構成を、断面図で一例として示す。
ジスタ175と、トランジスタ174とを有する。
203n上のゲート絶縁膜204nと、ゲート絶縁膜204nを間に挟んで半導体膜20
3nと重なる位置に設けられたゲート電極205nと、半導体膜203nに接続された導
電膜206及び導電膜207とを有する。そして、半導体膜203nは、チャネル形成領
域として機能する第1の領域208と、ソース領域またはドレイン領域として機能する第
2の領域209及び第2の領域210とを有する。第2の領域209及び第2の領域21
0は、第1の領域208を間に挟んでいる。なお、図13では、半導体膜203nが、第
1の領域208と第2の領域209及び第2の領域210との間に、LDD(Light
ly Doped Drain)領域として機能する第3の領域211及び第3の領域2
12を有している場合を例示している。
導体膜203p上のゲート絶縁膜204pと、ゲート絶縁膜204pを間に挟んで半導体
膜203pと重なる位置に設けられたゲート電極205pと、半導体膜203pに接続さ
れた導電膜207及び導電膜213とを有する。そして、半導体膜203pは、チャネル
形成領域として機能する第1の領域214と、ソース領域またはドレイン領域として機能
する第2の領域215及び第2の領域216とを有する。第2の領域215及び第2の領
域216は、第1の領域214を間に挟んでいる。なお、図13では、半導体膜203p
が、第1の領域214と第2の領域215及び第2の領域216との間に、LDD領域と
して機能する第3の領域217及び第3の領域218を有している場合を例示している。
している。
用いている場合を例示しているが、トランジスタ175と、トランジスタ174とが、バ
ルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導
体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シ
リコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコ
ンなどを用いることができる。
絶縁膜219が設けられている。そして、絶縁膜219上には、トランジスタ167が設
けられている。
体膜230上のゲート絶縁膜231とを有する。なお、ゲート絶縁膜231は半導体膜2
30を完全に覆ってはいない。トランジスタ167は、半導体膜230上に、ソース電極
またはドレイン電極として機能する導電膜232及び導電膜233を有しており、半導体
膜230のうちゲート絶縁膜231に覆われていない領域において、半導体膜230と、
導電膜232及び導電膜233とが、それぞれ接続されている。
続されている。
位置に、ゲート電極234及びサイドウォール235を有する。サイドウォール235は
ゲート電極234の側部に設けられている。そして、導電膜232の一部、及び導電膜2
33の一部は、サイドウォール235上に重なっている。また、導電膜232及び導電膜
233上には、絶縁膜237が形成されている。
はないが、サイドウォール235に接するように導電膜232及び導電膜233を形成す
ることで、導電膜232及び導電膜233の位置が多少ずれて形成されたとしても、導電
膜232及び導電膜233と半導体膜230との接する面積が、変動するのを防ぐことが
できる。よって、導電膜232及び導電膜233の位置がずれることによる、トランジス
タ167のオン電流の変動を防ぐことができる。
設ける必要は無いが、絶縁膜236をゲート電極234の上部に設けることで、導電膜2
32及び導電膜233の位置がずれて、ゲート電極234の上部にかかるように形成され
ても、導電膜232及び導電膜233とゲート電極234が接触するのを防ぐことができ
る。
縁膜238上には導電膜239が設けられている。絶縁膜237及び絶縁膜238を間に
挟んで導電膜232及び導電膜239が重なっている部分が、容量素子165として機能
する。
ている場合を例示しているが、容量素子165は、トランジスタ175及びトランジスタ
174と共に、絶縁膜219の下に設けられていても良い。
側において少なくとも有していれば良いが、半導体膜230を間に挟んで存在する一対の
ゲート電極を有していても良い。
導体材料の一例として、酸化物半導体の他に、炭化珪素(SiC)、窒化ガリウム(Ga
N)などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり
、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可
能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウム
とは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上或いはシリコンを
用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また
、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも
、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能
(例えば電界効果移動度)を向上させるために結晶性の酸化物半導体を得ようとする場合
でも、250℃から800℃の熱処理によって容易に結晶性の酸化物半導体を得ることが
できる。
素欠損が低減されることにより高純度化された酸化物半導体(purified OS)
は、i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いた
トランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバ
ンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上で
ある。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減され
ることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電
流を小さくすることができる。
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(S
n)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有する
ことが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ま
しい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる
半導体材料としては好適である。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:
1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/
6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原
子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を
適切なものとすることが好ましい。
亜鉛)を含むターゲットを用いたスパッタリング法により形成することができる。In−
Ga−Zn系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比
がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、
または3:1:4で示されるIn−Ga−Zn系酸化物のターゲットを用いる。前述の原
子数比を有するIn−Ga−Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜す
ることで、多結晶または後述するCAAC−OSが形成されやすくなる。また、In、G
a、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以
上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半
導体膜は緻密な膜となる。
の金属元素の原子数比は、In:Zn=50:1〜1:2(モル数比に換算するとIn2
O3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数
比に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn
=1.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2
)とする。例えば、In−Zn系酸化物である酸化物半導体膜の形成に用いるターゲット
は、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。Znの比
率を上記範囲に収めることで、移動度の向上を実現することができる。
膜する場合、金属元素の原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2
:2、または4:9:7で示されるIn−Sn−Zn系酸化物ターゲットを用いる。
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ
ーゲットを用いて形成すればよい。成膜時に、基板温度を100℃以上600℃以下、好
ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気
すると、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭
素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
水素(水酸基を含む)が多量に含まれていることがある。水分または水素はドナー準位を
形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では
、酸化物半導体膜中の水分または水素などの不純物を低減(脱水化または脱水素化)する
ために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気
下、酸素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザー
分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃
)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、加熱
処理を施す。
ることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板
の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下
程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
欠損が形成される場合がある。そこで、上記加熱処理の後に、半導体膜230に酸素を供
給する処理を行い、酸素欠損を低減させることが望ましい。
を供給することができる。酸素を供給するための加熱処理は、上述した、水分又は水素の
濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するため
の加熱処理は、酸素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー
分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃
)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)などの酸素を含む
ガス雰囲気下において行う。
を含むガス内に含まれる不純物濃度を、1ppm以下、好ましくは0.1ppm以下とす
ることが好ましい。
ーション法、プラズマ処理などを用いて、半導体膜230に酸素を供給することができる
。上記方法を用いて酸素を半導体膜230に供給した後、半導体膜230に含まれる結晶
部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても
良い。
い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁
膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成
より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加する
ことをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラ
ズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用
いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領
域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加
熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上
記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体
の、化学量論的組成を満たすことができる。酸化物半導体膜には化学量論的組成を超える
量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をi型に近づけるこ
とができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の
向上を実現することができる。
は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上40
0℃以下、例えば250℃以上350℃以下)で行う。上記ガスは、水の含有量が20p
pm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望まし
い。
または非晶質などの状態を有する酸化物半導体膜を用いることができる。好ましくは、酸
化物半導体膜は、CAAC−OS(C Axis Aligned Crystalli
ne Oxide Semiconductor)膜とする。
ことができる。スパッタリング法によってCAAC−OS膜を得るには酸化物半導体膜の
堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として
結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離
を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100℃〜500
℃、好適には200℃〜400℃、さらに好適には250℃〜300℃にすると好ましい
。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導
体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復すること
ができる。
Axis Aligned Crystal)、多結晶、微結晶、非晶質部を有する。
非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよ
りも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C
Axis Aligned Crystalline Oxide Semicond
uctor)と呼ぶ。
c軸配向し、a軸または/およびb軸はマクロに揃っていない。
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未
満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。または、微結晶酸化物半導体
膜は、例えば、1nm以上10nm未満の結晶部を有する結晶−非晶質混相構造の酸化物
半導体を有している。
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序
であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質
であり、結晶部を有さない。
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡(TEM:Transmission Electron Microsco
pe)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な
粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜
は、粒界に起因する電子移動度の低下が抑制される。
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好まし
くは−5°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形
状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
動が小さい。よって、当該トランジスタは、信頼性が高い。
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒
子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜すること
ができる。
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−G
a−Zn系酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで
、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2
:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。
なお、粉末の種類、およびその混合するmol数比は、作製するターゲットによって適宜
変更すればよい。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ
)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレ
イヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図14に示
す。
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。なお、図14(A)に示した携帯型ゲーム機は、2つの表示
部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更できる。第1表示部5603における映像を、接続部5605におけ
る第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても
良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力
装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置
としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは
、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画
素部に設けることでも、付加することができる。
、キーボード5403、ポインティングデバイス5404等を有する。
5303等を有する。
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部
5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接
続部5806により変更できる。表示部5803における映像の切り替えを、接続部58
06における第1筐体5801と第2筐体5802との間の角度に従って行う構成として
も良い。
3、ライト5104等を有する。
101 CPUコア
102 メインメモリ
102−1 ブロック
102−2 ブロック
102−3 ブロック
102−4 ブロック
102−5 ブロック
102−6 ブロック
102−7 ブロック
102−8 ブロック
102−9 ブロック
102−10 ブロック
102−11 ブロック
102−12 ブロック
102−13 ブロック
102−14 ブロック
102−15 ブロック
102−16 ブロック
102a ブロック
102b ブロック
102c ブロック
102d ブロック
103 キャッシュ
104 MMU
105 パワースイッチ
105a スイッチ
105b スイッチ
105c スイッチ
105d スイッチ
106 パワーコントローラ
107 制御装置
108 演算装置
109 レジスタ
110 メモリセル
112 パワースイッチ
112a スイッチ
112d スイッチ
120 タグ
121 ダーティビット
122 データフィールド
130 行デコーダ
130a 行デコーダ
130d 行デコーダ
131 行デコーダ
132 列デコーダ
161 論理素子
161i インバータ
162 論理素子
162i インバータ
163 スイッチ
163t トランジスタ
164 スイッチ
164t トランジスタ
165 容量素子
166 容量素子
167 トランジスタ
168 トランジスタ
170 記憶回路
171 記憶回路
174 トランジスタ
175 トランジスタ
176 トランジスタ
177 トランジスタ
178 トランジスタ
179 トランジスタ
180 配線
181 配線
182 配線
183 配線
184 配線
185 配線
200 基板
201 絶縁膜
203n 半導体膜
203p 半導体膜
204n ゲート絶縁膜
204p ゲート絶縁膜
205n ゲート電極
205p ゲート電極
206 導電膜
207 導電膜
208 第1の領域
209 第2の領域
210 第2の領域
211 第3の領域
212 第3の領域
213 導電膜
214 第1の領域
215 第2の領域
216 第2の領域
217 第3の領域
218 第3の領域
219 絶縁膜
230 半導体膜
231 ゲート絶縁膜
232 導電膜
233 導電膜
234 ゲート電極
235 サイドウォール
236 絶縁膜
237 絶縁膜
238 絶縁膜
239 導電膜
700 インバータ
702 インバータ
704 NAND
707 NAND
712 バッファ
715 バッファ
801 測定系
811 トランジスタ
812 トランジスタ
813 容量素子
814 トランジスタ
815 トランジスタ
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5101 車体
5102 車輪
5103 ダッシュボード
5104 ライト
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (1)
- 第1の記憶装置と、
第2の記憶装置と、
複数のスイッチと、
パワーコントローラと、を有し、
前記第1の記憶装置は、メモリセルをそれぞれ有する複数のブロックを有し、
前記第2の記憶装置は、CPUコアで扱うデータを、前記複数のブロックのうち前記CPUコアにより選択された第1のブロックから複製して記憶する機能を有し、
前記パワーコントローラは、前記複数のスイッチを用いて、前記CPUコアにより選択された前記第1のブロックへの電源電圧の供給を行うと共に、前記複数のブロックのうち前記第1のブロック以外の第2のブロックへの電源電圧の供給を停止する機能を有し、
前記メモリセルは、トランジスタと、容量素子と、を有し、
前記トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
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