TW201507096A - 半導體裝置及使用其之半導體系統 - Google Patents

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Abstract

一種半導體裝置，其包括第一通孔及第二通孔、一第一通路設定單元，及一第二通路設定單元。該第一通孔及第二通孔連接第一晶片及第二晶片。該第一通路設定單元使一第一晶片電路連接至一第一輸入/輸出端子，及使該第二通孔連接至一第二輸入/輸出端子。該第二通路設定單元使一第二晶片電路連接至該第一通孔及該第二通孔，其中該第一通孔連接至該第二輸入/輸出端子。

Description

半導體裝置及使用其之半導體系統
本發明之各個實施例係有關一種半導體裝置，且更具體地，係有關一種3D(三維)半導體裝置，其中複數個晶片經堆疊，以及使用其之一種半導體系統。
為了提升半導體裝置之整合程度，目前已經開發了三維(3D)半導體裝置，其具有複數個晶片之堆疊並封裝在一單一封裝中。近來，一種TSV(穿透矽通孔)型半導體裝置在本領域中被揭示，其經由複數個經堆疊之晶片形成矽通孔，以使所有該等晶片彼此電耦接。
為了使用低的功率位準及減少電力消耗，已經開發了一種具有增加之輸入/輸出數的寬輸入/輸出(IO)半導體裝置。該寬IO半導體裝置使用一種輸入/輸出線或端子的數目明顯增加的方案，以降低其操作頻率及增加其頻寬。
第1圖係一示意圖，其說明依據先前技術之一半導體裝置10之配置。在第1圖中，該半導體裝置10可包括第一晶片CHIP1及第二晶片CHIP2。該第一晶片CHIP1及第二晶片CHIP2分別包括第一通孔11及第二通孔12，以及輸入/輸出電路I/O。該第一通孔11及第二通孔12經由該第一晶片CHIP1及第二晶片CHIP2擴展以使該第一晶片CHIP1及第二晶片CHIP2分別 經由凸塊13彼此電耦接。該輸入/輸出電路I/O分別電耦接至該第一通孔11及第二通孔12。輸入至第一輸入/輸出端子DQ<0>及第二輸入/輸出端子DQ<1>之訊號可分別經由該第一通孔11及第二通孔12輸入至該第一晶片CHIP1及第二晶片CHIP2的內部電路。從該第一晶片CHIP1及第二晶片CHIP2輸出之資料可分別經由該第一通孔11及第二通孔12輸出至該第一輸入/輸出端子DQ<0>及第二輸入/輸出端子DQ<1>。
該半導體裝置10具有一種所有的訊號線(包括該通孔)被短 路的結構，及具有固定數目之輸入/輸出線或端子。亦即，該第一晶片及第二晶片之輸入/輸出電路I/O(其經電耦接至相同的通孔)不可同時操作。此外，當該通孔或該凸塊故障時，該半導體裝置10不具有冗餘通孔以用於訊號通路維修。
第2圖係一示意圖，其說明依據先前技術之另一半導體裝置 20之配置。在第2圖中，該半導體裝置20可包括第一晶片CHIP1及第二晶片CHIP2，其中該第一晶片CHIP1可包括第一通孔21及第二通孔22，及一輸入/輸出電路I/O，以及該第二晶片CHIP2可包括第三通孔23及第四通孔24，及一輸入/輸出電路I/O。該半導體裝置20具有一種能增加輸入/輸出線或端子數目的結構。
該第一通孔21及第二通孔22分別經由凸塊25以使該第一晶 片CHIP1及第二晶片CHIP2彼此電耦接。該第三通孔23電耦接至該第二通孔22，及該第二通孔22經由該第一晶片CHIP1之輸入/輸出電路I/O電耦接至一第一輸入/輸出端子DQ1<0>。該第四通孔24電耦接至該第一通孔21及該第二晶片CHIP2之輸入/輸出電路I/O，及經由該第一通孔21電耦接至一第二輸入/ 輸出端子DQ2<0>。由於該半導體裝置20之第一晶片CHIP1及第二晶片CHIP2之輸入/輸出電路I/O具有獨立的訊號通路，相較於第1圖之半導體裝置10，其輸入/輸出線或端子的數目可能增加兩倍。然而，如第2圖所示，由該第三通孔23至該第二通孔22的訊號通路未被使用。
本文係描述一種藉由形成複數個訊號通路而能穩定傳輸訊號之半導體裝置，即使一通孔或一凸塊故障。
在本發明之一實施例中，一半導體裝置包括：第一通孔及第二通孔，其經配置以電耦接第一晶片及第二晶片；一第一通路設定單元，其經配置以使一第一晶片電路電耦接至第一輸入/輸出端子及使該第二通孔電耦接至一第二輸入/輸出端子；及一第二通路設定單元，其經配置以使一第二晶片電路電耦接至該第一通孔及第二通孔，其中該第一通孔電耦接至該第二輸入/輸出端子。
在本發明之一實施例中，一半導體裝置包括：一第一晶片，其包括第一通孔至第三通孔；一第一通路控制單元，其經配置以電耦接至該第三通孔及產生一第一選擇訊號，用以反應於一控制訊號；以及一第一通路設定單元，其經配置以使一第一晶片電路電耦接至一第一輸入/輸出端子及使該第二通孔電耦接至一第二輸入/輸出端子，其中該第一通孔電耦接至該第二輸入/輸出端子。
在本發明之一實施例中，一半導體裝置包括：複數個通孔，其經配置以電耦接第一晶片及第二晶片；一傳輸通路設定單元，其配置在該第二晶片，以使一第二晶片電路產生的訊號傳輸至該複數個通孔之二或 多個通孔；及一接受通路設定單元，其配置在該第一晶片，以使該第一晶片電路產生的訊號輸出至一第一輸入/輸出端子、從該二或多個通孔接收該第二晶片電路產生之訊號，及使該接收之訊號輸出至一第二輸入/輸出端子。
在本發明之一實施例中，一半導體裝置包括：複數個通孔， 其經配置以電耦接第一晶片及第二晶片；一傳輸通路控制單元，其配置在該第一晶片，以使輸入至一第一輸入/輸出端子的訊號傳輸至一第一晶片電路，及使輸入至一第二輸入/輸出端子的訊號傳輸至該複數個通孔之二或多個通孔；及一接受通路控制單元，其配置在該第二晶片，以從該二或多個通孔接收該訊號，及使該接收之訊號傳輸至一第二晶片電路。
在本發明之一實施例中，一半導體裝置包括：一第一通路設 定單元，其配置在一第一晶片，以使一第一晶片電路電耦接至一第一輸入/輸出端子及使一第二通孔電耦接至該第一輸入/輸出端子；及一第二通路設定單元，其配置在一第二晶片，以使該第二晶片連接至一第一通孔及該第二通孔。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體系統
4‧‧‧系統
10‧‧‧半導體裝置
11‧‧‧第一通孔
12‧‧‧第二通孔
13‧‧‧凸塊
20‧‧‧半導體裝置
21‧‧‧第一通孔
22‧‧‧第二通孔
23‧‧‧第三通孔
24‧‧‧第四通孔
25‧‧‧凸塊
110‧‧‧第一通孔
120‧‧‧第二通孔
130‧‧‧第三通孔
140‧‧‧第四通孔
150‧‧‧凸塊
160‧‧‧第五通孔
170‧‧‧第六通孔
210‧‧‧第一晶片電路
220‧‧‧第二晶片電路
310‧‧‧基底晶粒；第一通路設定單元
320‧‧‧堆疊晶粒；第二通路設定單元
321‧‧‧位址緩衝器
322‧‧‧時脈緩衝器
323‧‧‧資料緩衝器
330‧‧‧堆疊晶粒
331‧‧‧位址緩衝器
332‧‧‧時脈緩衝器
333‧‧‧資料緩衝器
341‧‧‧凸塊
342‧‧‧通孔
343‧‧‧通孔
344‧‧‧通孔
410‧‧‧通訊處理器；第一通路控制單元
420‧‧‧應用處理器；第二通路控制單元
430‧‧‧輸入單元
440‧‧‧輸出單元
450‧‧‧儲存單元
460‧‧‧電源管理單元
A‧‧‧第一節點
ADD‧‧‧位址訊號
B‧‧‧第二節點
CLK‧‧‧時脈訊號
CMD‧‧‧命令訊號
DQ<0>‧‧‧第一輸入/輸出端子
DQ<1>‧‧‧第二輸入/輸出端子
DQ0‧‧‧資料
DQ1‧‧‧資料
DQ1<0>‧‧‧第一輸入/輸出端子
DQ2‧‧‧資料
DQ2<0>‧‧‧第二輸入/輸出端子
DQS‧‧‧資料選通訊號
IO1<0>‧‧‧第一輸入/輸出端子
IO2<0>‧‧‧第二輸入/輸出端子
I/O‧‧‧輸入/輸出電路
IV1‧‧‧第一反相器
IV2‧‧‧第二反相器
IV3‧‧‧第三反相器
IV4‧‧‧第四反相器
IV5‧‧‧第五反相器
IV6‧‧‧第六反相器
N1‧‧‧第一NMOS電晶體
N2‧‧‧第二NMOS電晶體
ND1‧‧‧第一NAND閘極
ND2‧‧‧第二NAND閘極
PG1‧‧‧第一傳導閘
PG2‧‧‧第二傳導閘
PG3‧‧‧第三傳導閘
PG4‧‧‧第四傳導閘
PWRUP‧‧‧控制訊號
SEL1‧‧‧第一選擇訊號
SEL2‧‧‧第二選擇訊號
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
特徵、態樣及實施例係配合附圖以進行說明，其中：第1圖係一示意圖，其說明依據先前技術之一半導體裝置之配置；第2圖係一示意圖，其說明依據先前技術之另一半導體裝置之配置；第3圖係一示意圖，其說明依據一實施例之一半導體裝置之配置；第4圖係一圖，其說明依據一實施例之一半導體裝置之詳細配置；第5圖係一圖，其說明依據一實施例之一半導體系統之配置；及第6圖係一示意圖，其說明依據一實施例之一半導體系統之配置。
在下文中，將參照附圖並經由實施例以詳細描述本發明之半導體裝置及使用其之半導體系統。
在第3圖中，半導體裝置1可包括第一晶片CHIP1及第二晶片CHIP2。該第一晶片CHIP1及第二晶片CHIP2可經堆疊以構成一單一半導體裝置。亦即，該第一晶片CHIP1及第二晶片CHIP2可經堆疊為一單一封裝。
該半導體裝置1可包括一第一通孔110、一第二通孔120、一第一晶片電路210、一第二晶片電路220、一第一通路設定單元310、一第二通路設定單元320、一第一輸入/輸出端子IO1<0>，及一第二輸入/輸出端子IO2<0>。該第一通孔110及第二通孔120可經由該第一晶片CHIP1而形成，及分別經由凸塊150以使該第一晶片CHIP1及第二晶片CHIP2彼此電耦接。該第一通孔110可電耦接至該第二輸入/輸出端子IO2<0>。
可提供該第一晶片電路210，用於輸出該第一晶片CHIP1產生之一訊號，或用於傳輸從該第一晶片CHIP1之內部電路之外部輸入之一訊號。同樣地，可提供該第二晶片電路220，用於輸出該第二晶片電路220產生之一訊號，或用於傳輸從該第二晶片電路220之內部電路之外部輸入之一訊號。舉例而言，該第一晶片電路210及第二晶片電路220可包括一資料輸入/輸出電路。然而，該第一晶片電路210及第二晶片電路220並未侷限於此。舉例而言，該第一晶片電路210及第二晶片電路220可包括所有的電路，其在該半導體裝置1與外部(例如，命令緩衝器、時脈緩衝器，或資料選通緩衝器)通訊時被使用。
於該第一晶片CHIP1中可提供該第一通路設定單元310。該 第一通路設定單元310可使該第一晶片電路210電耦接至該第一輸入/輸出端子IO1<0>，及使該第二通孔120電耦接至該第一輸入/輸出端子IO1<0>。用以反應於一第一選擇訊號SEL1，該第一通路設定單元310可中斷該第一晶片電路210與該第二輸入/輸出端子IO2<0>之間的電耦接，及可使該第二通孔120電耦接至該第二輸入/輸出端子IO2<0>。因此，該第一通路設定單元310可在該第一晶片電路210與該第一輸入/輸出端子IO1<0>之間形成一訊號通路，及可在該第二通孔120(以及該第一通孔110)與該第二輸入/輸出端子IO2<0>之間形成一訊號通路。
於該第二晶片CHIP2中可提供該第二通路設定單元320。該 第二通路設定單元320可使該第二晶片CHIP2電耦接至該第一通孔110及第二通孔120。該第二通路設定單元320可使該第二晶片電路220電耦接至該第一通孔110，及使該第二晶片電路220電耦接至該第二通孔120，用以反應於一第二選擇訊號SEL2。因此，該第二通路設定單元320可在該第二晶片電路220與該第一通孔110及第二通孔120之間形成訊號通路。如下面所述，該第一選擇訊號SEL1及第二選擇訊號SEL2可在該半導體裝置1產生。在一實施例中，該半導體裝置1可接收來自外部控制器(其可包括處理器及控制器)之第一選擇訊號SEL1及第二選擇訊號SEL2。
在第3圖中，該第二晶片CHIP2可進一步包括第三通孔130及 第四通孔140。該第三通孔130及第四通孔140可經由該第二晶片CHIP2而形成。當除了該第一晶片CHIP1以外，無其他晶片與該第二晶片CHIP2堆疊時，該第三通孔130及第四通孔140除了該第二晶片電路220及該第二通路設定單元320以外，可不形成另外的電耦接。該第三通孔130可電耦接至該第 二通孔120，及該第二通路設定單元320可中斷該第四通孔140與該第二通孔120之間的連接，用以反應於該第二選擇訊號SEL2。構成該半導體裝置1之第一晶片CHIP1及第二晶片CHIP2可具有實質上相同結構於實質上相同晶圓上製造，以降低製造成本。因此，在一實施例中，該第一晶片CHIP1及第二晶片CHIP2實質上具有相同結構。然而，在堆疊期間，該第一晶片CHIP1及第二晶片CHIP2之元件可具有不同電耦接結構及執行不同操作。
可提供該第一輸入/輸出端子IO1<0>及第二輸入/輸出端子 IO2<0>以使該半導體裝置1與一外部通訊。該第一輸入/輸出端子IO1<0>及第二輸入/輸出端子IO2<0>可直接與一處理器電耦合，或可經由一邏輯晶粒及一控制器與該處理器電耦接。可提供該第一輸入/輸出端子IO1<0>及第二輸入/輸出端子IO2<0>以輸出該第一晶片CHIP1及第二晶片CHIP2產生的訊號，或接收來自一外部輸入之訊號。
當訊號從該半導體裝置1輸出至一外部時，該第一通路設定 單元310可作為一接受通路控制單元及該第二通路設定單元320可作為一傳輸通路控制單元。在該第一晶片電路210產生之一訊號可輸出至該第一輸入/輸出端子IO1<0>。在該第二晶片電路220產生之一訊號可經由該第二通路設定單元320及該第一通孔110及第二通孔120傳輸至該第一晶片CHIP1。經由該第一通孔110傳輸之訊號可輸出至該第二輸入/輸出端子IO2<0>，及該第一通路設定單元310可使經由該第二通孔120傳輸之訊號輸出至該第二輸入/輸出端子IO2<0>。如前面所述，在傳輸該第二晶片CHIP2產生之一訊號至該第一晶片CHIP1的情況中，該半導體裝置1可形成二或多個訊號傳輸通路。因此，即使一訊號通路由於該第一通孔110及第二通孔120以及該凸塊 150(其使該第一通孔110及第二通孔120電耦接至該第二晶片CHIP2)之一者的故障而失效，其可能會經由其他訊號通路使該第二晶片CHIP2產生的訊號傳輸至該第一晶片CHIP1。
當訊號從一外部輸入至該半導體裝置1時，該第一通路設定 單元310可作為一傳輸通路控制單元及該第二通路設定單元320可作為一接受通路控制單元。輸入至該第一輸入/輸出端子IO1<0>之一訊號可傳輸至該第一晶片電路210。輸入至該第二輸入/輸出端子IO2<0>之一訊號可傳輸至該第一通孔110，及可經由該第一通路設定單元310傳輸至該第二通孔120。 該第二通路設定單元320可使經由該第一通孔110傳輸之一訊號傳輸至該第二晶片電路220，及可使經由該第二通孔120傳輸之一訊號傳輸至該第二晶片電路220。如前面所述，在自該第一晶片CHIP1傳輸一輸入至該第二輸入/輸出端子IO2<0>之訊號至該第二晶片CHIP2的情況中，該半導體裝置1可形成二或多個訊號傳輸通路。因此，即使一訊號通路由於該第一通孔110及第二通孔120以及該凸塊150(其使該第一通孔110及第二通孔120電耦接至該第二晶片CHIP2)之一者的故障而失效，其可能會經由其他訊號通路自該第一晶片CHIP1傳輸一輸入至該第二輸入/輸出端子IO2<0>之訊號至該第二晶片CHIP2。
第4圖係說明本發明之半導體裝置2之詳細配置。在第4圖 中，該半導體裝置2可進一步包括一第五通孔160、一第六通孔170、一第一通路控制單元410，及一第二通路控制單元420。於該第一晶片CHIP1中可提供該第五通孔160及經由該凸塊150以使該第一晶片CHIP1及第二晶片CHIP2彼此電耦接。該第五通孔160可電耦接至該第二晶片CHIP2之一電源 供應電壓VDD端子。於該第二晶片CHIP2中可提供該第六通孔170。由於該第二晶片CHIP2並未與另一晶片堆疊，該第六通孔170不會如同該第五通孔160可接收該電源供應電壓VDD。
在第4圖中，該第一通路控制單元410可電耦接至該第五通孔 160，及產生該第一選擇訊號SEL1，用以反應於一控制訊號PWRUP。該第一通路控制單元410可經由該第五通孔160接收該電源供應電壓VDD，及產生該第一選擇訊號SEL1，用以反應於該電源供應電壓VDD及該控制訊號PWRUP。該控制訊號PWRUP可使用一訊號以初始化該半導體裝置2，及例如，可包括一通電(power-up)訊號。當電源供應至該半導體裝置2且功率位準(power level)穩定時，該通電訊號可致能一第一位準且隨即去能一第二位準。該第一通路控制單元410可在一第一位準處產生該第一選擇訊號SEL1，用以反應於該電源供應電壓VDD及該控制訊號PWRUP。在一實施例中，該第一位準可為一高位準及該第二位準可為一較低位準。
該第二通路控制單元420可電耦接至該第六通孔170，及產生 該第二選擇訊號SEL2，用以反應於該控制訊號PWRUP。由於該第六通孔170不會如同該第五通孔160一般接收該電源電壓VDD，該第二通路控制單元420可產生該第二選擇訊號SEL2，用以反應於該控制訊號PWRUP。因此，即使該第二通路控制單元420具有實質上與該第一通路控制單元410相同的配置，該第二通路控制單元420可在該第二位準處產生該第二選擇訊號SEL2，其相反於該第一選擇訊號SEL1。
該第一通路控制單元410可包括一第一反相器IV1、一第一NMOS電晶體N1、一第一NAND閘極ND1，及一第二反相器IV2。該第一反 相器IV1可使該控制訊號PWRUP反相。該第一NMOS電晶體N1具有一閘極，其可電耦接至該第一NAND閘極ND1之一輸出端子，以及一汲極，其可電耦接至一第一節點A。該第一節點A可常規地電耦接至第五通孔160、該第一NMOS電晶體N1之汲極，及該第一NAND閘極ND1之一輸入端子。因此，該第一NMOS電晶體N1可經由其汲極接收電源供應電壓VDD。該第一NMOS電晶體N1之一源極可電耦接至一接地電壓VSS。該第一NAND閘極ND1可接收該第一反相器IV1之輸出及可電耦接至該第一節點A。該第二反相器IV2可反相該第一NAND閘極ND1之輸出及產生該第一選擇訊號SEL1。當該控制訊號PWRUP可以去能一第二位準時，該第一反相器IV1可在該第一位準處輸出一訊號。當應用該外部電壓VDD時，該第一節點A具有該第一位準。因此，該第一NAND閘極ND1可在該第二位準處輸出一訊號。 該第二反相器IV2可在該第二位準處反相該訊號及產生具有該第一位準之第一選擇訊號SEL1。
該第二通路控制單元420可具有與該第一通路控制單元410 實質上相同的配置。該第二通路控制單元420可包括一第三反相器IV3、一第二NMOS電晶體N2、一第二NAND閘極ND2，及一第四反相器IV4。該第二通路控制單元420可具有與該第一通路控制單元410實質上相同的配置及電耦接關係，但是可不同於該第一通路控制單元410，係因該電源供應電壓VDD可不應用至一第二節點B。因此，該第二NAND閘極ND2可在該第一位準處輸出一訊號，及該第四反相器IV4可在該第一位準處反相該訊號及在該第二位準處產生該第二選擇訊號SEL2。
在第4圖中，該第一通路設定單元310可包括一第五反相器 IV5，以及第一傳導閘PG1及第二傳導閘PG2。該第五反相器IV5可反相該第一選擇訊號SEL1。該第一傳導閘PG1可使該第一晶片電路210電耦接至該第二輸入/輸出端子IO2<0>，用以反應於該第一選擇訊號SEL1。該第一傳導閘PG1可經由其一PMOS端子接收該第一選擇訊號SEL1，及經由其一NMOS端子接收該第五反相器IV5之輸出(亦即，該第一選擇訊號SEL1之一經反相的訊號)。該第二傳導閘PG2可使該第二通孔120電耦接至該第二輸入/輸出端子IO2<0>，用以反應於該第一選擇訊號SEL1。該第二傳導閘PG2可經由其一PMOS端子接收該第五反相器IV5之輸出，及經由其一NMOS端子接收該第一選擇訊號SEL1。因此，用以反應於具有該第一位準之第一選擇訊號SEL1，該第一傳導閘PG1可關閉及該第二傳導閘PG2可開啟。該第一通路設定單元310可中斷該第一晶片電路210與該第二輸入/輸出端子IO2<0>之間的電耦接及可使該第二通孔120電耦接至該第二輸入/輸出端子IO2<0>。因此，可形成一訊號通路，經此使該第二輸入/輸出端子IO2<0>電耦接至該第一通孔110，以及一訊號通路，經此使該第二輸入/輸出端子IO2<0>電耦接至該第二通孔120。
該第二通路設定單元320可包括一第六反相器IV6，以及第 三傳導閘PG1及第四傳導閘PG2。該第六反相器IV6可反相該第二選擇訊號SEL2。該第三傳導閘PG3可使該第二晶片電路220電耦接至該第二通孔120，用以反應於該第二選擇訊號SEL2。該第三傳導閘PG3可經由其一PMOS端子接收該第二選擇訊號SEL2，及經由其一NMOS端子接收該第六反相器IV6之輸出(亦即，該第二選擇訊號SEL2之一經反相的訊號)。該第四傳導閘PG4可使該第四通孔140電耦接至該第二通孔120，用以反應於該第二選擇訊 號SEL2。該第四傳導閘PG4可經由其一PMOS端子接收該第六反相器IV6之輸出，及經由其一NMOS端子接收該第二選擇訊號SEL2。因此，用以反應於具有該第二位準之第二選擇訊號SEL2，該第三傳導閘PG3可開啟及該第四傳導閘PG4可關閉。該第二通路設定單元320可使該第二晶片電路220電耦接至該第二通孔120，及可中斷該第四通孔140與該第二通孔120之間的一電耦接。因此，可形成一訊號通路，經此使該第一通孔110電耦接至該第二晶片電路220，以及一訊號通路，經此使該第二通孔120電耦接至該第二晶片電路220。
構成該半導體裝置2之第一晶片CHIP1及第二晶片CHIP2可 具有實質上相同的結構。然而，當該第一晶片CHIP1及第二晶片CHIP2堆疊時，該第一通路控制單元410及第二通路控制單元420可分別產生具有彼此位準不同的該第一選擇訊號SEL1及第二選擇訊號SEL2。因此，使第一晶片CHIP1及第二晶片CHIP2彼此電耦接之第一通孔110及第二通孔120，可使該第二晶片電路220電耦接至該第二輸入/輸出端子IO2<0>，因此其可能會形成複數個訊號通路，經此使該第二晶片電路220輸出之一訊號傳輸至該第二輸入/輸出端子IO2<0>，或複數個訊號通路，經此使輸入至該第二輸入/輸出端子IO2<0>之一訊號傳輸至該第二晶片電路220。因此，即使該複數個訊號通路之一者失效，依據一實施例之半導體裝置2可穩定地傳輸一訊號而無須一額外的冗餘電路及操作。
第5圖係說明依據一實施例之半導體系統3之配置。在第5圖 中，該半導體系統3可包括一或多個基底晶粒及複數個堆疊晶粒。第5圖係說明該結構，其中可堆疊一基底晶粒310與二堆疊晶粒320及330。該基底晶 粒310可執行一邏輯晶片之功能，例如可包括一處理器或一控制器。該堆疊晶粒320及330可執行一從屬晶片之功能，且例如，可包括一記憶體。該堆疊晶粒320及330可包括依據一實施例之前述之半導體裝置1及半導體裝置2。
該基底晶粒310及該堆疊晶粒320及堆疊晶粒330可經由凸塊 341而彼此堆疊，及可封裝成一單一封裝以構成一晶片系統(SoC)或一封裝系統(SIP)。該基底晶粒310可提供該堆疊晶粒320及堆疊晶粒330一命令訊號CMD、一位址訊號ADD、一時脈訊號CLK、DQ0至DQ2之資料，及一資料選通訊號DQS。該基底晶粒310可經由該處形成之通孔342以使該訊號傳輸至該堆疊晶粒320及堆疊晶粒330。
該第一堆疊晶粒320可經由該凸塊341從該基底晶粒310接收 該命令訊號CMD、該位址訊號ADD、該時脈訊號CLK、該DQ0至DQ2之資料、該資料選通訊號DQS及其類似物，以及可執行一資料輸入/輸出操作，用以反應於從該基底晶粒310傳輸之訊號。該第一堆疊晶粒320可包括一命令及位址緩衝器321、一時脈緩衝器322，及一資料緩衝器323以接收從該基底晶粒310傳輸之訊號。該第一堆疊晶粒320可在資料輸出操作時經由該資料緩衝器323使該DQ0至DQ2之資料及該資料選通訊號DQS輸出至該基底晶粒310。此外，該第一堆疊晶粒320可經由該處形成之通孔343電耦接至該第二堆疊晶粒330。
該第二堆疊晶粒330可經由該凸塊341電耦接至該第一堆疊 晶粒320，及可經由該第一堆疊晶粒320電耦接至該基底晶粒310。該第二堆疊晶粒330可接收該命令訊號CMD、該位址訊號ADD、該時脈訊號CLK、 該DQ0至DQ2之資料、該資料選通訊號DQS及其類似物，其經由該基底晶粒310及該第一堆疊晶粒320傳輸，以及可執行一資料輸入/輸出操作。該第二堆疊晶粒330可包括一命令及位址緩衝器331、一時脈緩衝器332，及一資料緩衝器333，以接收該等訊號。此外，該第二堆疊晶粒330可在資料輸出操作時經由該資料緩衝器333使該DQ0至DQ2之資料及該資料選通訊號DQS輸出至該第一堆疊晶粒320，以及從該第二堆疊晶粒330輸出之DQ0至DQ2之資料及該資料選通訊號DQS可經由該第一堆疊晶粒320形成之通孔343傳輸至該基底晶粒310。該第二堆疊晶粒330可於該處形成通孔344及可經由通孔344與另一晶片堆疊。
第6圖係一示意圖，其說明依據一實施例之系統4之配置。在 第6圖中，該系統4可使用在手機、個人通訊系統(PCS)裝置、個人數位助理(PDA)裝置、可攜式GPS裝置、平板電腦及其類似物，及亦可應用在PC、桌上型電腦、膝上型電腦、筆記型電腦、伺服器電腦及其類似物。在第6圖中，該系統4可包括一通訊處理器410、一應用處理器420、一輸入單元430、一輸出單元440、一儲存單元450，及一電源管理單元460。該通訊處理器410可經由一或多個無線電通訊連結而輸入/輸出一訊號。該無線電通訊連結，例如，可包括一無線電頻道、IR(紅外線通訊)頻道、RF(無線電頻率通訊)頻道、WiFi頻道及其類似物。
該應用處理器420，例如，可包括一中央處理單元(CPU)、 一數位訊號處理器(DSP)、一或多個核心處理器、一微處理器、一主處理器、一控制器、一積體電路(IC)、一特殊應用積體電路(ASIC)及其類似物。該應用處理器420執行一作業系統(OS)或該系統4之一或多個應用。特別地，該 應用處理器420可包括依據一實施例之半導體裝置1及半導體裝置2。此外，該應用處理器420可包括第5圖所述之半導體系統之配置，及可和一晶片系統(SoC)或一封裝系統(SIP)執行，其中一處理器/一控制器及一記憶體被堆疊。
該輸入單元430可包括鍵盤、小鍵盤、滑鼠、觸控板、麥克 風、數位相機及其類似物，及該輸出單元440可包括監視器、螢幕、LCD裝置、音頻、揚聲器、耳機、藍牙(或免手持)揚聲器及其類似物。該儲存單元450可包括一非揮發性記憶體，例如FLASH記憶體、相變化隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(ReRAM)、鐵電式隨機存取記憶體(FeRAM)、磁阻效應隨機存取記憶體(MRAM)，或自旋轉移力矩隨機存取記憶體(STTRAM)，以及可由用戶儲存所欲之資料。
該電源管理單元460可管理構成該系統4之每一裝置之功 率，以使電池之功率可被有效使用。特別地，在低功率操作模式中(例如，待機模式、睡眠模式、省電模式，或深度省電模式)，其可能使該應用處理器420及該輸出單元440之功率消耗最小化。
雖然某些實施例已在前面說明，本發明所屬技術領域具有通常知識者應可理解，所描述之該些實施例僅用於示範。因此，本文所述之半導體裝置及使用其之半導體系統不應侷限於該所述之實施例。相反地，當配合該上述之說明及附圖時，本文所述之半導體裝置及使用其之半導體系統僅應侷限於所依循之申請專利範圍。
1‧‧‧半導體裝置
110‧‧‧第一通孔
120‧‧‧第二通孔
130‧‧‧第三通孔
140‧‧‧第四通孔
150‧‧‧凸塊
210‧‧‧第一晶片電路
220‧‧‧第二晶片電路
310‧‧‧第一通路設定單元
320‧‧‧第二通路設定單元
IO1<0>‧‧‧第一輸入/輸出端子
IO2<0>‧‧‧第二輸入/輸出端子
SEL1‧‧‧第一選擇訊號
SEL2‧‧‧第二選擇訊號

Claims (24)

  1. 一種半導體裝置，其包含：第一通孔及第二通孔，其經配置以電耦接第一晶片及第二晶片；一第一通路設定單元，其經配置以使一第一晶片電路電耦接至一第一輸入/輸出端子及使該第二通孔電耦接至一第二輸入/輸出端子；及一第二通路設定單元，其經配置以使一第二晶片電路電耦接至該第一通孔及第二通孔，其中該第一通孔電耦接至該第二輸入/輸出端子。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一通路設定單元經配置以中斷該第一晶片電路與該第二輸入/輸出端子之間的電耦接，用以反應於一第一選擇訊號。
  3. 如申請專利範圍第2項之半導體裝置，其中該第一通路設定單元經配置以控制該第二通孔與該第二輸入/輸出端子之間的電耦接，用以反應於該第一選擇訊號。
  4. 如申請專利範圍第3項之半導體裝置，其中該第一通路設定單元包含：一第一傳導閘，其經配置以使該第一晶片電路電耦接至該第二輸入/輸出端子，用以反應於該第一選擇訊號；及一第二傳導閘，其經配置以使該第二通孔電耦接至該第二輸入/輸出端子，用以反應於該第一選擇訊號。
  5. 如申請專利範圍第1項之半導體裝置，其中該第二通路設定單元經配置以使該第二晶片電路電耦合至該第二通孔，用以反應於一第二選擇訊號。
  6. 如申請專利範圍第5項之半導體裝置，其進一步包含：經由該第二晶片形成第三通孔及第四通孔，其中該第三通孔電耦接至該第二通孔，及該第二通路設定單元經配置以中斷該第四通孔與該第二通孔之間的電耦接，用以反應於該第一選擇訊號。
  7. 如申請專利範圍第6項之半導體裝置，其中該第二通路設定單元包含：一第三傳導閘，其經配置以使該第二晶片電路選擇性地電耦接至該第二通孔，用以反應於該第二選擇訊號；及一第四傳導閘，其經配置以使該第四通孔選擇性地電耦接至該第二通孔，用以反應於該第二選擇訊號。
  8. 一種半導體裝置，其包含：一第一晶片，其包括第一通孔至第三通孔、一第一通路控制單元，其經配置以電耦接至該第三通孔及產生一第一選擇訊號，用以反應於一控制訊號，以及一第一通路設定單元，其經配置以使一第一晶片電路電耦接至一第一輸入/輸出端子及使該第二通孔電耦接至一第二輸入/輸出端子，其中該第一通孔係連接至該第二輸入/輸出端子。
  9. 如申請專利範圍第8項之半導體裝置，其中該第一通路控制單元經配置以經由該第三通孔接收一電源供應電壓，及在一第一位準處產生該第一選擇訊號，用以反應於該電源供應電壓及該控制訊號。
  10. 如申請專利範圍第9項之半導體裝置，其中該第一通路設定單元經配置以中斷該第一晶片電路與該第二輸入/輸出端子之間的電耦接，及使 該第二通孔電耦接至該第二輸入/輸出端子，用以反應於該第一選擇訊號。
  11. 如申請專利範圍第9項之半導體裝置，其中該第一通路設定單元包含：一第一傳導閘，其經配置以使該第一晶片電路選擇性地電耦接至該第二輸入/輸出端子，用以反應於該第一選擇訊號；及一第二傳導閘，其經配置以使該第二通孔選擇性地電耦接至該第二輸入/輸出端子，用以反應於該第一選擇訊號。
  12. 如申請專利範圍第8項之半導體裝置，其進一步包含：一第二晶片，其包括第四通孔至第六通孔、一第二通路控制單元，其經配置以電耦接至該第六通孔及產生一第二選擇訊號，用以反應於該控制訊號，以及一第二通路設定單元，其經配置以使一第二晶片電路電耦接至該第一通孔及使該第五通孔電耦接至該第二通孔，其中該第四通孔電耦接至該第二通孔。
  13. 如申請專利範圍第12項之半導體裝置，其中該第二通路控制單元經配置以在一第二位準處產生該第二選擇訊號，用以反應於該控制訊號。
  14. 如申請專利範圍第13項之半導體裝置，其中該第二通路設定單元經配置以使該第二晶片電路電耦接至該第二通孔及中斷該第五通孔與該第二通孔之間的電耦接，用以反應於該第二選擇訊號。
  15. 如申請專利範圍第14項之半導體裝置，其中該第二通路設定單元包含：一第三傳導閘，其經配置以使該第二晶片電路選擇性地電耦接至該第二通孔，用以反應於該第二選擇訊號；及一第四傳導閘，其經配置以使該第五通孔選擇性地電耦接至該第二 通孔，用以反應於該第二選擇訊號。
  16. 一種半導體裝置，其包含：複數個通孔，其經配置以電耦接第一晶片及第二晶片；一傳輸通路設定單元，其配置在該第二晶片，及使一第二晶片電路產生之一訊號傳輸至該複數個通孔之二或多個通孔；及一接受通路設定單元，其配置在該第一晶片，以使該第一晶片電路產生之一訊號輸出至一第一輸入/輸出端子、從該二或多個通孔接收該第二晶片電路產生之訊號，及使該接收之訊號輸出至一第二輸入/輸出端子。
  17. 如申請專利範圍第16項之半導體裝置，其中該接受通路設定單元經配置以中斷該第一晶片電路與該第二輸入/輸出端子之間的電耦接。
  18. 一種半導體裝置，其包含：複數個通孔，其經配置以電耦接第一晶片及第二晶片；一傳輸通路控制單元，其配置在該第一晶片，以使輸入至一第一輸入/輸出端子的訊號傳輸至一第一晶片電路，及使輸入至一第二輸入/輸出端子的訊號傳輸至該複數個通孔之二或多個通孔；及一接受通路控制單元，其配置在該第二晶片，以從該二或多個通孔接收該訊號，及傳輸該接收之訊號至一第二晶片電路。
  19. 如申請專利範圍第18項之半導體裝置，其中該傳輸通路控制單元經配置以中斷該第一晶片電路與該第二輸入/輸出端子之間的電耦接。
  20. 一種半導體裝置，其包含：一第一通路設定單元，其配置在一第一晶片，以使一第一晶片電路 電耦接至一第一輸入/輸出端子及使一第二通孔電耦接至該第一輸入/輸出端子；及一第二通路設定單元，其配置在一第二晶片，以使一第二晶片電路電耦接至一第一通孔及該第二通孔。
  21. 如申請專利範圍第20項之半導體裝置，其中該第一通路設定單元中斷該第一晶片電路與一第二輸入/輸出端子之間的電耦接及使該第二通孔耦接至該第二輸入/輸出端子。
  22. 如申請專利範圍第20項之半導體裝置，其中當一或多個訊號從該半導體裝置輸出時，該第一通路設定單元係配置為一接受通路控制單元及該第二通路設定單元係配置為一傳輸通路控制單元。
  23. 如申請專利範圍第20項之半導體裝置，其中當一或多個訊號輸入至該半導體裝置時，該第一通路設定單元係配置為一傳輸通路控制單元及該第二通路設定單元係配置為一接受通路控制單元。
  24. 如申請專利範圍第23項之半導體裝置，其中當一訊號輸入至該第二輸入/輸出端子時，自該第一晶片至該第二晶片形成二或多個訊號通路。
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