TW201611031A - 阻抗校正電路以及使用該電路的半導體記憶體和記憶體系統 - Google Patents

阻抗校正電路以及使用該電路的半導體記憶體和記憶體系統 Download PDF

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Abstract

本發明揭示一種具體實施例，可包含一第一複製驅動器群組，設置成複製一實體區的一輸出驅動器；一第二複製驅動器群組，設置成複製一測試電極區的一輸出驅動器，用於直接存取一記憶體；以及一阻抗校正單元，設置成獨自執行該第一複製驅動器群組以及該第二複製驅動器群組的一阻抗匹配操作。

Description

阻抗校正電路以及使用該電路的半導體記憶體和記憶體系統
許多具體實施例一般係關於半導體電路，尤其係關於阻抗校正電路以及使用該電路的半導體記憶體和記憶體系統。
本發明申請案主張於2014年9月5日申請且申請案號為10-2014-0118858的韓國專利申請案作為優先權基礎案，在此併入其全部參考內容。
隨著半導體記憶體(此後稱為記憶體)的操作速度提高，已經發展出具有一記憶體控制器的封裝系統(SIP，System In Package)，例如CPU(中央處理單元)或GPU(圖形處理單元)，並且與一記憶體一起整合至單一封裝。
一記憶體的I/O(輸入/輸出電路)速度提昇受到限制。
根據一個具體實施例，一阻抗校正電路可包含：一第一複製驅動器群組，設置成複製一實體區的一輸出驅動器，以及一第二複製驅動器群組，設置成複製一測試電極區的一輸出驅動器，用於直接存取一記憶體。該阻抗校正電路可包含一阻抗校正單元，設置成獨自執行該第一複製驅動器群組以及該第二複製驅動器群組的一阻抗匹配操作。
根據一個具體實施例，一半導體記憶體可包含複數個堆疊的晶粒，其中該等複數個堆疊晶粒之一個晶粒可包含一實體區以及一測試電極區，用於直接存取外部，並且可設置成用預設阻抗匹配該實體區的一輸出驅動器阻抗與該測試電極區的一輸出驅動器阻抗。
根據一個具體實施例，一記憶體系統可包含一記憶體控制器以及透過一中介層連接至該記憶體控制器的複數個半導體記憶體。該等複數個半導體記憶體之每一者都可包含用於直接存取外部的一測試電極區以及一實體區，並且可設置成用預設阻抗匹配該實體區的一輸出驅動器阻抗與該測試電極區的一輸出驅動器阻抗。該等複數個半導體記憶體的測試電極區可設置成共享一訊號線，用於將訊號輸入/輸出至該記憶體系統外部。
100‧‧‧記憶體系統
101‧‧‧訊號線
200‧‧‧輸出驅動器
210‧‧‧拉高驅動器
220‧‧‧拉低驅動器
300‧‧‧輸出驅動器
310‧‧‧拉高驅動器
320‧‧‧拉低驅動器
400‧‧‧阻抗校正電路
401‧‧‧測試墊
500‧‧‧參考電阻設定單元
510‧‧‧電阻器陣列
520‧‧‧保險絲組
610‧‧‧拉高驅動器
620‧‧‧拉高驅動器
630‧‧‧拉低驅動器
710‧‧‧拉高驅動器
720‧‧‧拉高驅動器
730‧‧‧拉低驅動器
810‧‧‧多工區段
820‧‧‧多工區段
830‧‧‧多工區段
840‧‧‧多工區段
850‧‧‧多工區段
860‧‧‧多工區段
870‧‧‧參考電壓產生區段
880‧‧‧比較區段
890‧‧‧比較區段
900‧‧‧計數區段
910‧‧‧計數區段
1000‧‧‧系統
1100‧‧‧中央處理單元
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧輸入/輸出匯流排
1300‧‧‧磁碟機控制器
1350‧‧‧記憶體裝置
1410‧‧‧I/O裝置
1420‧‧‧I/O裝置
1430‧‧‧I/O裝置
1450‧‧‧內部磁碟機
CH0~CH7‧‧‧通道區
CMPN‧‧‧第二比較訊號
CMPP‧‧‧第一比較訊號
CNTN‧‧‧第二阻抗校正碼
CNTP‧‧‧第一阻抗校正碼
CPU‧‧‧中央處理器
DAB‧‧‧直接存取球
EN<0：i>‧‧‧啟用訊號
FUSE_EN<0：i>‧‧‧保險絲訊號
GPU‧‧‧繪圖處理器
HBM0~HBM3‧‧‧記憶體
NCOM‧‧‧第二電壓
PCOM‧‧‧第一電壓
PHY‧‧‧實體區
R1,R2‧‧‧被動電阻器
SEL,SELB‧‧‧選擇訊號
SWA‧‧‧第一切換器陣列
SWB‧‧‧第二切換器陣列
SWEN‧‧‧測試啟動切換器
TSV‧‧‧矽貫穿孔
VREF‧‧‧參考電壓
VSS‧‧‧接地位準
〔圖1〕為根據一個具體實施例的一記憶體系統100代表之平面圖。
〔圖2〕為記憶體系統100代表的剖面圖。
〔圖3〕為圖2的一基座晶粒代表的平面圖。
〔圖4〕為圖3的一實體區輸出驅動器(PHY DRV)200代表之電路圖。
〔圖5〕為圖3的一DAB區輸出驅動器(DAB DRV)300代表之電路圖。
〔圖6〕為圖3的一阻抗校正電路(ZQCAL)400代表之電路圖。
〔圖7〕例示運用依照上面參閱圖1-6所討論該等具體實施例的阻抗校正電路、半導體記憶體及/或記憶體系統的一系統代表範例之方塊圖。
此後將參考附圖透過具體實施例的範例，詳細描述依照許多具 體實施例的一阻抗校正電路，以及使用該電路的一半導體記憶體和一記憶體系統。
因為一記憶體的I/O(輸入/輸出電路)速度提昇受到限制，因此可使用利用增加I/O數來增加頻寬之方法。
一阻抗校正電路可實質上避免本說明書中描述的阻抗失配(mismatch)。
本說明書中可描述一半導體記憶體以及一記憶體系統，其可允許複數個記憶體利用實質上避免阻抗失配來共享一直接存取球(DAB，direct access ball)。
請參閱圖1，根據一個具體實施例的一記憶體系統100可具有一SIP(封裝系統)結構。
記憶體系統100可包含複數個記憶體HBM0至HBM3以及一記憶體控制器CPU或GPU(即是中央處理單元或圖形處理單元)。
該等複數個記憶體HBM0至HBM3之每一者都可具有一高頻寬記憶體(HBM，High Bandwidth Memory)結構。該HBM可包含複數個堆疊並且透過電極彼此電連結的晶粒，以增加輸入/輸出單元數量。此結構可導致頻寬增加。
該等複數個記憶體HBM0至HBM3之每一者都可包含一直接存取球(DAB，direct access ball)。運用該DAB，一外部裝置可直接存取複數個記憶體HBM0至HBM3。為了例如測試該等複數個記憶體HBM0至HBM3之每一者的目的，可透過該DAB存取該等記憶體HBM0至HBM3。
該等複數個半導體記憶體HBM0至HBM3每一者的直接存取球 (DAB)可設置成共享一訊號線101，用於訊號輸入/輸出至該記憶體系統100外部，也就是一封裝。
請參閱圖2，該記憶體系統100可包含一記憶體HBM、一記憶體控制器CPU或GPU以及一中介層。該記憶體系統100可包含一封裝基板。
該中介層可連接至該封裝基板的一上半部。
該記憶體HBM和該記憶體控制器CPU或GPU可連接至該中介層的一上半部。
該記憶體HBM和該記憶體控制器CPU或GPU可透過該中介層連接至個別實體區PHY。
該記憶體HBM可具有其中堆疊複數個晶粒的一結構。
該等複數個晶粒可包含一基座晶粒以及複數個核心晶粒。
該基座晶粒以及該等複數個核心晶粒可透過電極(例如矽貫穿孔(TSV，through-silicon vias))彼此電連接。
圖2為記憶體系統100的代表並且例示該記憶體HBM當成圖1中該等複數個記憶體HBM0至HBM3之一者的剖面圖。
請參閱圖3，圖2的基座晶粒可包含通道區CH0至CH7、一實體區PHY、一貫穿電極區以及一測試電極區。
該等通道區CH0至CH7為用於與包含複數個核心晶粒的記憶體通道介接之區域。
該實體區PHY為包含一輸入輸出相關電路，用來與圖2中該記憶體控制器CPU或GPU介接之一區域。
該實體區PHY可更包含一輸出驅動器(PHY DRV)200以及一阻 抗校正電路(ZQCAL)400。
該貫穿電極區可包含複數個貫穿電極孔(TSV)。
該測試電極區可包含複數個直接存取球(DAB)，如此一外部，也就是該記憶體控制器不用中介層就可直接存取並測試該記憶體HBM，以及包含一輸出驅動器(DAB DRV)300。
請參閱圖4，該實體區PHY的輸出驅動器200可包含一拉高驅動器210以及一拉低驅動器220。
利用一第一阻抗校正碼CNTP可校正該拉高驅動器210的電阻值。
利用一第二阻抗校正碼CNTN可校正該拉低驅動器220的電阻值。
輸出驅動器200可不具有至該記憶體HBM之外部的一輸出端。在該拉高驅動器210與該拉低驅動器220內並不存在有電阻器。
請參閱圖5，該測試電極區的輸出驅動器300可包含一拉高驅動器310以及一拉低驅動器320。
利用該第一阻抗校正碼CNTP可校正該拉高驅動器310的電阻值。
利用該第二阻抗校正碼CNTN可校正該拉低驅動器320的電阻值。
輸出驅動器300可連結至該記憶體HBM之外部形成的一直接存取球(DAB)，並且被動電阻器R1和R2可分別連接至該拉高驅動器310和該拉低驅動器320，以避免雜訊。
由於該實體區PHY的輸出驅動器200與該測試電極區的輸出驅動器300間之結構差異，當用於該實體區PHY的輸出驅動器200阻抗匹配之阻抗校正資訊運用於該測試電極區的輸出驅動器300時，該等輸出驅動器200與300之間可能發生阻抗失配。
根據一個具體實施例的記憶體系統100運用阻抗校正電路400，其獨自執行該實體區PHY的輸出驅動器200與該測試電極區的輸出驅動器300之阻抗匹配操作，藉此實質上避免該等輸出驅動器200與300之間的阻抗失配。
請參閱圖6，該阻抗校正電路400可包含一測試墊401以及一參考電阻設定單元500。該阻抗校正電路400可包含一第一複製驅動器群組、一第二複製驅動器群組以及一阻抗校正單元。
該第一複製驅動器群組可包含利用複製圖5中該測試電極區的拉高驅動器310所獲得之拉高驅動器610和620。該第一複製驅動器群組可包含利用複製圖5中該測試電極區的拉低驅動器320所獲得之拉低驅動器630。
該第二複製驅動器群組可包含利用複製圖4中該實體區的拉高驅動器210所獲得之拉高驅動器710和720。該第二複製驅動器群組可包含利用複製圖4中該實體區的拉低驅動器220所獲得之拉低驅動器730。
該參考電阻設定單元500可經過設置，如此在一測試模式內設定一參考電阻值。
該參考電阻設定單元500可包含一電阻器陣列510、複數個切換器SWEN、SWA和SWB以及一保險絲組520。
該電阻器陣列510可包含複數個彼此串聯的電阻器。
該保險絲組520可設置成輸出已儲存的保險絲訊號 FUSE_EN<0：i>。
該測試啟動切換器SWEN可設置成，將該測試墊401連接至該第一切換器陣列SWA，以回應一測試致能訊號ENTEST。
該第一切換器陣列SWA可設置成將該測試墊401連接至該電阻器陣列510的節點內之一特定節點，以回應一致能訊號EN<0：i>。
該第二切換器陣列SWB可設置成將該電阻器陣列510的節點內之一特定節點連接至該拉高驅動器610或該拉高驅動器710，以回應該保險絲訊號FUSE_EN<0：i>。
依照該HBM規格，該記憶體HBM可不連接至一外部電阻器。
因此，在一測試操作中，該記憶體HBM藉由使用該測試墊401允許一定電流流過，並且藉由使用該啟用訊號EN<0：i>，允許該參考電阻設定單元500的一電阻值實質上等於該參考電阻值。
在其中該參考電阻設定單元500的電阻值實質上等於該參考電阻值的狀態下，該記憶體HBM控制該保險絲組520輸出該等保險絲訊號FUSE_EN<0：i>之值，其實質上等於該啟用訊號EN<0：i>之值。
在該測試操作之後，該參考電阻設定單元500的電阻值可利用該等保險絲訊號FUSE_EN<0：i>設定為該參考電阻值。
該阻抗校正單元可設置成校正阻抗校正資訊，也就是該第一阻抗校正碼CNTP以及該第二阻抗校正碼CNTN，如此選自於該第一複製驅動器群組610、620和630以及該第二複製驅動器群組710、720和730的一驅動器群組之一輸出電壓PCOM或NCOM實質上等於一參考電壓VREF。
該阻抗校正單元可包含多工區段810、820、830、840、850和 860、一參考電壓產生區段870、比較區段880和890以及計數區段900和910。
該等第一至第三多工器810、820和830可設置成當一選擇訊號SEL在一特定邏輯位準(例如一邏輯高位準)上時，啟動該第一複製驅動器群組610、620和630，並且藉由運用該第一阻抗校正碼CNTP和該第二阻抗校正碼CNTN，校正該第一複製驅動器群組610、620和630的一阻抗值。
該等第一至第三多工器810、820和830可設置成例如當該選擇訊號SEL位於一邏輯低位準上時，關閉該第一複製驅動器群組610、620和630。
該等第四至第六多工器840、850和860可設置成例如當一選擇訊號SELB位於一邏輯高位準上，啟動該第二複製驅動器群組710、720和730，並且藉由運用該第一阻抗校正碼CNTP和該第二阻抗校正碼CNTN，校正該第二複製驅動器群組710、720和730的一阻抗值。
該等第四至第六多工器840、850和860可設置成例如當該選擇訊號SELB位於一邏輯低位準上時，關閉該第二複製驅動器群組710、720和730。
根據該選擇訊號SEL，該第一多工器810可將該第一阻抗校正碼CNTP或一電源位準VDD供應至該拉高驅動器610。
根據該選擇訊號SEL，該第二多工器820可將該第一阻抗校正碼CNTP或該電源位準VDD供應至該拉高驅動器620。
根據該選擇訊號SEL，該第三多工器830可將該第二阻抗校正碼CNTN或一接地位準VSS供應至該拉低驅動器630。
根據該選擇訊號SELB，該第四多工器840可將該第一阻抗校正碼CNTP或該電源位準VDD供應至該拉高驅動器710。
根據該選擇訊號SELB，該第五多工器850可將該第一阻抗校正 碼CNTP或該電源位準VDD供應至該拉高驅動器720。
根據該選擇訊號SELB，該第六多工器860可將該第二阻抗校正碼CNTN或該接地位準VSS供應至該拉低驅動器730。
該參考電壓產生區段870可設置成產生對應至0.5*VDD的參考電壓VREF。
該第一比較區段880可設置成比較該參考電壓VREF與該第一電壓PCOM，並且產生一第一比較訊號CMPP。
該第二比較區段890可設置成比較該參考電壓VREF與該第二電壓NCOM，並且產生一第二比較訊號CMPN。
該第一計數區段900可設置成計數該第一阻抗校正碼CNTP之一值，以回應該第一比較訊號CMPP。
該第二計數區段910可設置成計數該第二阻抗校正碼CNTN之一值，以回應該第二比較訊號CMPN。
底下可描述該前述阻抗校正電路400的阻抗校正操作的一範例。
從該記憶體系統100的一外部提供位於一邏輯高位準上的一選擇訊號SEL，藉此啟動該第一複製驅動器群組610、620和630。
因為該選擇訊號SEL在該邏輯高位準上，該選擇訊號SELB在一邏輯低位準上，因此關閉該第二複製驅動器群組710、720和730，如此封鎖與該第一複製驅動器群組610、620和630的電連接。
為了便利起見，已經描述其中首先選擇該第一複製驅動器群組610、620和630的範例。因此，也可先選擇該第二複製驅動器群組710、720和730。
根據該第一阻抗校正碼CNTP的一初始值，設定該第一複製驅動器群組610、620和630的拉高驅動器610的一電阻值。
該第一阻抗校正碼CNTP之值已改變，直到從該拉高驅動器610與該參考電阻設定單元500的一連接節點輸出之第一電壓PCOM實質上等於該參考電壓VREF。
因為該參考電壓VREF為0.5*VDD，當該第一電壓PCOM實質上等於該參考電壓VREF時，則該拉高驅動器610實質上具有與該參考電阻設定單元500相同的電阻值。
根據該第一阻抗校正碼CNTP，該拉高驅動器620也具有實質上與該拉高驅動器610相同的電阻值。
根據該第二阻抗校正碼CNTN的一初始值，設定該拉低驅動器630的一電阻值。
該第二阻抗校正碼CNTN之值已改變，直到從該拉高驅動器620與該拉低驅動器630的一連接節點輸出之第二電壓NCOM實質上等於該參考電壓VREF。
因為該參考電壓VREF為0.5*VDD，當該第二電壓NCOM實質上等於該參考電壓VREF時，則該拉低驅動器630實質上具有與該拉高驅動器620相同的電阻值。
經過上述處理，該第一複製驅動器群組610、620和630的電阻值校正，也就是該測試電極區中之拉高驅動器310的電阻值校正操作已經完成。
從該記憶體系統100的外部提供位於一邏輯高位準上的一選擇訊號SELB，藉此啟動該第二複製驅動器群組710、720和730。
因為該選擇訊號SELB在該邏輯高位準上，該選擇訊號SEL在一邏輯低位準上，因此關閉該第一複製驅動器群組610、620和630，如此封鎖與該第二複製驅動器群組710、720和730的電連接。
根據該第一阻抗校正碼CNTP的初始值，設定該第二複製驅動器群組710、720和730的拉高驅動器710的電阻值。
該第一阻抗校正碼CNTP之值已改變，直到從該拉高驅動器710與該參考電阻設定單元500的一連接節點輸出之第一電壓PCOM實質上等於該參考電壓VREF。
因為該參考電壓VREF為0.5*VDD，當該第一電壓PCOM實質上等於該參考電壓VREF時，則該拉高驅動器710實質上具有與該參考電阻設定單元500相同的電阻值。
根據該第一阻抗校正碼CNTP，該拉高驅動器720也具有實質上與該拉高驅動器710相同的電阻值。
根據該第二阻抗校正碼CNTN的初始值設定該拉低驅動器730的電阻值。
該第二阻抗校正碼CNTN之值已改變，直到從該拉高驅動器720與該拉低驅動器730的一連接節點輸出之第二電壓NCOM實質上等於該參考電壓VREF。
因為該參考電壓VREF為0.5*VDD，當該第二電壓NCOM實質上等於該參考電壓VREF時，則該拉低驅動器730實質上具有與該拉高驅動器720相同的電阻值。
經過上述處理，該第二複製驅動器群組710、720和730的電阻 值校正，也就是該實體區中拉高驅動器210的電阻值校正操作已經完成。
透過前述之阻抗校正電路400，獨自執行該實體區PHY的輸出驅動器200與該測試電極區的輸出驅動器300之阻抗匹配操作，如此實質上可避免該等輸出驅動器200與300之間的阻抗失配。
實質上避免該等輸出驅動器200與300之間的阻抗失配，如此該記憶體系統100的複數個記憶體HBM0至HBM3之直接存取球DAB可共享訊號線101，用於將訊號輸入/輸出至該封裝之外。
在記憶體裝置、處理器以及電腦系統的設計當中，上面討論的阻抗校正電路、半導體記憶體及/或記憶體系統(請參閱圖1-6)特別有用。例如：請參閱圖7，例示運用依照該等具體實施例中該等阻抗校正電路、半導體記憶體及/或記憶體系統並且一般用元件符號1000表示的系統之方塊圖。該系統1000包含一或多個處理器或中央處理單元(CPU)1100。該CPU 1100可獨立使用或與其他CPU結合使用。雖然主要以單數顯示CPU 1100，不過本發明所屬技術領域中具有通常知識者能了解，可實施具有任何實體或邏輯CPU數量的系統。
一晶片組1150可操作連結至該CPU 1100。該晶片組1150為該CPU 1100與該系統1000的其他組件間之通訊通道，其他組件可包含一記憶體控制器1200、一輸入/輸出(「I/O」)匯流排1250以及一磁碟機控制器1300。根據該系統的組態，不同訊號數量之任一者都可透過該晶片組1150傳輸，並且本發明所屬技術領域中具有通常知識者將了解，在不改變該系統本質之下，通過該系統1000的訊號路徑可迅速調整。
如上述，該記憶體控制器1200可操作連結至該晶片組1150。該記憶體控制器1200可包含上面參閱圖1-6所討論的阻抗校正電路、半導體記憶 體及/或記憶體系統中之至少一者。如此，該記憶體控制器1200可接收該CPU 1100透過該晶片組1150提供的一要求。在替代具體實施例內，該記憶體控制器1200可整合至該晶片組1150。該記憶體控制器1200可操作連結至一或多個記憶體裝置1350。在一個具體實施例內，該等記憶體裝置1350可包含上面參閱圖1-6所討論的阻抗校正電路、半導體記憶體及/或記憶體系統中之至少一者，該等記憶體裝置1350可包含複數條字線以及複數條位元線，用於定義複數個記憶體單元。該等記憶體裝置1350可為許多工業標準記憶體類型任一者，包含但不受限於單列直插記憶體模組(SIMM，single inline memory module)以及雙列直插記憶體模組(DIMM，dual inline memory module)。進一步，該等記憶體裝置1350藉由儲存指令與資料，有助於安全移除外部資料儲存裝置。
該晶片組1150也可連結至該I/O匯流排1250，該I/O匯流排1250可當成從該晶片組1150至I/O裝置1410、1420和1430的訊號之通訊通路。該等I/O裝置1410、1420和1430可包含一滑鼠1410、一視訊顯示器1420或一鍵盤1430。該I/O匯流排1250可運用一些通訊協定的任一種，來與該等I/O裝置1410、1420和1430通訊。進一步，該I/O匯流排1250可整合至晶片組1150。
該磁碟機控制器1450(即是內部磁碟機)也可操作連結至該晶片組1150。該磁碟機控制器1450可當成晶片組1150與一或多個內部磁碟機1450之間的通訊通路。該內部磁碟機1450藉由儲存指令與資料，有助於中斷連接外部資料儲存裝置。該磁碟機控制器1300和該等內部磁碟機1450可虛擬上使用任何通訊協定類型，包含有關該I/O匯流排1250所提及的全部，可彼此通訊或與該晶片組1150通訊。
最重要請注意，上面有關圖7所描述的系統1000僅為運用上面 參閱圖1-6所討論的阻抗校正單元、半導體記憶體及/或記憶體系統之系統範例。在替代具體實施例內，像是行動電話或數位相機，組件可與圖7內所例示該等具體實施例不同。
雖然上面已經說明特定具體實施例，不過本發明所屬技術領域中具有通常知識者能瞭解所說明的具體實施例僅為範例。因此，本說明書所說明之阻抗校正電路、半導體記憶體、記憶體系統以及使用這些的系統不應受限於所說明的具體實施例。而在與上述說明與附圖結合時，本說明書所說明之阻抗校正電路、半導體記憶體、記憶體系統以及使用這些的系統應只受限於底下的申請專利範圍。
100‧‧‧記憶體系統
101‧‧‧訊號線
CPU‧‧‧中央處理器
DAB‧‧‧直接存取球
GPU‧‧‧繪圖處理器
HBM0~HBM3‧‧‧記憶體

Claims (20)

  1. 一種阻抗校正電路，包含：一第一複製驅動器群組，設置成複製一實體區的一輸出驅動器；一第二複製驅動器群組，設置成複製一測試電極區的一輸出驅動器，用於直接存取一記憶體；以及一阻抗校正單元，設置成獨自執行該第一複製驅動器群組以及該第二複製驅動器群組的一阻抗匹配操作。
  2. 如申請專利範圍第1項所述之阻抗校正電路，其中該第二複製驅動器群組的驅動器設置成與電阻器連接來避免雜訊。
  3. 如申請專利範圍第1項所述之阻抗校正電路，進一步包含：一參考電阻設定單元，設置成透過一測試模式設定一參考電阻值。
  4. 如申請專利範圍第3項所述之阻抗校正電路，其中該參考電阻設定單元包含：一電阻器陣列；一保險絲組，設置成輸出一保險絲訊號；一第一切換器陣列，設置成將一測試墊連接至該電阻器陣列的節點之一者，以回應一啟用訊號；以及一第二切換器陣列，設置成將該電阻器陣列的節點之一者連接至該第一複製驅動器群組，以回應該保險絲訊號。
  5. 如申請專利範圍第1項所述之阻抗校正電路，其中該阻抗校正單元設置成校正阻抗校正資訊值，如此選自於該第一複製驅動器群組與該第二複製驅動器群組的一驅動器群組之一輸出電壓實質上等於一參考電壓。
  6. 如申請專利範圍第1項所述之阻抗校正電路，其中該阻抗校正單元包含：一多工區段，設置成啟動來自該第一複製驅動器群組與該第二複製驅動器群組的一個群組，以回應一選擇訊號，並且藉由運用阻抗校正資訊，校正該一個群組的一阻抗值；一比較區段，設置成比較一參考電壓與該一個群組的一輸出電壓，並產生一比較訊號；以及一計數區段，設置成計數該阻抗校正資訊，以回應該比較訊號。
  7. 如申請專利範圍第6項所述之阻抗校正電路，其中該多工區段設置成關閉該第一複製驅動器群組與該第二複製驅動器群組的另一個群組，以回應該選擇訊號。
  8. 一種半導體記憶體，包含：複數個堆疊的晶粒，其中該等複數個堆疊的晶粒之一者包含用於直接存取外部的一測試電極區以及一實體區，並且設置成用預設阻抗匹配該實體區的一輸出驅動器阻抗與該測試電極區的一輸出驅動器阻抗。
  9. 如申請專利範圍第8項所述之半導體記憶體，其中該一個晶粒包含：一實體區，其包含一輸出驅動器與一阻抗校正電路；以及一測試電極區，其包含複數個直接存取球，設置成直接存取與測試該半導體記憶體，以及一輸出驅動器。
  10. 如申請專利範圍第9項所述之半導體記憶體，其中該阻抗校正電路包含：一第一複製驅動器群組，設置成複製該實體區的輸出驅動器；一第二複製驅動器群組，設置成複製該測試電極區的輸出驅動器；以及 一阻抗校正單元，其設置成校正阻抗校正資訊值，如此選自於該第一複製驅動器群組與該第二複製驅動器群組的一驅動器群組之一輸出電壓實質上等於一參考電壓。
  11. 如申請專利範圍第10項所述之半導體記憶體，其中該第二複製驅動器群組的驅動器設置成與電阻器連接來避免雜訊。
  12. 如申請專利範圍第10項所述之半導體記憶體，進一步包含：一參考電阻設定單元，設置成透過一測試模式設定一參考電阻值。
  13. 如申請專利範圍第10項所述之半導體記憶體，其中該阻抗校正單元包含：一多工區段，設置成啟動來自該第一複製驅動器群組與該第二複製驅動器群組的一個群組，以回應一選擇訊號，並且藉由運用阻抗校正資訊，校正該一個群組的一阻抗值；一比較區段，設置成比較一參考電壓與該一個群組的一輸出電壓，並產生一比較訊號；以及一計數區段，設置成計數該阻抗校正資訊，以回應該比較訊號。
  14. 一種記憶體系統，包含：一記憶體控制器；以及複數個半導體記憶體，其透過一中介層連接至該記憶體控制器，其中該等複數個半導體記憶體之每一者包含用於直接存取外部的一測試電極區以及一實體區，並且設置成用預設阻抗匹配該實體區的一輸出驅動器阻抗與該測試電極區的一輸出驅動器阻抗，以及該等複數個半導體記憶體的測試電極區設置成共享一訊號線，用於將訊號輸入/輸出至該記憶體系統外部。
  15. 如申請專利範圍第14項所述之記憶體系統，其中該半導體記憶體包含：複數個堆疊的晶粒，其中該等複數個堆疊晶粒之一者設置成用該預設阻抗，匹配該實體區的輸出驅動器阻抗與該測試電極區的輸出驅動器阻抗。
  16. 如申請專利範圍第15項所述之記憶體系統，其中該一個晶粒的實體區更包含一阻抗校正單元。
  17. 如申請專利範圍第16項所述之記憶體系統，其中該阻抗校正電路包含：一第一複製驅動器群組，設置成複製該實體區的輸出驅動器；一第二複製驅動器群組，設置成複製該測試電極區的輸出驅動器；以及一阻抗校正單元，其設置成校正阻抗校正資訊值，如此選自於該第一複製驅動器群組與該第二複製驅動器群組的一驅動器群組之一輸出電壓實質上等於一參考電壓。
  18. 如申請專利範圍第17項所述之記憶體系統，其中該第二複製驅動器群組的驅動器設置成與電阻器連接來避免雜訊。
  19. 如申請專利範圍第17項所述之記憶體系統，進一步包含：一參考電阻設定單元，設置成透過一測試模式設定一參考電阻值。
  20. 如申請專利範圍第17項所述之記憶體系統，其中該阻抗校正單元包含：一多工區段，設置成啟動來自該第一複製驅動器群組與該第二複製驅動器群組的一個群組，以回應一選擇訊號，並且藉由運用阻抗校正資訊，校正該一個群組的一阻抗值；一比較區段，設置成比較一參考電壓與該一個群組的一輸出電壓，並產生一比較訊號；以及 一計數區段，設置成計數該阻抗校正資訊，以回應該比較訊號。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI656733B (zh) * 2016-10-17 2019-04-11 美商格羅方德半導體公司 傳輸驅動器阻抗校正電路
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US11038724B2 (en) 2017-08-07 2021-06-15 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
TWI779634B (zh) * 2021-01-22 2022-10-01 瑞昱半導體股份有限公司 用來進行記憶體校準之方法、系統單晶片積體電路以及非暫態計算機可讀取媒體

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029347A (ko) * 2016-09-12 2018-03-21 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템
US10614231B1 (en) * 2016-09-15 2020-04-07 Riverside Research Institute Integrated out-of-band security for high security embedded systems
KR102391503B1 (ko) * 2017-09-11 2022-04-28 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
KR20190105346A (ko) 2018-03-05 2019-09-17 삼성전자주식회사 메모리 패키지 및 메모리 장치
KR20200006830A (ko) * 2018-07-11 2020-01-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102504181B1 (ko) * 2018-08-06 2023-02-28 에스케이하이닉스 주식회사 내부전압생성회로
WO2020117604A1 (en) 2018-12-04 2020-06-11 Rambus Inc. Method and system for balancing power-supply loading
US11145383B1 (en) * 2020-04-14 2021-10-12 Micron Technology, Inc. Impedance calibration via a number of calibration circuits, and associated methods, devices, and systems

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756858B2 (en) * 2001-12-12 2004-06-29 Agilent Technologies, Inc. Conductive path compensation for matching output driver impedance
US7084662B1 (en) * 2003-02-12 2006-08-01 Cypress Semiconductor Corporation Variable impedance output driver
US7227376B2 (en) * 2004-11-05 2007-06-05 Ati Technologies Inc. Dynamic impedance compensation circuit and method
JP4618600B2 (ja) * 2005-10-17 2011-01-26 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備えた半導体装置
KR100853466B1 (ko) * 2007-03-02 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법
US8040164B2 (en) * 2007-09-27 2011-10-18 Cypress Semiconductor Corporation Circuits and methods for programming integrated circuit input and output impedances
US8793091B2 (en) * 2008-04-10 2014-07-29 Nvidia Corporation System and method for integrated circuit calibration
JP5623088B2 (ja) * 2010-01-28 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びそのテスト方法並びにシステム
IE20100048A1 (en) * 2010-01-29 2011-08-31 Macguinness Thomas Peter A horse blanket allowing freer movement of a horse in use
US8356155B2 (en) 2010-09-13 2013-01-15 Advanced Micro Devices, Inc. Dynamic RAM Phy interface with configurable power states
WO2012155115A1 (en) * 2011-05-12 2012-11-15 Rambus Inc. Stacked dram device and method of manufacture
KR20130070250A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 임피던스 조정 회로
KR20150049267A (ko) * 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI656733B (zh) * 2016-10-17 2019-04-11 美商格羅方德半導體公司 傳輸驅動器阻抗校正電路
US10985953B2 (en) 2017-08-07 2021-04-20 Micron Technology, Inc. Channel equalization for multi-level signaling
TWI736789B (zh) * 2017-08-07 2021-08-21 美商美光科技公司 在具有寬系統介面之記憶體中之多位階發信
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10573358B2 (en) 2017-08-07 2020-02-25 Micron Technology, Inc. Output driver for multi-level signaling
US10686634B2 (en) 2017-08-07 2020-06-16 Micron Technology, Inc Multi-level signaling in memory with wide system interface
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US11038724B2 (en) 2017-08-07 2021-06-15 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
TWI740553B (zh) * 2017-08-07 2021-09-21 美商美光科技公司 在具有寬系統介面之記憶體中之多位階發信
US11233681B2 (en) 2017-08-07 2022-01-25 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US11902060B2 (en) 2017-08-07 2024-02-13 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US11502881B2 (en) 2017-08-07 2022-11-15 Micron Technology, Inc. Channel equalization for multi-level signaling
TWI815167B (zh) * 2017-08-07 2023-09-11 美商美光科技公司 記憶體設備及其操作方法
TWI779634B (zh) * 2021-01-22 2022-10-01 瑞昱半導體股份有限公司 用來進行記憶體校準之方法、系統單晶片積體電路以及非暫態計算機可讀取媒體

Also Published As

Publication number Publication date
CN105405459A (zh) 2016-03-16
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KR20160029392A (ko) 2016-03-15
US9552894B2 (en) 2017-01-24
CN105405459B (zh) 2019-12-13

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