KR20040093815A - 데이터 신호와 어드레스 신호의 스큐를 감소시킬 수 있는메모리 장치 - Google Patents

데이터 신호와 어드레스 신호의 스큐를 감소시킬 수 있는메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 내부동작상에서 어드레스의 전달경로와 데이터의 전달경로간에 생기는 스큐의 변화를 전원전압의 변동 및 공정상의 변동에 상관 없이 일정하게 하여 보다 고속으로 동작시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 입력되는 어드레스에 대응하는 데이터를 출력하기 위한 메모리 코어; 상기 메모리 코어에서 출력되는 데이터를 외부로 출력하기 위한 데이터 출력버퍼; 상기 메모리 코어에서 출력되는 데이터를 내부어드레스에 응답하여 상기 데이터 출력버퍼로 전달하기 위한 데이터 전달수단; 및 상기 어드레스를 입력받아서, 상기 데이터 전달수단에 의해 데이터가 전달되는 데이터 전달경로를 모사한 어드레스 전달경로를 통과시킨 후에 상기 내부어드레스로 출력하기 위한 어드레스 전달수단을 구비하는 반도체 메모리 장치를 제공한다.

Description

데이터 신호와 어드레스 신호의 스큐를 감소시킬 수 있는 메모리 장치{MEMORY DEVICE FOR REDUCING SKEW OF DATA AND ADDRESS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스 신호와 데이터 신호간의 스큐(skew)를 줄일 수 있는 메모리 장치에 관한 것이다.
도1은 종래기술에 의한 메모리 장치의 데이터 경로와 어드레스 경로를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 명령어를 입력받아 버퍼링하는 명령어버퍼(19)와, 명령어버퍼(19)에서 버퍼링되는 명령어신호를 해석하는 명령어 해석부(20)와, 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(10)와, 어드레스 버퍼(10)에서 버퍼링되는 어드레스를 입력받아 래치하는 어드레스 래치부(11)와, 어드레스 래치부(11)에 래치된 어드레스를 1차로 디코딩하는 프리디코더(12)와, 프리디코더(12)에 의해 디코딩된 어드레스 신호를 2차로 디코딩하는 메인디코더(13)와, 다수의 단위셀을 구비하여 메인디코더(13)에 의해 디코딩된 어드레스에 의해 선택되는 단위셀에 저장된 데이터를 출력하는 메모리코어(14)와, 메모리코어(140에서 출력하는 데이터 신호를 감지 증폭하는 I/O센스앰프부(15)와,I/O센스앰프(15)에서 감지 증폭된 데이터의 출력을 제어하는 I/O 센스앰프 출력제어부(16)와, I/O 센스앰프 출력제어부(16)에 의해서 출력되는 데이터를 입력받아 ×4, ×8, ×16 모드에 따라 멀티플렉싱하여 출력하는 데이터 멀티플렉서(17)과, 데이터 멀티플렉서(17)에서 출력되는 데이터를 레이턴시를 조절하여 외부로 출력하는 데이터 출력버퍼(18)을 구비한다.
도2a 및 도2b는 도1에 도시된 딜레이(29)를 나타내는 회로도로서, 어드레스 래치부에 의해 래치된 어드레스 신호를 소정시간 지연시켜 데이터 멀피플렉서로 출력하기 위한 것이다. 딜레이(21)는 도2a와 도2b에 도시된 바와 같이 직렬연결된 인버터로 구성하거나, 저항과 캐패시터로 구성된 RC 딜레이로 구성할 수 있다.
도3은 도1에 도시된 I/O 센스앰프의 일부분을 나타내는 회로도이다.
도3을 참조하여 살펴보면, I/O샌스앰프부(15)는 메모리코어(14)에서 출력되는 다수의 데이터가 각각 인가되는 다수의 데이터라인을 감지 증폭하여 I/O센스앰프 출력제어부(16)로 전달하게 된다. 이를 자세히 살펴보면, I/O 센스앰프(15)는 연결분리신호(ISO)에 응답하여 메모리코어(14)에서 출력되는 데이터가 인가되는 데이터라인(IO,/IO)을 센스앰프(15_3)로 연결하기 연결부(15_1)와, 두 IO라인(IO, /IO)을 프리차지 전압으로 프리차지하기 위한 프리차지부(15_2)와, IO라인에 인가되는 전압을 감지하여 증폭하는 I/O 센스앰프(15_3)와, I/O 센스앰프(15_3)에 의해 감지 증폭된 데이터신호를 래치하고 전달하기위한 데이터 출력부(15_4)를 구비한다.
도4는 도1에 도시된 I/O 센스앰프 출력제어부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, I/O 센스앰프 출력제어부(16)는 I/O 센스앰프부(15)에서 출력되는 데이터신호(A)를 I/O센스앰프 출력인에이블 신호(IOSA_outut)에 응답하여 데이터 멀티플렉서(17)로 출력하게 된다. 이를 자세히 살펴보면, I/O 센스앰프 출력제어부(16)는 I/O센스앰프 출력인에이블 신호(IOSA_outut)를 입력받는 인버터(I3)와, 인버터(I3)에 직렬연결된 인버터(I4)와, I/O 센스앰프부(15)에서 출력되는 데이터신호(A)를 인버터(I3,I4)의 출력신호에 따라서 전달하는 3상 인버터(I5,I6)와, 3상 인버터(I5)의 출력을 게이트로 인가받고 일측이 전원전압(VDD)(VDD)에 연결되어 출력신호(B)를 하이레벨을 만들기 위한 모스트랜지스터(MP5)와, 3상 인버터(I6)의 출력을 게이트로 인가받고 일측이 접지전압(VSS)에 연결되어 출력신호(B)를 로우레벨을 만들기 위한 모스트랜지스터(MN11)를 구비한다. 또한 I/O 센스앰프 출력제어부(16)는 인버터(I3)의 신호를 게이트로 인가받아 전원전압(VDD)(VDD)을 모스트랜지스터(MP5)의 게이트로 전달하는 모스트랜지스터(MP4)와, 인버터(I4)의 신호를 게이트로 인가받아 전원전압(VDD)(VSS)을 모스트랜지스터(MP5)의 게이트로 전달하는 모스트랜지스터(MP4)를 구비한다.
여기서 3상 인버터(I5,I6)는 인버터(I4)의 출력신호가 로우레벨이고, 인버터(I3)의 신호가 하이레벨일 때 인에이블 된다.
도5a 내지 도5c는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도이다.
이하에서 도1 내지 도4와 도5a 내지 도5c를 참조하여 종래기술에 의한 메모리 장치의 동작을 살펴본다.
먼저 데이터를 리드하기 위하여 메모리 장치에 명령어와 어드레스가 입력되면 명령어는 명렁어 버퍼(19)에 의해 버퍼링되어 명령어 해석부로 출력되고, 명령어 해석부(20)에서는 입력된 명령어를 해석한다.
또한 어드레스도 어드레스 버퍼(10)에 의해서 버퍼링되어 어드레스 래치부에 입력되고, 어드레스 래치부(11)에서는 래치된 어드레스를 프리디코더(12) 및 딜레이(21)로 출력한다.
프리디코더(12)는 입력된 어드레스를 1차로 디코딩한 다음 다시 메인디코더(13)로 출력하고, 이를 메인디코더(13)는 2차적으로 디코딩하여 메모리 코어로 출력한다. 메모리 코어는 메인디코더에 의해서 디코딩 값에 의해서 하나의 단위설을 선택하고, 선택된 단위셀에 저장된 데이터를 I/O센스앰프부(15)로 출력한다. 여기서 어드레스 디코딩을 2차로 나누어하는 이유는 메모리 장치가 고집적화되면서 디코딩해야 할 어드레스 신호의 수가 크게 증가되어 한번에 디코딩할 경우 디코더의 면적이 크게 증가하기 때문에, 1차와 2차와 나누어 디코딩하는 것이다.
계속해서 살펴보면, I/O 센스앰프부(15)는 명령어 해석부(20)에서 출력되는 IO센스앰프 인에이블 신호(IOSA_enable)에 의해서 I/O라인에 인가되는 데이터신호를 감지 증폭하고 I/O센스앰프 출력제어부(16)로 출력한다.
I/O센스앰프 출력제어부(16)에 입력되는 데이터는 출력인에이블 신호(IOSA_output)에 응답하여 데이터 멀티플렉서(17)로 출력한다.
한편, 어드레스 래치부(11)에 의해 래치된 어드레스(AD_L)은 딜레이(21)에 의해 소정시간 지연되어 데이터 멀티플렉서(17)로 지연된 어드레스(AD_D)로 출력된다.
데이터 멀티플렉서(17)는 지연된 어드레스(AD_D)에 의해서 I/O 센스앰프 출력제어부(16)에서 전달되는 데이터를 데이터 출력버퍼(18)로 출력하고, 데이터출력버퍼(18)는 데이터 멀티플렉서(17)에서 전달되는 데이터를 해당되는 리드 명령어에 대응하는 레이턴시를 조절한 후에 외부로 출력하게 된다.
도5a는 도1에 도시된 메모리 장치에서 전원전압(VDD)이 노멀한 경우(예컨대 동작전압이 3.3v일 때, 실제 입력되는 전원전압(VDD)이 3.3v인 경우)에 대한 동작을 나타내는 파형도이다.
입력된 리드명령어(Read)에 대응하는 어드레스가 어드레스 버퍼(19)에 의해 버퍼링된 어드레스(AD)로 어드레스 래치부(11)에 출력되고, 어드레스 래치부(11)에 의해 래치된 어드레스(AD_L)는 딜레이(21)에 의해서 지연된 어드레스(AD_L)로 데이터 멀티플렉서로 출력된다.
한편 명령어해석부(20)에서 출력되는 IO 센스앰프 인에이블 신호(IOSA_enable)에 의해 I/O센스앰프는 인에이블되어 I/O라인에 인가된 데이터신호를 감지 증폭하고, 감지증폭된 데이터는 I/O센스앰프 출력제어부(16)을 거쳐서 데이터 멀티플렉서(17)로 출력된다.
이 때 래치된 어드레스(AD_L)를 딜레이를 동과시켜 지연된 어드레스(AD_D)로 만드는 것은 데이터 멀티플렉서(17)에 입력되는 어드레스 신호와 전단인 I/O 센스앰프 출력제어부(16)로 부터 전달되는 데이터간의 스큐(skew)를 조정하기 위한 것이다.
따라서 I/O 센스앰프 출력제어부(16)로 부터 전달되는 데이터와 래치되어 전달되는 어드레스간의 마진은 딜레이(21)에 의해서 조정된다. 전술한 바와 같이 딜레이(21)은 직렬연결된 인버터 또는 RC 딜레이를 이용하여 구성된다.
여기서 도시된 tAA(Column Address Access Time)는 컬럼어드레스 억세스타임을 말하는 것으로 지연된 어드레스(AD_D)가 입력되고 난 후에 데이터가 멀티플렉서에 입력되기까지의 마진을 뜻하는 것이다. 또한 도시된 tCCD(Column Address Delay Time)는 컬럼어드레스 지연시간을 말하는 것으로 데이터가 I/O센스앰프 출력제어부로 부터 전달되고 나서 지연된 어드레스(AD_D)의 입력이 끝나는 시간까지의 마진을 뜻하는 것이다.
도5a에 도시된 타이밍은 동작전압에 예정된 전원전압(VDD)이 정상적으로 입력될 때의 정상적인 동작을 나타내는 것이다.
그러나, 입력되는 전원전압(VDD)이 동작전압보다 작거나 크게 되는 경우 즉, 입력되는 전원전압(VDD)의 변동이 생기는 경우에는 데이터가 전달되는 경로의 각 블럭를 구성하는 회로와 기생캐패시턴스/기생저항 등으로 인하여 단순한 딜레이(21)로는 데이터 멀티플렉서(17)에 입력되는 어드레스 신호와 I/O 센스앰프 출력제어부(16)로부터 전달되는 데이터간에 변하는 스큐(skew)를 완벽하게 조정할 수 없는 문제점이 생긴다.
또한, 메모리 장치의 제조 공정에 따른 데이터 멀티플렉서(17)에 입력되는 어드레스 신호와 I/O 센스앰프 출력제어부(16)로부터 전달되는 데이터간에 변하는 스큐(skew)도 변하게 되는데, 단순히 딜레이만으로는 해결할 수 없게 된다.
도5b는 동작전압보다 낮게 전원전압(VDD)이 입력되는 경우의 동작 파형을 나타내는 도면이다.
전원전압(VDD)이 예정된 동작전압보다 낮게 입력된 경우(예컨대 동작전압 3.3v에 입력되는 전원전압 3.0v인 경우)에는 딜레이(21)에서 어드레스를 지연시키는 시간이 증가하게 되어 지연된 어드레스(AD_D)가 데이터 멀티플렉서(17)로 출력되는 타이밍이 전원전압(VDD)이 정상적인 경우보다 늦게 된다.
도5b에 도시된 바와 같이, 지연된 어드레스(AD_D)가 늦게 데이터 멀티플렉서(17)로 입력되기 때문에 tAA의 마진이 거의 없게 되는 문제점이 생긴다.
한편, 도5c는 동작전압보다 높게 전원전압(VDD)이 입력되는 경우의 동작 파형을 나타내는 도면이다.
전원전압(VDD)이 예정된 동작전압보다 높게 입력된 경우(예컨대 동작전압 3.3v에 입력되는 전원전압이 3.6v인 경우)에는 딜레이(21)에서 어드레스를 지연시키는 시간이 감소하게 되어 지연된 어드레스(AD_D)가 데이터 멀티플렉서(17)로 출력되는 타이밍이 전원전압(VDD)이 정상적인 경우보다 빠르게 된다.
도5c에 도시된 바와 같이, 지연된 어드레스(AD_D)가 노멀한 경우보다 빠르게 데이터 멀티플렉서(17)로 입력되기 때문에 tCCD의 마진이 거의 없게 되는 문제점이 생긴다.
전술한 문제점은 동작전압으로 입력되는 전원전압(VDD)의 변동에 따라서, 래치된 어드레스를 지연시켜 출력하는 딜레이(21)와 메모리 코어에서 출력되는 데이터의 전달 경로에 대한 기생 캐패시턴스와 기생 저항 특성이 다르기 때문에 발생되는 문제점이다. 또한 동작전압 뿐만 아니로 공정상의 문제로 인하여 딜레이의 특성이 변하게 되어 전술한 문제점이 발생할 수도 있다.
따라서 데이터의 전달경로와 어드레스의 전달경로차이로 인하여 생성되는 스큐의 변화가 전원전압 또는 공정상의 문제에 크게 영향을 받게되어 고속으로 동작하는 메모리 장치를 개발할 수 없게 된다.
본 발명은 반도체 메모리 장치의 내부동작상에서 어드레스의 전달경로와 데이터의 전달경로간에 생기는 스큐의 변화를 전원전압의 변동 및 공정상의 변동에 상관 없이 일정하게 하여 보다 고속으로 동작시킬 수 있는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.
도1은 종래기술에 의한 메모리 장치를 나타내는 블럭구성도.
도2a 및 도2b는 도1에 도시된 딜레이를 나타내는 회로도.
도3은 도1에 도시된 I/O 센스앰프를 나타내는 회로도.
도4는 도1에 도시된 I/O 센스앰프 출력제어부를 나타내는 회로도.
도5a 내지 도5c는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도.
도6은 본 발명의 바람직한 실시예에 따르는 메모리 장치를 나타내는 블럭구성도.
도7은 도6에 도시된 어드레스 타이밍조절부를 나타내는 회로도.
도8은 도6에 도시된 데이터 경로 모사부를 나타내는 블럭구성도.
도9는 도8에 도시된 제3 데이터경로 모사부에 해당되는 캐패시턴스를 나타내는 블럭구성도.
도10는 도6에 도시된 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 설명
I1 ~ I10 : 인버터
MP1 ~ MP5 : 피모스트랜지스터
MN1 ~ MN11 : 앤모스트랜지스터
상기의 과제를 해결하기 위한 본 발명은 입력되는 어드레스에 대응하는 데이터를 출력하기 위한 메모리 코어; 상기 메모리 코어에서 출력되는 데이터를 외부로 출력하기 위한 데이터 출력버퍼; 상기 메모리 코어에서 출력되는 데이터를 내부어드레스에 응답하여 상기 데이터 출력버퍼로 전달하기 위한 데이터 전달수단; 및 상기 어드레스를 입력받아서, 상기 데이터 전달수단에 의해 데이터가 전달되는 데이터 전달경로를 모사한 어드레스 전달경로를 통과시킨 후에 상기 내부어드레스로 출력하기 위한 어드레스 전달수단을 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 바람직한 실시예에 따르는 메모리 장치를 나타내는 블럭구성도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 입력되는 어드레스에 대응하는 데이터를 출력하기 위한 메모리 코어(34)와, 메모리 코어(34)에서 출력되는 데이터를 외부로 출력하기 위한 데이터 출력버퍼(38)와, 메모리 코어(34)에서 출력되는 데이터를 내부어드레스(AD_OUT)에 응답하여 데이터 출력버퍼(38)로 전달하기 위한 데이터 전달부(50)와, 어드레스(AD)를 입력받아서, 데이터 전달부(50)에 의해 데이터가 전달되는 데이터 전달경로를 모사한 어드레스 전달경로를 통과시킨 후에 내부어드레스(AD_OUT)로 출력하기 위한 어드레스 전달부(70)를 구비한다.
데이터 전달부(50)는 센스앰프 인에이블 신호(IOSA_enable)에 의해 인에이블되어, 메모리 코어(34)에서 출력되는 데이터 신호를 감지 증폭하기 위한 I/O 센스앰프부(35)와, I/O 센스앰프부(35)에 의해 감지증폭된 데이터의 출력타이밍을 조절하기 위한 제1 I/O 센스앰프 출력제어부(36)와, 제1 I/O센스앰프 출력제어부(36)에 의해 출력되는 데이터를 내부어드레스(AD_OUT)에 응답하여 데이터 출력버퍼(38)로 출력하는 데이터 멀티플렉서(37)를 구비한다.
어드레스 전달부(70)는 센스앰프 인에이블 신호(IOSA_enable)에 의해 응답하여 어드레스 버퍼부(30)에 의해 래치된 어드레스(AD_L)를 입력받아 전달하기 위한 어드레스 타이밍조절부(41)와, 어드레스 타이밍조절부(41)에 의해 전달되는 어드레스를 데이터 전달부(50)에 의해 데이터가 전달되는 경로를 모사한 어드레스 전달경로를 통해 통과시켜 내부어드레스(AD_OUT)로 출력하기 위한 데이터경로 모사부(42)를 구비한다.
또한, 본 실시예에 따른 메모리장치는 외부에서 입력되는 명령어를 디코딩하여 센스앰프 인에이블 신호(IOSA_enable)를 생성하고, 이를 I/O 센스앰프부(35)와 어드레스 타이밍조절부(41)로 출력하기 위한 명령어 해석부(40)를 더 구비한다. 외부에서 입력되는 명령어는 명령어버퍼에 의해 버퍼링되어 명령어 해석부(40)로 출력된다.
또한, 본 실시예에 따른 메모리 장치는 입력되는 어드래스(AD)를 래치하여 메모리 코어(34) 또는 어드레스 전달부(70)로 전달하기 위한 어드레스 래치부(31)를 더 구비한다.
도7은 도6에 도시된 어드레스 타이밍조절부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 어드레스 타이밍조절부(41)는 센스앰프 인에이블 신호(IOSA_enable)에 응답하여 턴온되어 래치된 어드레스(AD_L)를 전달하는 3상 인버터(I8)와, 3상 인버터(I8)의 출력을 래치하는 제1 및 제2 인버터(I9,I10)를 구비한다.
도8은 도6에 도시된 데이터경로 모사부를 나타내는 블럭구성도이다.
도8을 참조하여 살펴보면, 데이터경로 모사부(42)는 어드레스타이밍조절부(41)에 의해 전달되는 어드레스를 데이터가 상기 제1 I/O 센스앰프 출력제어부(35)에 의해 전달되는 경로를 모사한 제1 어드레스 전달경로를 통과시켜 출력하기 위한 제1 데이터경로 모사부(42_1)와, 제1 데이터경로 모사부(42_1)에 의해 전달되는 어드레스를 데이터가 데이터 멀티플렉서(37)에 의해 전달되는 경로(42)를 모사한 제2 어드레스 전달경로를 통하여 전달시켜 내부어드레스(AD_OUT)로 출력하기 위한 제2 데이터경로 모사부(42_2)를 구비한다.
도9는 도8에 도시된 제3 데이터경로 모사부에 해당되는 캐패시턴스를 나타내는 블럭구성도이다.
도8과 도9를 참조하여 살펴보면, 데이터 멀티플렉서(37)는 제1 I/O 센스앰프 출력제어부(36) 외에 다른 뱅크에 구비되는 제2 I/O 센스앰프 출력제어부(36')와 연결되며, 데이터경로 모사부(42)는 제2 데이터경로 모사부(42_2)에 의해 전달되는 어드레스를 데이터 멀티플렉서(37)로 입력되는 데이터가 제2 I/O 센스앰프 출력제어부의 출력단에서의 부하를 모사한 제3 어드레스 전달경로를 통하여 전달시켜 상기 내부어드레스로 출력하기 위한 제3 데이터경로 모사부(42_3)를 더 구비한다.
도10은 도6에 도시된 메모리 장치의 동작을 나타내는 파형도이다.
이하 도6 내지 도10을 참조하여 본 실시예에 따른 메모리 장치의 동작을 설명한다.
먼저 데이터를 리드하기 위하여 메모리 장치에 명령어와 어드레스가 입력되면, 입력된 명령어는 명렁어 버퍼(31)에 의해 버퍼링되어 명령어 해석부(40)로 출력되고, 명령어 해석부(40)에서는 입력된 명령어를 디코딩한다.
또한 어드레스도 어드레스 버퍼(30)에 의해서 버퍼링되어 어드레스 래치부(31)에 입력되고, 어드레스 래치부(31)에서는 래치된 어드레스를 프리디코더(32) 및 어드레스 전달부(70)의 타이밍조절부(42)로 출력한다.
프리디코더(32)는 입력된 어드레스를 1차로 디코딩한 다음 다시 메인디코더(33)로 출력하고, 이를 메인디코더(33)는 2차적으로 디코딩하여 메모리 코어(34)로 출력한다. 메모리 코어(34)는 메인디코더(33)에 의해서 디코딩 값에 의해서 하나의 단위설을 선택하고, 선택된 단위셀에 저장된 데이터를 I/O센스앰프부(35)로 출력한다.
이어서 I/O 센스앰프부(35)는 명령어 해석부(40)에서 출력되는 I/O 센스앰프 인에이블 신호(IOSA_enable)에 의해서 I/O라인에 인가되는 데이터신호를 감지 증폭하고 I/O센스앰프 출력제어부(36)로 출력한다.
I/O센스앰프 출력제어부(36)에 입력되는 데이터는 출력인에이블 신호(IOSA_output)에 응답하여 데이터 멀티플렉서(37)로 출력한다.
한편, 어드레스 래치부(31)에 의해 래치된 어드레스(AD_L)는 I/O 센스앰프 인에이블 신호(IOSA_enable)에 의해 어드레스 타이밍 조절부(41)에 래치된다
이어서 어드레스 타이밍 조절부(41)에 의해 래치된 어드레스(AD_IN)는 데이터 경로 모사부(42)를 통과하여 내부어드레스(AD_OUT)로 데이터 멀티플렉서(37)에 입력된다.
데이터 멀티플렉서(37)는 내부어드레스(AD_OUT)에 응답하여 I/O 센스앰프 출력제어부(36)에서 전달되는 데이터를 데이터 출력버퍼(38)로 출력한다. 이어서 데이터출력버퍼(38)는 데이터 멀티플렉서(37)에서 전달되는 데이터를 해당되는 리드 명령어에 대응하는 레이턴시만큼 조정하여 외부로 출력하게 된다.
본 실시예에 따른 메모리 장치는 어드레스래치부(31)에 의해 래치된 어드레스(AD_L)가 데이터 멀티플렉서(37)에 전달되는 어드레스 전달경로를 데이터가 메모리 코어(34)에서 출력되어 데이터 멀티플렉서(37)로 전달되는 경로를 모사함으로서, 전원전압 공정변화등에 상관없이 항상 데이터 멀티플렉서(37)에 입력되는 내부어드레스(AD_OUT)와 데이터의 신호 간격을 일정하게 유지할 수 있게된다.
이를 자세히 살펴보면, 먼저 I/O 센스앰프 인에이블 신호(IOSA_enable)에 의해 메모리 코어(34)에서 출력되는 데이터가 I/O 센스앰프부(35)에 감지증폭하는 한편, 래치된 어드레스(AD_L)를 타이밍조절부(36)에서는 전달받아 래치하게 된다.
이어서 어드레스 타이밍조절부(36)에서 출력되는 어드레스(AD_IN)를 데이터가 I/O 센스앰프 출력제어부(35)를 지나 데이터 멀티플렉서(37)로 입력되는 동안의 부하를 모사한 데이터 경로 모사부(42)를 통과시켜 데이터 멀티플렉서(37)로 출력시틴다. 이로서 데이터가 전달경로에 부과되는 부하와 같은 부하를 어드레스에도 부과시킴으로서 항상 전원전압 공정변화등에 상관없이 항상 데이터 멀티플렉서(37)에 입력되는 내부어드레스(AD_OUT)와 데이터의 신호 간격을 일정하게 유지할 수 있게 되는 것이다.
도10을 참조하여 살펴보면, tAA의 마진과 tCCD의 마진이 전원전압의 변동과 공정변화에 관계없이 일정하게 유지됨을 알 수 있다.
한편, 도8에는 데이터 경로모사부(42)의 자세한 블럭구성도가 도시되어 있는데, 제1 데이터 경로 모사부(42_1)는 I/O 센스앰프 출력제어부(42_1)에 의해 데이터의 전달경로에 인가되는 부하를 모사한 블럭이고, 제2 데이터경로 모사부(42_2)는 데이터 신호가 데이터 멀티플렉서에 입력될 때 부가되는 부하를 나타내는 것이다.
한편, 메모리 장치는 다수의 뱅크를 구비하고 각 뱅크에 구비된 I/O 센스앰프 출력제어부(도9 참조)에서 출력되는 데이터를 데이터 멀티플렉서(37)에서 입력받아서, 이를 출력 모드(×4,×8,×16)에 의해 선택적으로 데이터 출력버퍼(38)로 전달하게 된다.
제3 데이터 경로 모사부(42_3)는 데이터 신호가 데이터 멀티플렉서(37)에 입력되는 순간에 타 뱅크에 구비되는 I/O 센스 앰프 출력제어부(36)의 출력단에 인가되는 부하를 모사한 것이다. 또한 데이터경로 모사부(42)에 구비되는 배선은 데이터신호가 통과하게 되는 글로벌입출력라인(Global IO LINE)과 같은 구조로 모사한다.
따라서 데이터경로 모사부(42)는 데이터가 I/O 센스앰프부에서 출력되어 데이터 멀티플렉서(37)로 전달되면서 지연될 수 있는 모든 요소, 즉 콘택저항, 배선저항, 부하 캐패시턴스등을 가지고 있으므로 이를 통과환 내부어드레스 신호(AD_OUT)는 데이터가 지연되는 만큼 지연되어 데이터 멀티플렉서(37)로 입력되는 것이다.
따라서 동작전압으로 인가되는 전원전압(VDD)이 변동되더라도 메모리 장치의 내부 전달경로에 있어서의 데이터와 어드레스간의 스큐를 일정하게 유지시킬 수 있어 동작상의 tAA 또는 tCCD의 마진이 줄어들거나 하는 경우는 생기지 않는다. 또한 본 발명을 전원전압(VDD)이 낮은 저전력 메모리 장치를 개발하는 데 적용하게 되면 보다 개발 기간을 단축할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리 장치에 있어서, 어드레스의 전달경로와 데이터의 전달경로에 의해서 발생되는 신호간의 스큐를 공정상의 변화 및 전원전압의 변화등에 관계없이 일정하게 유지할 수 있어, 공정상의 변화 및 전원전압의 변화등에 상관없이 고속으로 메모리 장치를 동작시킬 수 있다.
또한 본 발명에 의해서 메모리 장치에서 전원전압의 변하더라도 어드레스의 전달경로와 데이터의 전달경로에 의해서 발생되는 신호간의 스큐가 예측가능한 일정한 수준이기 때문에 저전압 메모리 장치의 개발에 보다 유리하다.

Claims (8)

  1. 입력되는 어드레스에 대응하는 데이터를 출력하기 위한 메모리 코어;
    상기 메모리 코어에서 출력되는 데이터를 외부로 출력하기 위한 데이터 출력버퍼;
    상기 메모리 코어에서 출력되는 데이터를 내부어드레스에 응답하여 상기 데이터 출력버퍼로 전달하기 위한 데이터 전달수단; 및
    상기 어드레스를 입력받아서, 상기 데이터 전달수단에 의해 데이터가 전달되는 데이터 전달경로를 모사한 어드레스 전달경로를 통과시킨 후에 상기 내부어드레스로 출력하기 위한 어드레스 전달수단
    을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 전달수단은
    센스앰프 인에이블 신호에 의해 인에이블되어, 상기 메모리 코어에서 출력되는 데이터 신호를 감지 증폭하기 위한 I/O 센스앰프부;
    상기 I/O 센스앰프부에 의해 감지증폭된 데이터의 출력타이밍을 조절하기 위한 제1 I/O 센스앰프 출력제어부; 및
    상기 제1 I/O센스앰프 출력제어부에 의해 출력되는 데이터를 상기 내부어드레스에 응답하여 상기 데이터 출력버퍼로 출력하는 데이터 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레스 전달수단은
    상기 센스앰프 인에이블 신호에 의해 응답하여 상기 어드레스를 입력받아 전달하기 위한 어드레스 타이밍조절부; 및
    상기 어드레스 타이밍조절부에 의해 전달되는 어드레스를 상기 데이터 전달수단에 의해 데이터가 전달되는 경로를 모사한 어드레스 전달경로를 통해 통과시켜 상기 내부어드레스로 출력하기 위한 데이터경로 모사부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 어드레스 타이밍 조절부는
    상기 센스앰프 인에이블 신호에 응답하여 턴온되어 상기 어드레스를 전달하는 3상 인버터; 및
    상기 3상 인버터의 출력을 래치하는 제1 및 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 데이터경로 모사부는
    상기 어드레스 타이밍조절부에 의해 전달되는 어드레스를 상기 데이터가 상기 제1 I/O 센스앰프 출력제어부에 의해 전달되는 경로를 모사한 제1 어드레스 전달경로를 통하여 전달시키기 위한 제1 데이터경로 모사부; 및
    상기 제1 데이터경로 모사부에 의해 전달되는 어드레스를 상기 데이터가 상기 데이터 멀티플렉서에 의해 전달되는 경로를 모사한 제2 어드레스 전달경로를 통하여 전달시켜 상기 내부어드레스로 출력하기 위한 제2 데이터경로 모사부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 멀티플렉서는 상기 제1 I/O 센스앰프 출력제어부 외에 다른 뱅크에 구비되는 제2 I/O 센스앰프 출력제어부와 연결되며,
    상기 데이터경로 모사부는
    상기 제2 데이터경로 모사부에 의해 전달되는 어드레스를 상기 데이터멀티플렉서로 입력되는 데이터가 상기 제2 I/O 센스앰프 출력제어부의 출력단에서의 부하를 모사한 제3 어드레스 전달경로를 통하여 전달시켜 상기 내부어드레스로 출력하기 위한 제3 데이터경로 모사부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 3 항에 있어서,
    외부에서 입력되는 명령어를 디코딩하여 상기 센스앰프 인에이블 신호를 생성하고, 이를 상기 I/O 센스앰프부와 상기 어드레스 타이밍 조절부로 출력하기 위한 명령어 해석부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    입력되는 상기 어드래스를 래치하여 상기 메모리 코어 또는 상기 어드레스 전달수단으로 전달하기 위한 어드레스 래치수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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