KR20100104182A - 반도체 장치 및 그 데이터 출력 방법 - Google Patents

반도체 장치 및 그 데이터 출력 방법 Download PDF

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Abstract

본 발명의 반도체 장치는, 인에이블 신호와 데이터를 입력 받아 풀업 소스 신호와 풀다운 소스 신호를 생성하되, 상기 풀업 소스 신호 또는 상기 풀다운 소스 신호의 생성 타이밍을 지연시키는 구동 제어부; 상기 풀업 소스 신호와 상기 풀다운 소스 신호를 구동하여 구동 데이터를 생성하는 드라이버; 및 상기 드라이버의 출력단에 접속되며, 가변적인 저항값을 갖는 POD 임피던스 제어부;를 포함한다.
반도체 장치, 임피던스 제어부, 노이즈

Description

반도체 장치 및 그 데이터 출력 방법{Semiconductor Apparatus and Data Output Method of the Same}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 집적 회로 시스템에는 각각의 기능을 수행하는 수많은 반도체 장치들이 장착된다. 각 반도체 장치들은 다양한 경로로 구비된 각 데이터 전송 라인을 통해 서로 데이터를 주고 받는 동작을 수행한다. 그 중에서, 반도체 메모리 장치는 주로 마이크로 프로세서(Micro Processor)의 메인 메모리로 사용되는 장치로서, 메모리 제어 장치와 데이터를 주고 받으며 동작한다. 이와 같이 반도체 집적 회로 시스템 상에서 서로 데이터를 주고 받는 반도체 장치들 간에는, 데이터의 송수신 과정에서, 필연적으로 신호 반사 현상(Signal Reflection)이 발생하게 된다. 이를 극복하기 위해 반도체 장치들은 온 다이 터미네이션(On Die Termination) 회로와 같은 임피던스 제어부를 구비하여, 신호 반사 현상에 의한 노이즈 효과를 최소화시키도록 구성된다.
반도체 장치 사이의 인터페이스(Interface)는, 임피던스 제어부의 구성에 따 라 다양한 형태를 가질 수 있는데, 대표적으로 SSTL(Stub-Series Termination Logic) 방식과 POD(Pseudo Open Drain) 방식이 이용되고 있다.
도 1은 SSTL 방식의 인터페이스를 개략적으로 나타낸 도면이고, 도 2는 POD 방식의 인터페이스를 개략적으로 나타낸 도면이다.
도 1 및 도 2를 참조하면, 반도체 메모리 장치(1-1, 1-2)와 메모리 제어 장치(2-1, 2-2)는 각각 입력 버퍼(11, 21)와 출력 버퍼(12, 22)를 포함한다. 그리고, 반도체 메모리 장치(1-1, 1-2)와 메모리 제어 장치(2-1, 2-2) 사이에는 데이터를 전송하는 전송 라인(3)이 구비된다. 반도체 메모리 장치(1-1, 1-2)와 메모리 제어 장치(2-1, 2-2)는 각각 임피던스 제어부(13, 14, 23, 24)를 포함하는데, SSTL 인터페이스에서의 임피던스 제어부(13, 23)와 POD 인터페이스에서의 임피던스 제어부(14, 24)는 도시한 것과 같이 서로 다른 형태로 구성된다.
즉, SSTL 인터페이스에서의 임피던스 제어부(이하, SSTL 임피던스 제어부(13, 23))는 풀업부(13-1, 23-1)와 풀다운부(13-2, 23-2)로 구성되고, 각 풀업부(13-1, 23-1)와 풀다운부(13-2, 23-2)는 저항 소자(R1 ~ R4)와 스위칭 소자(SW1 ~ SW4)를 각각 구비한다. 이에 반해, POD 인터페이스에서의 임피던스 제어부(이하, POD 임피던스 제어부(14, 24))는 풀업부만으로 구성되어, 저항 소자(R5, R6)와 스위칭 소자(SW5, SW6)를 각각 구비한다.
SSTL 인터페이스는 노이즈를 보다 효과적으로 제어한다는 장점을 갖는 데에 반해, 전류 소모가 크다는 단점을 갖는다. POD 인터페이스는 SSTL 인터페이스의 단점을 극복하기 위해 도입된 것으로서, POD 인터페이스에서는 SSTL 인터페이스에 비 해 전류 소모가 현저히 감소한다.
도 3은 도 1 및 도 2의 반도체 메모리 장치의 출력 버퍼에 구비되는 메인 드라이버의 개략적인 구성도로서, 실제 출력 버퍼에는 프리드라이버와 구동 제어부의 구성 등이 더 구비되나, 여기에서는 설명의 편의상 메인 드라이버만을 나타내었다. 메모리 제어 장치 또한 이와 같은 메인 드라이버를 구비하는 출력 버퍼를 포함하여 구성되는데, 여기에서는 반도체 메모리 장치의 메인 드라이버만을 설명할 것이다.
도시한 것과 같이, 상기 메인 드라이버(12-1)는 구동 데이터(d_drv)를 출력하는 출력 노드(Nout); 제 1 노드(N1)와 상기 출력 노드(Nout) 사이에 배치되며, 프리드라이버로부터 전달되는 풀업 구동 신호(pud)를 입력 받는 제 1 트랜지스터(TR1); 및 제 2 노드(N2)와 상기 출력 노드(Nout) 사이에 배치되며, 상기 프리드라이버로부터 전달되는 풀다운 구동 신호(pdd)를 입력 받는 제 2 트랜지스터(TR2);를 포함한다.
외부 공급전원(VDDQ)의 공급단과 상기 제 1 노드(N1)에 연결되는 제 1 인덕터(L1)와, 접지단과 상기 제 2 노드(N2)에 연결되는 제 2 인덕터(L2)는, 각각 패키지 공정 이후에 형성되는 인덕턴스를 형상화한 것이다. 상기 외부 공급전원(VDDQ)의 공급단과 상기 출력 노드(Nout)에 연결되는 제 1 캐패시터(C1)와, 상기 접지단과 상기 출력 노드(Nout)에 연결되는 제 2 캐패시터(C2) 또한, 각각 패키지 공정 이후에 형성되는 캐패시턴스를 형상화한 것이다.
이처럼, 출력 버퍼(12)의 메인 드라이버(12-1)에서 패키지 공정에 의해 형성되는 인덕턴스와 캐패시턴스에 의해 발생하는 노이즈를 극복하기 위해, 종래의 반 도체 메모리 장치는 제 1 노드(N1)와 제 2 노드(N2)에 연결되는 제 3 캐패시터(C3)를 구비하였다. 상기 제 3 캐패시터(C3)에 의해 상기 메인 드라이버(12-1)의 노이즈는 상당 부분 감소될 수 있었다.
그런데, 이와 같은 구성에서는, 상기 메인 드라이버(12-1)의 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 동시에 턴 온(Turn On) 되는 경우, 상기 제 1 인덕터(L1), 상기 제 1 트랜지스터(TR1), 상기 제 2 트랜지스터(TR2) 및 상기 제 2 인덕터(L2)를 관통하는 전류 경로가 형성되고, 이 경우 상당히 큰 노이즈가 발생하게 된다. 상기 메인 드라이버(12-1)가 활성화되면, 상기 프리드라이버로부터 전달되는 상기 풀업 구동 신호(pud)와 상기 풀다운 구동 신호(pdd)는 서로 반대의 위상을 갖게 된다. 그런데, 실질적으로 이 신호들의 레벨 천이 타이밍은 정확히 일치하기가 용이하지 않다. 따라서, 상기 제 1 트랜지스터(TR1)와 상기 제 2 트랜지스터(TR2)가 동시에 턴 온 되는 구간이 발생할 수 있고, 이 경우에는 노이즈에 의해 데이터 출력 동작이 영향을 받을 수 밖에 없다.
상술한 것과 같이, 종래의 반도체 장치에서는 메인 드라이버의 동작시 큰 노이즈의 발생 가능성이 있었고, 이에 따라 데이터 출력 동작에서의 안정성을 담보하기 어려웠다. 또한, 메인 드라이버에서 발생하는 노이즈에 의해 데이터 출력 속도의 향상에도 한계가 부여되었다. 이처럼, 종래의 반도체 장치는 고속의 데이터 출력 동작을 안정적으로 수행하기 용이하지 않다는 기술적인 문제점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 안정적인 데이터 출력 동작을 구현하는 반도체 장치 및 그 데이터 출력 방법을 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 전류 소모를 감소시키고, 데이터 출력 속도를 향상시키는 반도체 장치 및 그 데이터 출력 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 인에이블 신호와 데이터를 입력 받아 풀업 소스 신호와 풀다운 소스 신호를 생성하되, 상기 풀업 소스 신호 또는 상기 풀다운 소스 신호의 생성 타이밍을 지연시키는 구동 제어부; 상기 풀업 소스 신호와 상기 풀다운 소스 신호를 구동하여 구동 데이터를 생성하는 드라이버; 및 상기 드라이버의 출력단에 접속되며, 가변적인 저항값을 갖는 POD 임피던스 제어부;를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 방법은, 구동 데이터를 출력하는 메인 드라이버의 출력단에 POD 임피던스 제어부를 구비한 반도체 장치의 데이터를 출력하는 방법으로서, a) 데이터 출력 동작이 시작되면 메인 드라이버의 풀업부와 풀다운부를 모두 비활성화시키는 단계; 및 b) 데이터의 레벨에 따라 상기 풀업부 또는 상기 풀다운부를 선택적으로 활성화시켜 상기 구동 데이터를 생성하는 단계;를 포함한다.
본 발명의 반도체 장치 및 그 데이터 출력 방법은, POD 임피던스 제어부를 구비하고, 메인 드라이버 내부에 전류 경로가 형성되지 않도록 구동 타이밍을 조절함으로써, 전류 소모를 감소시키고, 데이터 출력 동작에서의 노이즈의 발생을 억제하여 안정성을 향상시키는 효과를 창출한다.
아울러, 본 발명의 반도체 장치 및 그 데이터 출력 방법은, 패키지 공정 이후에 형성되는 인덕턴스로 인한 노이즈 영향을 감소시킨 데이터 출력 동작을 구현함으로써, 데이터 출력 속도를 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도로서, 데이터 출력 회로를 모식적으로 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 출력 인에이블 신호(oe)와 출력 데이터(d_out)를 입력 받아 풀업 소스 신호(pus)와 풀다운 소스 신호(pds)를 생성하는 구동 제어부(100); 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)를 구동하여 구동 데이터(d_drv)를 생성하는 드라이버(200); 및 상기 드라이버(200)의 출력단에 접속되며, 가변적인 저항값을 갖는 POD 임피던스 제어부(300);를 포함한다.
상기 출력 데이터(d_out)는 데이터 저장 영역으로부터 글로벌 라인(GIO)을 통해 전달되는 데이터로서, 복수 비트의 연속적인 값을 갖는 데이터이다. 상기 출력 인에이블 신호(oe)는 상기 출력 데이터(d_out)의 구동 구간을 설정하는 신호이며, 상기 구동 제어부(100)는 상기 출력 인에이블 신호(oe)의 인에이블 구간에만 상기 출력 데이터(d_out)로부터 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)를 생성함으로써, 상기 출력 데이터(d_out)의 기 설정된 비트만 구동되도록 한다.
여기에서 주목할 점은, 상기 구동 제어부(100)는 상기 출력 데이터(d_out)의 레벨에 따라 상기 풀업 소스 신호(pus) 또는 상기 풀다운 소스 신호(pds)의 생성 타이밍을 지연시킨다는 점이다. 즉, 상기 출력 인에이블 신호(oe)의 인에이블시, 상기 출력 데이터(d_out)의 레벨이 제 1 레벨(여기에서는 하이 레벨(High Level))이면, 상기 구동 제어부(100)는 상기 풀업 소스 신호(pus)의 생성 타이밍을 지연시켜, 상기 풀다운 소스 신호(pds)를 먼저 생성하고 이후 상기 풀업 소스 신호(pus)를 생성한다. 반대로, 상기 출력 데이터(d_out)의 레벨이 제 2 레벨(여기에서는 로우 레벨(Low Level))이면, 상기 구동 제어부(100)는 상기 풀다운 소스 신호(pds)의 생성 타이밍을 지연시켜, 상기 풀업 소스 신호(pus)를 먼저 생성하고 이후 상기 풀다운 소스 신호(pds)를 생성한다.
상기 드라이버(200)는, 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)를 각각 구동하여 풀업 구동 신호(pud)와 풀다운 구동 신호(pdd)를 생성하는 프리드라이버(210); 및 상기 풀업 구동 신호(pud)와 상기 풀다운 구동 신호(pdd)에 응답하여 구동 데이터(d_drv)를 생성하는 메인 드라이버(220);를 포함한 다.
상기 프리드라이버(210)는 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)의 각각의 경로에 인버터와 저항 소자를 조합하여 구현한 드라이버를 구비한다(도시하지 않음). 상기 프리드라이버(210)는 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)를 각각 구동하여 상기 풀업 구동 신호(pud)와 상기 풀다운 소스 신호(pds)를 생성한다. 이 때 상기 풀업 구동 신호(pud)와 상기 풀다운 구동 신호(pdd)는 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)의 생성 타이밍 차이만큼의 생성 타이밍 차이를 갖게 된다.
이처럼, 상기 풀업 구동 신호(pud)와 상기 풀다운 구동 신호(pdd)의 생성 타이밍이 차이를 갖게 됨에 따라, 상기 메인 드라이버(220) 내부의 풀업부의 트랜지스터와 풀다운부의 트랜지스터가 모두 턴 오프(Turn Off) 되는 구간이 발생하게 된다. 따라서, 상기 메인 드라이버(220)에는 전원 공급단으로부터 접지단까지의 전류 경로가 형성되지 않는다. 이는 결과적으로 인덕턴스에 의한 노이즈를 차단하는 효과를 창출하게 되고, 이에 따라 반도체 장치의 데이터 출력 동작의 안정성은 보다 향상될 수 있다.
이처럼, 상기 메인 드라이버(220) 내부의 풀업부와 풀다운부의 트랜지스터들을 모두 턴 오프 시키는 것은, 상기 구동 데이터(d_drv)가 출력되는 상기 메인 드라이버(220)의 출력단에 상기 POD 임피던스 제어부(300)가 구비됨에 의해 가능하다. 상기 메인 드라이버(220)의 출력단에 상기 POD 임피던스 제어부(300)가 아닌 SSTL 방식의 인터페이스용 임피던스 제어부가 구비되면, 상기 메인 드라이버(220) 내부의 풀업부와 풀다운부의 트랜지스터들이 모두 턴 오프 되는 경우, 상기 구동 데이터(d_drv)의 전위 레벨이 상기 외부 공급전원(VDDQ)의 1/2 레벨이 되고, 이에 따라 상기 구동 데이터(d_drv)의 논리값이 왜곡되는 결과가 초래된다. 이는, SSTL 방식의 인터페이스용 임피던스 제어부가 풀업부와 풀다운부를 구비하고 있고, 그 사이의 노드와 메인 드라이버의 출력단이 접속되기 때문에 나타나는 현상이다. 그러나, 본 발명에서는, 내부에 풀업부만을 구비하여 전압 싱크 경로를 갖지 않는 POD 임피던스 제어부(300)가 구비되므로, 상술한 것과 같이 상기 메인 드라이버(220)의 풀업부와 풀다운부의 트랜지스터들이 모두 턴 오프 되어도 안정적인 데이터 출력 동작이 가능하다.
도 5는 도 4에 도시한 구동 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 구동 제어부(100)는, 상기 출력 인에이블 신호(oe)에 응답하여 상기 출력 데이터(d_out)의 구동 여부를 제어하는 인에이블 제어부(110); 상기 출력 인에이블 신호(oe)에 응답하여 상기 출력 데이터(d_out)를 지연시키는 지연부(120); 상기 인에이블 제어부(110)의 출력 신호와 상기 지연부(120)의 출력 신호를 조합하여 상기 풀업 소스 신호(pus)를 생성하는 풀업 소스 신호 생성부(130); 및 상기 인에이블 제어부(110)의 출력 신호와 상기 지연부(120)의 출력 신호를 조합하여 상기 풀다운 소스 신호(pds)를 생성하는 풀다운 소스 신호 생성부(140);를 포함한다.
상기 인에이블 제어부(110)는 상기 출력 인에이블 신호(oe)와 상기 출력 데이터(d_out)를 입력 받는 제 1 낸드게이트(ND1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 1 인버터(IV1);를 포함한다.
상기 지연부(120)는 상기 출력 데이터(d_out)를 입력 받는 제 2 인버터(IV2); 상기 제 2 인버터(IV2)의 출력단과 접지단 사이에 배치되는 제 1 캐패시터(C1); 상기 출력 인에이블 신호(oe)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2);를 포함한다.
상기 풀업 소스 신호 생성부(130)는 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3); 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받아 상기 풀업 소스 신호(pus)를 출력하는 제 3 인버터(IV3);를 포함한다.
상기 풀다운 소스 신호 생성부(140)는 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 1 노어게이트(NR1); 및 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받아 상기 풀다운 소스 신호(pds)를 출력하는 제 4 인버터(IV4);를 포함한다.
이와 같은 구성에 의해, 상기 구동 제어부(100)는 상기 출력 인에이블 신호(oe)가 인에이블 되는 경우에만, 상기 출력 데이터(d_out)를 이용하여 상기 풀업 소스 신호(pus)와 상기 풀다운 소스 신호(pds)를 생성하는 동작을 수행한다. 상기 지연부(120)의 상기 제 1 캐패시터(C1)는 지연 소자로서 작용하게 되며, 이에 따라 상기 지연부(120)의 출력 신호는 상기 인에이블 제어부(110)의 출력 신호에 비해 지연된 형태가 된다.
따라서, 상기 출력 데이터(d_out)의 전위가 하이 레벨인 경우, 상기 풀다운 소스 신호(pds)는 상기 풀업 소스 신호(pus)보다 빨리 하이 레벨이 된다. 상기 지연부(120)가 상기 출력 데이터(d_out)에 부여하는 지연 시간이 경과한 이후, 상기 풀업 소스 신호(pus)는 하이 레벨이 될 수 있다. 반대로, 상기 출력 데이터(d_out)의 전위가 로우 레벨인 경우, 상기 풀업 소스 신호(pus)는 상기 풀다운 소스 신호(pds)보다 빨리 로우 레벨이 된다. 상기 지연부(120)가 상기 출력 데이터(d_out)에 부여하는 지연 시간이 경과한 이후, 상기 풀다운 소스 신호(pds)는 로우 레벨이 될 수 있다.
이와 같은 상기 구동 제어부(100)의 동작은 도 6의 타이밍도를 통해 보다 용이하게 이해할 수 있다.
도 6은 도 4에 도시한 반도체 장치의 동작을 설명하기 위한 타이밍도로서, 출력 인에이블 신호(oe)가 인에이블 된 상태에서, 논리값이 ‘1’인 출력 데이터(d_out)가 상기 구동 제어부(100)에 입력되는 경우를 예로써 나타낸 것이다.
도 6을 참조하면, 상기 지연부(120)의 출력 신호는 상기 출력 데이터(d_out)에 비해 소정 시간 지연된 형태를 갖게 된다. 그러나, 상기 풀다운 소스 신호(pds)의 전위는 상기 출력 데이터(d_out)의 입력에 응답하여 하이 레벨로 천이한다. 이후, 상기 풀업 소스 신호(pus)의 전위는 상기 지연부(120)의 출력 신호에 응답하여 하이 레벨로 천이하게 된다. 이에 따라, 상기 풀다운 구동 신호(pdd)는 상기 풀업 구동 신호(pud)에 비해 더 빨리 로우 레벨로 천이하게 된다. 따라서, 상기 풀다운 구동 신호(pdd)의 전위는 로우 레벨이고, 상기 풀업 구동 신호(pud)의 전위는 하이 레벨인 구간이 발생하게 되므로, 결과적으로 상기 메인 드라이버(220)는 풀업부와 풀다운부가 모두 턴 오프 되는 구간을 갖게 되는 것이다.
도시하지는 않았지만, 상기 출력 데이터(d_out)의 논리값이 ‘0’인 경우의 반도체 장치의 동작을 예상할 수 있다. 즉, 이 경우에는 상기 풀업 소스 신호(pus)가 상기 풀다운 소스 신호(pds)에 비해 빨리 로우 레벨의 전위를 갖게 되고, 이에 따라 상기 풀업 구동 신호(pud)가 상기 풀다운 구동 신호(pdd)에 비해 빨리 하이 레벨의 전위를 갖게 된다. 따라서, 이 경우에도 상기 풀다운 구동 신호(pdd)의 전위는 로우 레벨이고, 상기 풀업 구동 신호(pud)의 전위는 하이 레벨인 구간이 발생하게 되므로, 결과적으로 상기 메인 드라이버(220)는 풀업부와 풀다운부가 모두 턴 오프 되는 구간을 갖게 된다.
상술한 바와 같이, 본 발명의 반도체 장치는, POD 방식의 인터페이스용 임피던스 제어부를 구비하고, 데이터 출력 동작시 메인 드라이버의 풀업부와 풀다운부가 모두 턴 오프 되는 구간, 즉 메인 드라이버가 비활성화되는 구간을 갖도록 제어한다. 이와 같은 구성에 의해, 본 발명의 반도체 장치에서는 메인 드라이버의 전원 공급단으로부터 접지단을 관통하여 흐르는 전류를 차단할 수 있게 되고, 결과적으로 패키지 공정 이후 형성되는 인덕턴스에 의한 노이즈가 억제된다. 이처럼, POD 방식의 인터페이스용 임피던스 제어부를 구비함에 의해, 전류 소모가 감소하는 이점이 획득되며, 인덕턴스에 의한 노이즈가 억제됨에 따라 반도체 장치의 데이터 출력 동작의 안정성이 향상될 뿐만 아니라, 데이터 출력 동작의 속도를 향상시킬 수 있게 되는 이점까지 취할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 SSTL 방식의 인터페이스를 개략적으로 나타낸 도면,
도 2는 POD 방식의 인터페이스를 개략적으로 나타낸 도면
도 3은 도 1 및 도 2의 반도체 메모리 장치의 출력 버퍼에 구비되는 메인 드라이버의 개략적인 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 도 4에 도시한 구동 제어부의 상세 구성도,
도 6은 도 4에 도시한 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 구동 제어부 210 : 프리드라이버
220 : 메인 드라이버 300 : POD 임피던스 제어부

Claims (12)

  1. 인에이블 신호와 데이터를 입력 받아 풀업 소스 신호와 풀다운 소스 신호를 생성하되, 상기 풀업 소스 신호 또는 상기 풀다운 소스 신호의 생성 타이밍을 지연시키는 구동 제어부;
    상기 풀업 소스 신호와 상기 풀다운 소스 신호를 구동하여 구동 데이터를 생성하는 드라이버; 및
    상기 드라이버의 출력단에 접속되며, 가변적인 저항값을 갖는 POD 임피던스 제어부;
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 구동 제어부는, 상기 데이터의 레벨이 제 1 레벨이면 상기 풀업 소스 신호의 생성 타이밍을 지연시키고, 상기 데이터의 레벨이 제 2 레벨이면 상기 풀다운 소스 신호의 생성 타이밍을 지연시키도록 구성됨을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구동 제어부는,
    상기 인에이블 신호에 응답하여 상기 데이터의 구동 여부를 제어하는 인에이블 제어부;
    상기 인에이블 신호에 응답하여 상기 데이터를 지연시키는 지연부;
    상기 인에이블 제어부의 출력 신호와 상기 지연부의 출력 신호를 조합하여 상기 풀업 소스 신호를 생성하는 풀업 소스 신호 생성부; 및
    상기 인에이블 제어부의 출력 신호와 상기 지연부의 출력 신호를 조합하여 상기 풀다운 소스 신호를 생성하는 풀다운 소스 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 드라이버는,
    상기 풀업 소스 신호와 상기 풀다운 소스 신호를 각각 구동하여 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리드라이버;
    상기 풀업 구동 신호와 상기 풀다운 구동 신호에 응답하여 구동 데이터를 생성하는 메인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 프리드라이버는, 상기 풀업 소스 신호와 상기 풀다운 소스 신호를 각각 구동하여 상기 풀업 소스 신호와 상기 풀다운 소스 신호 간의 생성 타이밍 차이만큼의 생성 타이밍 차이를 갖는 상기 풀업 구동 신호와 상기 풀다운 구동 신호를 생성하도록 구성됨을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 메인 드라이버는, 풀업부와 풀다운부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 데이터는, 데이터 저장 영역으로부터 데이터 라인을 통해 전달되는 데이터인 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 인에이블 신호는, 상기 데이터의 구동 구간을 설정하는 신호인 것을 특징으로 하는 반도체 장치.
  9. 구동 데이터를 출력하는 메인 드라이버의 출력단에 POD 임피던스 제어부를 구비한 반도체 장치의 데이터를 출력하는 방법으로서,
    a) 데이터 출력 동작이 시작되면 메인 드라이버의 풀업부와 풀다운부를 모두 비활성화시키는 단계; 및
    b) 데이터의 레벨에 따라 상기 풀업부 또는 상기 풀다운부를 선택적으로 활성화시켜 상기 구동 데이터를 생성하는 단계;
    를 포함하는 반도체 장치의 데이터 출력 방법.
  10. 제 9 항에 있어서,
    상기 a) 단계는, 인에이블 신호에 응답하여 상기 메인 드라이버의 풀업부를 활성화시키는 풀업 구동 신호와 상기 메인 드라이버의 풀다운부를 활성화시키는 풀다운 구동 신호를 생성하는 단계인 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
  11. 제 10 항에 있어서,
    상기 a) 단계는, 상기 데이터의 레벨에 따라 상기 풀업 구동 신호 또는 상기 풀다운 구동 신호의 생성 타이밍을 선택적으로 지연시키는 단계인 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
  12. 제 9 항에 있어서,
    상기 데이터는, 데이터 저장 영역으로부터 데이터 라인을 통해 전달되는 데이터인 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
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