JP2010220185A - 半導体装置及びそのデータ出力方法 - Google Patents

Abstract

【課題】本発明は、より安定的なデータ出力動作を実現する半導体装置及びそのデータ出力方法を提供する。
【解決手段】本発明の半導体装置は、イネーブル信号とデータの入力を受けてプルアップソース信号とプルダウンソース信号を生成し、前記プルアップソース信号又は前記プルダウンソース信号の生成タイミングを遅延させる駆動制御部；前記プルアップソース信号と前記プルダウンソース信号を駆動して駆動データを生成するドライバ；及び前記ドライバの出力端に接続され、可変的な抵抗値を有するＰＯＤ（Ｐｓｅｕｄｏ Ｏｐｅｎ Ｄｒａｉｎ）インピーダンス制御部；を含む。
【選択図】図４

Description

本発明は、半導体装置に関し、より詳細には、半導体装置及びそのデータ出力方法に関する。

一般的に、半導体集積回路システムには、それぞれの機能を遂行する多数の半導体装置が装着される。各半導体装置は、多様な経路で備えられた各データ伝送ラインを介して互いにデータを送受する動作を行う。そのうちで、半導体メモリ装置は、主にマイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ）のメインメモリとして用いられる装置であり、メモリ制御装置とデータを送受しながら動作する。このように、半導体集積回路システム上で互いにデータを送受する半導体装置間には、データの送受信過程において、必然的に信号反射現象（Ｓｉｇｎａｌ Ｒｅｆｌｅｃｔｉｏｎ）が発生するようになる。これを克服するために、半導体装置は、オンダイターミネーション（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路のようなインピーダンス制御部を備え、信号反射現象によるノイズ効果を最小化させるように構成される。

半導体装置間のインターフェース（Ｉｎｔｅｒｆａｃｅ）は、インピーダンス制御部の構成に応じて多様な形態を有することができ、代表的にはＳＳＴＬ（Ｓｔｕｂ−Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｉｏｎ Ｌｏｇｉｃ）方式とＰＯＤ（Ｐｓｅｕｄｏ Ｏｐｅｎ Ｄｒａｉｎ）方式が用いられている。

図１は、ＳＳＴＬ方式のインターフェースを概略的に示す図であり、図２は、ＰＯＤ方式のインターフェースを概略的に示す図である。
図１及び図２を参照すれば、半導体メモリ装置１−１、１−２とメモリ制御装置２−１、２−２はそれぞれ、入力バッファ１１、２１と出力バッファ１２、２２を含む。また、半導体メモリ装置１−１、１−２とメモリ制御装置２−１、２−２の間には、データを伝送する伝送ライン３が備えられる。半導体メモリ装置１−１、１−２とメモリ制御装置２−１、２−２はそれぞれ、インピーダンス制御部１３、１４、２３、２４を含み、ＳＳＴＬインターフェースにおけるインピーダンス制御部１３、２３とＰＯＤインターフェースにおけるインピーダンス制御部１４、２４は、図に示すように、互いに異なる形態で構成される。

すなわち、ＳＳＴＬインターフェースにおけるインピーダンス制御部（以下、ＳＳＴＬインピーダンス制御部１３、２３）は、プルアップ部１３−１、２３−１とプルダウン部１３−２、２３−２で構成され、各プルアップ部１３−１、２３−１とプルダウン部１３−２、２３−２は、抵抗素子（Ｒ１〜Ｒ４）とスイッチング素子（ＳＷ１〜ＳＷ４）をそれぞれ備える。これに反し、ＰＯＤインターフェースにおけるインピーダンス制御部（以下、ＰＯＤインピーダンス制御部１４、２４）は、プルアップ部のみで構成され、抵抗素子（Ｒ５、Ｒ６）とスイッチング素子（ＳＷ５、ＳＷ６）をそれぞれ備える。

ＳＳＴＬインターフェースは、ノイズをより効果的に制御するという長所を有すことに反し、電流消耗が大きいという短所を有する。ＰＯＤインターフェースは、ＳＳＴＬインターフェースの短所を克服するために導入されたものであって、ＰＯＤインターフェースでは、ＳＳＴＬインターフェースに比べて電流消耗が著しく減少する。

図３は、図１及び図２の半導体メモリ装置の出力バッファに備えられるメインドライバの概略的な構成図であり、実際の出力バッファには、出力イネーブル信号に応答してデータを駆動し、駆動したデータをメインドライバに伝達するプリドライバのような構成がさらに備えられるが、ここでは説明の便宜上、メインドライバのみを示した。メモリ制御装置もこのようなメインドライバを備える出力バッファを含んで構成されるが、ここでは半導体メモリ装置のメインドライバのみを説明する。

図に示すように、前記メインドライバ１２−１は、出力ノード（Ｎｏｕｔ）、第１トランジスタ（ＴＲ１）、及び第２トランジスタ（ＴＲ２）を含む。

前記出力ノード（Ｎｏｕｔ）は、駆動データ（ｄ＿ｄｒｖ）を出力する。前記第１トランジスタ（ＴＲ１）は、第１ノード（Ｎ１）と前記出力ノード（Ｎｏｕｔ）の間に配置され、プリドライバから伝達されるプルアップ駆動信号（ｐｕｄ）の入力を受ける。前記第２トランジスタ（ＴＲ２）は、第２ノード（Ｎ２）と前記出力ノード（Ｎｏｕｔ）の間に配置され、前記プリドライバから伝達されるプルダウン駆動信号（ｐｄｄ）の入力を受ける。

外部供給電源（ＶＤＤＱ）の供給端と前記第１ノード（Ｎ１）に連結する第１インダクタ（Ｌ１）と、接地端と前記第２ノード（Ｎ２）に連結する第２インダクタ（Ｌ２）は、パッケージ工程後に形成されるインダクタンスをそれぞれ形象化したものである。前記外部供給電源（ＶＤＤＱ）の供給端と前記出力ノード（Ｎｏｕｔ）に連結する第１キャパシタ（Ｃ１）と、前記接地端と前記出力ノード（Ｎｏｕｔ）に連結する第２キャパシタ（Ｃ２）も、パッケージ工程後に形成されるキャパシタンスをそれぞれ形象化したものである。

このように、出力バッファ１２のメインドライバ１２−１でパッケージ工程によって形成されるインダクタンスとキャパシタンスによって発生するノイズを克服するために、従来の半導体メモリ装置は、第１ノード（Ｎ１）と第２ノード（Ｎ２）に連結する第３キャパシタ（Ｃ３）を備えた。前記第３キャパシタ（Ｃ３）により、前記メインドライバ１２−１のノイズの相当部分を減少することができた。

ところが、このような構成では、前記メインドライバ１２−１の第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）が同時にターンオン（Ｔｕｒｎ Ｏｎ）される場合、前記第１インダクタ（Ｌ１）、前記第１トランジスタ（ＴＲ１）、前記第２トランジスタ（ＴＲ２）、及び前記第２インダクタ（Ｌ２）を貫通する電流経路が形成され、この場合に相当に大きなノイズが発生するようになる。前記メインドライバ１２−１が活性化すれば、前記プリドライバから伝達される前記プルアップ駆動信号（ｐｕｄ）と前記プルダウン駆動信号（ｐｄｄ）は、互いに反対の位相を有するようになる。ところが、実質的にこの信号のレベル遷移タイミングは、正確に一致することが容易ではない。したがって、前記第１トランジスタ（ＴＲ１）と前記第２トランジスタ（ＴＲ２）が同時にターンオンされる区間が発生することがあり、この場合にはノイズによってデータ出力動作が影響を受けるしかない。

上述したように、従来の半導体装置では、メインドライバの動作時に大きなノイズ発生の可能性があり、これによってデータ出力動作における安定性の担保が困難であった。また、メインドライバで発生するノイズにより、データ出力速度の向上にも限界があった。このように、従来の半導体装置は、高速のデータ出力動作を安定的に遂行することが容易ではないという技術的な問題点を有していた。

アメリカ登録特許６，８８５，５９２

本発明は、上述した問題点を解決するために案出されたものであって、より安定的なデータ出力動作を実現する半導体装置及びそのデータ出力方法を提供することにその技術的課題がある。

上述した技術的課題を達成するために、本発明の一実施形態に係る半導体装置は、イネーブル信号とデータの入力を受けてプルアップソース信号とプルダウンソース信号を生成し、前記プルアップソース信号又は前記プルダウンソース信号の生成タイミングを遅延させる駆動制御部；前記プルアップソース信号と前記プルダウンソース信号を駆動して駆動データを生成するドライバ；及び前記ドライバの出力端に接続され、可変的な抵抗値を有するＰＯＤインピーダンス制御部；を含む。

また、本発明の一実施形態に係る半導体装置のデータ出力方法は、駆動データを出力するメインドライバの出力端にＰＯＤインピーダンス制御部を備えた半導体装置のデータを出力する方法であって、データ出力動作が始まれば、メインドライバのプルアップ部とプルダウン部をすべて非活性化させるステップ；及びデータのレベルに応じて前記プルアップ部又は前記プルダウン部を選択的に活性化させて前記駆動データを生成するステップ；を含む。

本発明の半導体装置及びそのデータ出力方法は、ＰＯＤインピーダンス制御部を備え、メインドライバの内部に電流経路が形成されないように駆動タイミングを調節することによって、電流消耗を減少させ、データ出力動作におけるノイズの発生を抑制して安定性を向上させるという効果が得られる。

さらに、本発明の半導体装置及びそのデータ出力方法は、パッケージ工程後に形成されるインダクタンスによるノイズの影響を減少させたデータ出力動作を実現することによって、データ出力速度を向上させるという効果が得られる。

ＳＳＴＬ方式のインターフェースを概略的に示す図である。 ＰＯＤ方式のインターフェースを概略的に示す図である。 図１及び図２の半導体メモリ装置の出力バッファに備えられるメインドライバの概略的な構成図である。 本発明の一実施形態に係る半導体装置の構成図である。 図４に示す駆動制御部の詳細構成図である。 図４に示す半導体装置の動作を説明するためのタイミング図である。

以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳しく説明する。

図４は、本発明の一実施形態に係る半導体装置の構成図であり、データ出力回路を模式的に示す図である。

図に示すように、本発明の一実施形態に係る半導体装置は、駆動制御部１００、ドライバ２００、及びＰＯＤインピーダンス制御部３００を含む。

前記駆動制御部１００は、出力イネーブル信号（ｏｅ）と出力データ（ｄ＿ｏｕｔ）の入力を受けてプルアップソース信号（ｐｕｓ）とプルダウンソース信号（ｐｄｓ）を生成する。前記ドライバ２００は、前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）により制御されて駆動データ（ｄ＿ｄｒｖ）を生成する。前記ＰＯＤインピーダンス制御部３００は、前記ドライバ２００の出力端に接続され、図２に例示したプルアップ部に相当する可変的な抵抗値を有する。

前記出力データ（ｄ＿ｏｕｔ）は、データ格納領域から、データラインであるグローバルライン（ＧＩＯ）を介して伝達されるデータであって、複数ビットの連続的な値を有するデータである。前記出力イネーブル信号（ｏｅ）は、前記出力データ（ｄ＿ｏｕｔ）の駆動区間を設定する信号であり、前記駆動制御部１００は、前記出力イネーブル信号（ｏｅ）のイネーブル区間にのみ前記出力データ（ｄ＿ｏｕｔ）から前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）を生成することにより、前記出力データ（ｄ＿ｏｕｔ）の既設定されたビットのみが駆動されるようにする。

ここで注目すべき点は、前記駆動制御部１００は、前記出力データ（ｄ＿ｏｕｔ）のレベルに応じて前記プルアップソース信号（ｐｕｓ）又は前記プルダウンソース信号（ｐｄｓ）の生成タイミングを遅延させるというものである。すなわち、前記出力イネーブル信号（ｏｅ）のイネーブル時、前記出力データ（ｄ＿ｏｕｔ）のレベルが第１レベル（ここでは、ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ））であれば、前記駆動制御部１００は、前記プルアップソース信号（ｐｕｓ）の生成タイミングを遅延させ、前記プルダウンソース信号（ｐｄｓ）を先に生成し、その後に前記プルアップソース信号（ｐｕｓ）を生成する。反対に、前記出力データ（ｄ＿ｏｕｔ）のレベルが第２レベル（ここでは、ローレベル（Ｌｏｗ Ｌｅｖｅｌ））であれば、前記駆動制御部１００は、前記プルダウンソース信号（ｐｄｓ）の生成タイミングを遅延させ、前記プルアップソース信号（ｐｕｓ）を先に生成し、その後に前記プルダウンソース信号（ｐｄｓ）を生成する。

前記ドライバ２００は、プリドライバ２１０及びメインドライバ２２０を含む。

前記プリドライバ２１０は、前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）のそれぞれに基づいて駆動してプルアップ駆動信号（ｐｕｄ）とプルダウン駆動信号（ｐｄｄ）を生成する。前記メインドライバ２２０は、前記プルアップ駆動信号（ｐｕｄ）と前記プルダウン駆動信号（ｐｄｄ）に応答して駆動データ（ｄ＿ｄｒｖ）を生成する。

詳述すると、前記メインドライバ２２０は、インダクタンスとキャパシタ等のトランジスタで形成されたプルアップ部とプルダウン部とを有している。プルアップ部は、電源供給端から接地端に至る経路上の電源供給端側に配置され、プルダウン部は、電源供給端から接地端に至る経路上の接地端側に配置され、これらプルアップ部とプルダウン部との間には、上述した図３に示した前記出力ノード（Ｎｏｕｔ）に相当する出力端が配置されている。そして、これらメインドライバ２２０のプルアップ部とプルダウン部は、各々、プリドライバ２１０から生成される前記プルアップ駆動信号（ｐｕｄ）及び前記プルダウン駆動信号に基づいて駆動され、プルアップ部とプルダウン部との電位差に応じた、駆動データ（ｄ＿ｄｒｖ）を出力する。

前記プリドライバ２１０は、前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）のそれぞれの経路にインバータと抵抗素子を組み合わせて実現したドライバを備える（図示せず）。前記プリドライバ２１０から生成される前記プルアップ駆動信号（ｐｕｄ）と前記プルダウン駆動信号（ｐｄｄ）は、前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）の生成タイミング差だけの生成タイミング差を有するようになる。

このように、前記プルアップ駆動信号（ｐｕｄ）と前記プルダウン駆動信号（ｐｄｄ）の生成タイミングが差を有するようになることにより、前記メインドライバ２２０内部のプルアップ部のトランジスタとプルダウン部のトランジスタがすべてターンオフ（Ｔｕｒｎ Ｏｆｆ）される区間が発生するようになる。したがって、前記メインドライバ２２０には、電源供給端から接地端までの電流経路が形成されない。これは結果的に、インダクタンスによるノイズを遮断する効果を得るようになり、これによって半導体装置のデータ出力動作の安定性は一層向上するようになる。

このように、前記メインドライバ２２０内部のプルアップ部とプルダウン部のトランジスタをすべてターンオフさせることは、前記駆動データ（ｄ＿ｄｒｖ）が出力される前記メインドライバ２２０の出力端に前記ＰＯＤインピーダンス制御部３００が備えられることによって可能となる。前記メインドライバ２２０の出力端に前記ＰＯＤインピーダンス制御部３００ではない、ＳＳＴＬ方式のインターフェース用インピーダンス制御部が備えられれば、前記メインドライバ２２０内部のプルアップ部とプルダウン部のトランジスタがすべてターンオフされる場合、前記駆動データ（ｄ＿ｄｒｖ）の電位レベルが前記外部供給電源（ＶＤＤＱ）の１／２レベルとなり、これによって前記駆動データ（ｄ＿ｄｒｖ）の論理値が歪曲されるという結果を招来する。これは、ＳＳＴＬ方式のインターフェース用インピーダンス制御部がプルアップ部とプルダウン部を備えており、その間のノードとメインドライバの出力端が接続するために現れる現象である。しかしながら、本発明では、内部にプルアップ部のみを備え、電圧シンク経路を有さないＰＯＤインピーダンス制御部３００が備えられるため、上述したように、前記メインドライバ２２０のプルアップ部とプルダウン部のトランジスタがすべてターンオフされても、安定的なデータ出力動作が可能である。

図５は、図４に示す駆動制御部の詳細構成図である。
図に示すように、前記駆動制御部１００は、イネーブル制御部１１０、遅延部１２０、プルアップソース信号生成部１３０、及びプルダウンソース信号生成部１４０を含む。

前記イネーブル制御部１１０は、前記出力イネーブル信号（ｏｅ）に応答して前記出力データ（ｄ＿ｏｕｔ）の駆動可否を制御する。前記イネーブル制御部１１０は、第１ＮＡＮＤゲート（ＮＤ１）及び第１インバータ（ＩＶ１）を含む。

前記第１ＮＡＮＤゲート（ＮＤ１）は、前記出力イネーブル信号（ｏｅ）と前記出力データ（ｄ＿ｏｕｔ）の入力を受ける。前記第１インバータ（ＩＶ１）は、前記第１ＮＡＮＤゲート（ＮＤ１）の出力信号の入力を受ける。

前記遅延部１２０は、前記出力イネーブル信号（ｏｅ）に応答して前記出力データ（ｄ＿ｏｕｔ）を遅延させる。前記遅延部１２０は、第２インバータ（ＩＶ２）、第１キャパシタ（Ｃ１）、及び第２ＮＡＮＤゲート（ＮＤ２）を含む。

前記第２インバータ（ＩＶ２）は、前記出力データ（ｄ＿ｏｕｔ）の入力を受ける。前記第１キャパシタ（Ｃ１）は、前記第２インバータ（ＩＶ２）の出力端と接地端の間に配置される。前記第２ＮＡＮＤゲート（ＮＤ２）は、前記出力イネーブル信号（ｏｅ）と前記第２インバータ（ＩＶ２）の出力信号の入力を受ける。

前記プルアップソース信号生成部１３０は、前記イネーブル制御部１１０の出力信号と前記遅延部１２０の出力信号を組み合わせて前記プルアップソース信号（ｐｕｓ）を生成する。前記プルアップソース信号生成部１３０は、第３ＮＡＮＤゲート（ＮＤ３）及び第３インバータ（ＩＶ３）を含む。

前記第３ＮＡＮＤゲート（ＮＤ３）は、前記第１インバータ（ＩＶ１）の出力信号と前記第２ＮＡＮＤゲート（ＮＤ２）の出力信号の入力を受ける。前記第３インバータ（ＩＶ３）は、前記第３ＮＡＮＤゲート（ＮＤ３）の出力信号の入力を受けて前記プルアップソース信号（ｐｕｓ）を出力する。

前記プルダウンソース信号生成部１４０は、前記イネーブル制御部１１０の出力信号と前記遅延部１２０の出力信号を組み合わせて前記プルダウンソース信号（ｐｄｓ）を生成する。前記プルダウンソース信号生成部１４０は、第１ＮＯＲゲート（ＮＲ１）及び第４インバータ（ＩＶ４）を含む。

前記第１ＮＯＲゲート（ＮＲ１）は、前記第１インバータ（ＩＶ１）の出力信号と前記第２ＮＡＮＤゲート（ＮＤ２）の出力信号の入力を受ける。前記第４インバータ（ＩＶ４）は、前記第１ＮＯＲゲート（ＮＲ１）の出力信号の入力を受けて前記プルダウンソース信号（ｐｄｓ）を出力する。

このような構成により、前記駆動制御部１００は、前記出力イネーブル信号（ｏｅ）がイネーブルされる場合にのみ、前記出力データ（ｄ＿ｏｕｔ）を用いて前記プルアップソース信号（ｐｕｓ）と前記プルダウンソース信号（ｐｄｓ）を生成する動作を行う。前記遅延部１２０の前記第１キャパシタ（Ｃ１）は遅延素子として作用するようになり、これによって前記遅延部１２０の出力信号は、前記イネーブル制御部１１０の出力信号に比べて遅延した形態になる。

したがって、前記出力データ（ｄ＿ｏｕｔ）の電位がハイレベルである場合、前記プルダウンソース信号（ｐｄｓ）は、前記プルアップソース信号（ｐｕｓ）よりも早くハイレベルになる。前記遅延部１２０が前記出力データ（ｄ＿ｏｕｔ）に付与する遅延時間が経過した後、前記プルアップソース信号（ｐｕｓ）はハイレベルになることができる。反対に、前記出力データ（ｄ＿ｏｕｔ）の電位がローレベルである場合、前記プルアップソース信号（ｐｕｓ）は、前記プルダウンソース信号（ｐｄｓ）よりも早くローレベルになる。前記遅延部１２０が前記出力データ（ｄ＿ｏｕｔ）に付与する遅延時間が経過した後、前記プルダウンソース信号（ｐｄｓ）はローレベルになることができる。

このような前記駆動制御部１００の動作は、図６のタイミング図を参照しながらより容易に理解することができる。

図６は、図４に示す半導体装置の動作を説明するためのタイミング図であり、出力イネーブル信号（ｏｅ）がイネーブルされた状態で、論理値が「１」である出力データ（ｄ＿ｏｕｔ）が前記駆動制御部１００に入力される場合を例として示した図である。

図６を参照すれば、前記遅延部１２０の出力信号は、前記出力データ（ｄ＿ｏｕｔ）に比べて所定の時間が遅延した形態を有するようになる。しかしながら、前記プルダウンソース信号（ｐｄｓ）の電位は、前記出力データ（ｄ＿ｏｕｔ）の入力に応答してハイレベルに遷移する。この後、前記プルアップソース信号（ｐｕｓ）の電位は、前記遅延部１２０の出力信号に応答してハイレベルに遷移するようになる。これにより、前記プルダウン駆動信号（ｐｄｄ）は、前記プルアップ駆動信号（ｐｕｄ）に比べてさらに早くローレベルに遷移するようになる。したがって、前記プルダウン駆動信号（ｐｄｄ）の電位はローレベルであり、前記プルアップ駆動信号（ｐｕｄ）の電位はハイレベルである区間が発生するようになるため、結果的に、前記メインドライバ２２０は、プルアップ部とプルダウン部がすべてターンオフされる区間を有するようになる。

図に示してはいないが、前記出力データ（ｄ＿ｏｕｔ）の論理値が「０」である場合の半導体装置の動作を予想することができる。すなわち、この場合には、前記プルアップソース信号（ｐｕｓ）が前記プルダウンソース信号（ｐｄｓ）に比べて早くローレベルの電位を有するようになり、これによって前記プルアップ駆動信号（ｐｕｄ）が前記プルダウン駆動信号（ｐｄｄ）に比べて早くハイレベルの電位を有するようになる。したがって、この場合にも、前記プルダウン駆動信号（ｐｄｄ）の電位はローレベルであり、前記プルアップ駆動信号（ｐｕｄ）の電位はハイレベルである区間が発生するようになるため、結果的に、前記メインドライバ２２０は、プルアップ部とプルダウン部がすべてターンオフされる区間を有するようになる。

上述したように、本発明の半導体装置は、ＰＯＤ方式のインターフェース用インピーダンス制御部を備え、データ出力動作時にメインドライバのプルアップ部とプルダウン部がすべてターンオフされる区間、すなわちメインドライバが非活性化する区間を有するように制御する。このような構成により、本発明の半導体装置では、メインドライバの電源供給端から接地端を貫通して流れる電流を遮断できるようになり、結果的に、パッケージ工程後に形成されるインダクタンスによるノイズが抑制される。このように、ＰＯＤ方式のインターフェース用インピーダンス制御部を備えることにより、電流消耗が減少するという利点が得られ、インダクタンスによるノイズが抑制されることによって半導体装置のデータ出力動作の安定性が向上するだけでなく、データ出力動作の速度を向上させることができるという利点までも得られる。

このように、本発明が属する技術分野における当業者は、本発明がその技術的思想や必須的な特徴を変更しなくても、他の具体的な形態で実施できるということを理解できるであろう。そのため、上述した実施形態は、すべての面において例示的なものであり、限定的なものではないと理解されなければならない。本発明の範囲は、上述した詳細な説明よりは後述する特許請求の範囲によって示されており、特許請求の範囲の意味及び範囲、又はその等価概念から導き出されるすべての変更又は変形された形態が、本発明の範囲に含まれるものとして解釈されなければならない。

１００…駆動制御部
２１０…プリドライバ
２２０…メインドライバ
３００…ＰＯＤインピーダンス制御部

Claims (12)

1. イネーブル信号とデータの入力を受けてプルアップソース信号とプルダウンソース信号を生成し、前記プルアップソース信号又は前記プルダウンソース信号の生成タイミングを遅延させる駆動制御部；
   前記プルアップソース信号と前記プルダウンソース信号を駆動して駆動データを生成するドライバ；及び
   前記ドライバの出力端に接続され、可変的な抵抗値を有するＰＯＤ（Ｐｓｅｕｄｏ Ｏｐｅｎ Ｄｒａｉｎ）インピーダンス制御部；
   を含むことを特徴とする半導体装置。
2. 前記駆動制御部は、前記データのレベルが第１レベルであれば前記プルアップソース信号の生成タイミングを遅延させ、前記データのレベルが第２レベルであれば前記プルダウンソース信号の生成タイミングを遅延させるように構成されることを特徴とする請求項１に記載の半導体装置。
3. 前記駆動制御部は、
   前記イネーブル信号に応答して前記データの駆動可否を制御するイネーブル制御部；
   前記イネーブル信号に応答して前記データを遅延させる遅延部；
   前記イネーブル制御部の出力信号と前記遅延部の出力信号を組み合わせて前記プルアップソース信号を生成するプルアップソース信号生成部；及び
   前記イネーブル制御部の出力信号と前記遅延部の出力信号を組み合わせて前記プルダウンソース信号を生成するプルダウンソース信号生成部；
   を含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ドライバは、
   前記プルアップソース信号と前記プルダウンソース信号をそれぞれ駆動してプルアップ駆動信号とプルダウン駆動信号を生成するプリドライバ；及び
   前記プルアップ駆動信号と前記プルダウン駆動信号に応答して駆動データを生成するメインドライバ；
   を含むことを特徴とする請求項１に記載の半導体装置。
5. 前記プリドライバは、前記プルアップソース信号と前記プルダウンソース信号をそれぞれ駆動して、前記プルアップソース信号と前記プルダウンソース信号の間の生成タイミング差だけの生成タイミング差を有する前記プルアップ駆動信号と前記プルダウン駆動信号を生成するように構成されることを特徴とする請求項４に記載の半導体装置。
6. 前記メインドライバは、プルアップ部とプルダウン部を備えることを特徴とする請求項４に記載の半導体装置。
7. 前記データは、データ格納領域からデータラインを介して伝達されるデータであることを特徴とする請求項１に記載の半導体装置。
8. 前記イネーブル信号は、前記データの駆動区間を設定する信号であることを特徴とする請求項７に記載の半導体装置。
9. 駆動データを出力するメインドライバの出力端にＰＯＤ（Ｐｓｅｕｄｏ Ｏｐｅｎ Ｄｒａｉｎ）インピーダンス制御部を備えた半導体装置のデータを出力する方法であって、
   データ出力動作が始まれば、メインドライバのプルアップ部とプルダウン部をすべて非活性化させるステップ；及び
   データのレベルに応じて前記プルアップ部又は前記プルダウン部を選択的に活性化させて前記駆動データを生成するステップ；
   を含むことを特徴とする半導体装置のデータ出力方法。
10. 前記プルアップ部とプルダウン部をすべて非活性化させるステップは、イネーブル信号に応答して前記メインドライバのプルアップ部を活性化させるためのプルアップ駆動信号と前記メインドライバのプルダウン部を活性化させるためのプルダウン駆動信号を生成するステップであることを特徴とする請求項９に記載の半導体装置のデータ出力方法。
11. 前記プルアップ部とプルダウン部をすべて非活性化させるステップは、前記データのレベルに応じて前記プルアップ駆動信号又は前記プルダウン駆動信号の生成タイミングを選択的に遅延させるステップであることを特徴とする請求項１０に記載の半導体装置のデータ出力方法。
12. 前記データは、データ格納領域からデータラインを介して伝達されるデータであることを特徴とする請求項９に記載の半導体装置のデータ出力方法。