KR100753404B1 - 데이타 출력 버퍼 - Google Patents

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KR100753404B1
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Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 출력 드라이버의 사이즈를 큰것과 작은 것으로 나누어 빠른 응답속도가 요구되는 초기 동작에서는 사이즈가 큰 드라이버를 사용하고 바운싱이 일어나는 시간에는 사이즈가 작은 드라이버를 사용하여 구동하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄일 수 있다. 이를 위한 본 발명의 데이타 출력 버퍼는 풀업 및 풀다운 드라이버를 구비하는 제 1 출력 드라이버부와, 풀업 및 풀다운 드라이버를 구비하는 제 2 출력 드라이버부와, 상기 제 1 출력 드라이버부가 동작하는 초기에 상기 제 2 출력 드라이버부를 함께 동작시켰다가 소정의 시간동안 디스에이블 시킨 다음 다시 상기 제 1 및 제 2 출력 드라이버부가 함께 동작되도록 제어하는 제어부를 구비한 것을 특징으로 한다.

Description

데이타 출력 버퍼{DATA OUTPUT BUFFER}
도 1a은 종래 기술에 따른 데이타 출력 버퍼를 나타낸 블록도
도 1b는 종래의 데이타 출력 버퍼의 회로도
도 2a는 종래의 데이타 출력 버퍼의 드라이버 사이즈를 크게 했을 경우의 출력 파형도
도 2b는 종래의 데이타 출력 버퍼의 드라이버 사이즈를 작게 했을 경우의 출력 파형도
도 3는 본 발명에 의한 데이타 출력 버퍼의 블록도
도 4a는 본 발명에 의한 데이타 출력 버퍼의 동작을 설명하기 위한 출력 파형도
도 4b는 본 발명에 의한 데이타 출력 버퍼의 동작을 설명하기 위한 제어 신호의 동작 타이밍도
도 5는 도 3에 도시된 제 2 출력 드라이버부의 풀다운 드라이버를 제어하기 위한 풀다운 제어신호 발생 회로도
도 6은 도 5의 각 노드의 동작 타이밍도
도 7은 도 3에 도시된 제 2 출력 드라이버부의 풀업 드라이버를 제어하기 위한 풀업 제어신호 발생 회로도
도 8은 도 7의 각 노드의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 디램부
120 : 데이타출력버퍼 제어부 140 : 데이타 출력 버퍼부
142 : 제 1 출력 드라이버부 144 : 제 2 출력 드라이버부
200 : 시스템부
본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 특히 출력 드라이버의 사이즈(size)를 큰것과 작은 것으로 나누고 드라이버의 응답시간에 맞추어서 각각 다르게 구동하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄인 데이타 출력 버퍼에 관한 것이다.
도 1a은 종래 기술에 따른 데이타 출력 버퍼를 나타낸 블록도로서, 데이타출력버퍼 제어부(12)와 데이타 출력 버퍼부(14)를 구비하는 디램부(10)와, 상기 데이타 출력 버퍼부(14)로부터 데이타를 수신하는 시스템부(20)로 구성되어 있다.
도 1b는 종래의 반도체 메모리 장치에서 사용하고 있는 데이타 출력 버퍼의 회로를 나타낸 것으로, 출력 단자(Dout)로 데이타 신호 '1(하이)'을 출력해주는 풀업 드라이버(P1)와, 상기 출력 단자(Dout)로 데이타 신호 '0(로우)'을 출력해 주는 풀다운 드라이버(N1)로 구성되어 있다. 그리고, 메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력받아 입력된 리드 데이타의 전위레벨에 의해 상기 풀업(P1) 또는 풀다운(N1) 드라이버 중 1개를 선택적으로 구동시켜 주는 제어부(12)로 구성되어 있다.
상기 제어부(12)는 출력버퍼 인에이블 신호(oeb)와 데이타 신호(sa_out)를 입력하여 상기 풀다운 드라이버(N1)의 동작을 제어하는 신호(dn1)를 출력하는 NOR 게이트(NOR1)와, 상기 출력버퍼 인에이블 신호(oeb)의 반전 신호와 상기 데이타 신호(sa_out)를 입력하여 상기 풀업 드라이버(P1)의 동작을 제어하는 신호(dp1)를 출력하는 NAND 게이트(NAND1)로 구성되어 있다.
여기서, 상기 데이타 신호(sa_out)는 메모리 코어(도시하지 않음)에서 출력된 리드 데이타를 증폭시켜 주는 비트라인 센스앰프(BL S/A) 또는 데이타 버스 센스 앰프(DB S/A)를 거쳐 나온 출력신호이다.
상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태이고 상기 데이타 신호(sa_out)가 '하이' 상태이면 상기 풀업 드라이버(P1)를 구동시켜 출력단자(Dout)로 '하이' 상태의 데이타를 출력하고, 상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태에서 상기 데이타 신호(sa_out)가 '로우' 상태이면 상기 풀다운 드라이버(N1)를 구동시켜 출력단자(Dout)로 '로우' 상태의 데이타를 출력한다.
만약, 상기 출력버퍼 인에이블 신호(oeb)가 '하이' 상태가 되면 상기 풀업 드라이버(P1)의 동작을 제어하는 신호(dp1)는 '하이' 상태가 되고, 상기 풀다운 드라이버(N1)의 동작을 제어하는 신호(dn1)는 '로우' 상태가 되어 출력단자(Dout)는 하이 임피던스(High-Z) 상태가 된다.
도 2a는 종래의 데이타 출력 버퍼의 드라이버 사이즈를 크게 했을 경우의 출력 파형도로서, 출력 신호(out)에 바운싱(bouncing)이 크게 일어남을 보여준다.
도 2b는 종래의 데이타 출력 버퍼의 드라이버 사이즈를 작게 했을 경우의 출력 파형도로서, 출력 신호(out)의 응답이 도 2a보다 늦게 발생됨을 알수 있다.
이와 같이, 종래의 데이타 출력 버퍼는 출력 데이타를 '로우'에서 '하이' 또는 '하이'에서 '로우'로 빠르게 전환시키기 위해서 최종단의 풀업 및 풀다운 드라이버(P1, N1)의 모스 트랜지스터의 사이즈를 크게 하였다. 이 결과, 출력전압레벨이 풀업 드라이버와 풀다운 드라이버에 의해 풀스윙으로 동작함으로써 외부전원전압이 높은 전원전압의 경우에는 상기 풀-업/풀-다운 드라이버가 구동되면서 초기에 큰 전류가 출력로드로 흐르게 된다. 이에따라 출력로드와 전원전압 또는 접지전압 파워라인의 저항과 패키지 리드 프래임(package lead frame)의 인덕턴스(L)에 의하여 파워(Vcc 또는 Vss)라인이 바운싱(bouncing)되고, 출력파형이 출렁거림(오버슈트 또는 언더슈트)으로 인한 노이즈 발생으로 칩이 오동작이 생길 수 있다. 그리고, 출력전압레벨이 풀업 드라이버와 풀다운 드라이버에 의해 풀스윙으로 동작함으로써 동작 속도를 떨어뜨리게 된다.
또한, 다수개의 데이타 출력 버퍼가 동시에 스윙할 경우 접지전압(Vss)노드에서의 바운싱 현상은 더욱 크게 나타난다. 이러한 접지전압(Vss)노드에서의 바운싱 현상은 곧바로 같은 접지전압(Vss)노드에 묶여있는 어드레스 버퍼에 영향을 주 어서 실제 토글되지 않은 어드레스 버퍼가 토글된 것처럼 동작되어 디바이스가 오류 동작을 하게 된다.
또한, 종래의 데이타 출력 버퍼에서는 상기와 같은 접지전압(Vss)노드에서의 바운싱 현상을 억제하기 위하여 여러개의 데이타 출력 버퍼를 시간차를 두고 동작시켰다. 하지만, 이로 인해 시간적 손실이 발생하였다.
그리고, 바운싱을 적게 하기 위해서 드라이버의 사이즈를 적게 하면, 도 2b와 같이 출력 응답 시간이 늦어지는 부작용이 발생된다.
그러므로, 종래의 데이타 출력 버퍼는 동작 속도를 만족시키면서 출력단의 바운싱 현상을 줄이기 위한 출력 드라이버의 설계가 매우 어려웠다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 출력 드라이버의 사이즈(size)를 큰것과 작은 것으로 나누어 빠른 응답속도가 요구되는 초기 동작에서는 사이즈가 큰 드라이버를 사용하고 바운싱(bouncing)이 일어나는 시간에는 사이즈가 작은 드라이버를 사용하여 구동하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄인 데이타 출력 버퍼를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 데이타 출력 버퍼는 풀업 및 풀다운 드라이버를 구비하는 제 1 출력 드라이버부와, 풀업 및 풀다운 드라이버를 구비하는 제 2 출력 드라이버부와, 상기 제 1 출력 드라이버부가 동작하는 초기에 상기 제 2 출력 드라이버부를 함께 동작시켰다가 소정의 시간동안 디스에이블 시킨 다음 다시 상기 제 1 및 제 2 출력 드라이버부가 함께 동작되도록 제어하는 제어부를 구비한 것을 특징으로 한다.
상기 풀업 드라이버는 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 풀업 드라이버는 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버는 PMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 풀업 드라이버는 NMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제어부는 상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버의 동작을 제어하는 신호를 발생하는 제 1 제어부와, 상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버의 동작을 제어하는 신호를 발생하는 제 2 제어부를 구비한 것을 특징으로 한다.
상기 제 1 제어부는 상기 1 출력 드라이버부의 풀업 드라이버가 동작하는 구간(0∼t3)에서, 초기의 0∼t1 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버가 함께 동작하도록 하고, t1∼t2 구간에서는 상기 제 1 출력 드라이버의 풀업 드라이버만 동작하도록 하고, t2∼t3 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버가 함께 동작하도록 제어하는 것을 특징으로 한다.
상기 제 2 제어부는 상기 1 출력 드라이버부의 풀다운 드라이버가 동작하는 구간(0∼t3)에서, 초기의 0∼t1 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버가 함께 동작하도록 하고, t1∼t2 구간에서는 상기 제 1 출력 드라 이버의 풀다운 드라이버만 동작하도록 하고, t2∼t3 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버가 함께 동작하도록 제어하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3는 본 발명에 의한 데이타 출력 버퍼의 블록도로서, 드라이버의 사이즈가 다른 제 1 및 제 2 출력 드라이버부(142)(144)로 구성된 데이타 출력 버퍼부(140)와, 상기 제 1 및 제 2 출력 드라이버부(142)(144)의 동작을 각각 제어하기 위한 제어 신호(ConA)(ConB)를 발생하는 데이타출력버퍼 제어부(120)와, 상기 제 1 및 제 2 출력 드라이버부(142)(144)로 부터의 데이타 신호를 수신하는 시스템부(200)를 구비한다. 여기서, 상기 제 1 출력 드라이버부(142)의 사이즈가 상기 제 2 출력 드라이버부(144)보다 작다.
상기 제 1 및 제 2 출력 드라이버부(142)(144) 및 데이타출력버퍼 제어부(120)의 동작을 도 4a 및 도 4b를 참조하여 설명하기로 한다.
먼저, 도 4a는 본 발명에 의한 데이타 출력 버퍼의 동작을 설명하기 위한 출력 파형도이다. 그리고, 도 4b는 본 발명에 의한 데이타 출력 버퍼의 동작을 설명하기 위한 제어 신호(ConA)(ConB)의 동작 타이밍도로서, NMOS 트랜지스터로 구성된 풀다운 드라이버를 제어하기 위한 제어 신호(ConA)(ConB)의 동작 타이밍도이다.
상기 데이타출력버퍼 제어부(120)는 데이타 출력 버퍼부(140)가 동작하는 초 기 구간(0∼t1)에서는 상기 제 1 및 제 2 출력 드라이버부(142)(144)를 모두 턴온시켜서 빠른 응답 속도를 얻도록 한다.
그 다음, t1∼t2 구간에서는 상기 제 2 출력 드라이버부(144)를 소정의 시간 동안 턴오프시켜서 출력단에 바운싱(bouncing)이 발생하는 것을 억제시키도록 한다.
그 다음, t2∼t3 구간에서는 다시 상기 제 1 및 제 2 출력 드라이버부(142)(144)를 모두 턴온시켜 드라이버의 구동 능력이 향상되도록 제어한다.
도 5는 도 3에 도시된 제 2 출력 드라이버부(144)의 풀다운 드라이버를 제어하기 위한 풀다운 제어신호 발생 회로도이다.
상기 풀다운 제어신호 발생 회로(122)는 입력 신호(IN)를 전송하는 노드(Nd1)와 제어신호(ConA)를 전송하는 노드(Nd3) 사이에 직렬로 연결된 인버터(INV1)(INV2)와, 상기 입력 신호(IN)를 수신하여 소정의 시간만큼 지연된 신호를 노드(Nd4)로 발생하는 제 1 딜레이부(1)와, 상기 제 1 딜레이부(1)에서 발생된 상기 노드(Nd4)의 신호를 수신하여 소정의 시간만큼 지연된 신호를 발생하는 제 2 딜레이부(2)와, 상기 제 2 딜레이부(2)에서 발생된 신호를 수신하여 반전된 신호를 노드(Nd5)로 출력하는 인버터(INV3)와, 상기 제 1 딜레이부(1)에서 발생된 상기 노드(Nd4)의 신호와 상기 인버터(INV3)에서 발생된 상기 노드(Nd5)의 신호를 수신하여 NAND 연산된 신호를 발생하는 NAND 게이트(NAND1)와, 상기 NAND 게이트(NAND1)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd6)로 출력하는 인 버터(INV4)와, 상기 인버터(INV1)의 출력 노드(Nd2)의 신호와 상기 인버터(INV4)의 출력 노드(Nd6)의 신호를 수신하여 NOR 연산된 신호(ConB)를 노드(Nd7)로 출력하는 NOR 게이트(NOR1)로 구성된다.
상기 풀다운 제어신호 발생 회로(122)의 동작을 도 6에 도시된 동작 타이밍도를 참조하여 설명한다.
먼저, 노드(Nd3)로 출력되는 제어 신호(ConA)는 노드(Nd1)로 수신된 입력 신호(IN)가 인버터(INV1)(INV2)를 통해 전송된 신호이다. 그리고, 상기 노드(Nd1)로 수신된 입력 신호(IN)는 제 1 딜레이부(1) 및 제 2 딜레이부(2)를 통해 각각 일정 시간 지연된 신호를 발생한다. 그리고, 상기 제 2 딜레이부(2)를 통해 지연된 신호가 인버터(INV3)를 통해 반전된다. 상기 인버터(INV3)의 출력 신호(Nd5) 및 상기 제 1 딜레이부(1)의 출력 신호(Nd4)를 수신으로 하는 NAND 게이트(NAND1)는 상기 제 2 딜레이부(2)에 의해 딜레이된 시간만큼의 펄스 신호를 발생한다. 상기 NAND 게이트(NAND1)의 출력 신호는 인버터(INV4)에 의해 반전되어 출력된다. 상기 인버터(INV1)의 출력 신호(Nd2)와 상기 인버터(INV4)의 출력 신호(Nd6)는 상기 NOR 게이트(NOR1)에 의해 NOR 연산되어 출력된다. 이때, NOR 게이트(NOR1)로부터 출력된 신호(Nd7)는 입력 신호(Nd1)가 '로직 하이'로 액티브된 구간(0∼t3)에서 초기 구간(0∼t1)에서는 '로직 하이'로 액티브 되고, t1∼t2 구간에서는 '로직 로우'로 디스에이블되고, t2∼t3 구간에서는 '로직 하이'로 액티브된다.
도 7은 도 3에 도시된 제 2 출력 드라이버부(144)의 풀업 드라이버를 제어하기 위한 풀업 제어신호 발생 회로도이다.
상기 풀업 제어신호 발생 회로(124)는 입력 신호(IN)를 전송하는 노드(Nd11)와 제어신호(ConA)를 전송하는 노드(Nd33) 사이에 직렬로 연결된 인버터(INV11)(INV22)와, 상기 입력 신호(IN)를 수신하여 소정의 시간만큼 지연된 신호를 노드(Nd44)로 발생하는 제 1 딜레이부(11)와, 상기 제 1 딜레이부(11)에서 발생된 상기 노드(Nd44)의 신호를 수신하여 소정의 시간만큼 지연된 신호를 발생하는 제 2 딜레이부(22)와, 상기 제 2 딜레이부(22)에서 발생된 신호를 수신하여 반전된 신호를 노드(Nd55)로 출력하는 인버터(INV33)와, 상기 제 1 딜레이부(11)에서 발생된 상기 노드(Nd44)의 신호와 상기 인버터(INV33)에서 발생된 상기 노드(Nd55)의 신호를 수신하여 NAND 연산된 신호를 발생하는 NAND 게이트(NAND11)와, 상기 NAND 게이트(NAND11)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd66)로 출력하는 인버터(INV44)와, 상기 인버터(INV11)의 출력 노드(Nd22)의 신호와 상기 인버터(INV44)의 출력 노드(Nd66)의 신호를 수신하여 NOR 연산된 신호(ConB)를 노드(Nd77)로 출력하는 NOR 게이트(NOR11)로 구성된다.
상기 풀다운 제어신호 발생 회로(122)의 동작을 도 6에 도시된 동작 타이밍도를 참조하여 설명한다.
먼저, 노드(Nd33)로 출력되는 제어 신호(ConA)는 노드(Nd11)로 수신된 입력 신호(IN)가 인버터(INV11)(INV22)를 통해 전송된 신호이다. 그리고, 상기 노드(Nd11)로 수신된 입력 신호(IN)는 제 1 딜레이부(11) 및 제 2 딜레이부(22)를 통해 각각 일정 시간 지연된 신호를 발생한다. 그리고, 상기 제 2 딜레이부(22)를 통해 지연된 신호가 인버터(INV33)를 통해 반전된다. 상기 인버터(INV33)의 출력 신호(Nd55) 및 상기 제 1 딜레이부(11)의 출력 신호(Nd44)를 수신으로 하는 NAND 게이트(NAND11)는 상기 제 2 딜레이부(22)에 의해 딜레이된 시간만큼의 펄스 신호를 발생한다. 상기 NAND 게이트(NAND11)의 출력 신호는 인버터(INV44)에 의해 반전되어 출력된다. 상기 인버터(INV11)의 출력 신호(Nd22)와 상기 인버터(INV44)의 출력 신호(Nd66)는 상기 NOR 게이트(NOR11)에 의해 NOR 연산되어 출력된다. 이때, NOR 게이트(NOR11)로부터 출력된 신호(Nd77)는 입력 신호(Nd11)가 '로직 로우'로 액티브된 구간(0∼t3)에서 초기 구간(0∼t1)에서는 '로직 로우'로 액티브 되고, t1∼t2 구간에서는 '로직 하이'로 디스에이블되고, t2∼t3 구간에서는 '로직 로우'로 액티브된다.
이상에서 설명한 바와 같이, 본 발명에 의한 데이타 출력 버퍼에 의하면, 출력 드라이버의 사이즈(size)를 큰것과 작은 것으로 나누어 빠른 응답속도가 요구되는 초기 동작에서는 사이즈가 큰 드라이버를 사용하고 바운싱(bouncing)이 일어나는 시간에는 사이즈가 작은 드라이버를 사용하여 구동하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄일 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 데이타 출력 버퍼에 있어서,
    풀업 및 풀다운 드라이버를 구비하고 크기가 서로 다른 제 1 출력 드라이버부 및 제 2 출력 드라이버부와,
    상기 제 1 출력 드라이버부가 동작하는 초기에 상기 제 2 출력 드라이버부를 함께 동작시켰다가 소정의 시간동안 디스에이블 시킨 다음 다시 상기 제 1 및 제 2 출력 드라이버부가 함께 동작되도록 제어하는 제어부를 구비한 것을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 풀업 드라이버는 PMOS 트랜지스터로 구성되고,
    상기 풀다운 드라이버는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  3. 제 1 항에 있어서,
    상기 풀업 드라이버는 PMOS 트랜지스터로 구성되고,
    상기 풀다운 드라이버는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  4. 제 1 항에 있어서,
    상기 풀업 드라이버는 NMOS 트랜지스터로 구성되고,
    상기 풀다운 드라이버는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  5. 제 1 항에 있어서, 상기 제어부는,
    상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버의 동작을 제어하는 신호를 발생하는 제 1 제어부와,
    상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버의 동작을 제어하는 신호를 발생하는 제 2 제어부를 구비한 것을 특징으로 하는 데이타 출력 버퍼.
  6. 제 5 항에 있어서, 상기 제 1 제어부는,
    상기 1 출력 드라이버부의 풀업 드라이버가 동작하는 구간(0∼t3)에서,
    초기의 0∼t1 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버가 함께 동작하도록 하고, t1∼t2 구간에서는 상기 제 1 출력 드라이버의 풀업 드라이버만 동작하도록 하고, t2∼t3 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀업 드라이버가 함께 동작하도록 제어하는 것을 특징으로 하는 데이타 출력 버퍼.
  7. 제 5 항에 있어서, 상기 제 2 제어부는,
    상기 1 출력 드라이버부의 풀다운 드라이버가 동작하는 구간(0∼t3)에서,
    초기의 0∼t1 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버가 함께 동작하도록 하고, t1∼t2 구간에서는 상기 제 1 출력 드라이버의 풀다운 드라이버만 동작하도록 하고, t2∼t3 구간에서는 상기 제 1 및 제 2 출력 드라이버부의 풀다운 드라이버가 함께 동작하도록 제어하는 것을 특징으로 하는 데이타 출력 버퍼.
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