KR20020053485A - 데이타 출력 버퍼 - Google Patents

데이타 출력 버퍼 Download PDF

Info

Publication number
KR20020053485A
KR20020053485A KR1020000083129A KR20000083129A KR20020053485A KR 20020053485 A KR20020053485 A KR 20020053485A KR 1020000083129 A KR1020000083129 A KR 1020000083129A KR 20000083129 A KR20000083129 A KR 20000083129A KR 20020053485 A KR20020053485 A KR 20020053485A
Authority
KR
South Korea
Prior art keywords
pull
driver
data
signal
control signal
Prior art date
Application number
KR1020000083129A
Other languages
English (en)
Inventor
정회권
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000083129A priority Critical patent/KR20020053485A/ko
Publication of KR20020053485A publication Critical patent/KR20020053485A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 데이타 출력 버퍼의 풀업 드라이버단과 풀다운 드라이버단을 각각 2개씩 병렬접속하여 초기 동작시 같이 동작하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄일 수 있다. 이를 위한 본 발명의 데이타 출력 버퍼는 출력 단자로 '하이' 데이타를 출력하는 제1 풀업 드라이버와, 상기 제1 풀업 드라이버와 병렬접속되며 상기 출력 단자로 '하이' 데이타를 출력하는 제2 풀업 드라이버와, 상기 출력 단자로 '로우' 데이타를 출력하는 제1 풀다운 드라이버와, 상기 제1 풀다운 드라이버와 병렬접속되며 상기 출력 단자로 '로우' 데이타를 출력하는 제2 풀다운 드라이버와, 메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력하여 상기 제1 풀업 드라이버를 구동하는 제1 풀업 제어신호 또는 상기 제1 풀다운 드라이버를 구동하는 제1 풀다운 제어신호를 발생하는 제어부와, 상기 제1 풀업 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀업 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀업 드라이버를 구동시키는 제2 풀업 제어신호를 발생하는 제2 풀업 드라이버 제어부와, 상기 제1 풀다운 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀다운 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀다운 드라이버를 구동시키는 제2 풀다운 제어신호를 발생하는 제2 풀다운 드라이버 제어부로 구성된다.

Description

데이타 출력 버퍼{DATA OUTPUT BUFFER}
본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 특히 데이타 출력 버퍼의 풀업 드라이버단과 풀다운 드라이버단을 각각 2개씩 병렬접속하여 초기 동작시 같이 동작하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄인 데이타 출력 버퍼에 관한 것이다.
도 1은 종래의 반도체 메모리 장치에서 사용하고 있는 데이타 출력 버퍼의 회로도이다.
종래의 데이타 출력 버퍼는 출력 단자(Dout)로 데이타 신호 '1(하이)'을 출력해주는 풀업 드라이버(P1)와, 상기 출력 단자(Dout)로 데이타 신호 '0(로우)'을 출력해 주는 풀다운 드라이버(N1)로 구성되어 있다. 그리고, 메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력받아 입력된 리드 데이타의 전위레벨에 의해 상기 풀업(P1) 또는 풀다운(N1) 드라이버 중 1개를 선택적으로 구동시켜 주는 제어부(10)로 구성되어 있다.
상기 제어부(10)는 출력버퍼 인에이블 신호(oeb)와 데이타 신호(sa_out)를 입력하여 상기 풀다운 드라이버(N1)의 동작을 제어하는 신호(dn1)를 출력하는 NOR 게이트(NOR1)와, 상기 출력버퍼 인에이블 신호(oeb)의 반전 신호와 상기 데이타 신호(sa_out)를 입력하여 상기 풀업 드라이버(P1)의 동작을 제어하는 신호(dp1)를 출력하는 NAND 게이트(NAND1)로 구성된다.
여기서, 상기 데이타 신호(sa_out)는 메모리 코어(도시하지 않음)에서 출력된 리드 데이타를 증폭시켜 주는 비트라인 센스앰프(BL S/A) 또는 데이타 버스 센스 앰프(DB S/A)를 거쳐 나온 출력신호이다.
상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태이고 상기 데이타 신호(sa_out)가 '하이' 상태이면 상기 풀업 드라이버(P1)를 구동시켜 출력단자(Dout)로 '하이' 상태의 데이타를 출력하고, 상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태에서 상기 데이타 신호(sa_out)가 '로우' 상태이면 상기풀다운 드라이버(N1)를 구동시켜 출력단자(Dout)로 '로우' 상태의 데이타를 출력한다.
만약, 상기 출력버퍼 인에이블 신호(oeb)가 '하이' 상태가 되면 상기 풀업 드라이버(P1)의 동작을 제어하는 신호(dp1)는 '하이' 상태가 되고, 상기 풀다운 드라이버(N1)의 동작을 제어하는 신호(dn1)는 '로우' 상태가 되어 출력단자(Dout)는 하이 임피던스(High-Z) 상태가 된다.
도 2a는 종래의 데이타 출력 버퍼의 전압 파형을 나타낸 것이고, 도 2b는 종래의 데이타 출력 버퍼의 전류 파형을 나타낸 것이다.
그런데, 상기 구성을 갖는 종래의 데이타 출력 버퍼는 출력 데이타를 '로우'에서 '하이' 또는 '하이'에서 '로우'로 빠르게 전환시키기 위해서 최종단의 풀업 및 풀다운 드라이버(P1, N1)의 모스 트랜지스터의 사이즈를 크게 하였다. 이 결과, 출력전압레벨이 풀업 드라이버와 풀다운 드라이버에 의해 풀스윙으로 동작함으로써 외부전원전압이 높은 전원전압의 경우에는 상기 풀-업/풀-다운 드라이버가 구동되면서 초기에 큰 전류가 출력로드로 흐르게 된다. 이에따라 출력로드와 전원전압 또는 접지전압 파워라인의 저항과 패키지 리드 프래임(package lead frame)의 인덕턴스(L)에 의하여 파워(Vcc 또는 Vss)라인이 바운싱(bouncing)되고, 출력파형이 출렁거림(오버슈트 또는 언더슈트)으로 인한 노이즈 발생으로 칩이 오동작이 생길 수 있다. 그리고, 출력전압레벨이 풀업 드라이버와 풀다운 드라이버에 의해 풀스윙으로 동작함으로써 동작 속도를 떨어뜨리게 된다.
또한, 다수개의 데이타 출력 버퍼가 동시에 스윙할 경우 접지전압(Vss)노드에서의 바운싱 현상은 더욱 크게 나타난다. 이러한 접지전압(Vss)노드에서의 바운싱 현상은 곧바로 같은 접지전압(Vss)노드에 묶여있는 어드레스 버퍼에 영향을 주어서 실제 토글되지 않은 어드레스 버퍼가 토글된 것처럼 동작되어 디바이스가 오류 동작을 하게 된다.
또한, 종래의 데이타 출력 버퍼에서는 상기와 같은 접지전압(Vss)노드에서의 바운싱 현상을 억제하기 위하여 여러개의 데이타 출력 버퍼를 시간차를 두고 동작시켰다. 하지만, 이로 인해 시간적 손실이 발생하였다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이타 출력 버퍼의 풀업 드라이버단과 풀다운 드라이버단을 각각 2개씩 병렬접속하여 초기 동작시 같이 동작하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄인 데이타 출력 버퍼를 제공하는데 있다.
도 1은 종래 기술에 따른 데이타 출력 버퍼의 회로도
도 2a는 종래의 데이타 출력 버퍼의 전압 파형도
도 2b는 종래의 데이타 출력 버퍼의 전류 파형도
도 3는 본 발명에 의한 데이타 출력 버퍼의 회로도
도 4a는 본 발명에 의한 데이타 출력 버퍼의 전압 파형도
도 4b는 본 발명에 의한 데이타 출력 버퍼의 전류 파형도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 제어부20 : 제2 풀업 드라이버 제어부
30 : 제2 풀다운 드라이버 제어부
상기 목적을 달성하기 위한 본 발명의 절전형 데이타 출력 버퍼는,
출력 단자로 '하이' 데이타를 출력하는 제1 풀업 드라이버와,
상기 제1 풀업 드라이버와 병렬접속되며 상기 출력 단자로 '하이' 데이타를 출력하는 제2 풀업 드라이버와,
상기 출력 단자로 '로우' 데이타를 출력하는 제1 풀다운 드라이버와,
상기 제1 풀다운 드라이버와 병렬접속되며 상기 출력 단자로 '로우' 데이타를 출력하는 제2 풀다운 드라이버와,
메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력하여 상기 제1 풀업 드라이버를 구동하는 제1 풀업 제어신호 또는 상기 제1 풀다운 드라이버를 구동하는 제1 풀다운 제어신호를 발생하는 제어부와,
상기 제1 풀업 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀업 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀업 드라이버를 구동시키는 제2 풀업 제어신호를 발생하는 제2 풀업 드라이버 제어부와,
상기 제1 풀다운 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀다운 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀다운 드라이버를 구동시키는 제2 풀다운 제어신호를 발생하는 제2 풀다운 드라이버 제어부로 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 절전형 데이타 출력 버퍼의 회로도이다.
본 발명의 절전형 데이타 출력 버퍼는 출력 단자(Dout)로 '하이' 데이타를 출력하는 제1 풀업 드라이버(P1)와, 상기 제1 풀업 드라이버(P1)와 병렬접속되며 상기 출력 단자(Dout)로 '하이' 데이타를 출력하는 제2 풀업 드라이버(P2)와, 상기 출력 단자(Dout)로 '로우' 데이타를 출력하는 제1 풀다운 드라이버(N1)와, 상기제1 풀다운 드라이버(N1)와 병렬접속되며 상기 출력 단자(Dout)로 '로우' 데이타를 출력하는 제2 풀다운 드라이버(N2)와, 메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력하여 상기 제1 풀업 드라이버(P1)를 구동하는 제1 풀업 제어신호(dp1) 또는 상기 제1 풀다운 드라이버(N1)를 구동하는 제1 풀다운 제어신호(dn1)를 발생하는 제어부(10)와, 상기 제1 풀업 제어신호(dp1)와 상기 출력 단자(Dout)의 신호를 입력하여 상기 제1 풀업 드라이버(P1)의 초기 동작시 상기 출력단자(Dout)의 전위가 목표값에 도달할 때까지 상기 제2 풀업 드라이버(P2)를 구동시키는 제2 풀업 제어신호(dp2)를 발생하는 제2 풀업 드라이버 제어부(20)와, 상기 제1 풀다운 제어신호(dn1)와 상기 출력 단자(Dout)의 신호를 입력하여 상기 제1 풀다운 드라이버(N1)의 초기 동작시 상기 출력단자(Dout)의 전위가 목표값에 도달할 때까지 상기 제2 풀다운 드라이버(N2)를 구동시키는 제2 풀다운 제어신호(dN2)를 발생하는 제2 풀다운 드라이버 제어부(30)로 구성된다.
상기 제어부(10)는 출력버퍼 인에이블 신호(oeb)와 데이타 신호(sa_out)를 입력하여 상기 제1 풀다운 드라이버(N1)의 동작을 제어하는 제1 풀다운 제어신호(dn1)를 출력하는 NOR 게이트(NOR1)와, 상기 출력버퍼 인에이블 신호(oeb)의 반전 신호와 상기 데이타 신호(sa_out)를 입력하여 상기 제1 풀업 드라이버(P1)의 동작을 제어하는 제1 풀업 제어신호(dp1)를 출력하는 NAND 게이트(NAND1)로 구성된다.
상기 제2 풀업 드라이버 제어부(20)는 상기 제1 풀업 제어신호(dp1)와 상기출력 단자(Dout)의 신호를 입력하는 NOR 게이트(NOR2)와, 상기 NOR 게이트(NOR2)의 출력 신호를 반전시켜 제2 풀업 제어신호(dp2)를 발생하는 인버터(IN2)로 구성된다.
상기 제2 풀다운 드라이버 제어부(30)는 상기 제1 풀다운 제어신호(dn1)와 상기 출력 단자(Dout)의 신호를 입력하는 NAND 게이트(NAND2)와, 상기 NAND 게이트(NAND2)의 출력 신호를 반전시켜 제2 풀업 제어신호(dn2)를 발생하는 인버터(IN3)로 구성된다.
상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태이고 상기 데이타 신호(sa_out)가 '하이' 상태이면 상기 풀업 드라이버(P1)를 구동시켜 출력단자(Dout)로 '하이' 상태의 데이타를 출력하고, 상기 출력버퍼 인에이블 신호(oeb)가 '로우' 상태에서 상기 데이타 신호(sa_out)가 '로우' 상태이면 상기 풀다운 드라이버(N1)를 구동시켜 출력단자(Dout)로 '로우' 상태의 데이타를 출력한다.
상기 제2 풀업 드라이버 제어부(20)는 상기 제1 풀업 드라이버(P1)가 동작하는 초기에 상기 출력단자(Dout)의 전위가 목표값에 도달할 때까지 상기 제2 풀업 드라이버(P2)를 구동시키는 제2 풀업 제어신호(dp2)를 발생시킨다. 이때, 제2 풀업 제어신호(dp2)는 상기 제1 풀업 제어신호(dp1)의 '로우' 레벨을 갖는 초기 구간에 일정시간동안 '로우' 레벨을 가진다.
상기 제2 풀다운 드라이버 제어부(30)는 상기 제1 풀다운 드라이버(N1)가 동작하는 초기에 상기 출력단자(Dout)의 전위가 목표값에 도달할 때까지 상기 제2 풀다운 드라이버(N2)를 구동시키는 제2 풀다운 제어신호(dn2)를 발생시킨다. 이때, 제2 풀다운 제어신호(dn2)는 상기 제1 풀다운 제어신호(dn1)의 '하이' 레벨을 갖는 초기 구간에 일정시간동안 '하이' 레벨을 가진다.
따라서, 본 발명의 데이타 출력 버퍼는 상기 제1 풀업 드라이버(P1)가 동작하는 초기에 상기 제2 풀업 드라이버(P2)를 같이 구동시키고, 또는 상기 제1 풀다운 드라이버(N1)가 동작하는 초기에 상기 제2 풀다운 드라이버(N2)를 같이 구동시킴으로써, 동작속도를 향상시킬 수 있고 출력단의 노이즈를 줄일 수 있다.
도 4a는 본 발명에 의한 데이타 출력 버퍼의 전압 파형을 나타낸 것이고, 도 4b는 본 발명에 의한 데이타 출력 버퍼의 전류 파형을 나타낸 것이다.
종래의 데이타 출력 버퍼의 풀업 드라이버(P1)를 통해 흐르는 전류양(단, 10nsec ~ 60nsec 시간동안)은 도 2b에서 처럼 2.5mA가 흐르지만, 본 발명의 데이타 출력 버퍼의 풀업 드라이버(P1 및 P2)를 통해 흐르는 전류양은 도 4b에서 처럼 2.1mA로 약 16%가 감소하였다.
마찬가지로, 종래의 데이타 출력 버퍼의 풀다운 드라이버(N1)를 통해 흐르는 전류양(단, 10nsec ~ 60nsec 시간동안)은 도 2b에서 처럼 3.4mA가 흐르지만, 본 발명의 데이타 출력 버퍼의 풀다운 드라이버(N1 및 N2)를 통해 흐르는 전류양은 도 4b에서 처럼 2.9mA로 약 15%가 감소하였다.
이상에서 설명한 바와 같이, 본 발명에 의한 데이타 출력 버퍼에 의하면, 데이타 출력 버퍼의 풀업 드라이버단과 풀다운 드라이버단을 각각 2개씩 병렬접속하여 초기 동작시 같이 동작하도록 제어함으로써, 동작속도를 향상시키고 출력단의 노이즈를 줄이고 전력 소비를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 데이타 출력 버퍼에 있어서,
    출력 단자로 '하이' 데이타를 출력하는 제1 풀업 드라이버와,
    상기 제1 풀업 드라이버와 병렬접속되며 상기 출력 단자로 '하이' 데이타를 출력하는 제2 풀업 드라이버와,
    상기 출력 단자로 '로우' 데이타를 출력하는 제1 풀다운 드라이버와,
    상기 제1 풀다운 드라이버와 병렬접속되며 상기 출력 단자로 '로우' 데이타를 출력하는 제2 풀다운 드라이버와,
    메모리 코어로부터 독출된 리드 데이타(sa_out)와 출력버퍼 인에이블 신호(oeb)를 입력하여 상기 제1 풀업 드라이버를 구동하는 제1 풀업 제어신호 또는 상기 제1 풀다운 드라이버를 구동하는 제1 풀다운 제어신호를 발생하는 제어부와,
    상기 제1 풀업 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀업 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀업 드라이버를 구동시키는 제2 풀업 제어신호를 발생하는 제2 풀업 드라이버 제어부와,
    상기 제1 풀다운 제어신호와 상기 출력 단자의 신호를 입력하여 상기 제1 풀다운 드라이버의 초기 동작시 상기 출력 단자의 전위가 목표값에 도달할 때까지 상기 제2 풀다운 드라이버를 구동시키는 제2 풀다운 제어신호를 발생하는 제2 풀다운 드라이버 제어부로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서, 상기 제어부는,
    상기 출력버퍼 인에이블 신호와 상기 데이타 신호를 입력하여 상기 제1 풀다운 드라이버의 동작을 제어하는 제1 풀다운 제어신호를 출력하는 제1 NOR 게이트와,
    상기 출력버퍼 인에이블 신호의 반전 신호와 상기 데이타 신호를 입력하여 상기 제1 풀업 드라이버의 동작을 제어하는 제1 풀업 제어신호를 출력하는 제1 NAND 게이트로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  3. 제 1 항에 있어서, 상기 제2 풀업 드라이버 제어부는,
    상기 제1 풀업 제어신호와 상기 출력 단자의 신호를 입력하는 제2 NOR 게이트와, 상기 제1 NOR 게이트의 출력 신호를 반전시켜 제2 풀업 제어신호를 발생하는 제1 인버터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  4. 제 1 항에 있어서, 상기 제2 풀다운 드라이버 제어부는,
    상기 제1 풀다운 제어신호와 상기 출력 단자의 신호를 입력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트의 출력 신호를 반전시켜 제2 풀업 제어신호를 발생하는 제2 인버터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 제1 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
  6. 제 1 항에 있어서,
    상기 제2 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
  7. 제 1 항에 있어서,
    상기 제1 풀다운 드라이버는 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
  8. 제 1 항에 있어서,
    상기 제2 풀다운 드라이버는 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
KR1020000083129A 2000-12-27 2000-12-27 데이타 출력 버퍼 KR20020053485A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083129A KR20020053485A (ko) 2000-12-27 2000-12-27 데이타 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083129A KR20020053485A (ko) 2000-12-27 2000-12-27 데이타 출력 버퍼

Publications (1)

Publication Number Publication Date
KR20020053485A true KR20020053485A (ko) 2002-07-05

Family

ID=27686850

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083129A KR20020053485A (ko) 2000-12-27 2000-12-27 데이타 출력 버퍼

Country Status (1)

Country Link
KR (1) KR20020053485A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735749B1 (ko) * 2005-11-28 2007-07-06 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735749B1 (ko) * 2005-11-28 2007-07-06 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템
US8122302B2 (en) 2005-11-28 2012-02-21 Samsung Electronics Co., Ltd. Semiconductor device having adaptive power function

Similar Documents

Publication Publication Date Title
US5311076A (en) Tristate data output buffer having reduced switching noise and intermediate-level setting
US7161376B2 (en) Variable impedence output buffer
KR20090022108A (ko) 반도체 메모리 장치의 출력드라이버
JP4478267B2 (ja) 出力バッファおよび駆動強度調整方法
KR100298182B1 (ko) 반도체메모리소자의출력버퍼
KR100753404B1 (ko) 데이타 출력 버퍼
KR20020053485A (ko) 데이타 출력 버퍼
KR20090000511A (ko) 데이터 출력 드라이버 회로
KR100564562B1 (ko) 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버
KR20080100948A (ko) 반도체 장치의 데이터 출력회로
KR940003399B1 (ko) 저잡음 데이타 출력 버퍼
KR100472729B1 (ko) 데이터 출력버퍼
KR100406579B1 (ko) 램버스 디램의 출력 버퍼 회로
KR20080100055A (ko) 반도체 장치의 데이터 출력회로
KR100518234B1 (ko) 출력 버퍼 회로
KR100431525B1 (ko) 반도체메모리장치의 입력버퍼회로
JP3240402B2 (ja) 出力バッファ回路
KR100250684B1 (ko) 출력잡음에 의한 오동작을 배제하는 입력버퍼
KR100349373B1 (ko) 씨모스 버퍼 회로
JP3639050B2 (ja) 入力回路及び半導体装置
KR100411023B1 (ko) 출력 회로
KR101024333B1 (ko) 데이터 출력버퍼
KR940006077B1 (ko) 반도체 메모리 장치에 있어서의 가변 입력회로
KR100506066B1 (ko) 고속동작을 위한 프리드라이버 회로
KR20010004550A (ko) 데이타 출력 버퍼

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination