KR20070084781A - 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스증폭 회로 및 그의 구동 방법 - Google Patents

Abstract

본 발명은 저전압 동작의 경우 구동 능력이 떨어지는 현상을 보완하기 위하여 센스 증폭기의 풀다운 쪽 스위칭 소자에 언더 드라이브(Under drive)를 적용한 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로에 관한 것으로, 센스 증폭 회로는, 오픈드 비트라인 구조를 갖는 한 쌍의 비트라인; 상기 각 비트라인에 해당 비트라인 선택을 위하여 구성된 비트라인 선택부들; NMOS 트랜지스터의 풀다운 소자와 PMOS 트랜지스터의 풀업 소자를 구비하며, 오픈드 비트라인 구조의 상기 비트라인들 사이에 구성되어 소정 비트라인과 데이터 교환을 수행하는 센스증폭기; 및 상기 데이터 교환을 위하여 상기 센스증폭기에 풀업과 풀다운을 위한 구동 전압을 제공하며, 상기 센스 증폭기의 풀다운을 위하여 상기 센스 증폭기의 풀다운 구동단에 제 1 전압을 제공하는 노멀 풀다운을 수행하는 중에 상기 센스 증폭기의 상기 풀다운 구동단에 상기 제 1 전압보다 낮은 전압을 제공하는 언더 드라이브를 수행하는 구동 제어부;를 구비한다.

Description

오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법{SENSE AMPLIFIER CIRCUIT HAVING AN OPENED BIT LINE STRUCTURE IN A SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THERE OF}

도 1a는 일반적인 센스증폭기의 회로도.

도 1b는 도 1a의 센스증폭기의 문턱전압 오프셋 특성을 설명하기 위한 도면.

도 2는 일반적인 오픈드 비트라인 구조의 메모리 셀 어레이와 센싱 관련 회로도.

도 3은 일반적인 오픈드 비트라인 구조에 적용되는 센스 증폭 회로를 나타내는 회로도.

도 4는 셀 어레이 구동 및 센싱 관련 동작 타이밍도.

도 5는 본 발명에 따른 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 바람직한 실시예를 나타내는 회로도.

도 6은 도 5의 실시예의 동작에 관련된 타이밍도.

도 7은 도 5의 실시예의 동작에 관련된 신호의 파형도.

본 발명은 반도체 메모리 장치의 센스 증폭 회로에 관한 것으로서, 보다 상세하게는 저전압 동작의 경우 구동 능력이 떨어지는 현상을 보완하기 위하여 센스 증폭기의 풀다운 쪽 스위칭 소자에 언더 드라이브(Under drive)를 적용한 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로에 관한 것이다.

통상, 반도체 메모리 장치는 점차 저전압으로 동작 전압이 적용됨에 따라서 NMOS 트랜지스터, PMOS 트랜지스터의 문턱 전압에 대한 동작 전압 마진이 부족하게 되고, 그 결과 센스 증폭기의 동작 특성이 열화된다.

센스 증폭기는 풀다운용으로 NMOS 트랜지스터를 구비하고 풀업용으로 PMOS 트랜지스터를 구비한다. 센스 증폭기를 이루는 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압의 평균값 변화가 크고, 센스 증폭기에서 풀업용으로 구성되는 PMOS 트랜지스터 간의 문턱 전압 차가 풀다운용으로 구성되는 NMOS 트랜지스터 간의 문턱전압 차보다 크게 나타난다. 그러므로, PMOS 증폭기의 오프셋 전압이 NMOS 증폭기의 오프셋 전압보다 훨씬 크게 된다.

저전압 동작의 경우, 증폭기의 구동 능력이 떨어지기 때문에 상기한 현상은 동작 특성을 결정하는 중요한 요소가 된다.

도 1a 및 도 1b를 참조하면, 도 1b의 X축은 도 1a의 오른쪽 NMOS 트랜지스터와 오른쪽 PMOS 트랜지스터의 문턱 전압에 해당되고, 도 1b의 Y축은 도 1a의 왼쪽 NMOS 트랜지스터와 왼쪽 PMOS 트랜지스터의 문턱 전압에 해당된다. 복수 개의 센스증폭기의 각각의 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압 값을 측정하여 각각 좌표에 매칭시킨 것이 도 1b의 도면이다.

이를 참조하면, NMOS 트랜지스터의 경우는, 왼쪽과 오른쪽의 문턱 전압 특성이 고르게 분포하는 것을 알 수 있다. 그러나, PMOS 트랜지스터의 경우는, 왼쪽과 오른쪽의 문턱 전압 특성이 분산되어 불균일하게 분포하는 것을 알 수 있다.

한편, 종래에는 도 2와 같이 셀 어레이에 대하여 센스 증폭기(SA)가 구성된다. 도 2는 오픈드(Opened) 비트라인 구조를 예시한 것이다.

셀은 워드라인 WLn에 의하여 조정되는 한 개의 NMOS 트랜지스터와 한 개의 캐패시터로 구성되고, NMOS 트랜지스터의 드레인은 비트라인에 연결되고 소스는 캐패시터의 한쪽 전극과 연결되며, 이 연결은 라이트된 차지가 저장되는 스토리지 노드(SN)로 정의한다. 캐패시터의 다른 쪽 플레이트 전극(PL)은 공통 셀 플레이트에 연결되고 셀 플레이트 전압이 인가된다. 셀 플레이트 전압은 보통 VDD/2로 정의되며, VDD는 셀의 하이 동작 전압으로 정의될 수 있다.

탑 셀 어레이 블럭(Top cell array block)의 워드라인 WL0이 활성화되어 비트라인 BL에 셀 데이터가 전달되면, 바텀 셀 어레이 블럭(Bottom cell array block)의 비트라인 /BL은 기준 전압(Reference : REF)을 공급한다. 반대로, 바텀 셀 어레이 블럭(Bottom cell array block)의 워드라인 WL0이 활성화되어 비트라인 /BL에 셀 데이터가 전달되면 탑 셀 어레이 블럭(Top cell array block)의 비트라인 BL은 기준 전압을 공급한다. 데이터 버퍼와 센스 증폭기(SA)의 데이터 입력 및 출력은 로컬 데이터 버스(LDB, /LDB)에 의해 이루어진다.

그리고, 도 3은 래치형 센스 증폭기를 갖는 회로이다.

래치형 센스 증폭기의 풀업 활성화단은 제어신호 SAP에 의해 조정되며, 풀다 운 활성화단은 제어신호 SAN에 의해 조정된다.

비트라인 BL, /BL에는 프리차지를 위하여 이퀼라이징 신호 BLEQ를 이용해 비트라인 프리차지 전압 VBLP이 공급된다. 여기에서 비트라인 프리차지 전압 VBLP는 VDD/2로 정의될 수 있다.

그리고, 센스 증폭기를 선택하여 비트라인 BL, /BL과 로컬 데이터 버스 LDB, /LDB 간의 데이터를 교환하는 것은 컬럼 선택 신호 Yi에 의하여 이루어진다.

상술한 도 2와 도 3의 회로는 도 4와 같이 동작되며, 구체적으로 프리차지 구간에서 비트라인 BL, /BL, 제어신호 SAN, SAP가 비트라인 프리차지 전압 VBLP로 프리차지된다.

그리고, 프리차지 구간에 이어지는 차지 쉐어 구간에는, 워드라인 WL이 활성화되고, 그에 따라 비트라인 BL에 셀의 데이터가 실린다.

그 후 센스 증폭 구간에는, 비트라인 BL, /BL의 신호를 증폭하기 위하여, 제어신호 SAN은 그라운드 전압으로 천이시키고, 제어신호 SAP는 VDD 전압으로 천이시킨다. 따라서, 비트라인 BL, /BL은 셀 하이 전압 레벨과 그라운드 레벨로 증폭된다.

이어서 리스토어(Restore)가 수행되며, 이 구간에서 비트라인, /BL의 증폭된 신호는 셀에 리라이트(Rewrite)된다.

리스토어가 완료되면 비트라인 BL, /BL 등은 다시 프리차지 상태로 복귀된다.

상술한 바와 같은 동작을 하는 반도체 메모리 장치의 동작 전압이 낮아지면, 상술한 바와 같이 센스증폭기에 포함되는 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압에 대한 동작 전압 마진이 부족하고, 그 결과 센스증폭기의 동작 특성이 열화된다.

특히, 센스 증폭기의 양쪽 PMOS 트랜지스터 사이의 문턱 전압의 차가 센스 증폭기의 양쪽 NMOS 트랜지스터 사이의 문턱 전압의 차보다 훨씬 크다.

그러므로, 저전압 동작의 경우 센스 증폭기의 증폭 구동 능력이 떨어진다.

상기한 문제를 해결하기 위하여 종래에는 반도체 메모리 장치에는 오버 드라이브 방식이 채택되어 PMOS의 구동 능력을 향상시키는 것이 제시된 바 있다.

그러나, 오버 드라이브의 경우, PMOS의 오프셋 특성이 크게 작용하여 센스 증폭기의 출력에 오류 데이터가 출력되는 문제점이 발생된다.

상기 문제점을 해결하기 위한 본 발명의 목적은 센스증폭기의 구동 능력을 향상시키기 위하여 구동 시점에 언더 드라이브를 수행함에 있다.

본 발명의 다른 목적은 언더 드라이브를 오버 드라이브와 같이 수행함으로써 오버 드라이브에 의하여 발생되는 센스 증폭기의 출력 상 오류 데이터가 발생되는 것을 해결함에 있다.

본 발명의 또다른 목적은 센스 증폭 회로의 구동능력을 향상시킴으로써, 셀의 데이터를 리드하거나 셀에 데이터를 라이트할 때 속도를 개선시킴에 있다.

본 발명에 따른 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증 폭 회로는, 오픈드 비트라인 구조를 갖는 한 쌍의 비트라인; 상기 각 비트라인에 해당 비트라인 선택을 위하여 구성된 비트라인 선택부들; NMOS 트랜지스터의 풀다운 소자와 PMOS 트랜지스터의 풀업 소자를 구비하며, 오픈드 비트라인 구조의 상기 비트라인들 사이에 구성되어 소정 비트라인과 데이터 교환을 수행하는 센스 증폭기; 및 상기 데이터 교환을 위하여 상기 센스 증폭기에 풀업과 풀다운을 위한 구동 전압을 제공하며, 상기 센스 증폭기의 풀다운을 위하여 상기 센스 증폭기의 풀다운 구동단에 제 1 전압을 제공하는 노멀 풀다운을 수행하는 중에 상기 센스 증폭기의 상기 풀다운 구동단에 상기 제 1 전압보다 낮은 전압을 제공하는 언더 드라이브를 수행하는 구동 제어부;를 구비한다.

여기에서, 상기 비트라인 선택부는 상기 센스 증폭기에서 언더 드라이브가 수행된 후 소정 기간 풀다운에 의하여 증폭된 전압을 해당 비트라인으로 전달함이 바람직하다.

그리고, 상기 비트라인 선택부는 활성화 상태를 제어하는 전압과 비활성화 상태를 제어하는 전압 사이 레벨의 전압이 인가됨으로써 상기 풀다운에 의하여 증폭된 전압을 상기 비트라인으로 전달할 수 있다.

그리고, 상기 비트라인 선택부는 상기 센스 증폭기에서 상기 풀다운에 의하여 증폭된 전압을 해당 비트라인으로 전달한 후 활성화됨으로써 상기 풀업과 풀다운에 의하여 증폭된 전압을 상기 비트라인으로 전달할 수 있다.

그리고, 상기 구동 제어부는 상기 언더 드라이브를 위하여 접지 전압보다 낮은 전압, 음의 전압, 또는 접지 전압보다 낮고 기판 바이어스 전압보다 높은 전압 을 제공할 수 있다.

그리고, 상기 구동 제어부는 상기 센스 증폭기의 풀업을 위하여 상기 센스 증폭기의 풀업 구동단에 제 3 전압을 제공하는 노멀 풀업을 수행하는 중에 상기 센스 증폭기의 상기 풀업 구동단에 상기 제 3 전압보다 높은 전압을 제공하는 오버 드라이브를 수행할 수 있다.

그리고, 상기 구동 제어부는 상기 오버 드라이버를 수행하기 위하여 칩 공급 전압(VDD)과 같은 레벨이거나 그 보다 승압된 레벨의 전압을 공급할 수 있다.

그리고, 상기 구동 제어부는 상기 언더 드라이브에 이어서 상기 오버 드라이브를 수행할 수 있다.

그리고, 상기 구동 제어부는, 노멀 풀업 제어 신호에 의하여 노멀 풀업용 전압을 상기 센스 증폭기에 제공하는 노멀 풀업 구동부; 노멀 풀다운 제어 신호에 의하여 노멀 풀다운용 전압을 상기 센스 증폭기에 제공하는 노멀 풀다운 구동부; 및 언더 드라이브 제어 신호에 의하여 상기 노멀 풀다운용 전압보다 낮은 레벨의 전압을 상기 센스 증폭기에 제공하는 언더 드라이브부;를 구비할 수 있다.

그리고, 여기에 오버 드라이브 제어 신호에 의하여 상기 노멀 풀업용 전압보다 높은 레벨의 전압을 상기 센스 증폭기에 제공하는 오버 드라이브부가 더 구비될 수 있다.

상기 비트라인 선택부는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다.

본 발명에 따른 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증 폭 회로의 구동 방법은, 프리차지 이후 워드라인이 활성화되어 비트라인에 셀의 데이터가 실리는 제 1 단계; 상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운을 수행하는 제 2 단계; 상기 노멀 풀다운을 수행하는 중 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업을 수행하는 제 3 단계; 상기 노멀 풀 업이 시작된 후, 상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운 상태가 전환되어 언더 드라이브를 수행하는 제 4 단계; 상기 언더 드라이브가 수행된 후, 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업 상태가 전환되어 오버 드라이브를 수행하는 제 5 단계; 상기 언더 드라이브가 수행된 후 상기 센스 증폭기에서 풀다운 증폭된 전압을 비트라인으로 전달하는 제 6 단계; 및 상기 오버 드라이브가 수행된 후, 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업을 수행하면서 센스증폭기에서 풀업 및 풀다운된 전압을 상기 비트라인으로 전달하는 제 7 단계;를 구비한다.

그리고, 상기 제 6 단계의 상기 센스 증폭기에서 풀다운 증폭된 전압을 비트라인으로 전달하는 것은 오버 드라이브 보다 앞서 수행됨이 바람직하다.

또한, 본 발명에 따른 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법은, 프리차지 이후 워드라인이 활성화되어 비트라인에 셀의 데이터가 실리고, 센스증폭기에 대하여 노멀 풀다운과 노멀 풀업을 순차적으로 수행하는 제 1 단계; 상기 노멀 풀다운을 수행하는 중 상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운 상태가 전환되어 언더 드라이브를 수행하는 제 2 단계; 상기 노멀 풀업을 수행하는 중 상기 센스 증폭기의 풀업 구동단에 대하여 노 멀 풀업 상태가 전환되어 오버 드라이브를 수행하는 제 3 단계; 및 상기 언더 드라입와 상기 오버 드라이브가 종료된 후 상기 노멀 풀다운과 상기 노멀 풀업이 소정 시간 유지되는 제 4 단계;를 구비한다.

여기에서, 상기 센스 증폭기에 대한 상기 언더 드라이브가 종료된 후 상기 오버 드라이버가 수행될 수 있다.

그리고, 상기 센스 증폭기에 대한 상기 언더 드라이브가 종료된 후, 상기 센스 증폭기에서 풀다운 증폭된 전압을 상기 비트라인으로 전달할 수 있다.

그리고, 상기 센스 증폭기에 대한 상기 오버 드라이브가 종료된 후, 센스증폭기에서 풀업 및 풀다운 증폭된 전압을 상기 비트라인으로 전달할 수 있다.

이하, 본 발명에 따른 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 5의 회로는 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 실시예를 개시한 것이며, 비트라인 BL, /BL 사이에 센스 증폭부(10)가 구성되며, 센스 증폭부(10)의 센스증폭기(SA)에 풀업용 및 풀다운용 전압을 각각 제공하도록 구동 제어부(20)가 구성된다.

여기에서, 비트라인 BL, /BL 사이에, 프리차지부(16) 및 센스증폭기(SA)가 병렬로 각각 구성된다. 그리고, 비트라인 선택부(17)와 비트라인 선택부(13) 사이에 사이에 프리차지부(16)와 센스 증폭기(SA)가 구성되며, 센스 증폭기(SA)의 비트라인 BL, /BL과 연결된 입출력단은 선택부(18)를 통하여 입출력 라인 SIO, SIOB와 각각 연결된다.

그리고, 구동 제어부(20)는 노멀 풀업 구동부(22), 오버 드라이브부(24), 노멀 풀다운 구동부(26), 언더 드라이브부(28)를 각각 구비하며, 노멀 풀업 구동부(22)와 오버 드라이브부(24)는 서로 다른 전압(코아전압 VCORE, 고전압(VDD 또는 VPP))이 인가되며 센스증폭기(SA)의 풀업 전압 인가단(RTO)에 공통으로 연결된다. 노멀 풀다운 구동부(26)와 언더 드라이브부(28)는 서로 다른 전압(접지전압 VSS, 백바이어스 전압 VBB2)이 인가되며 센스 증폭기(SA)의 풀다운 전압 인가단(SB)에 공통으로 연결된다.

상기와 같이 구성된 센스 증폭부는 이퀼라이징 신호 BLEQ에 의하여 프리차지를 위하여 비트라인 BL, /BL에 VCOER/2 전압을 공급받는다.

센스증폭기(SA)와 입출력라인 SIO, SIOB 간의 데이터 입출력은 컬럼 선택 신호인 Y1에 의해 수행된다.

센스 증폭기(SA1)와 셀 어레이 간의 비트라인 BL, /BL을 통한 데이터 교환은 비트라인 선택 신호 BIS에 의해 수행되며, 이를 위하여 비트라인 선택부(13, 17)는 각각 NMOS 트랜지스터로 구성됨을 실시예로 예시하였으나, 이에 국한되지 않고 제작자의 의도에 따라 PMOS 트랜지스터로 구성될 수 있다.

또한, 비트라인 BL, /BL 간의 균등화를 위하여 이퀼라이저(12)가 이퀼라이저 신호 BLEQ에 의하여 동작된다.

한편, 구동 제어부(20)는 비트라인 하이 전압인 VCORE 전압을 센스 증폭기(SA)의 풀업용으로 공급하기 위한 NMOS 트랜지스터를 구비하는 노멀 풀업 구동부(22)는 노멀 풀업 제어 신호 SAP1에 의해 구동되고, 오버 드라이브를 위하여 칩 공 급 전압인 VDD나 그보다 승압된 고전압 VPP를 센스증폭기(SA)의 풀업용으로 공급하는 NMOS 트랜지스터를 구비하는 오버 드라이브부(24)는 오버 드라이브 제어 신호 SAP2에 의해 구동된다. 그리고, 비트라인에 접지전압 VSS를 공급하기 위하여 NMOS 트랜지스터를 구비하는 노멀 풀다운 구동부(26)는 노멀 풀다운 제어신호 SAN1에 의해 구동되고, 언드 드라이브를 위하여 음의 전압인 백바이어스 전압 VBB2를 공급하기 위하여 NMOS 트랜지스터를 구비하는 언더 드라이브부(28)는 언더 드라이브 제어 신호 SAN2에 의하여 구동된다.

상술한 도 5와 같이 구성됨으로써, 본 발명에 따른 폴디드 비트 라인을 갖는 반도체 메모리 장치의 센스 앰프 증폭 회로의 실시예가 도 6과 같이 동작된다.

구간 T0와 구간 T9는 프리차지 구간에 해당하며, 이때 비트라인 BL, 비트라인 /BL, 풀업 구동단 RTO, 풀다운 구동단 SB은 VCORE/2 전압으로 프리차지 된다. 여기서, VCORE 전압은 셀의 하이 전압으로 정의한다.

구간 T0의 프리차지 이후, 구간 T1으로 진입되면, 워드라인 WL이 활성화되고, 비트라인 BL 또는 /BL에 데이터가 실린다.

그 후 구간 T2로 진입되면, 노멀 풀다운 제어신호 SAN1이 활성화되면, 풀다운 구동단(SB)는 접지전압 VSS로 천이된다. 여기에서 노멀 풀다운 제어신호 SAN1은 구간 T3까지 활성화 상태가 지속된다.

그리고, 구간 T2 말기에 노멀 풀업 제어신호 SAP1가 활성화되며, 그에 따라 풀업 구동단(RTO)은 VCORE 전압으로 상승된다. 여기에서 노멀 풀업 제어신호 SAP1는 구간 T3를 거쳐서 구간 T4까지 활성화 상태가 지속된다.

구간 T4는 언더 드라이브 구간이며, 이 구간에서 노멀 풀다운 제어신호 SAN1은 VSS로 천이되고, 언더 드라이브 제어신호 SAN2가 활성화된다.

구간 T4는 노멀 풀업 드라이브와 언더 드라이브가 수행되는 구간이다. 그러므로, 센스 증폭기(SA)의 풀다운 구동단(SB)은 백바이어스 전압 VBB2로 천이하고 센스 증폭기(SA)의 출력단(SL)단도 백바이어스 전압 VBB2로 증폭되게 된다. 이와 반대로 센스 증폭기(SA)의 풀업 구동단(RTO)은 코아 전압 VCORE로 천이하고 센스 증폭기(SA)의 출력단(/SL)도 VCORE 전압으로 증폭하게 된다.

비트라인 BL, /BL은 비트라인 선택신호 BIS가 로우 상태이므로 센스 증폭기(SAS)의 출력단 SL, /SL의 전압 상태에 영향을 받지 않는다.

그후 구간 T5에서 노멀 풀다운 제어신호 SAN1은 VDD로 복귀되고, 언더 드라이브 제어신호 SAN2는 비활성화된다. 이때, 구간 T5에서 BIS가 VDD까지만 상승하고, 그에 따라 센스 증폭기(SA)의 출력단 SL, /SL에 각각 증폭되는 접지전압 VSS와 VCORE 증폭 전압 중에서 VSS 전압만 비트라인 BL, /BL에 전달된다.

또한, 구간 T5에서 오버 드라이브 제어신호 SAP2가 활성화됨으로써 오버드라이브 전압이 센스증폭기(SA)의 출력단 SL, /SL에 전달된다. 이때 오버 드라이브 제어신호 SAP2는 구간 T6까지 지속된다.

구간 T6에는 BIS 전압이 VDD에서 VPP 전압으로 상승시킴으로써 센스 증폭기(SA)의 출력단 SL, /SL에 인가되는 전압 중 하이 전압인 VCORE 전압이 비트라인 BL, /BL에 전달된다. 따라서, 그러므로, 비트라인 BL, /BL 중 하이 전압은 VCORE 전압으로 상승하게 된다. 구간 T6도 오버 드라이브 제어신호가 활성화를 유지하므 로, 구간 T5 및 구간 T6는 오버 드라이브 구간이 된다.

그 후 구간 T7과 구간 T8은 리드, 리이트 데이터 교환을 위한 구간이다.

상술한 도 6의 동작에 의하여 구동되는 신호의 파형은 도 7과 같다.

전압 VBB1은 NMOS 트랜지스터의 기판(Substrate) 인가 전압이고, 전압 VBB2는 기판 인가 전압보다 낮은 음의 값을 갖는 언더 드라이브 전압이다. 바람직하게는 절대값으로 전압 VBB1이 전압 VBB2보다 크게 설정한다.

상술한 바와 같이 본 발명은 센스 증폭기의 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압 차에 의해 발생하는 증폭기 특성 열화를 개선하기 위하여 다음과 같은 방법으로 구동된다.

첫째, 초기의 증폭 단계에서는 NMOS 구동 능력을 향상시키기 위하여 NMOS 트랜지스터의 소스쪽을 로우 전압 증폭을 위하여 접지 전압보다 낮은 음의 전압으로 언더 드라이브한다.

둘째, NMOS 트랜지스터에 의해 로우 전압 증폭이 완료되면 하이 전압을 증폭하며, 이때 하이 전압은 비트라인 구동 전압보다 높은 전압을 인가하여 오버 드라이브 한다.

따라서, 본 발명에 의하면 반도체 메모리 장치가 저전압으로 동작되는 경우 센스증폭기의 구동 능력을 보상하는 효과가 있다.

그리고, 본 발명의 언더 드라이브를 수행함으로써 오버 드라이브에 의하여 발생되는 오류 데이터가 감소되는 효과가 있다.

또한, 본 발명에 의하면 저전압 상태에서 셀의 전압을 센싱하는 것보다 언더 드라이브와 오버 드라이브로 셀의 전압을 센싱하는 것이 셀의 데이터를 리드하거나 셀에 데이터를 라이트할 때 속도가 개선될 수 있다.

Claims (28)

1. 오픈드 비트라인 구조를 갖는 한 쌍의 비트라인;

   상기 각 비트라인에 해당 비트라인 선택을 위하여 구성된 비트라인 선택부들;

   NMOS 트랜지스터의 풀다운 소자와 PMOS 트랜지스터의 풀업 소자를 구비하며, 오픈드 비트라인 구조의 상기 비트라인들 사이에 구성되어 소정 비트라인과 데이터 교환을 수행하는 센스 증폭기; 및

   상기 데이터 교환을 위하여 상기 센스 증폭기에 풀업과 풀다운을 위한 구동 전압을 제공하며, 상기 센스 증폭기의 풀다운을 위하여 상기 센스 증폭기의 풀다운 구동단에 제 1 전압을 제공하는 노멀 풀다운을 수행하는 중에 상기 센스 증폭기의 상기 풀다운 구동단에 상기 제 1 전압보다 낮은 전압을 제공하는 언더 드라이브를 수행하는 구동 제어부;를 구비함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
2. 제 1 항에 있어서,

   상기 비트라인 선택부는 상기 센스 증폭기에서 언더 드라이브가 수행된 후 소정 기간 풀다운에 의하여 증폭된 전압을 해당 비트라인으로 전달함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
3. 제 2 항에 있어서,

   상기 비트라인 선택부는 활성화 상태를 제어하는 전압과 비활성화 상태를 제어하는 전압 사이 레벨의 전압이 인가됨으로써 상기 풀다운에 의하여 증폭된 전압을 상기 비트라인으로 전달함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
4. 제 2 항에 있어서,

   상기 비트라인 선택부는 상기 센스 증폭기에서 상기 풀다운에 의하여 증폭된 전압을 해당 비트라인으로 전달한 후 활성화됨으로써 상기 풀업과 풀다운에 의하여 증폭된 전압을 상기 비트라인으로 전달함을 특징으로 하는 오픈드 비트라인 구조를 갖는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
5. 제 1 항에 있어서,

   상기 구동 제어부는 상기 언더 드라이브를 위하여 접지전압보다 낮은 전압을 제공함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
6. 제 1 항에 있어서,

   상기 구동 제어부는 상기 언더 드라이브를 위하여 음의 전압을 제공함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
7. 제 1 항에 있어서,

   상기 구동 제어부는 상기 언더 드라이브를 위하여 접지전압보다 낮고 기판 바이어스 전압보다 높은 전압을 제공함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
8. 제 1 항에 있어서,

   상기 구동 제어부는 상기 센스 증폭기의 풀업을 위하여 상기 센스 증폭기의 풀업 구동단에 제 3 전압을 제공하는 노멀 풀업을 수행하는 중에 상기 센스 증폭기의 상기 풀업 구동단에 상기 제 3 전압보다 높은 전압을 제공하는 오버 드라이브를 수행함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
9. 제 8 항에 있어서,

   상기 구동 제어부는 상기 오버 드라이버를 수행하기 위하여 칩 공급 전압(VDD)과 같은 레벨이거나 그 보다 승압된 레벨의 전압을 공급함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
10. 제 8 항에 있어서,

    상기 구동 제어부는 상기 언더 드라이브에 이어서 상기 오버 드라이브를 수행함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
11. 제 1 항에서, 상기 구동 제어부는,

    노멀 풀업 제어 신호에 의하여 노멀 풀업용 전압을 상기 센스증폭기에 제공하는 노멀 풀업 구동부;

    노멀 풀다운 제어 신호에 의하여 노멀 풀다운용 전압을 상기 센스 증폭기에 제공하는 노멀 풀다운 구동부; 및

    언더 드라이브 제어 신호에 의하여 상기 노멀 풀다운용 전압보다 낮은 레벨의 전압을 상기 센스 증폭기에 제공하는 언더 드라이브부;

    를 구비함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
12. 제 11 항에 있어서,

    오버 드라이브 제어 신호에 의하여 상기 노멀 풀업용 전압보다 높은 레벨의 전압을 상기 센스 증폭기에 제공하는 오버 드라이브부를 더 구비함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
13. 제 1 항에 있어서,

    상기 비트라인 선택부는 NMOS 트랜지스터로 구성됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
14. 제 1 항에 있어서,

    상기 비트라인 선택부는 PMOS 트랜지스터로 구성됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로.
15. 프리차지 이후 워드라인이 활성화되어 비트라인에 셀의 데이터가 실리는 제 1 단계;

    상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운을 수행하는 제 2 단계;

    상기 노멀 풀다운을 수행하는 중 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업을 수행하는 제 3 단계;

    상기 노멀 풀 업이 시작된 후, 상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운 상태가 전환되어 언더 드라이브를 수행하는 제 4 단계;

    상기 언더 드라이브가 수행된 후, 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업 상태가 전환되어 오버 드라이브를 수행하는 제 5 단계;

    상기 언더 드라이브가 수행된 후 상기 센스 증폭기에서 풀다운 증폭된 전압을 비트라인으로 전달하는 제 6 단계; 및

    상기 오버 드라이브가 수행된 후, 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업을 수행하면서 센스증폭기에서 풀업 및 풀다운된 전압을 상기 비트라인으로 전달하는 제 7 단계;

    를 구비함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
16. 제 15 항에 있어서,

    상기 언더 드라이브는 접지 전압보다 낮은 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
17. 제 15 항에 있어서,

    상기 언더 드라이브는 음의 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
18. 제 15 항에 있어서,

    상기 언더 드라이브는 접지전압보다 낮고 -5V보다 높은 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
19. 제 15 항에 있어서,

    상기 오버 드라이브는 칩 공급 전압(VDD)과 같은 레벨이거나 그 보다 승압된 레벨의 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
20. 제 15 항에 있어서,

    상기 제 6 단계의 상기 센스 증폭기에서 풀다운 증폭된 전압을 비트라인으로 전달하는 것은 오버 드라이브 보다 앞서 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
21. 프리차지 이후 워드라인이 활성화되어 비트라인에 셀의 데이터가 실리고, 센스증폭기에 대하여 노멀 풀다운과 노멀 풀업을 순차적으로 수행하는 제 1 단계;

    상기 노멀 풀다운을 수행하는 중 상기 센스 증폭기의 풀다운 구동단에 대하여 노멀 풀다운 상태가 전환되어 언더 드라이브를 수행하는 제 2 단계;

    상기 노멀 풀업을 수행하는 중 상기 센스 증폭기의 풀업 구동단에 대하여 노멀 풀업 상태가 전환되어 오버 드라이브를 수행하는 제 3 단계; 및

    상기 언더 드라입와 상기 오버 드라이브가 종료된 후 상기 노멀 풀다운과 상기 노멀 풀업이 소정 시간 유지되는 제 4 단계;

    를 구비함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 구동 방법.
22. 제 21 항에 있어서,

    상기 센스 증폭기에 대한 상기 언더 드라이브가 종료된 후 상기 오버 드라이버가 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 구동 방법.
23. 제 21 항에 있어서,

    상기 센스 증폭기에 대한 상기 언더 드라이브가 종료된 후, 상기 센스 증폭기에서 풀다운 증폭된 전압을 상기 비트라인으로 전달함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 구동 방법.
24. 제 21 항에 있어서,

    상기 센스 증폭기에 대한 상기 오버 드라이브가 종료된 후, 센스 증폭기에서 풀업 및 풀다운 증폭된 전압을 상기 비트라인으로 전달함을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
25. 제 21 항에 있어서,

    상기 언더 드라이브는 접지 전압보다 낮은 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
26. 제 21 항에 있어서,

    상기 언더 드라이브는 음의 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
27. 제 21 항에 있어서,

    상기 언더 드라이브는 접지 전압보다 낮고 -5V보다 높은 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.
28. 제 21 항에 있어서,

    상기 오버 드라이브는 칩 공급 전압(VDD)과 같은 레벨이거나 그 보다 승압된 레벨의 전압으로 수행됨을 특징으로 하는 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스 증폭 회로의 구동 방법.

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