KR20180016851A - 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치 - Google Patents

센스앰프 테스트 장치 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20180016851A
KR20180016851A KR1020160100771A KR20160100771A KR20180016851A KR 20180016851 A KR20180016851 A KR 20180016851A KR 1020160100771 A KR1020160100771 A KR 1020160100771A KR 20160100771 A KR20160100771 A KR 20160100771A KR 20180016851 A KR20180016851 A KR 20180016851A
Authority
KR
South Korea
Prior art keywords
pull
sense amplifier
mat
voltage
signal
Prior art date
Application number
KR1020160100771A
Other languages
English (en)
Other versions
KR102471412B1 (ko
Inventor
한종석
이병철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160100771A priority Critical patent/KR102471412B1/ko
Priority to US15/670,759 priority patent/US10141070B2/en
Publication of KR20180016851A publication Critical patent/KR20180016851A/ko
Application granted granted Critical
Publication of KR102471412B1 publication Critical patent/KR102471412B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 번인 테스트시 테스트 시간을 감소시킬 수 있도록 하는 기술이다. 이러한 본 발명은 테스트모드 신호에 응답하여, 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하는 구동신호 생성부; 및 상기 테스트 전압 인가 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 구동부를 포함한다.

Description

센스앰프 테스트 장치 및 이를 포함하는 반도체 장치{Sense amplifier test device and semiconductor device including the same}
본 발명은 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 번인 테스트시 센스앰프의 테스트 시간을 감소시킬 수 있도록 하는 기술이다.
번인 테스트란 반도체 장치의 신뢰성 확보를 위해 반도체 장치에 가혹한 조건, 예를 들어 고온 및 고압을 장시간 인가하는 테스트 방법이다.
한편, 최근 반도체 장치의 저전력화의 추세에 따라 반도체 장치에 인가할 수 있는 전압 레벨에는 한계가 있다.
이에 따라, 번인 테스트시 반도체 장치에 인가 가능한 전압 레벨이 낮아짐에 따라 번인 테스트에 소요되는 시간이 증가되고 있다.
본 발명은 반도체 장치의 번인 테스트시 높은 전압을 인가하지 않고도 테스트 시간을 감소시키고자 한다.
본 발명의 실시예에 따른 센스앰프 테스트 장치는, 테스트모드 신호에 응답하여, 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하는 구동신호 생성부; 및 상기 테스트 전압 인가 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 구동부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 데이터의 리드 또는 라이트가 이루어지는 메모리 셀; 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 센스앰프; 및 테스트모드 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 테스트 장치를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 데이터의 리드 또는 라이트가 이루어지는 메모리 셀을 각각 복수개 포함하는 제1 매트 및 제2 매트; 상기 제1 매트 및 제2 매트의 메모리 셀에 각각 연결되며, 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 복수의 센스 앰프; 및 테스트모드 신호에 응답하여, 상기 복수의 센스앰프 중 적어도 하나의 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 테스트 장치를 포함한다.
본 발명에 따른 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치에 의하면, 번인 테스트시 센스앰프에 고전압을 인가할 수 있어 테스트 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 도 2의 센스앰프 구동부에 관한 상세 회로도.
도 4는 도 2의 센스앰프에 관한 상세 회로도.
도 5(a) 및 도 5(b)는 도 2의 센스앰프 테스트 장치에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치에 구비되는 메모리 셀을 나타내는 도면이다.
도 1을 참조하면, 메모리 셀은 매트(MAT; 10~40) 단위로 구분지어져 있다. 여기에서, 매트는 소정의 개수의 워드라인의 그룹을 의미한다. 하나의 매트에 속하는 워드라인의 개수는 임의로 설정될 수 있다.
본 발명의 실시예에 따른 반도체 장치에서 번인 테스트는 각 매트를 순차적으로 액티브시키는 방식으로 진행된다.
구체적으로, 본 발명의 실시예에 따르면, 매트(10)가 액티브되고, 나머지 매트(20~40)는 논 액티브된다. 이에 따라, 매트(10)에 속하는 워드라인들에 대해서는 순차적으로 액티브-프리차지 커맨트가 실행된다. 그리고, 매트(20~40)에 속하는 워드라인들에 대해서는 동시에 가혹 조건, 즉 고온 및/또는 고전압 조건이 가해진다.
다음으로, 매트(20)가 액티브되고, 나머지 매트(10, 30, 40)는 논 액티브됨으로써, 매트(10, 30, 40)에 속하는 워드라인들에 대해 가혹 조건이 가해지는 동안 매트(20)에 속하는 워드라인들에 대해서는 순차적으로 액티브-프리차지 커맨트가 실행된다
이후, 매트(30, 40)도 순차적으로 액티브되어, 매트(10, 20)와 유사한 방식으로 번인 테스트가 진행된다.
다시 말해, 본 발명의 실시예에 따른 반도체 장치에서 번인 테스트는 다른 매트에 가혹 조건이 가해진 상황에서, 어떤 매트에 속하는 워드라인, 즉, 셀들이 정상적으로 동작하는지를 테스트하는 방식으로 실행된다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 센스앰프 테스트 장치(100)와, 센스앰프(200) 및 메모리 셀(300)을 포함한다. 여기서, 센스앰프 테스트 장치(100)는 구동신호 생성부(110) 및 센스앰프 구동부(120)를 포함한다.
구동신호 생성부(110)는 테스트모드 신호 TM에 따라 복수의 풀업 구동신호 SAP1, SAP2, SAL, 풀다운 구동신호 SAN, 프리차지 신호 BLEQ를 생성한다. 여기서, 복수의 풀업 구동신호 SAP1, SAP2, SAL와 풀다운 구동신호 SAN는 테스트모드 신호 TM에 따라 각각 예정된 구간 동안 활성화된다. 테스트모드 신호 TM는 반도체 장치에 번인 테스트를 수행하기 위해 외부에서 인가되는 신호이며, 한 개 또는 복수의 비트로 구성될 수 있다.
센스앰프 구동부(120)는 풀업 구동신호 SAP1, SAP2, SAL와 풀다운 구동신호 SAN에 따라 센스앰프(200)와 연결된 풀업 전원라인 RTO과 풀다운 전원라인 SB에 전원을 공급한다.
센스앰프 구동부(120)는 풀업 구동신호 SAP1, SAP2, SAL에 응답하여 풀업 전원라인 RTO을 전원전압 VDD(제1 풀업 전압), 코아전압 VCORE(제2 풀업 전압) 또는 접지 전압 VSS 레벨로 구동한다.
또한, 센스앰프 구동부(120)는 풀다운 구동신호 SAN에 응답하여 풀다운 전원라인 SB을 접지전압 VSS 레벨로 구동한다.
또한, 센스앰프 구동부(120)는 프리차지 신호 BLEQ에 응답하여 풀업 전원라인 RTO과 풀다운 전원라인 SB을 이퀄라이징 전압 VBLP 레벨로 프리차지한다.
센스앰프(200)는 풀업 전원라인 RTO과 풀다운 전원라인 SB에 인가되는 구동 전원에 따라 동작한다. 이러한 센스앰프(200)는 비트라인 쌍 BL, BLB을 통해 메모리 셀(300)로부터 인가되는 데이터를 센싱 및 증폭하여 센싱라인에 출력한다.
또한, 센스앰프(200)는 프리차지 신호 BLEQ에 대응하여 비트라인 쌍 BL, BLB을 이퀄라이징 전압 VBLP 레벨로 프리차지 한다.
메모리 셀(300)은 워드라인 WL의 활성화시 비트라인 쌍 BL, BLB으로부터 인가되는 데이터를 저장하거나 저장된 데이터를 비트라인 쌍 BL, BLB을 통해 센스앰프(200)로 출력한다.
메모리 셀(300)의 단위 셀은 하나의 스위칭 소자 T와 하나의 커패시터 C를 포함한다. 여기서, 스위칭 소자 T는 비트라인 BL과 커패시터 C 사이에 연결되어 워드라인 WL에 따라 선택적으로 스위칭 동작한다. 그리고, 커패시터 C는 셀 플레이트 전압 단과 스위칭 소자 T 사이에 연결되어 데이터를 저장한다. 워드라인 WL이 활성화되면 스위칭 소자 T가 턴 온 되어 비트라인 BL으로부터 인가되는 데이터가 커패시터 C에 저장된다.
이러한 구성을 갖는 센스앰프 테스트 장치(100)는 논 액티브 매트에 연결된 센스앰프(200)에 대해서는 풀업 전원라인 RTO과 풀다운 전원라인 SB 및 프리차지 신호 BLEQ를 제어하여 고전압을 인가한다. 이러한 상태에서, 센스앰프 테스트 장치(100)는 액티브 매트에 연결된 센스앰프(200)에 대해서는 풀업 전원라인 RTO과 풀다운 전원라인 SB 및 프리차지 신호 BLEQ를 제어하여 통상의 액티브-프리차지 동작을 수행한다.
구체적으로, 센스앰프 테스트 장치(100)는 논 액티브 매트에 속하는 셀(300)에 연결된 센스앰프(200)에 대해서는, 풀업 전원라인 RTO에 접지전압 VSS를 공급하고, 풀다운 전원라인 SB에 접지전압 VSS를 공급한다. 이러한 구성에 의하면, 도 3에 후술하는 바와 같이, 센스앰프(200)에 속하는 PMOS 트랜지스터 P1, P2에 있어서, 게이트-소스-드레인의 전압은 모두 접지전압 VSS이 된다. 이때, 벌크 바이어스 전압으로 전원전압 VPP가 인가된다. 이에 따라, PMOS 트랜지스터 P1, P2에 있어서, 게이트-소스-드레인의 전압 VSS과 벌크 바이어스 전압 VPP의 차이는 VPP-VSS가 되어, PMOS 트랜지스터 P1, P2에는 VPP-VSS에 해당하는 스트레스가 가해지게 된다.
한편, 비교예로서, 풀업 전원라인 RTO에 코아전압 VCORE를 공급한다고 하자. 풀다운 전원전압 VPP가 각각 인가된다. 이러한 경우, 도 3의 센스앰프(200)에 속하는 PMOS 트랜지스터 P1, P2에 있어서, 게이트-소스-드레인의 전압은 모두 코아전압 VCORE가 인가된다. 따라서, PMOS 트랜지스터 P1, P2에 있어서, 게이트-소스-드레인의 전압 VCORE과 벌크 바이어스 전압 VPP의 차이는 VCORE-VSS가 된다.
여기에서, 코아전압 VCORE은 전원전압을 분압하는 등에 의해 내부적으로 생성되는 전압이기 때문에, 전원전압 VPP보다 낮은 전압으로서, 예를 들면 전원전압 VPP의 1/2레벨이다. 따라서, 본 실시예에 의하면 PMOS 트랜지스터 P1, P2에 VPP-VSS에 해당하는 스트레스가 가해지지만, 비교예에 의하면 VCORE-VSS에 해당하는 스트레스가 가해진다. 즉, 본 실시예에 의하면, 풀업 전원라인 RTO에 접지전압 VSS를 공급함으로써 센스앰프(200)에 더욱 큰 스트레스를 가하여 테스트 시간을 감소시킬 수 있다.
한편, 센스앰프 테스트 장치(100)는 액티브 매트에 속하는 메모리 셀(300)에 연결된 센스앰프(200)에 대해서는, 풀다운 전원라인 SB에 접지전압 VSS를 공급함과 함께 풀업 전원라인 RTO에 전원전압 VDD 및 코아전압 VCORE를 순차적으로 공급함으로써 액티브 커맨드를 수행한다. 이후, 센스앰프 테스트 장치(100)는 프리차지 신호 BLEQ를 활성화하여 비트라인 쌍 BL, BLB에 프리차지 전압 VBLP를 공급함으로써 프리차지 커맨드를 수행한다.
이에 따라, 논 액티브 매트에 가혹 조건이 가해진 상황에서 액티브 매트에 속하는 메모리 셀(300)이 정상 동작하는지를 체크할 수 있다. 예를 들면, 액티브 매트에 속하는 메모리 셀(300)에 대해 로우(row) 동작으로서 전술한 액티브-프리차지 커맨드를 실행함과 함께, 컬럼(column) 동작으로서 라이트(write) 커맨드 및 리드(read) 커맨드를 실행시킴으로써, 액티브 매트에 속하는 메모리 셀(300)에 대한 라이트 동작이 정상적으로 수행되었는지를 확인할 수 있다.
전술한 액티브 매트의 정상 동작 여부를 확인하는 방식은 예시이며, 공지의 다양한 방식이 이용될 수 있다.
도 3은 도 2의 센스앰프 구동부(120)에 관한 상세 회로도이다.
센스앰프 구동부(120)는 프리차지 구동부(121), 풀업 구동부(122, 123), 테스트 전압 인가부(124) 및 풀다운 구동부(125)를 포함한다.
프리차지 구동부(121)는 액티브 매트에 속하는 워드라인에 대해 프리차지시 프리차지 신호 BLEQ에 따라 풀업 전원라인 RTO과 풀다운 전원라인 SB에 이퀄라이징 전압 VBLP을 공급한다. 이러한 프리차지 구동부(121)는 게이트 단자가 공통 연결된 복수의 NMOS 트랜지스터 N1~N3를 포함한다.
NMOS 트랜지스터 N1는 이퀄라이징 전압 VBLP 인가단과 풀업 전원라인 RTO 사이에 연결되고, NMOS 트랜지스터 N2는 이퀄라이징 전압 VBLP 인가단과 풀다운 전원라인 SB 사이에 연결된다. 그리고, NMOS 트랜지스터 N3는 풀업 전원라인 RTO과 풀다운 전원라인 SB 사이에 연결된다.
풀업 구동부(122)는 액티브 매트에 속하는 워드라인에 대해 액티브시 풀업 구동신호 SAP1가 활성화되면 풀업 전원라인 RTO에 전원전압 VDD을 공급한다. 이러한 풀업 구동부(122)는 NMOS 트랜지스터 N4를 포함한다. NMOS 트랜지스터 N4는 전원전압 VDD 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP1가 인가된다.
풀업 구동부(123)는 액티브 매트에 속하는 워드라인에 대해 풀업 구동신호 SAP2가 활성화되면 풀업 전원라인 RTO에 코아전압 VCORE을 공급한다. 이러한 풀업 구동부(123)는 NMOS 트랜지스터 N5를 포함한다. NMOS 트랜지스터 N5는 코아전압 VCORE 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP2가 인가된다.
테스트 전압 인가부(124)는 논 액티브 매트에 속하는 워드라인에 대해 구동신호 SAL가 활성화되면 풀업 전원라인 RTO에 접지전압 VSS를 공급한다. 이러한 풀업 구동부(124)는 NMOS 트랜지스터 N6를 포함한다. NMOS 트랜지스터 N6는 접지전압 VSS 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 구동신호 SAL가 인가된다.
풀다운 구동부(125)는 액티브 매트 및 논 액티브 매트에 속하는 워드라인에 대해 풀다운 구동신호 SAN가 활성화되면 풀다운 전원라인 SB에 접지전압 VSS을 공급한다. 이러한 풀다운 구동부(125)는 NMOS 트랜지스터 N7를 포함한다. NMOS 트랜지스터 N7는 접지전압 VSS 인가단과 풀다운 전원라인 SB 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 SAN가 인가된다.
도 4는 도 2의 센스앰프(200)에 관한 상세 회로도이다.
센스앰프(200)는 프리자치부(210), 센싱부(220)를 포함한다.
여기서, 프리차지부(210)는 게이트 단자가 공통 연결된 복수의 NMOS 트랜지스터 N11~N13를 포함한다. NMOS 트랜지스터 N11는 비트라인 쌍 BL, BLB 사이에 연결된다. 그리고, NMOS 트랜지스터 N12, N13은 비트라인 쌍 BL, BLB 사이에 직렬 연결되어 공통 드레인 단자를 통해 이퀄라이징 전압 VBLP이 인가된다. 또한, 복수의 NMOS 트랜지스터 N11~N13는 공통 게이트 단자를 통해 프리차지 신호 BLEQ가 인가된다.
이러한 프리차지부(210)는 프리차지 신호 BLEQ가 하이 레벨인 경우 모든 NMOS 트랜지스터 N11~N13가 턴 온 되어 비트라인 쌍 BL, BLB이 이퀄라이징 전압 VBLP 레벨로 프리차지된다. 반면에, 프리차지 신호 BLEQ가 로우 레벨인 경우 모든 NMOS 트랜지스터 N11~N13가 턴 오프 상태가 된다.
이에 따라, 액티브 매트에 연결된 센스앰프(200)에 프리차지 동작이 수행된다.
센싱부(220)는 래치 구조로 연결된 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N14, N15를 포함한다. PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N14, N15는 게이트 단자가 크로스 커플드 연결된다.
여기서, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N14는 풀업 전원라인 RTO와 풀다운 전원라인 SB 사이에 직렬 연결된다. PMOS 트랜지스터 P1와 NMOS 트랜지스터 N14의 공통 드레인 단자는 비트라인 BL과 연결된다. 또한, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N15는 풀업 전원라인 RTO와 풀다운 전원라인 SB 사이에 직렬 연결된다. PMOS 트랜지스터 P2와 NMOS 트랜지스터 N15의 공통 드레인 단자는 비트라인 BLB과 연결된다.
이러한 구성에 의해, 액티브 매트의 경우, 센싱부(220)는 풀업 전원라인 RTO과 풀다운 전원라인 SB으로부터 인가되는 구동신호에 따라 래치 구조의 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N14, N15에 비트라인 쌍 BL, BLB의 데이터를 저장한다. 예를 들면, 풀다운 전원라인 SB에 접지전압 VSS가 인가되는 동안, 풀업 전원라인 RTO에는 전원전압 VDD 및 코아전압 VCORE가 순차적으로 인가되는 방식으로 액티브 매트에 대해 액티브 커맨드가 수행될 수 있다.
한편, 논 액티브 매트의 경우, 센싱부(220)의 풀업 전원라인 RTO에는 접지전압 VSS이 인가되고, 풀다운 전원라인 SB에도 접지전압 VSS가 인가된다. 이에 따라, PMOS 트랜지스터 P1, P2의 게이트-소스-드레인의 전압은 모두 접지전압 VSS이 된다. 이때, PMOS 트랜지스터 P1, P2의 벌크 바이어스 전압으로서 전원전압 VPP가 인가될 수 있다. 따라서, PMOS 트랜지스터 P1, P2의 게이트-소스-드레인의 전압과 벌크 바이어스 전압의 차는 VPP-VSS가 되어, PMOS 트랜지스터 P1, P2에는 비교적 큰 스트레스를 가할 수 있게 된다.
이때, PMOS 트랜지스터 P1, P2의 벌크 바이어스 전압으로서 전원전압 VPP가 인가되는 것은 PMOS 트랜지스터 P1, P2에 강한 스트레스를 주기 위해 반도체 장치(100)에서 인가 가능한 최대치의 전압을 인가한 것이다. 그러나, 이는 예시에 불과하며, PMOS 트랜지스터 P1, P2의 벌크 바이어스 전압으로서 다른 레벨의 전압이 인가될 수도 있다.
이러한 구성에 의해, 논 액티브 매트에 연결된 센스앰프(200)에 대해서는 고전압을 인가하여 큰 스트레스를 가하면서 액티브 매트에 연결된 샌스앰프(200)에 대해서는 액티브-프리차지 동작을 수행함으로써, 가혹 조건에서 액티브 매트에 속하는 메모리 셀(300)의 정상 동작 여부를 테스트할 수 있다.
도 5는 도 2의 센스앰프 테스트 장치(100)에 관한 동작 타이밍도이다. 도 5(a)는 액티브 매트의 경우를, 도 5(b)는 논 액티브 매트의 경우를 나타낸다.
도 5(a)를 참조하면, 액티브 매트의 특정 워드라인에 대해 액티브 커맨드가 입력되면, 소정 시간(오버 드라이빙 구간) 동안 풀업 구동신호 SAP1가 하이 레벨이되고, 풀다운 구동신호 SAN가 하이 레벨이 된다. 이에 따라, 풀업 전원라인 RTO에 전원전압 VDD이 공급되고, 풀다운 전원라인 SB에 접지전압 VSS이 공급된다.
다음으로, 풀업 구동신호 SAP2가 소정 시간(액티브 구간) 동안 하이 레벨이 되어 풀업 전원라인 RTO에 코아전압 VCORE이 공급된다. 풀다운 구동신호 SAN는 하이 레벨을 유지하여 풀다운 전원라인 SB에는 계속하여 접지전압 VSS이 공급된다.
이러한 풀업 구동신호 SAP1, SAP2 및 풀다운 구동신호 SAN에 따라, 비트라인 쌍 BL, BLB의 데이터 레벨이 센싱부(220)에 의해 증폭된다.
이후, 프리차지 커맨드가 입력되면, 도시되지는 않았지만, 프리차지 신호 BLEQ가 활성화되어 비트라인 쌍 BL, BLB에 프리차지 전압 VBLP를 공급한다.
이러한 센스앰프 테스트 장치(100)의 동작에 의해, 액티브 매트에 속하는 워드라인에 대해 라이트 커맨드 및/또는 리드 커맨드를 수행함으로써 정상 동작 여부를 확인할 수 있다.
상기 동작은 액티브 매트에 속하는 복수의 워드라인에 대해 순차적으로 행해질 수 있으며, 특정 액티브 매트에 대한 액티브-프리차지 커맨드 동작이 완료되면 다른 매트에 속하는 워드라인들에 대해 순차적으로 액티브-프리차지 커맨드의 동작을 수행할 수 있다.
도 5(b)를 참조하면, 도 5(a)에 도시된 액티브 매트에 대한 액티브 커맨드가 실행되는 동안, 논 액티브 매트에 대해서는 가혹조건을 가하게 된다. 구체적으로, 논 액티브 매트에 대해 풀업 구동신호 SAL가 하이 레벨이 되고, 풀다운 구동신호 SAN가 하이 레벨이 된다. 이에 따라, 풀업 전원라인 RTO에 접지전압 VSS이 공급되고, 풀다운 전원라인 SB에도 접지전압 VSS이 공급된다.
이에 따라, 도 4의 센스앰프(200)의 PMOS 트랜지스터 P1, P2의 게이트-소스-드레인에는 접지전압 VSS가 공급된다. 따라서, PMOS 트랜지스터 P1, P2에 비교적 큰 전압을 인가할 수 있어 번인 테스트의 수행 시간을 감소시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (19)

  1. 테스트모드 신호에 응답하여, 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하는 구동신호 생성부; 및
    상기 테스트 전압 인가 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 구동부
    를 포함하는 센스앰프 테스트 장치.
  2. 제1항에 있어서,
    상기 센스앰프 구동부는, 상기 센스앰프에 벌크 바이어스 전압을 공급하는 것을 특징으로 하는 센스앰프 테스트 장치.
  3. 제2항에 있어서,
    상기 벌크 바이어스 전압은 전원전압인 것을 특징으로 하는 센스앰프 테스트 장치.
  4. 데이터의 리드 또는 라이트가 이루어지는 메모리 셀;
    풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 센스앰프; 및
    테스트모드 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 테스트 장치
    를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 센스앰프 테스트 장치는,
    테스트모드 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하는 구동신호 생성부; 및
    상기 테스트 전압 인가 신호에 응답하여, 상기 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 구동부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 센스앰프 구동부는, 상기 센스앰프에 벌크 바이어스 전압을 공급하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 벌크 바이어스 전압은 전원전압인 것을 특징으로 하는 반도체 장치.
  8. 데이터의 리드 또는 라이트가 이루어지는 메모리 셀을 각각 복수개 포함하는 제1 매트 및 제2 매트;
    상기 제1 매트 및 제2 매트의 메모리 셀에 각각 연결되며, 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 복수의 센스 앰프; 및
    테스트모드 신호에 응답하여, 상기 복수의 센스앰프 중 적어도 하나의 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 테스트 장치
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 센스앰프 테스트 장치는,
    상기 테스트모드 신호에 응답하여, 상기 적어도 하나의 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하는 구동신호 생성부; 및
    상기 테스트 전압 인가 신호에 응답하여, 상기 적어도 하나의 센스앰프의 풀업 전원라인에 접지전압을 공급하는 센스앰프 구동부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 센스앰프 구동부는, 상기 센스앰프에 벌크 바이어스 전압으로서 전원전압을 공급하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 적어도 하나의 센스앰프는 상기 제1 매트의 메모리 셀에 연결되어 있고,
    상기 센스앰프 테스트 장치는, 상기 제1 매트의 복수의 메모리 셀에 각각 연결된 복수의 센스앰프의 풀업 전원라인에 접지전압을 공급하는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 적어도 하나의 센스앰프는 상기 제1 매트의 메모리 셀에 연결되어 있고,
    상기 구동신호 생성부는, 상기 제2 매트의 메모리 셀에 연결되어 있는 센스앰프를 구동하기 위한 풀업 구동신호 및 풀다운 구동신호를 생성하고,
    상기 센스앰프 구동부는, 상기 풀업 구동신호 및 풀다운 구동신호에 응답하여, 상기 제2 매트의 메모리 셀에 연결되어 있는 센스앰프를 구동함으로써, 상기 제2 매트의 메모리 셀을 테스트하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 구동신호 생성부는, 상기 풀업 구동신호로서 제1 풀업 구동신호와 제2 풀업 구동신호를 순차적으로 활성화하고,
    상기 센스앰프 구동부는, 상기 제1 풀업 구동신호에 응답하여 상기 제2 매트의 메모리 셀에 연결되어 있는 센스앰프의 풀업 전원에 전원전압을 공급하고, 상기 제2 풀업 구동신호에 응답하여 상기 제2 매트의 메모리 셀에 연결되어 있는 센스앰프의 풀업 전원에 코아전압을 공급하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 코아전압은, 상기 전원전압의 1/2 레벨인 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서,
    상기 구동신호 생성부는, 상기 제2 매트의 복수의 메모리 셀에 연결된 복수의 센스앰프 각각을 순차적으로 구동하기 위한 풀업 구동신호 및 풀다운 구동신호를 생성하고,
    상기 센스앰프 구동부는, 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여, 상기 제2 매트의 복수의 메모리 셀에 연결되어 있는 센스앰프를 순차적으로 구동함으로써, 상기 제2 매트의 복수의 메모리 셀의 정상 동작 여부를 순차적으로 테스트하는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서,
    상기 구동신호 생성부는, 상기 제2 매트의 메모리 셀에 대한 테스트가 종료한 이후에, 상기 제2 매트의 복수의 메모리 셀 중 어느 하나에 연결되어 있는 센스앰프의 풀업 전원라인에 접지전압을 공급하기 위한 테스트 전압 인가 신호를 생성하고,
    상기 센스앰프 구동부는, 상기 테스트 전압 인가 신호에 응답하여, 상기 제2 매트의 복수의 메모리 셀 중 어느 하나에 연결되어 있는 센스앰프의 풀업 전원라인에 접지전압을 공급하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 구동신호 생성부는, 상기 제1 매트의 메모리 셀에 연결되어 있는 센스앰프를 구동하기 위한 풀업 구동신호 및 풀다운 구동신호를 생성하고,
    상기 센스앰프 구동부는, 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 상기 제1 매트의 메모리 셀에 연결되어 있는 센스앰프를 구동함으로써, 상기 제1 매트의 메모리 셀을 테스트하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 구동신호 생성부는, 상기 제1 매트의 복수의 메모리 셀에 연결된 복수의 센스앰프 각각을 순차적으로 구동하기 위한 풀업 구동신호 및 풀다운 구동신호를 생성하고,
    상기 센스앰프 구동부는, 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 상기 제1 매트의 복수의 메모리 셀에 연결되어 있는 센스앰프를 순차적으로 구동함으로써, 상기 제1 매트의 복수의 메모리 셀의 정상 동작 여부를 순차적으로 테스트하는 것을 특징으로 하는 반도체 장치.
  19. 제8항에 있어서,
    상기 센스앰프 테스트 장치는, 상기 제1 매트 및 상기 제2 매트 중 액티브되지 않는 매트에 연결되는 센스앰프의 풀업 전원라인에 접지전압을 공급하는 것을 특징으로 하는 반도체 장치.
KR1020160100771A 2016-08-08 2016-08-08 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치 KR102471412B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160100771A KR102471412B1 (ko) 2016-08-08 2016-08-08 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치
US15/670,759 US10141070B2 (en) 2016-08-08 2017-08-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160100771A KR102471412B1 (ko) 2016-08-08 2016-08-08 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180016851A true KR20180016851A (ko) 2018-02-20
KR102471412B1 KR102471412B1 (ko) 2022-11-29

Family

ID=61072017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160100771A KR102471412B1 (ko) 2016-08-08 2016-08-08 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US10141070B2 (ko)
KR (1) KR102471412B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11536766B2 (en) 2019-05-28 2022-12-27 Samsung Electronics Co., Ltd. Test board having semiconductor devices mounted as devices under test and test system including the test board

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070025754A (ko) * 2005-09-05 2007-03-08 주식회사 하이닉스반도체 페리 전압 발생 장치
KR101175249B1 (ko) * 2011-04-27 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR20130053603A (ko) * 2011-11-15 2013-05-24 에스케이하이닉스 주식회사 증폭 회로 및 반도체 메모리 장치
KR20150017574A (ko) * 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20150139287A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
US9263136B1 (en) * 2013-09-04 2016-02-16 Western Digital Technologies, Inc. Data retention flags in solid-state drives

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281280B1 (ko) 1997-06-30 2001-03-02 김영환 반도체 메모리 소자의 셀 플레이트 전압 발생장치
KR100673898B1 (ko) * 2004-10-30 2007-01-25 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100893597B1 (ko) * 2007-12-05 2009-04-17 주식회사 하이닉스반도체 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치
KR101097463B1 (ko) * 2009-12-11 2011-12-26 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR20160115482A (ko) * 2015-03-27 2016-10-06 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070025754A (ko) * 2005-09-05 2007-03-08 주식회사 하이닉스반도체 페리 전압 발생 장치
KR101175249B1 (ko) * 2011-04-27 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR20130053603A (ko) * 2011-11-15 2013-05-24 에스케이하이닉스 주식회사 증폭 회로 및 반도체 메모리 장치
KR20150017574A (ko) * 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
US9263136B1 (en) * 2013-09-04 2016-02-16 Western Digital Technologies, Inc. Data retention flags in solid-state drives
KR20150139287A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11536766B2 (en) 2019-05-28 2022-12-27 Samsung Electronics Co., Ltd. Test board having semiconductor devices mounted as devices under test and test system including the test board

Also Published As

Publication number Publication date
KR102471412B1 (ko) 2022-11-29
US20180040383A1 (en) 2018-02-08
US10141070B2 (en) 2018-11-27

Similar Documents

Publication Publication Date Title
KR102408427B1 (ko) 증폭기 회로
KR100902127B1 (ko) 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법
US7298660B2 (en) Bit line sense amplifier control circuit
US6650584B2 (en) Full stress open digit line memory device
JP4221613B2 (ja) ダイナミック半導体記憶装置及びその動作方法
US20080159045A1 (en) Semiconductor memory device capable of controlling drivability of overdriver
KR20170143125A (ko) 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치
US9472264B2 (en) Semiconductor memory device having sense amplifier
KR20110066512A (ko) 반도체 메모리 소자 및 그 구동방법
JP5651292B2 (ja) 半導体記憶装置及びそのテスト方法
KR100546188B1 (ko) 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR102471412B1 (ko) 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치
KR100761381B1 (ko) 비트라인 센스앰프 미스매치판단이 가능한 메모리장치.
KR100562335B1 (ko) 동작시 노이즈를 줄일 수 있는 반도체 메모리 장치
KR100753418B1 (ko) 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR100876900B1 (ko) 센스 앰프와 그의 구동 방법
KR100612951B1 (ko) 반도체 메모리 소자
KR20070084781A (ko) 오픈드 비트라인 구조를 갖는 반도체 메모리 장치의 센스증폭 회로 및 그의 구동 방법
KR101034600B1 (ko) 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자
KR100813524B1 (ko) 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법
KR20070084782A (ko) 폴디드 비트라인 구조를 갖는 반도체 메모리 장치의 센스증폭 회로 및 그의 구동 방법
KR100780634B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100780641B1 (ko) 이중 오버 드라이버를 구비한 반도체 메모리 소자
KR100422952B1 (ko) 반도체 메모리의 비트라인 균등화 신호 제어회로

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right