IT8224991A1 - Dispositivo a circuito integrato a ram dinamica - Google Patents

Dispositivo a circuito integrato a ram dinamica Download PDF

Info

Publication number
IT8224991A1
IT8224991A1 IT1982A24991A IT2499182A IT8224991A1 IT 8224991 A1 IT8224991 A1 IT 8224991A1 IT 1982A24991 A IT1982A24991 A IT 1982A24991A IT 2499182 A IT2499182 A IT 2499182A IT 8224991 A1 IT8224991 A1 IT 8224991A1
Authority
IT
Italy
Prior art keywords
line
data
data lines
lines
data line
Prior art date
Application number
IT1982A24991A
Other languages
English (en)
Other versions
IT1153915B (it
IT8224991A0 (it
Original Assignee
Hitachi Ltd
Hitachi Microcumputer Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcumputer Eng filed Critical Hitachi Ltd
Publication of IT8224991A0 publication Critical patent/IT8224991A0/it
Publication of IT8224991A1 publication Critical patent/IT8224991A1/it
Application granted granted Critical
Publication of IT1153915B publication Critical patent/IT1153915B/it

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

"DISPOSITIVO A CIRCUITO INTEGRATO A RAM DINAMICA"
RIASSUNTO
In una RAM dinamica avente una matrice di memoria di una disposizione a linee di bit a ripiegamento, la matrice di memoria ha una pluralit? di cop pie di linee di bit. Ciascuna linea di una pluralit? di linee di parole e li^ nee di parole fittizie ? indotta a incrociare ciascuna linea della coppia di linee di bit in modo da applicare rumori di accoppiamento della medesima fa se alle linee di bit costituenti ciascuna linea della coppia di linea di bit. I livelli dei rumori di accoppiamento applicati alle linee di bit costituenti ciascuna linea della coppia di linee di bit, tuttavia, sono influenzati pure dalle capacit? parassite fra le linee dei bit. Poich? la linea di bit disposta in corrispondenza di una parte d'estremit? della matrice di memoria ha solo una linea di bit adiacente disposta su un lato di essa, solo una capacit? parassita relativamente piccola ? collegata alla linea di bit. Una linea di bit fittizia addizionale ? disposta in corrispondenza di una parte d?estremit? della matrice di memoria al fine di aumentare la capacit? parassita collegata alla linea di bit disposta in corrispondenza della parte d?estremit? della matrice di memoria. Conseguen temente, rumori di modo comune a livelli sostanzialmente uguali l?uno all'altro sono applicati a tutte le linee di bit delle coppie. Un amplificatore sensore di tipo differenziale collegato a ciascuna delle linee di bit delle coppie non risponde al rumore di modo comune. Perci?, il segnale di dati minuto impostato da una cella di memoria selezionata e da una cella di memoria fittizia nella lettura di dati viene amplificato senza sostanzialmente alcun effetto di rumori. . '
DESCRIZIONE
La presente invenzione riguarda un circuito integrato a D-RAM (memoria ad accesso casuale dinamica) comprendente MISFET (transistor a effetto di cam po a metallo-isolante-semiconduttore).
In una tipica D-RAM, una matrice di memoria comprende una pluralit? di celle di memoria disposte in una matrice, linee di dati e linee di parole. Nel leggere dati, una piccola variazione di potenziale viene applicata ad una linea di dati da una.cella di memoria comprendente un unico transistor. Al fine di consentire amplificazione di questa piccola variazione di potenziale, due linee di dati sono.appaiate in quattro ordinarie. Quando i dati memorizzati nella cella di memoria collegata ad una delle linee di dati ap paiate (in seguito chiamata "linea di dati di coppia") vengono letti, un potenziale di riferimento viene applicato all'altra della linea di dati di coppia tramite mezzi appropriati come ad esempio una cella fittizia. La differenza di potenziale fra le linee costituenti la linea di dati di coppia ? amplificata tramite un amplificatore sensore.
Nel leggere dati dalle celle di memoria, una fluttuazione di potenziale tale'da essere considerata come rumore viene applicata a ciascuna delle linee di dati da una linea di parole attraverso una capacit? indesiderabile come ad esempio un condensatore parassita. L'effetto dovuto alla fluttuazione del potenziale ? ridotto in modo relativamente eccellente tramite una disposizione a linea di bit a ripiegamento. In altre parole, una riga di parole singola ? indotta aincrociare ciascunalinea diuna linea di dati di coppia cosi da applicare simultaneamente un rumore tale da poter essere considerato rumore di modo comune a entrambe le linee costituenti la linea di.dati di coppia ? a coppia. Il rumore di modo comune pu? essere sostanzialmente:trascurato mediante un amplificatore sensore di tipo differenzia le. Conseguentemente, diviene possibile leggere dati dalle celle di memoria senza sostanzialmente errori indipendentemente dalla fluttuazione di potenziale indesiderabile applicata alle linee di dati dalla linea delle parole.
L'inventore, tuttavia, ha scoperto attraverso studi che un rumore di modo differenziale relativamente grande ? applicato alla linea di dati di coppia che si trova in corrispondenza di una parte d'estremit? della matri^ ce di memoria.
Il rumore di modo differenziale summenzionato ? prodotto a causa della .operazione di selezione della linea delle parole, e della fluttuazione della tensione di polarizzazione del substrato.
Perci? uno scopo della presente invenzione ? quello di fornire un dispositivo a circuito integrato a D-RAMinculi rumori di accoppiamento pr?dotti nelle linee costituenti una linea di dati di coppia o a coppia riBpet tivamente a causa della operazione di selezione della linea di parole e del la fluttuazione della tensione di polarizzazione del substrato siano resi sostanzialmente uguali l?uno all'altro.
Nella D-RAM secondo la presente invenzione, una linea di dati fittizia ? prevista all'esterno della linea di dati pi? esterna nelle linee di dati, la linea di dati fittizia avendo la stessa disposizione delle linee di dati summenzionate. Di conseguenza, ? possibile equalizzare le capacit? parassite composite fra linee di dati, l'una con l'altra. Conseguentemente, rumori di accoppiamento dalle linee delle parole e linee di parole fittizie e rumori di accoppiamento dovuti alla fluttuazione nella tensione -V di polarizzazione di substrato sono prodotti-in modo eguale nelle linee costituenti ciascuna linea di dati di coppia Perci?) ? possibile annullare i rum?ri di accoppiamento prodotti nelle linee costituenti una linea di dati di coppia rispettivamente tramite un amplificatore sensore di tipo differenziale previsto per ciascuna linea di dati di coppia.
E' perci? possibile impedire malfunzioni e aumentare il margine del livello d'ingresso, poich? la piccola differenza di tensione alimentata all'amplificatore sensore di tipo differenziale non ? influenzata dai rumori di accoppiamento summenzionati.
Nei disegni :
.la figura 1 ? uno schema a blocchi di un circuito D-RAM precedentemente esaminato dall'inventore;
la figura 2A ? uno schema a blocchi di un esempio di'un circuito costituente una parte essenziale di D-RAM secondo la presente invenzione;
la figura 2B ? uno schema circuitale di un esempio pratico della parte essenziale;
la figura 2C ? un diagramma di temporizzazione del funzionamento della parte essenziale;
la figura 2D ? uno schema a blocchi di un altro esempio del circuito costituente una parte essenziale di una D-RAM secondo la presente invenzione:
la figura 2E ? uno schema circuitale di un esempio pratico della parte essenziale;
l la figura 3A ? uno schema circuitale di una forma di realizzazione. preferita della presente invenzione;
la figura 3B ? un diagramma di temporizzazione del funzionamento del? la formaidi realizzazione preferita;
la figura 4A illustra una configurazione di disposizioni di un esempio di una matrice di memoria M-ARY e una matrice fittizia D-ARY secondo la -presente invenzione;
la figura 4B illustra una configurazione di disposizione di un esempio di una parte di un amplificatore sensore secondo la presente invenzione;
-la figura 4C illustra una configurazione di disposizione di un altro esempio della matrice di memoria della matrice fittizia;
la figura 4D illustra una configurazione di disposizione di un altro esempio della parte dell'amplificatore sensore;
la figura 5 illustra una configurazione basilare di una pellicola di isolamento di campo 2 secondo la pr?sente invenzione;
la figura 6 illustra una configurazione basilare di uno strato di sili^ -ci? policristallino 6 secondo la presente invenzione; e
la figura 7 illustra viste in sezione della struttura di circuito integrato presa lungo le linee ?1-?1, X2-X2 e X3-X3 configurazioni di -disposizione rappresentate nelle figure 4A, AB e 4C rispettivamente.
Prima della descrizione della presente invenzione, sar? qui sotto descritto un circuito integrato D-RAM avente una disposizione a linee di bit a ripiegamento, gi? in precedenza esaminata dall'inventore, per facilitare la comprensione dell'invenzione stessa.
La figura 1 ? uno schema a blocchi di un circuito illustrante una parte della D-RAM a disposizione a linee di bit a ripiegamento precedentemente esaminata dall'inventore. La D-RAM ha una matrice di memoria comprendente w una pluralit? di celle di memoria M-CEL disposte in una matrice, celle fit-? tizie D-CEL, linee di dati linee di parole
e linee di parole fittizie Ciascuna cella di memoria ? costituita da una cella a transistor singolo e ha un terminale di ingresso/ uscita collegato con una linea di dati ed un terminale di selezione collegato con una linea di parole. Linee di dati di coppia ad esempio
sono collegati con terminali d'ingresso/uscita di un amplificatore sensore di tipo differenziale SA1.
Qui di seguito viene fornita una descrizione generale del funzionamento di lettura di dati nella D-RAM.
i In primo luogo, il potenziale di una linea di parole che deve essere selezionate ad esempio la linea di parole WL , ed il potenziale della linea di parole fittizia DWL corrispondente ad essa sono simultaneamente variati da livelli bassi a livelli alti rispettivamente. Quando il potenziale della linea di parole WL1-1 ? a livello alto, vengono selezionate le celle di memoria M-CEL nella prima riga, i cui terminali di selezione sono colle gati con la linea di parole WL1-1 Conseguentemente, il potenziale di ciascuna delle linee di dati DL1-1 DL1-2 ..., precedentemente impostate ad un valore iniziale appropriato viene variato ad una tensione corrispondente ai -dati "1" o "0" precedentemente memorizzati nelle celle di memoria selezionate tramite la linea di parole WL^
Al tempo stesso, le celle fittizie D?CEL nella seconda riga, i cui ter minali di selezione sono collegati con la linea DWL^ ^ di parole fittizia vengono selezionate. Conseguentemente, la tensione iniziale di ciascuna delle linee di dati viene variata ad una data -tensione di-riferimento
Di conseguenza, una piccola differenza di tensione con una polarit? corrispondente ai dati precedentemente memorizzati nelle celle di memoria selezionate viene applicata fra le linee costituenti ciascuna di linee di dati d?.coppia ad esempio
La piccola differenza d? tensione applicata a ciascuna delle linee di dati di coppia viene amplificata finch? essa non diviene una differenza di tensione sufficientemente grande, tramite quello corrispondente degli amplificatori sensori di tipo differenziale SA1, SA2. SA previsti per le linee di dati di coppia rispettivamente.
Successivamente, una linea di dati di coppia viene selezionata dalle linee di dati di coppia tramite un interruttore di colonna C-SW. Il segna-?le sulla linea di dati di coppia selezionata viene trasmesso all'esterno -della D-RAM attraverso un buffer d'uscita dati DOB, non mostrato. Perci?, i dati memorizzati in una qualsiasi cella di memoria vengono letti.
La selezione delle linee di parole e delle linee di parole fittizie '.viene effettuata tramite un circuito decodificatore di riga R-DCR, mentre ?l'interruttore di colonna ? controllato tramite un circuito decodificatore di colonne C-DCR, non rappresentato.
Le linee WL WL delle parole e le linee DWL , DWL1-2 parole fittizie incrociano tutte le linee ... , dei dati, l'una con l'altra, rispettivamente anche in una struttura di dispositivo effettiva. Una capacit? parassita fra una linea vdi dati e una linea di parole ? formata in corri spondenza di ciascuna delle intersezioni fra le linee delle parole e le linee dei dati. La capacit? parassita fra una linea di dati e una linea di parole C rappresenta sostanzialmente la capacit? parassita formata in corrispondenza della intersezione ove ? disposta una cella di memoria.
D'altro canto, la capacit? parassita fra una linea di dati ed una linea di parole C -rappresenta la capacit? parassita formata in corrispondenza della intersezione ove non ? disposta una cella di memorip.
Compresa la capacit? fra porta e pozzo di un MISFET interruttore non mostrato, in ciascuna cella di memoria M-CEL, la capacit? parassita C .ha .-un valore di capacit? maggiore di quello della capacit? parassita C formata semplicemente a causa della struttura di cablaggio a incrocio.
f Poich? vi sono le capacit? parassite rappresentate C C' un rumore di accoppiamento viene applicato a ciascuna linea di dati quando il potenziale di una linea di parole sale da un livello basso ad un livello alto
Nella disposizione a linee di bit a ripiegamento D-RAM ? previsto che il rumore di accoppiamento applicato a ciascuna linea di una linea di dati di coppia da una linea di parole e una linea di parole fittizia sia un ru--wore di modo comune. Perci?, i rumori applicati alle linee costituenti una linea di dati di coppia ? rispettivamente previsto che abbiano ad essere 'sostanzialmente trascurati da un amplificatore sensore di tipo differen? ziale.
Ad esempio quando la linea di parole fatta da WL^ viene selezionata un rumore di accoppiamento viene applicato alla linea di dati DL^ dalla linea di parole WL 1-1attraverso la capacit? parassita C, . , mentre un rumore dw'
di accoppiamento viene applicato alla linea di dati DL^ dalla linea di parole WL attraverso la capacit? parassita C . In corrispondenza di dw"
questo momento, poich? la linea di parole fittizia DWL viene pure sele-1-2
zionata corrispondentemente alla linea WL^ delle parole, un rumore di accoppiamento viene applicato a ciascuna delle linee di dati DL DL pureidalla linea di parole fittizia. Perci?, si ritiene che la capacit? parassita fra ad esempio la linea di dati DL e la linea di parole seiezionata WL e la capacit? parassita fra la linea di dati DL^ e la linea di parola fittizia DWL costituiscono sostanzialmente un'unica capacit? parassita composita che?applica un rumore di accoppiamento alla linea di dati DL . ?
Se la capacit? parassitaC , formata fra la linea di parole fittizia DWL e la linea di dati DL ? resa uguale alla capacit? parassita M formata fra la linea di parole WL e la linea di dati DL ,e se la capacd t? parassita formata fra la linea di parole fittizia DWL e la li nea di dati DL ? resa uguale alla capacit? parassita C formata fra dw'
la linea di parole WL e la linea di dati DL , allora la capacit? parassita composita (C C =C ) collegata alla linea di dati DL quando viene selezionata la linea di parole WL^ diviene uguale alla capacit? parassita composita (C C =C ) collegata alla linea di dati DL
Di conseguenza, ? previsto che il rumore applicato alla linea di da ti DL quando viene selezionata la linea di parole WL avr? un livello sostanzialmente uguale a quello del rumore applicato alla linea di dati Inoltre, ? previsto che il rumore applicato a ciascuna linea di dati di coppia sia trascurato dall'amplificatore sensore di tipo differenziale SA1 poich? il-rumore ? sostanzialmente un rumore di mo do comune.
L'inventore, tuttavia, ha trovato, come ? stato descritto precedente mente, che il rumore applicato a una delle linee costituenti una linea di dati di coppia, ad esempio DL disposta in corrispondenza di una parte d'estremit? della matrice di memoria non coincide in modo estremamente pre ciso con il rumore applicato all'altra delle <?>linee costituente la linea di dati di coppia cio?
In altre parole, le linee di dati
nella D-RAM sono formate ad esempio del medesimo strato di collegamento o cablaggio e disposte adiacentemente l'una all?altra a distanze sostanzialmente uguali.
Perci?, una capacit? parassita fra linee di dati C avente un valore che non pu? essere trascurato ? formata fra linee di dati l'una adiacente all'altra.
Nella figura 1, le capacit? parassite fra linee di dati collegate con ciascuna delle linee di dati disposte all'interno della matrice di memoria, cio? ciascuna delle linee di dati'diversa dalle linee di dati DL e disposte in corrispondenza delle parti d'estremit? della matrice di memoria rispettivamente ? 2 C poich? la capacit? parassita ha linee di dati disposte in corrispondenza di entrambi i lati di essa.
D'altro canto, la capacit? parassita fra linee di dati collegate con ciascuna delle linee di dati DL e DL disposte in corrispondenza del le parti d'estremit? della matrice di memoria rispettivamente ? C poich? la capacit? parassita ha solo una linea di dati disposta su un lato di essa.
Conseguentemente, i rumori di accoppiamento applicati alla linea di dati di coppia disposta in corrispondenza di una parte d'estremit? della matrice di memoria rispettivamente non sono uguali l'uno al i l'altro. Analogamente, i rumori di accoppiamento applicati alla linea di dati dicoppia in corrispondenza della parte d?estremit? inferiore, rispettivamente, non sono uguali l'uno all'altro.
In particolare, quando gli elementi sono resi pi? piccoli con la necessit? di aumentare la capacit? della memoria, ossia rendere maggiore la densit? della matrice di memoria, allora la capacit? parassita C nel medesimo strato di collegamento o cablaggio diviene maggiore. Perci?, lo squilibrio fra i rumori di accoppiamento prodotti nella summenzionata linea di dati di coppia diviene sempre maggiore.
Quando il potenziale di ciascuna fra una linea di parole e una linea di parole fittizia aumenta da'un livello basso (0 V) ad un livello alto (V ) nella D-RAM, i valori approssimati dei rumori di accoppiamento (quancc
tit? variabili con la tensione) applicati alla l?nea di dati di coppia in seguito agli effetti della capacit? parassita composita fra una linea di dati e una linea di parole C , della capacit? parassita fra linee di dati C e dell'altra capacit? parassita della linea di dati C sono ottenuti in conformit? con le equazioni seguenti (1), (2):
? (1)
. ? ? (2)
1 . Si deve pure notare che la capacit? parassita Co include la capacit? di giunzione fra il pozzo del MISFET costituente una cella di memoria ed un substrato. Perci?, la fluttuazione nella tensione di polarizzazione di substrato - V applicata al substrato determina rumori di accoppiamento similari che sono generati nelle linee di dati.'
Anche in questo caso, rumori di accoppiamento di tipo squilibrato sono generati nella coppia pi? esterna di linee di dati
Perci?, se rumori di accoppiamento non sono generati in modo uguale nelle linee costituenti una linea di dati di coppia, allora l?amplificatore sensore di tipo differenziale alimentato col segnale sulla linea di dati di coppia in qualit? di segnale d'ingresso ? suscettibile di subire facile malfunzione.
Conseguentemente, quando i dati memorizzati in una cella di memoria appaiono su una linea di dati di coppia sotto forma di una piccola differenza di tensione, i rumori di accoppiamento possono far s? che la piccola differenza di tensione abbia a diminuire, per cui il margine di rumore del segnale che deve essere rivelato pu? essere pi? basso in grado tale che tale riduzione pu? non essere trascurata.
Questo problema si verifica, ad esempio, quando il segnale corrispondente ai dati "0" memorizzati in una cella di memoria viene letto alla linea di dati.dell1estremit? superiore DL
In questo caso, la tensione della linea di dati DL ? pi? bassa del la tensione (tensione di riferimento) della linea di dati appaiata con essa.
Come risulta evidente dalle equazioni (i), (2), tuttavia, il rumore di accoppiamento generato nella linea di dati dell'estremit? superiore DL ? maggiore di quello generato nella linea di dati appaiata con essa.
Conseguentemente,-la piccola differenza di-tensione fra le linee di dati diminuisce a causa dello squilibrio fra i rumori di accoppicimento.
Un problema di questo tipo si verifica pure nei casi seguenti :
, (A) Quando il segnale corrispondente ai dati "0" memorizzati in una .-cella di memoria viene letto alla l?nea di dati d'estremit? inferiore
?(B) Quando il segnale corrispondente ai dati "1" memorizzati in una cella di memoria viene letto alla linea di dati
Sar? qui di seguito descritta pi? dettagliatamente una forma di realizzazione preferita della presente invenzione.
La figura 2A ? uno schema a blocchi di un esempio di un circuito costituente una parte essenziale della presente invenzione.
Amplificatori sensori SA1 , SA2 , ...? SAn sono previsti per linee di dati di coppia rispettiva-?unente. Ciascuna delle linee di dati ? collegata ?con i terminali d'ingresso/usc?ta di celle di memoria M-CEL previste al di ^sotto di un'adatta matrice e di date celle fittizie D-CEL rispettivamente. Inoltre, sono previste linee di parole e linee di parole fittizie modo tale da incrociare ad angoli retti le linee dei dati. Ciascuna delle linee di parolee diparole fittizie? -collegata con i terminali di selezione delle celle di memoria M-CEL, pr?viste sotto una data matrice e le celle fittizie D-CEL, rispettivamente. Le linee di dati di coppia sono collegate con una coppia di linee di dati comuni attraverso cop piedi MISFET per costituire un interrut ? tor,e di colonna C-SW rispettivamente. Le linee di dati comuni
sono collegate-con il-terminale -d'ingresso di un buffer di uscita-dati DOB ed il terminale di uscita di un buffer d'ingresso dati DIB rispettiva mente. La trasmissione e la ricezione del segnale fra la D-RAM ed un circuito esterno, ossia la trasmissione dei dati di lettura e dei dati che devono -essere scritti, ha luogo attraverso il buffer d'uscita datiDQB e il buffer -d'ingresso dati DIB.
Un decodificatore RC-DCR delle righe-colonne eeegue l'operazione di selezione per selezionare una linea di parole e una linea di parole fittizia dalle linee di parole e linee di parole fittizie Inoltre, il decodificatore RC-DCR delle righe-co lonne esegue l'operazi?ne di selezione per selezionare una coppia di MISFET dalle coppia di MISFET
Un buffer d'indirizzi ADB elabora due tipi di segnali d'indirizzo esterni multiplati cio? segnali d'indirizzo di riga e segnali di indirizzo di colonna elabora in coppie di segnali d'indirizzo complementari rispettivamente e li invia al decodificatore RC-DCR delle righe-colonne in corrispondenza-di istanti in conformit? con il funzionamento della ^piastrina di circuito integrato.
?Il decodificatore RC-DCR delle righe-colonne decodifica le coppie di segnali d'indirizzo complementari per eseguire la summenzionata operazio ne di selezione
Nell'esempio sono previste coppie di linee di dati fittizie
al fine di eliminare la disuniformit? preceden . -temente descritta nella capacit? parassita fra le linee costituenti una linea di dati di coppia disposta in corrispondenza dell'esuperiore della parte di matrice di memoria M-ARYr(o parte di matrice fittizia D-ARY) fra le linee costituenti una linea di dati di coppia
disposta in corrispondenza della estremit? inferiore di essa.
La coppia di linee di dati fittizie ? prevista al di sopra della linea di dati di coppia superiore con la medesima disposizione delle altre linee di dati.
D'altro canto, la coppia di linee di dati fittizie ? prevista al di sotto della linea di dati di coppia d'estremit? inferiore
con la medesima disposizione delle altre linee di dati.
Al fine di rendere la sua capacit? parassita C uguale a quella delle linee di dati ciascuna di queste linee di dati fittizie ? collegata con una pluralit? di celle di memoria M-CEL, una cella di memoria fittizia singola D-CEL, un amplificatore sensore fittizio DSA^ o DSA^ e quello corrispondente di transistor MOS per formare un interruttore delle colonne come ? rappresentato nella figura.
La disposizione pratica di ciascuno degli amplificatori sensori fittizi DSA^, DSA^ ? uguale a quella degli amplificatori sensori SA1, SA2,
.... SA .
In aggiunta, ciascuna delle linee di parole ? formata in modo da incro ciare le linee di dati fittizie al fine di rendere la capacit? parassita D fra una linea di dati e una linea di parole di ciascuna linea di dati fittizia uguale a quella delle altre linee di dati.
La .coppia di linee di dati fittizie ? prevista al fine di rendere la -capacit? parassita fra linee-di -dati delle linee di-dati pi? -esterne
rispettivamente uguale"a quella delle altre linee di dati cio? 2C ?. Perci? non ? necessario leggere i dati in una coppia di linee di dadd
ti fittizie. Perci?, le coppie di transistor per formare --un .interruttore delle colonne collegato con le coppie di linee di dati fittizie rispettivamente sono mantenute in uno stato OFF. '
La figura 2B ? uno schema circuitale di un esempio pratico del circuito costituente la parte essenziale della D-RAM rappresentata nella figura 2A. La figura 2C ? un diagramma di temporizzazione del funzionamento di essa. Lo schema circuitale dell'esempio sar? qui di seguito descritto pi? det-?r
tagliatamente.
Costituzione della Cella di Memoria M-CEL
Ciascuna delle celle di memoria M-CEL a un bit comprendeun condensato? re Cs14 per memorizzare dati ed un MISFET Q per la selezione degli indi-"'rizzi. I dati "1" o "0" sono memorizzati a seconda del fatto se il condensatore C ha una carica elettrica oppure no?
;
Quantit? di Segnale che Deve Essere Letta
Dati vengono letti facendo commutare allo stato ON il MISFET Q al fine di collegare il condensatore C alla linea di dati DL e rilevare la variazione nel potenziale della linea di dati DL con la quantit?di carica elettrica immagazzinata nel condensatore CS. Nella descrizione seguente, si supporr?, per facilitare una comprensione qualitativa della quantit? del segnale che deve essere letto, che ciascuna delle linee di dati abbia solo
,
Poich? la cella di memoria ? resa pi? piccala, ed un gran numero di *
celle di memoria sono collegate a ciascuna linea di dati in modo da formare una matrice di memoria avente un grado di integrazione maggiore come pure lina maggior capacit? ad esempio diviene un valore estremamente piccolo. Conseguentemente ? un segnale estremamente piccolo.
Segnale di Riferimento in Lettura
Le celle fittizie D-CEL sono impiegate come riferimenti per rivelare questi p?ccoli segnali
Ciascuna delle celle fittizie D-CEL viene fabbricata nelle stesse con dizioni di fabbricazione e con la stessa costante di progettazione delle celle di memoria M-CEL tranne per il fatto che il valore capacitivo del >.suo condensatore C, ? circa la-met? di quello del-consensatore C . Il 'condensatore C viene caricato al potenziale di massa tramite un MISFET
'Disposizione dei Circuiti
L'amplificatore sensore SA1 serve per ampliare la differenza di variazione di potenziale prodotta nell'indirizzamento in un periodo di rile vazione determinato tramite un segnale di temporizzazione (segnale di controilo dell'amplificatore sensore) 0 (il funzionamento di esso sar? descritto in seguito) e ha nodi d'ingresso/uscita collegati con una coppia di linee di dati complementari disposte parallelamente l'una all'altra. I numeri delle celle di memoria collegate alle linee dei da- sono rispettivamente resi ugu?li l'uno all'altro al fine di aumentare il grado di precisione di rivelazione, ed uria cella fitti zia ? collegata a ciascuna delle linee di dati Inoltre eia scuna cella di memoria M-CEL ? collegata tra una linea di parole e una del^ La coppia di linee di dati complementari; poich? ciascuna linea di parole incrocia entrambe le linee costituenti una linea di dati di coppia, se la componente di rumore generata nella linea delle parole viene trasmessa ad una linea di dati tramite un accoppiamento elettrostatico, allora le componenti di rumore appaiono pure su entrambe le linee di dati e sono annuilate mediante l'amplificatore sensore SA1 di tipo differenziale.
In particolare, le linee di dati fittizie sono previste nell?esempio descritto precedentemente. Perci?, la capacit? parassita fra linee di dati di ciascuna linea di dati risulta 2Cd rispetto a tutte le altre linee di dati. Conseguentemente, ? possibile uniformare il rumore di accoppiamento da una linea di parole come pure il rumore di accoppiamento risultante dalla fluttuazione nella tensione di polarizzazione di substrato - V rispetto a tutte le linee di dati. Perci?, ciascun amplificatore sensore pu? annullare in modo affidabile i rumori di accoppiamento.
Quando la cella di memoria collegata con una della coppia di linee *Ji dati complementari viene selezionata, allora una linea della coppia di l?nee di parole fittizie viene selezionata in modo tale che una cella fittizia ? inevitabilmente collegata all'altra linea di dati.
Funzionamento dell'Amplificatore Sensore
L'amplificatore sensore SA ha una coppia di MISFET Q , Q che sono collegati in croce e amplifica in modo differenziale un piccolo segnale tramite il funzionamento a retroazione positiva di esso. L'operazione di retroazione positiva viene avviata nel medesimo tempo in cui un MISFET Q ? reso conduttore in risposta al segnale di temporizzazione (segnale di controllo dell'amplificatore sensore) 0 , e il potenziale (V ) della linea di dati pi? alto si riduce con una bassa velocit? ed il potenziale (V ) della linea di dati pi? basso si riduce con elevata velocit?, aumentando nel contempo la differenza fra di essi in conformit? con la differenza di potenziale applicata nell'indirizzamento.
Quando il potenziale pi? bassoV della linea di dati raggiunge una tensione di soglia V dei MISFET collegati in croce, il funzionamento a retroazione positiva si completa, per cui il potenzialeV pi? alto della linea di dati permane ad un potenziale minore della tensione di alimentazioneVoc ma maggiore della tensione di soglia Vth,ed il potenziale pi? bassoV della linea di dati raggiunge da ultimo 0 V.
I dati memorizzati in una cella di memoria, una volta distrutti nello indirizzamento, sono ripristinati (riscritti) ricevendo il potenziale pi? altoV della linea di dati o il potenziale pi? bassoV della linea di dati ottenuto dall'operazione di rilevazione cos? com'?.
Compensazione del livello di "1" Logico
Quando il potenziale pi? altoV della linea di dati si riduoe pi? di 'un ?grado prefissato rispetto alla tensione di'alimentazione Voc, tuttavia,ha luogo la malfunzione consistente nel fatto che lo stato viene letto come "0"llogico, mentre la lettura e la riscrittura sono ripetute alcune volte. Un circuito AR di ripristino attivo ? previsto al fine di impedire una -malfunzione di questo tipo. Il circuito AR1 di ripristino attivo ha la funzione di ,elevare selettivamente solo il potenziale pi? altoV della linea dei dati al potenziale Vcc della tensione di alimentazione senza esercitare nessun effetto sul potenziale pi? basso V della linea dei dati. Ciascuno degli elementi a capacit? variabile C e C di tipo MIS varia la sua capacit? elettrostatica con la tensione applicata a terminali sul lato di sinistra come ? mostrato in figura. Logicamente, si deve tener presente che un dondensatore ? formato con una tensione pi? alta della tensione di soglia V mentre nessun condensatore ? formato per una tensione pi? bassa della citata tensione di soglia.
Quando i MISFET Q , Q vengono resi conduttori in risposta ad un segnale di temporizzazione (segnale di controllo di ripristino attivo) 0 , l'elemento a capacit? variabile CB'appartenente alla linea dei dati al potenziale Q v,ieQne caricato. Successivamente, quando un segnale di temporizzazione (segnale di controllo di ripristino attivo) 0 passa a livel lo alto, il potenziale di porta di un MISFET Q , Q appartenente alla linea dei dati diviene sufficientemente pi? alto della tensione di alimen dazione V , per cui il potenzialeV viene ripristinato alla tensione di alimentazione V . In questo caso, le tensioni di soglia V dei MISFET Q , Q sono previste per risultare pi? piccole di quelle dei MISFET senza * nella figura al fine di far diminuire le perdite di potenza nei MI-SFET Q , Q .
Operazione di Lettura
Periodo di Precaricamento
l Quando un segnale di temporizzazione 0p^ ? a livello alto (superiore alla tensione di -alimentazione V ) , MISFET Q , Q sono resi conduttori . la capacit? fluttuante di ciascuna linea della coppia di linee di dati complementari ? precaricata alla tensione di alimentazione V . Poich? un MISFET Q ? reso conduttore simultaneamente a ci?, se vi ? uno squilibrio fra le operazioni di precaricamento tramite i MISFET e QS3 rispettivamente, allora la coppia di linee di dati complementari DL , sono cortocircuitate l'una con l'altra, in modo da essere disposte nella medesima condizione di potenziale. La tensione di soglia V di ciascuno dei MISFET da Q , Q viene impostato in modo da risultare pi? bassa di quella dei MISFET, senza * nella figura, al fine di impedire la pr? duzione della caduta di tensione fra la sorgente e il pozzo di essi.
In corrispondenza di questo momento, il MISFET Q ' ? reso conduttore in risposta ad un segnale di temporizzazione (segnale di controllo di scarica) 0 , e la cella fittizia D-CEL ? pure ripristinata in un dato stato, Periodo di Indirizzamento delle Righe
Segnali d'indirizzo di riga da a alimentati da un buffer di indirizzi ADB con la temporizzazione di un segnale di temporizzazione (segnale di controllo delbufferd'indirizzi) 0 sono decodificati tramite un decodi? ficatore RC-DCR delle righe-colonne e l'indirizzamento di una cella di memoria M-CEL e di una cella fittizia D-CEL viene avviato simultaneamente all'aumento o salita di un segnale 0 di controllo delle linee delleparole.
Di conseguenza, una differenza di tensione corrispondente all'incirca a viene prodotta fra la coppia di linee di dati complementari DL , in conformit? col contenuto memorizzato della cella di memoria come ? stato descritto precedentemente
Rilevazione
In corrispondenza dello stesso istante in cui MISFET Q inizia a condurre in risposta al segnale di temporizzazione (segnale di controllo dell'amplificatore sensore) 0 , l'amplificatore sensore SA inizia l'operazi?ne di retroazione positiva-e amplifica il segnale di rivelazione di generato durante 1'indirizzamento. Dopo che l'operazione di amplificazione ? stata quasi completata, il circuito AR^ di ripristino attivo precedentemente descritto ripristina il livello dell' "1" logico alla tensione di alimentazioneV in sincronismo col segnale di temporizzazione (segnale di controllo di ripristino attivo) 0
Operazione di Uscita dei P?ti
Il segnale da d'indirizzo delle colonne trasmesso dal buffer indirizzi ADB in sincronismo con un segnale di temporizzazione (segnale di controllo del buffer d'indirizzi) 0 viene decodificato tramite il decodificatore RC-DCR delle righe-colonne, e quindi i dati memorizzati nella cel^ la di memoria M-CEL in corrispondenza dell'indirizzo di colonna selezionato tramite un segnale di temporizzazione (segnale di controllo di commutazione di colonne)*0y viene trasmesso a linee di dati comuni attraverdo un interruttore C-SW delle colonne.
Successivamente, un buffer di uscita dati d?amplificatore principale OA&DOB viene attivato in risposta ad un segnale di temporizzazione (segnale di controllo del buffer d'uscita dati dell-'amplificatore principale) 0OP in modo tale che i dati>memorizzati letti sono trasmessi ad un terminale di uscita D della piastrina. Il buffer d'uscita OA&DOB dei dati dello amplificatore principale ? reso inoperativo in risposta ad un segnale di tem porizzazione (segnale di controllo del buffer d?uscita-dei dati).0 durante la scrittura.
Operazione di Scrittura
Periodo di Indirizzamento diRiga
Le operazioni di precaricamento, indirizzamento e rilevazione sono pressocch? uguali alla operazione di lettura che ? sfata descritta precedentemente. Conseguentemente, i dkti memorizzati nella cella di memoria per essere essenzialmente scritti vengono letti alla coppia di linee d? da ti complementari indipendentemente dal valore logico di,dati di scrittura d'ingresso D . Poich? i dati di lettura devono essere trascurati dall'operazione di scrittura che sar? in seguito descritta, si pu? considerare che l'operazione finora illustrata ? essenzialmente la selezione di un indirizzo di riga.
Periodo di scrittura
La coppia di linee di dati disposte sulla colonna selezionata in sincronismo con il segnale di temporizzazione (segnale di control^ lo dell'interruttore delle colonne) 0^, analogamente alla operazione di lettura sono collegate alle linee di dati comuni rispettivamente at traverso il commutatore o interruttore C-SW delle colonne.
Successivamente, segnali d'ingresso di scrittura complementari
alimentati dal buffer d'ingresso dati DIB in sincronismo con il segnale di temporizzazione (segnale di controllo del buffer d'ingresso dati) 0 sono scritti nella cella di memoria M-CEL attraverso l'interruttore C?SW delle colonne. Bench? l'amplificatore sensore o di rilevazione SA^ sia anch?esso operativo in corrispondenza di questo momento, i dati comparenti-sulla coppia di linee di dati delle col?nne sono determinate in conformit? con i dati del segnale d'ingresso D , poich? l'impedenza di uscita del buffer DIB d'ingresso dati ? bassa.
Operazione di Rinfresco.
%
Il rinfresco viene effettuato in maniera tale che i dati memorizzati nella cella di memoria M-CEL e che sono stati perduti vengono letti ancora una volta a una linea di dati comune di colonna DL, e i dati letti sono ripristinati ad un dato livello tramite l'amplificatore sensore SA1 come pure tramite il circuito di ripristino attivo AR1 e sono riscritti nella cella di memoria M-CEL. Perci?, l'operazione di rinfresco ? uguale alle operazioni di indirizzamento di riga e del periodo di rilevazione che sono state descritte con riferimento all'operazione di lettura. In questo caso, tuttavia, il commutatore o interruttore C-SW delle colonne ? reso inoperativo, ed il rinfresco viene effettuato simultaneamente per tutte le colonne come pure riga per riga nell'ordine.
La figura 2D ? uno schema a blocchi di un altro esempio del circuito costituente la parte essenziale della presente invenzione.
Diversamente dall'esempio rappresentato nella figura 2A, in questo esempio ciascuna delle linee di dati fittizia prevista all'esterno delle linee di dati pi? esterne nella parte di matrice di memoria M-ARY (o parte di matrice fittizia D-ARY) comprende una linea di dati fitti zia singola Queste linee di dati fittizie
fanno s? che le capacit? composite fra linee di dati di tutte le linee di dati abbiano a risultare sostanzialmente uguali l'una all'altra. In aggiunta, similmente alle linee di dati fittizie rappresentate nella figura 2A, ciascuna delle summenzionate linee di dati fittizie ? collegata con una pluralit? i
di celle di memoria M-CEL, una cella fittizia singola D-CEL e quello corrispondente di transistor MOS Q1,Q2 per formare un commutatore o interruttore di colonne come ? rappresentato nella figura. Inoltre, le linee di dati fi sono collegate con amplificatori sensori fittizi comprendente una parte degli elementi circuitali costituenti un amplificatore sensore come ? rappresentato nella figura. Perci? la capacit? parassita di ciascuna delle linee di dati fittizie & resa uguale a quella di ciascuna delle linee di dati
Le linee di dati fittizie sono previste al fine di consentire alle capacit? parassite fra linee di dati di ciascuna delle linee di dati pi? esterne di essere uguali a quella delle altre linee di dati cio? 2C . Perci? non ? necessario leggere segnali dalle linee di dati fittizie Conseguentemente le linee di dati fittizie non sono collegate alle linee di dati comuni
La figura 2E ? uno schema circuitale dell'esempio pratico del circuito costituente la parte essenziale della D-RAM rappresentata nella figura 2D. In questo esempio ? rappresentato un circuito pratico dell'amplificatore sensore fittizio DSA'1 collegato alla linea di dati fittizia DDL
In altre parole, l'amplificatore sensore fittizio DSA'1 ? costituito dagli elementi circuitali collegati con una linea di dati negli elementi circuitali costituenti l'amplificatore sensore SA1 di tipo differenziale. Conseguentemente l'amplificatore sensore fittizio DSA1 ? costituito da circa met? degli ?lemepti circuitali che costituiscono l'amplificatore sensore differenziale SA1 .
Poich? il funzionamento del circuito di questo esempio ? uguale a quello che ? stato descritto con riferimento alla figura 2B e alla figura 2C, la descrizione di esso viene omessa.
La figura 3A ? uno schema circuitale della D-RAM avente celle di memoria di circa 64 Kbit disposte separatamente in due matrici di celle di memoria (matrici di memoria ciascuna avente una capacit? di memoria di 128 righe x 256 colonne = 32.768 bit (32 Kbit). I blocchi principali della figura sono disegnati in conformit? con la effettiva disposizione geometrica.
Segnali di uscita di decodificazione di 2 =128 tipi ottenuti in conformit? con segnali d'indirizzamento di righe sono applicati a linee di selezione d'indirizzi (linee di parole WL) nel sistema delle righe di ciascuna delle matrici di memoria da decodificatori di riga (serventi pure come elementi di pilotaggio di parole)
rispettivamente.
Un decodificatore C-DCRdelle colonnefornisce segnalid? uscitadi decodificazione di 128 tipi in conformit? con segnali d'indirizzo di colonna I segnali di uscita di decodificazione di selezione delle colonne sono comuni alle matrici di memoria di destra e sinistra come pure alle colonne adiacenti superiori e inferiori in ciascuna delle matrici di memoria, ossia quattro colonne in totale.
Perci?, il decodificatore per selezionare le colonne delle matrici di memoria ? suddiviso in due stadi: il decodificatore C-DCR delle colonne e i selettori-commutatori delle colonne. La divisione del decodificatore in due stadi ha dapprima come compito quello di impedire lo spreco di spazio nella piastrina di circuito integrato. In altre parole, il compito ? quello di attuare coincidenza fra il passo della disposizione longitudinale di porte NOR aventi un'area relativamente grande per portare una coppia di linee d? segnale d'uscita di destra e sinistra del decodifica tore C-DCR delle colonne e il passo della disposizione delle colonne delle celle di memoria. In altre parole, la divisione del decodificatore in due stadi consente di ottenere riduzione nel numero di transistor richiesti per costituire le porte NOR, per cui l'area occupata da esse pu? essere resa pi? piccola.
Il secondo proposito relativo al dividere il decodificatore in due stadi ? quello di ridurre il carico su ciascuna linea del segnale d'indirizzo e migliorare la velocit? di commutazione riducendo il numero di porte NOR collegate a una linea di segnale d'indirizzo.
Il buffer di indirizzo ADB elabora gli otto segnali d'indirizzo esterno multiplati in otto tipi di coppie di segnali di indirizzo complementari rispettiveniente e li trasmette al circuito decodificatore con le temporizzazioni 0 , 0 sincronizzate con il funzionamento all'interno della piastrina di cir-AC
cuito integrato.
Nella forma di realizzazione preferita, linee di dati fittizie
sono previste in corrispondenza delle parti esterne delle matrice di memoria ? cio? le parti superiori e le parti inferiori di esse rispettivamente. In aggiunta, transistor MOS Q1, Q2, Q3?Q4 per formare interruttori delle colonne e amplificatori sensori fittizi DSA' , DSA' , DSA* , DSA' sono previsti in modo da corrispondere ad essi rispettivamente.
Il funzionamento circuitale nel processo di impoetazione degli indirizzi nella 64 K?D-RAM del sistema a .due matrici sar? descritto qui di seguito con riferimento alla figura 3A e alla figura 3B.
Dapprima, quando il segnale di controllo del buffer di indirizzi
0 del sistema delle righe si porta a livello alto, sette tipi di coppie di segnali a due indirizzi complementari corrisPon~ denti ai segnali di indirizzo di riga sono applicate ai decodificatori delle righe dal buffer ADB degli indirizzi attraverso una linea R-ADL di indirizzo di riga.
Successivamente, quando il segnale 0 di controllo delle linee delle parole si porta ad un livello alto, i decodificatori delle righe sono resi attivi, e una delle linee di parole in ciascuna delle matrici di memoria viene selezionata e portata a livello alto.
Successivamente, quando il segnale 0 di controllo del buffer degli indirizzi del sistema delle colonne si porta ad un livello alto, sette tipi di coppie di segnali di indirizzo di colonna complementari corrispondenti ai segnali d'indirizzo delle colonne sono applicate al decodificatore C-DCR delle colonne dal buffer ADB degli indirizzi attraverso la linea C-ADL di indirizzo delle colonne.
Di conseguenza, una delle 128 coppie di linee del segnale di uscita del decodificatore C-DCR delle colonne viene portata a livello alto, ed il segnale di livello alto viene applicato ai selettori?commutatori CSW-S1, CSW-S2 delle colonne.
Successivamente, quando il segnale 0y di controllo dei commutatori delle colonne si porta ad un livello alto, il circuito generatore del segnale 0 ? reso operativo.
D'altro canto, la coppia di segnali complementari corrispondenti al segnale d'indirizzo A7 viene preliminarmente applicata al circuito 0 generatore del segnale 0 quando il segnale 0 di controllo del buffer degli indirizzi passa a livello alto, mentre la coppia di segnali complementari corrispondenti al segnale di indirizzo A8 viene preliminarmente applicata al circuito generatore del segnale 0 quando il segnale 0 di controllo del buffer degli indirizzi
AC
passa a livello alto. Conseguentemente, quando il segnale 0y di controllo del commutatore delle colonne passa a livello alto, pressocch? contemporaneamente ad esso il circuito 0 -SG generatore del segnale 0 trasmette un segnale a ciascuno dei selettori CSW-S , CSW-S - commutatori delle colonne.
In tal modo una coppia viene selezionata da un totale di 512 doppie di transistor nei commutatori C-SW1, C?SW2, delle colonne ed una coppia di linee di dati DL nella matrice di memoria viene coll?gata alla linea di dati comune CDL.
La figura 4A illustra una configurazione di disposizione della matrice di memoria M-ARY e della matrice fittizia D-ARY rappresentata nell'esempio della figura 2A e della figura 2B.
La matrice di memoria M-ARY rappresentata nella figura 4A ha una piu ralit? di celle di memoria M-CEL disposte su un substrato di semiconduttore 1, mentre la matrice fittizia D-ARY rappresentata nella figura 4A ha una pluralit? di celle fittizie D-CEL disposte sul substrato di semiconduttore 1.
In primo luogo la matrice di memoria M-ARY rappresentata nella figura 4A ? disposta come segue.
Una pellicola 2 di isolamento di campo avente la configurazione basilare rappresentata in figura 5 ? formata sulla superficie del substrato di semiconduttore 1 al fine di separare l'una dall'altra le celle di memoria M-CEL, ciascuna cella di memoria comprendendo un MISFET Q ed un condensatore Cg per l'immagazzinamento.
Diversamente dalla pellicola 2 di isolamento di campo che ? in conformit? con la norma di disegno o configurazione basilare, una pellicola 2a d'isolamento di campo ? eccezionalmente disposta al di sotto di un foro di contatto CH per applicare la tensione di alimentazione V ad un primo strato di silicio policristallino 6. Perci? ? possibile impedire il verificarsi dell'inconveniente per il quale la lega di alluminio-silicio formata secondo l'interazione fra uno strato di alluminio e lo strato di silicio policristallino in prossimit? del foro di contatto CH^ penetra attraverso la pellicola isolante al di sotto del foro di contatto CH^ cos? da raggiungere indesiderabilmente la superficie del substrato di semiconduttore 1.
Il primo strato di silicio policristallino 6 impiegato come uno degli elettrodi del condensatore d'immagazzinamento C in ciascuna cella di memoria M-CEL ? formato con la configurazione basilare rappresentata in figura 6 sulla pellicola di isolamento di campo 2 e la pellicola di isolamento di porta .3.
Inoltre le linee delle parole formate da uri secondo strato di silicio policristallino 8 si estendono sul primo strato di silicio policristallino 6 nella direzione verticale come ? rappresentato nella figura 4A. -In aggiunta, una linea V _di alimentazione di potenza per alimentare la tensione di alimentazion? -V allo strato di silicio policristallino 6 come un elettrodb del condensatore d'immagazzinamentoCSsi estende nella direzione orizzontale come ? rappresentato nella figura 4A.
D'altro cant?, le linee di dati fittizie e le linee di dati formate dallo strato di alluminio 10 si estendono sostanzialmente parallelamente alla linea V di alimentazione di potenza come ? rappresentato nella figura 4A. La linea D DL di dati fittizia ? collegata alla regione di pozzo del MISFET Q nella cella di memoria H-CEL attraverso un foro di contatto CH1, mentre la linea di dati fittizia
? collegata alla regione di pozzo del MISFET Q in un'altra cella di memoria M-CEL attraverso un foro di contatto CH2. In aggiunta, ciascuna delle linee di dati si estende nella direzione orizzontale come ? mostrato in figura 4A analogamente alle linee di dati fittizie
ed ? collegata alla regione di pozzo del MISFET Q in una cella
di memoria attraverso un foro di contatto in corrispondenza di una data porzione.
La cella fittizia D-CEL rappresentata nella figura 4A ? strutturata come segue.
La pellicola 2 di isolamento di campo ? formata su una parte della superficie del substrato di semiconduttore 1, mentre la ?pellicola 3 di isolamento di porta ? formata sull'altra parte della superficie del substrato di semiconduttore 1.
Sulla pellicola 2 di isolamento di campo e sulla pellicola 3 di isolamento di porta, primi strati di silicio policristallino 15a, 15b si esten dono separatamente l'uno dall'altro nella direzione verticale come ? rappresentato nella figura 4A. La larghezza di ciascuno dei primi strati di silicio policristallino 15a, 15b ? estremamente importante per determinare il valore di capacit? del condensatore C in ciascuna cella fittizia D-CEL. Una regione 14 di semiconduttore di tipo N+ ? disposta fra i primi strati di silicio policristallino 15a e 15b ed ? impiegata come una linea di terra comune alle celle fittizie D-CEL.
In aggiunta, la linea di par?le fittizia DWL, formata da un secondo strato di silicio policristaliino si estende sul primo strato di silicio poiicristaiiino 15a. La linea di parole fittizia DWL costituisce l'elettrodo di porta di un MISFET Q di ciascuna cella fittizia D-CEL. D'altro canto, una linea di segnale di controllo 0 formata dal secondo strato di si? lido policristaliino per applicare il segnale 0 di controllo di scarica rappresentato in Fig. 2B ? separata dalla linea di parole fittizia DWL e nel contempo si estende parallelamente ad essa. La linea 0 del segnale di controllo costituisce l'elettrodo di porta-di un MISFET Q in ciascuna cella fittizia D-CEL.
La figura 7 rappresenta una vista in sezione della struttura del IC presa lungo una linea X1-X1 configurazione di disposizione precedentemente descritta.
La figura 4B rappresenta una configurazione di disposizione di una parte di un circuito periferico, ad esempio l'amplificatore sensore SA e l'amplificatore di rilevazione o sensore fittizio DSA. rappresentato in Fig. 2B.
In Fig. 4B, il simbolo di riferimento AR indica una sezione di ripristino attiva mentre il simbolo di riferimento PC indica una sezione a circuito di precaricamento della linea dei dati.
La sezione di ripristino attiva AR ha due circuiti di ripristino attivi AR1 rappresentati nella Fig. 2B. In altre parole, un circuito di ripristino attivo ? costituito su un lato di una freccia A rappresentata in Fig. 4B e l'altro circuito di ripristino attivo ? costituito sul lato di una freccia B. Nella sezione di ripristino attiva AR, sono disposte come rappresentato nella figura 4B, linee di segnale di controllo di ripristino attive e una linea i alimentazione di potenza comune a entrambi i circuiti di ripristino attivi.
D'altro canto, la sezione PC del circuito di precaricamento ha due circuiti di precaricamento delia linea dei dati disposti corrispondentemente ai due circuiti d? ripristino attivi. Nella sezione PC del circuito di prericaricamento, sono disposte, come ? rappresentato nella figura 4B, una linea V di potenziale, una linea di segnale di controllo di precaricamento, e linee di dati fittizie come pure linee di dati estendentisi alla matrice di memoria M-ARY rappresentata nella figura 4A.
I MISFET ed i condensatori di figura 2B sono disposti come ? rappresentato nella figura 4B.
La figura 7 rappresenta viste in sezione della struttura del circuito integrato, prese lungo linee X rappresentate nella configurazione della di sposi zi one ri spetti vamente .
La figura 4C rappresenta una confi gurazi one di disposi zione della matrice di memoria M-ARY e delia matrice fittizia D-ARY secondo l'esempio rappresentato in figura 2D e in figura 2E.
La disposizione basilare di questo esempio ? uguale a quella illustrata nella figura 4A. Nell'esempio rappresentato in figura 2D e in figura 2E, tuttavia, la linea dei dati? dispostanella secondal?nea poich? la linea di dati fittizia DDL ? costituita da una linea di dati fittizia singola.
La figura 4D rappresenta una configurazione di disposizione di una parte di un circuito periferico, ad esempio l'amplificatore sensore fittizio DSA'1 e l'amplificatore sensore SA1 rappresentato nella figura 2E.
In questo esempio, poich? la linea di dati fittizia ? costituita da una-'linea singola analogamente alla linea di dati fittizia DDL , la sezione di ripristino attiva AR e la sezione PC del circuito di precaricamento dell'amplificatore sensore fittizio DSA'1 sono ridotte, per cui l'a rea occupata da essi ? pi? piccola rispetto a quella della disposizione rappresentata in figura 4B o dell'amplificatore sensore SA1 rappresentato nella medesima figura. Eccezion fatta per questa cosa, la disposizione ? fondamentalmente simile alla disposizione illustrata nella figura 4B.
Secondo la forma di realizzazione preferita che ? stata descritta precedentemente, le capacit? parassita composite fra linee di dati di tutte le linee di dati possono essere resi uguali l'una all'altra cio? 2C , poi- . ch? le linee di dati fittizie sono previste all'esterno delle linee di dati pi? esterne rispettivamente. Perci?, i rumori di accop? piamento da una linea di parole e da una linea di parole fittizie e i rumori di accoppiamento risultanti dalla fluttuazione nella tensione di.polarizzazione di substrato - V sono egualmente generati nelle linee costituenti una linea di dati di coppia , per cui essi possono essere annullati tramite un amplificatore sensore (SA1) di tipo differenziale.
Perci?, poich? la piccola differenza di tensione alimentata all'amplificatore sensore (SA1) non ? influenzata dai rumori di accoppiamento, ? possibile impedire malfunzion? dell'amplificatore sensore (SA1) e ampliare il margine del livello di ingresso.
In aggiunta, nel caso di ampliamento della capacit? di memoria ad esempio a 1 M bit, l'applicazione della presente invenzione impedisce la comparsa degli effetti avversi precedentemente descritti anche se la distanza fra linee di dati adiacenti ? resa quanto pi? piccola possibile ed il valore di capacit? della capacit? parassita C fra le linee di dati ? aumentata. Perci?, l'idea tecnica della presente invenzione ? indispensa bile per una matrice di memoria di elevata densit? ossia per ampliare la ? capacit? di memoria.
La presente invenzione non ? limitata alla forma di.realizzazione preferita precedentemente descritta.
La disposizione della matrice di memoria pu? essere modificata in una variet? di forme oltre a quella del sistema a due matrici preceden-:_ temente descritto, come ad esempio un sistema a 8 matrici in cui
una cella di memoria di circa 64 K bit ? divisa in 8 matrici di memoria ciascuna avente una capacit? di memoria corrispondente a 128 ri ghe x 54 colonne = 8192 bit (8 K bit).
Inoltre, la capacit? parassita deila linea di dati fittizia pu? essere sostituita da mezzi capacitivi equivalenti alle celle di memoria, cella fittizia e amplificatore sensore fittizio precedentemente descritti.
L'invenzione pu? essere applicata ad una RAM dinamica avente celle di memoria ridondanti. Le celle di memoria ridondanti sono collegate ad esempio a ciascuna linea di una linea di dati di coppia addizionale. La linea dei dati di coppia ? inoltre collegata con le celle fittizie e un amplifi^ catone sensore. Conseguentemente, le celle di memoria ridondanti, la linea di dati di coppia addizionale, le celle fittizie e l'amplificatore sensore sono disposti in modo simile, a, ad esempio, la linea di dati di coppia
rappresentata nella figura 2A e le celle di memoria, celle
fittizie e amplificatore sensore SA1 che sono collegati con esse. La linea di dati di coppia addizionale e simili sono disposte in corrisponden? zar.-di una parte finale o d'estremit? della matrice di memoria, ad esempio. La linea di dati di coppia addizionale ? collegata a linee di dati comuni
attraverso MISFET commutatori di colonne ridondanti, dispo?
sti o strutturati in modo simile ai commutatori di colon ne rappresentati nella figura 2A. Un decodificatore di indirizzi a.ridondanza ? previsto per il controllo di commutazione dei MISFET commutatori delle colonne a ridondanza. In tal modo, se vi ? una linea di dati di coppia collegata con una cella di memoria difettosa o vi ? una linea di dati di coppia difettosa, allora la linea di dati di coppia viene sostituita con la linea di dati di coppia addizionale; in altre parole, quando un segnale d'indirizzi rappresenta'la linea di dati di coppia difettosa, ? fatto accesso alla linea di dati di coppia addizionale

Claims (1)

  1. RIVENDICAZIONI
    1 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione di linee di bit a ripiegamento comprendente :
    una matrice di memoria avente una pluralit? di linee di dati di coppia formate su un substrato di semiconduttore, una pluralit? di celle di.memoria collegate con la linea corrispondente di detta pluralit? di linee di dati di coppia ed una pluralit? di linee di parola ciascuna collegata con quelle corrispondenti di detta pluralit? di celle di memoria; e
    una linea di dati addizionale formata su detto substrato di semiconduttori in maniera da estendersi nelle vicinanze della e parallelamente alla linea di dati di coppia in detta pluralit? di linee di dati di coppia disposte in corrispondenza di una estremit? di detta matrice di memoria, cosi da ridurre la differenza fra le capacit? parassita collegate alle linee costituenti detta linea di dati di coppia disposta in corrispondenza di una estremit? di detta matrice di memoria rispettivamente.
    2 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione di linee di bit a ripiegamento secondo la rivendicazione 1, in cui detta linea di dati addizionale ? formata dal medesimo strato di collegamento o cablaggio che forma ciascuna di detta pluralit? di linee di dati di coppia.
    3 - Dispositivo a circuito integrato a RAM dinamica avente una dispo sizione di l?nee di bit a ripiegamento secondo la rivendicazione 1, in cui - ciascuna linea di detta pluralit? di linee delle parole incrocia ciascuna linea di detta pluralit? di linee di dati di coppia e detta linea di dati? addizionale.
    4 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione di linee di bit a ripiegamento secondo la rivendicazione 1, in cui detta linea di dati addizionale ? collegata con un terminale di quelle corrispondenti di detta pluralit? di celle di memoria aventi gli altri termina?i collegati con quelle corrispendenti di detta pluralit? di linee di parole.
    5 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione a linee di bit a ripiegamento secondo la rivendicazione 1, in cui la distanza fra detta linea di dati addizionale e la linea di dati disposta in corrispondenza di una parte d'estremit? di detta matrice di memoria ? resa sostanzialmente uguale a quella fra le linee di dati costituenti una linea di detta pluralit? di linee di dati di coppia.
    6 - Dispositivo a circuito integrato a RAM dinamica avente una disposi^ zione a linee di bit a ripiegamento secondo la rivendicazione 1, in cui detta linea di dati addizionale ? collegata con elementi circuitali sostanzia^ mente equivalenti a quelli collegati a ciascuna linea di dati di detta piu ralit? di linee di dati, consentendo cosi alla capacit? parassita collegata a detta linea di dati addizionale di essere sostanzialmente uguale a quella collegata a ciascuna linea di dati di detta pluralit? di linee di dati di coppia.
    7 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione a linee di bit a ripiegamento secondo la rivendicazione 6, in cui detti elementi circuitali collegati a detta linea di dati addizionale includono elementi circuitali equivalenti a quelli costituenti un amplificatore sensore collegato a ciascuna linea di detta pluralit? di linee di dati di coppia ed un transistor equivalente a quello per formare un commutatore delle colonne per selezionare una linea di dati da detta pluralit? di linee di dati di coppia.
    8 - Dispositivo a circuito integrato a RAM dinamica, avente una disposi^ '?' * zione a linee di bit ? ripiegamento secondo le rivendicazioni 1, 2, 3 oppu re 4 in cui.detta linea di dati addizionale ? una linea di dati,di coppia addizionale formata su detto substrato di semiconduttore.in modo da estendersi adiacentemente 1'una all'altra come pure parallelamente l'una all'altra.
    9 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione a linea di bit a ripiegamento secondo la rivendicazione 8, in cui la distanza fra le linee di dati addizionali costituenti detta linea di dati di coppia addizionale ? resa sostanzialmente uguale a quella fra le linee di dati costituenti ciascuna linea di detta pluralit? di linee di dati di coppia e la distanza fra la linea di dati disposta in corrispondenza di una parte d'estremit? di detta matrice di memoria e una linea delle linee di dati addizionali costituenti detta linea di dati di coppia addizionale disposta adiacentemente ad essa ? resa sostanzialmente uguale a quella fra le linee adiacenti di detta pluralit? di linee di dati di coppia.
    10 - Dispositivo a circuito integrato a RAM dinamica avente una disposizione a linee di bit a ripiegamento secondo la rivendicazione 9, in cui ciascuna linea delle linee di dati addizionali costituente detta linea di dati di coppia addizionale ? collegata con elementi circuitali sostanzialmente equivalenti a quelli collegati a ciascuna linea di dati di detta piuralit? di linee di dati di coppia, consentendo cos? alla capacit? parassita collegata a ciascuna delle linee di dati addizionali costituente detta linea di dati di coppia addizionale di essere sostanzialmente uguale a quella collegata a ciascuna linea di dati di detta pluralit? di linee di dati di coppia. - -11 - Dispositivo a circuito integrato a RAM dinamica comprendente: una matrice di memoria avente una pluralit? di linee di dati, una pluralit? di celle di memoria coll egate a quella corrispondente di detta pluralit? di linee di dati e una pluralit? di linee di parola ciascuna collegata alle celle corrispondenti di detta pluralit? di celle di memoria; e un circuito di selezione per selezionare una qualsiasi linea di dati da detta pluralit? di linee di dati eccezion fatta per linee di dati disposte in corrispondenza di parti d'estremit? di detta matrice di memoria rispettivamente cos? da impedire sostanzialmente la selezione di dette l?nee di dati disposte in corrispondenza di parti d'estremit? di detta matrice di memoria rispettivamente.
IT24991/82A 1981-12-25 1982-12-24 Dispositivo a circuito integrato a ram dinamica IT1153915B (it)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56209397A JPS58111183A (ja) 1981-12-25 1981-12-25 ダイナミツクｒａｍ集積回路装置

Publications (3)

Publication Number Publication Date
IT8224991A0 IT8224991A0 (it) 1982-12-24
IT8224991A1 true IT8224991A1 (it) 1984-06-24
IT1153915B IT1153915B (it) 1987-01-21

Family

ID=16572215

Family Applications (1)

Application Number Title Priority Date Filing Date
IT24991/82A IT1153915B (it) 1981-12-25 1982-12-24 Dispositivo a circuito integrato a ram dinamica

Country Status (10)

Country Link
US (1) US4551820A (it)
JP (1) JPS58111183A (it)
KR (1) KR900007275B1 (it)
DE (1) DE3247538A1 (it)
FR (1) FR2519177B1 (it)
GB (2) GB2112568B (it)
HK (2) HK1888A (it)
IT (1) IT1153915B (it)
MY (1) MY8700799A (it)
SG (1) SG88187G (it)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054471A (ja) * 1983-09-05 1985-03-28 Hitachi Ltd 半導体メモリ
JPS6085492A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd ダイナミツクメモリ装置
US4961166A (en) * 1984-05-07 1990-10-02 Hitachi, Ltd. Dynamic RAM having a full size dummy cell
US4771404A (en) * 1984-09-05 1988-09-13 Nippon Telegraph And Telephone Corporation Memory device employing multilevel storage circuits
JPH0760858B2 (ja) * 1984-10-26 1995-06-28 三菱電機株式会社 半導体メモリ装置
JPS61110459A (ja) * 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JPS61123168A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd 半導体記憶装置
JPS61126690A (ja) * 1984-11-26 1986-06-14 Hitachi Ltd 半導体メモリ
JPH0666442B2 (ja) * 1985-03-08 1994-08-24 三菱電機株式会社 半導体メモリ装置
JPS61230359A (ja) * 1985-04-05 1986-10-14 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH0682802B2 (ja) * 1985-05-23 1994-10-19 三菱電機株式会社 半導体メモリ装置
JPS62117191A (ja) * 1985-11-15 1987-05-28 Mitsubishi Electric Corp 半導体記憶装置
JPS62197990A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp 半導体記憶回路
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPH06101229B2 (ja) * 1986-09-09 1994-12-12 三菱電機株式会社 ダイナミツク・ランダム・アクセス・メモリ
KR890003372B1 (ko) * 1986-11-24 1989-09-19 삼성전자 주식회사 다이나믹 랜덤 액세스 메모리 어레이
JPH0632213B2 (ja) * 1987-02-26 1994-04-27 日本電気株式会社 半導体メモリ
JP2534700B2 (ja) * 1987-04-02 1996-09-18 日本電気株式会社 半導体記憶装置
US5249159A (en) * 1987-05-27 1993-09-28 Hitachi, Ltd. Semiconductor memory
JP3005223B2 (ja) * 1988-06-27 2000-01-31 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JPH0828467B2 (ja) * 1988-11-15 1996-03-21 株式会社東芝 半導体装置
JP2650377B2 (ja) * 1988-12-13 1997-09-03 富士通株式会社 半導体集積回路
US5307356A (en) * 1990-04-16 1994-04-26 International Business Machines Corporation Interlocked on-chip ECC system
DE69128819T2 (de) * 1990-08-13 1998-05-14 Nippon Electric Co Halbleiterspeicheranordnung
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers
US6490214B2 (en) * 2000-12-26 2002-12-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
US9478556B2 (en) * 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5539073B2 (it) * 1974-12-25 1980-10-08
US4045783A (en) * 1976-04-12 1977-08-30 Standard Microsystems Corporation Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry
SU928412A1 (ru) * 1976-09-30 1982-05-15 Предприятие П/Я Р-6429 Матричный накопитель дл интегрального запоминающего устройства
DE2647394C2 (de) * 1976-10-20 1978-11-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen MOS-Halbleiterspeicherbaustein
JPS5693363A (en) * 1979-12-04 1981-07-28 Fujitsu Ltd Semiconductor memory
JPS57111061A (en) * 1980-12-26 1982-07-10 Fujitsu Ltd Semiconductor memory unit

Also Published As

Publication number Publication date
GB8505714D0 (en) 1985-04-11
KR840003146A (ko) 1984-08-13
MY8700799A (en) 1987-12-31
GB2155239A (en) 1985-09-18
DE3247538C2 (it) 1991-12-05
HK1788A (en) 1988-01-15
GB2155239B (en) 1986-02-26
GB2112568A (en) 1983-07-20
IT1153915B (it) 1987-01-21
HK1888A (en) 1988-01-15
JPS58111183A (ja) 1983-07-02
US4551820A (en) 1985-11-05
GB2112568B (en) 1986-02-26
IT8224991A0 (it) 1982-12-24
JPH0381233B2 (it) 1991-12-27
DE3247538A1 (de) 1983-08-04
FR2519177B1 (fr) 1987-12-18
SG88187G (en) 1988-06-03
KR900007275B1 (ko) 1990-10-06
FR2519177A1 (fr) 1983-07-01

Similar Documents

Publication Publication Date Title
IT8224991A1 (it) Dispositivo a circuito integrato a ram dinamica
US4658377A (en) Dynamic memory array with segmented bit lines
KR100397684B1 (ko) 메모리장치,집적회로구조물및다이나믹램설계를최소화하기위한방법
US5111434A (en) Semiconductor memory device
US5010524A (en) Crosstalk-shielded-bit-line dram
CN100359600C (zh) 在存储阵列中使用互补位的设备与方法
US4195357A (en) Median spaced dummy cell layout for MOS random access memory
JP3281215B2 (ja) ダイナミック型半導体記憶装置
US5375095A (en) Semiconductor memory apparatus with reduced line widths
US4947377A (en) Semiconductor memory device having improved sense amplifier arrangement
EP0264929B1 (en) Semiconductor memory device with improved bit line arrangement
JPS6028143B2 (ja) 一素子形電界効果トランジスタ・ランダム・アクセス・メモリ
KR19990030023A (ko) 동작 마진의 감소 없이 다중값 데이터 비트를 안정하게 기억하기 위한 메모리 셀을 갖는 반도체 메모리 디바이스
US4689770A (en) Semiconductor memory device
JP3360717B2 (ja) ダイナミック型半導体記憶装置
US4198697A (en) Multiple dummy cell layout for MOS random access memory
KR910013285A (ko) 불휘발성 반도체메모리
US4922453A (en) Bit line structure of dynamic type semiconductor memory device
US4701885A (en) Dynamic memory array with quasi-folded bit lines
US4255679A (en) Depletion load dynamic sense amplifier for MOS random access memory
US4409672A (en) Dynamic semiconductor memory device
USRE33694E (en) Dynamic memory array with segmented bit lines
US5245573A (en) Semiconductor memory device having a single data bus line corresponding to one data input/output terminal
US6504777B1 (en) Enhanced bitline equalization for hierarchical bitline architecture
IT8322792A1 (it) Memoria ad accesso casuale dinamica a semiconduttori

Legal Events

Date Code Title Description
TA Fee payment date (situation as of event date), data collected since 19931001

Effective date: 19961223