JPS62117191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62117191A JPS62117191A JP60257280A JP25728085A JPS62117191A JP S62117191 A JPS62117191 A JP S62117191A JP 60257280 A JP60257280 A JP 60257280A JP 25728085 A JP25728085 A JP 25728085A JP S62117191 A JPS62117191 A JP S62117191A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- same
- cell array
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型ＭＯＳ ＲＡＭ等の半導体
記憶装置に関し、特にメモリセルアレイ端のデータ線に
つながるメモリセルの続出し時の動作余裕の低下を防ぐ
ようにしたものに関するものである。
記憶装置に関し、特にメモリセルアレイ端のデータ線に
つながるメモリセルの続出し時の動作余裕の低下を防ぐ
ようにしたものに関するものである。
第２図は、従来のダイナミック型半導体記憶装置の構成
例を示す。図中、ＢＬ及び丁τは、一つのセンスアンプ
ＳＡＩに接続されたビット線対、ＭＣＯ，ＭＣＩはメモ
リセル、ＱＯ，Ｑｌはメモリセルトランジスタ、Ｃｏ、
Ｃ１はメモリセル容量、ＤＣＯ，ＤＣＩはメモリセル・
データの読出し時に“Ｈ”、“Ｌ”判定のための基準電
圧レベルを発生するためのダミーセル、ＱＤＯ，ＱＤＩ
はダミーセルトランジスタ、ＣＤＯ，ＣＤＩはダミーセ
ル容量、ＱＤＯ’ 、ＱＤＩ’ はダミーセルリセット
用トランジスタである。またφ。。、φ、１はワード線
、φ、。、φＤ１はダミーワード線、φ、はダミーセル
に零電位を与えるためのリセット信号、ＳＡＩはメモリ
セルの記憶情報を読出すためのセンスアンプ、φ、はセ
ンスアンプ活性化信号、ＱＰ、ＱＰ“はビット線をＶＣ
Ｃ等の電位にプリチャージするためのプリチャージトラ
ンジスタ、φ□。はプリチャージ信号、Ｑｌ／。、Ｑπ
「はビット線ＢＬ、ＢＬ′に、Ｉ１０線、Ｔ７丁線から
のデータを入力／出力するための切り換えトランジスタ
であり、これは図示しないコラムデコーダからの信号に
より、選択されたコラムに対してのみ導通状態となるも
のである。
例を示す。図中、ＢＬ及び丁τは、一つのセンスアンプ
ＳＡＩに接続されたビット線対、ＭＣＯ，ＭＣＩはメモ
リセル、ＱＯ，Ｑｌはメモリセルトランジスタ、Ｃｏ、
Ｃ１はメモリセル容量、ＤＣＯ，ＤＣＩはメモリセル・
データの読出し時に“Ｈ”、“Ｌ”判定のための基準電
圧レベルを発生するためのダミーセル、ＱＤＯ，ＱＤＩ
はダミーセルトランジスタ、ＣＤＯ，ＣＤＩはダミーセ
ル容量、ＱＤＯ’ 、ＱＤＩ’ はダミーセルリセット
用トランジスタである。またφ。。、φ、１はワード線
、φ、。、φＤ１はダミーワード線、φ、はダミーセル
に零電位を与えるためのリセット信号、ＳＡＩはメモリ
セルの記憶情報を読出すためのセンスアンプ、φ、はセ
ンスアンプ活性化信号、ＱＰ、ＱＰ“はビット線をＶＣ
Ｃ等の電位にプリチャージするためのプリチャージトラ
ンジスタ、φ□。はプリチャージ信号、Ｑｌ／。、Ｑπ
「はビット線ＢＬ、ＢＬ′に、Ｉ１０線、Ｔ７丁線から
のデータを入力／出力するための切り換えトランジスタ
であり、これは図示しないコラムデコーダからの信号に
より、選択されたコラムに対してのみ導通状態となるも
のである。
次に動作について説明する。第３図に第２図の回路の動
作タイミングを示す。ビット線対ＢＬ。
作タイミングを示す。ビット線対ＢＬ。
■τはプリチャージ信号φＰＲＣによりプリチャージ電
位Ｖ ＰＩＩＣにプリチャージされる。このプリチャー
ジ電位Ｖ□、は、例えば電源電圧■。あるいはＶＣＣ／
ｌである。第３図には■。、にプリチャージされる場合
の例を示す。
位Ｖ ＰＩＩＣにプリチャージされる。このプリチャー
ジ電位Ｖ□、は、例えば電源電圧■。あるいはＶＣＣ／
ｌである。第３図には■。、にプリチャージされる場合
の例を示す。
本半導体記憶装置がアクティブ・サイクルに入ると、プ
リチャージ信号φ□０は“Ｌ″となり、ビット線は解放
（ｆｌｏａｔｉｎｇ ）状態となる。次に例えばワード
線φ８゜、ダミーワード線φ。１が“Ｈ”になり、ワー
ド綿φ１．ダミーワード線φ。。は′Ｌ”のままである
とメモリセルＭＣｏとダミーセルＤＣＩがそれぞれビッ
ト線ＢＬ、ＢＬに接続され、例えばメモリセルＭＣｏに
Ｉ］″がストアされていた場合はビット線ＢＬはＶＣＣ
のまま、ビット線丁丁はダミーセルＤＣＩに常に“Ｌ”
がストアされているので、ビット線丁τはその浮遊容量
ＣＩＬとダミーセルＤＣＩの容１ｌＣＤＩとの比で決ま
る値だけ電位が下がる。さらにセンスアンプ活性化信号
φ、が“Ｈ”になり、センスアンプＳＡ１が活性化され
ると、ビット線丁丁は “Ｌ”（接地レベル）になり、
センスが完了する。
リチャージ信号φ□０は“Ｌ″となり、ビット線は解放
（ｆｌｏａｔｉｎｇ ）状態となる。次に例えばワード
線φ８゜、ダミーワード線φ。１が“Ｈ”になり、ワー
ド綿φ１．ダミーワード線φ。。は′Ｌ”のままである
とメモリセルＭＣｏとダミーセルＤＣＩがそれぞれビッ
ト線ＢＬ、ＢＬに接続され、例えばメモリセルＭＣｏに
Ｉ］″がストアされていた場合はビット線ＢＬはＶＣＣ
のまま、ビット線丁丁はダミーセルＤＣＩに常に“Ｌ”
がストアされているので、ビット線丁τはその浮遊容量
ＣＩＬとダミーセルＤＣＩの容１ｌＣＤＩとの比で決ま
る値だけ電位が下がる。さらにセンスアンプ活性化信号
φ、が“Ｈ”になり、センスアンプＳＡ１が活性化され
ると、ビット線丁丁は “Ｌ”（接地レベル）になり、
センスが完了する。
次にメモリセルアレイの端に配置されるビット線に関す
る問題点について述べる。第４図に示すように、メモリ
セルアレイ端のビット線ＢＬ、。
る問題点について述べる。第４図に示すように、メモリ
セルアレイ端のビット線ＢＬ、。
該ビット線ＢＬの隣りにこれと対をなすビット線ＢＬ、
、 さらにその隣りにビット線対ＢＬ、。
、 さらにその隣りにビット線対ＢＬ、。
ＢＬｔ、・・・が配置されている場合、ＢＬＩ、ＢＬＩ
。
。
ＢＬ２・・・等の、両隣りにビット線が配置されている
ビット線のセンス時の浮遊容量Ｃｌ１ｌ 、 Ｃｍｔ
。
ビット線のセンス時の浮遊容量Ｃｌ１ｌ 、 Ｃｍｔ
。
Ｃｍ・・・は全て同じと考えてよいが、メモリセルアレ
イの端に配置されているビット線ＢＬ、に対する浮遊容
量Ｃ□は、これらと異なる。例えばＢ Ｌ ＋の左側に
信号配線が十分な距離を介して存在する場合、 ０日、＜Ｃｍ ・・・（１） となり、該浮遊容量のアンバランスにより該ビット線Ｂ
ＬＩにつながるメモリセルの続出し余裕が低下すること
となる。またかかるアンバランスを解消するために本件
出願人により既に開発された半導体メモリ装置では、ビ
ット線ＢＬ、の左側に例えばビット線間隔（１）と同程
度の距離をおいて信号配線を設けるようにしているが、
この半導体メモリ装置においては、該信号配線が固定電
位であるために、 Ｃｓ＋＞Ｃｍ ・・・（２） となる。何故ならば、ビット線ＢＬ、、Ｔ丁「。
イの端に配置されているビット線ＢＬ、に対する浮遊容
量Ｃ□は、これらと異なる。例えばＢ Ｌ ＋の左側に
信号配線が十分な距離を介して存在する場合、 ０日、＜Ｃｍ ・・・（１） となり、該浮遊容量のアンバランスにより該ビット線Ｂ
ＬＩにつながるメモリセルの続出し余裕が低下すること
となる。またかかるアンバランスを解消するために本件
出願人により既に開発された半導体メモリ装置では、ビ
ット線ＢＬ、の左側に例えばビット線間隔（１）と同程
度の距離をおいて信号配線を設けるようにしているが、
この半導体メモリ装置においては、該信号配線が固定電
位であるために、 Ｃｓ＋＞Ｃｍ ・・・（２） となる。何故ならば、ビット線ＢＬ、、Ｔ丁「。
ＢＬ、、ＢＬｔ・・・は前述の如く、センス時には開放
（ｆｌｏａｔｉｎｇ ）状態であり、従ってビットｖＡ
ＢＬ１についてみると、Ｂ Ｌ ｒ側に寄生する浮遊容
量より、隣接信号配線側に寄生する浮遊容量の方が大き
くなり、従ってビット線ＢＬ、の浮遊容量は他のビット
線の浮遊容量より大きくなるからである。
（ｆｌｏａｔｉｎｇ ）状態であり、従ってビットｖＡ
ＢＬ１についてみると、Ｂ Ｌ ｒ側に寄生する浮遊容
量より、隣接信号配線側に寄生する浮遊容量の方が大き
くなり、従ってビット線ＢＬ、の浮遊容量は他のビット
線の浮遊容量より大きくなるからである。
このように上記（１）、 （２）のいずれの場合にもメ
モリセルアレイ端のビット線対ＢＬ、、ＢＬ、の浮遊容
量がバランスせず、これによりこのビット線対のセンス
時の動作余裕が低下し、誤動作に至ることになる。
モリセルアレイ端のビット線対ＢＬ、、ＢＬ、の浮遊容
量がバランスせず、これによりこのビット線対のセンス
時の動作余裕が低下し、誤動作に至ることになる。
従来の半導体記憶装置は以上のように構成されているの
で、メモリセルアレイ端ではビット線の浮遊容量が他の
ビット線とは異なるために、信号の読出し余裕が低下す
るという問題点があった。
で、メモリセルアレイ端ではビット線の浮遊容量が他の
ビット線とは異なるために、信号の読出し余裕が低下す
るという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセルアレイ端のビット線の浮遊容量
を、他のビット線の浮遊容量と同じにして信号の読出し
余裕の低下を防ぐことができる半導体メモリ装置を得る
ことを口約とする。
れたもので、メモリセルアレイ端のビット線の浮遊容量
を、他のビット線の浮遊容量と同じにして信号の読出し
余裕の低下を防ぐことができる半導体メモリ装置を得る
ことを口約とする。
この発明に係る半導体メモリ装置は、メモリセルアレイ
端のビット線の隣りの空所にデータの入出力には使用し
ない擬似ビット線を設け、これを信号読出し時に開放（
フローティング）状態にするフローティング手段を設け
るようにしたものである。
端のビット線の隣りの空所にデータの入出力には使用し
ない擬似ビット線を設け、これを信号読出し時に開放（
フローティング）状態にするフローティング手段を設け
るようにしたものである。
この発明においては、本来のビット線と同一形状、同一
間隔の擬似ビット線がメモリセルアレイ端のビット線の
隣りの空所に配置されており、これがビット線プリチャ
ージ信号によりプリチャージされ、信号読出し時に開放
（フローティング）状態になるから、メモリセルアレイ
端のビット線の浮遊容量は他のビット線の浮遊容量と同
じになる。
間隔の擬似ビット線がメモリセルアレイ端のビット線の
隣りの空所に配置されており、これがビット線プリチャ
ージ信号によりプリチャージされ、信号読出し時に開放
（フローティング）状態になるから、メモリセルアレイ
端のビット線の浮遊容量は他のビット線の浮遊容量と同
じになる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体メモリ装置を示
し、図において、第２図、第４図と同一符号は同一のも
のを示す、ＤＢＬはメモリセル端のビット線の隣りの空
所に本来のピッＩ−線と同一形状、同一間隔で配置され
た擬似ビット線であり、これとメモリセルアレイ端のビ
ットｖＡＢＬ１は他のビット線間隔（ｉとする）と同じ
間隔に保たれており、この擬似ビット線には、本来のビ
ット線と同様にメモリセル及び選択ゲートが接続されて
いる。またＱＰはプリチャージトランジスタであり、上
記擬似ビット線ＤＢＬは、ビット線プリチャージ時には
、ビット線プリチャージ信号φＦＲＣにより上記Ｆ Ｅ
Ｔ Ｑ ｐを通してプリチャージされ、信号読出し時
にはフローティング手段としての該ＦＥＴＱ、により開
放（フローティング）状態になる。
し、図において、第２図、第４図と同一符号は同一のも
のを示す、ＤＢＬはメモリセル端のビット線の隣りの空
所に本来のピッＩ−線と同一形状、同一間隔で配置され
た擬似ビット線であり、これとメモリセルアレイ端のビ
ットｖＡＢＬ１は他のビット線間隔（ｉとする）と同じ
間隔に保たれており、この擬似ビット線には、本来のビ
ット線と同様にメモリセル及び選択ゲートが接続されて
いる。またＱＰはプリチャージトランジスタであり、上
記擬似ビット線ＤＢＬは、ビット線プリチャージ時には
、ビット線プリチャージ信号φＦＲＣにより上記Ｆ Ｅ
Ｔ Ｑ ｐを通してプリチャージされ、信号読出し時
にはフローティング手段としての該ＦＥＴＱ、により開
放（フローティング）状態になる。
次に作用効果について説明する。このように、本実施例
では擬似ビット′４ＩＡＤＢＬを常時固定電位とするの
ではなく、信号続出し時にはプリチャージトランジスタ
Ｑ２により本来のビット線と同じ電位、同じ開放状態に
するようにしており、これにより、メモリセル端のビッ
トｖＡＢ Ｌ 、の左右両側にも他の本来のビット線と
同様の浮遊容量が存在することとなり、 ＣＢ１＝Ｃ！Ｉ−・・・（３） となる。従ってメモリセル端のビット線ＢＬ、を含むビ
ット線対の信号読出し余裕は、他のビット線対のそれよ
り低下することはない。
では擬似ビット′４ＩＡＤＢＬを常時固定電位とするの
ではなく、信号続出し時にはプリチャージトランジスタ
Ｑ２により本来のビット線と同じ電位、同じ開放状態に
するようにしており、これにより、メモリセル端のビッ
トｖＡＢ Ｌ 、の左右両側にも他の本来のビット線と
同様の浮遊容量が存在することとなり、 ＣＢ１＝Ｃ！Ｉ−・・・（３） となる。従ってメモリセル端のビット線ＢＬ、を含むビ
ット線対の信号読出し余裕は、他のビット線対のそれよ
り低下することはない。
以上のように、この発明によれば、メモリセルアレイの
端のビット線の隣りの空所に本来のビット線と同一形状
の擬似ビット線を設けるとともに、該擬似ピント線を信
号読出し時にフローティング状態とするフローティング
手段を設けてメモリセルアレイ端のビット線の浮遊容量
を他のビット線の浮遊容量と同じになるように構成した
ので、メモリセルアレイ端のビット線対のセンス時の動
作余裕を損うことのない半導体記憶装置が得られる効果
がある。
端のビット線の隣りの空所に本来のビット線と同一形状
の擬似ビット線を設けるとともに、該擬似ピント線を信
号読出し時にフローティング状態とするフローティング
手段を設けてメモリセルアレイ端のビット線の浮遊容量
を他のビット線の浮遊容量と同じになるように構成した
ので、メモリセルアレイ端のビット線対のセンス時の動
作余裕を損うことのない半導体記憶装置が得られる効果
がある。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は従来のダイナミック型半導体記憶装
置のメモリセルアレイの回路図、第３図は第２図の回路
の動作タイミング図、第４図は従来のダイナミック型半
導体記憶装置を示す構成図である。 図において、Ｂ Ｌ、 、 ｒ、 Ｂ ＬＸ 、Ｉｒ
「はビット線、ＤＢＬは擬似ビット線（配線）、Ｑ、は
プリチャージトランジスタである。
す構成図、第２図は従来のダイナミック型半導体記憶装
置のメモリセルアレイの回路図、第３図は第２図の回路
の動作タイミング図、第４図は従来のダイナミック型半
導体記憶装置を示す構成図である。 図において、Ｂ Ｌ、 、 ｒ、 Ｂ ＬＸ 、Ｉｒ
「はビット線、ＤＢＬは擬似ビット線（配線）、Ｑ、は
プリチャージトランジスタである。
Claims (2)
- （１）複数のメモリセルと、該メモリセルと接続され、
相互に平行に設けられた複数本のビット線とを包含した
メモリセルアレイを有し当該ビット線の隣接するビット
線との間の電圧変動により上記メモリセル信号を読出す
ようにした半導体記憶装置において、 メモリセルアレイの端のビット線の隣りの空所に配置さ
れた、ビット線と同一形状の擬似ビット線と、 該擬似ビット線を信号読出し時にフローティング状態と
するフローティング手段とを備えたことを特徴とする半
導体記憶装置。 - （２）前記擬似ビット線は、ビット線プリチャージ時間
にはビット線プリチャージ信号によりプリチャージされ
るものであることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257280A JPS62117191A (ja) | 1985-11-15 | 1985-11-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257280A JPS62117191A (ja) | 1985-11-15 | 1985-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117191A true JPS62117191A (ja) | 1987-05-28 |
Family
ID=17304180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257280A Pending JPS62117191A (ja) | 1985-11-15 | 1985-11-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247991A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体記憶装置 |
| JP2007091145A (ja) * | 2005-09-30 | 2007-04-12 | Honda Motor Co Ltd | 自動二輪車 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
-
1985
- 1985-11-15 JP JP60257280A patent/JPS62117191A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247991A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体記憶装置 |
| JP2007091145A (ja) * | 2005-09-30 | 2007-04-12 | Honda Motor Co Ltd | 自動二輪車 |
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