JPS63247991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63247991A JPS63247991A JP62082317A JP8231787A JPS63247991A JP S63247991 A JPS63247991 A JP S63247991A JP 62082317 A JP62082317 A JP 62082317A JP 8231787 A JP8231787 A JP 8231787A JP S63247991 A JPS63247991 A JP S63247991A
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- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000003278 mimic effect Effects 0.000 abstract 3
- 101100386518 Caenorhabditis elegans dbl-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は篩密度な半導体記憶装置に関ゴる。
従来の半導体記憶装置のセルアレイ部の僕弐図を第２図
に示す。第２図のセンスアンプＩＡ及びビット線ＢＬＩ
、ＢＬＩの動作概要を第３図のＮチャネルＭＯＳダイデ
ミ、り回路を例にとって説明する。第４図は第３図の谷
部の電圧波形を示す。
に示す。第２図のセンスアンプＩＡ及びビット線ＢＬＩ
、ＢＬＩの動作概要を第３図のＮチャネルＭＯＳダイデ
ミ、り回路を例にとって説明する。第４図は第３図の谷
部の電圧波形を示す。
初期伏態において、ビット線ＢＬＩ、ＢＬＩのグリチャ
ージ信号φＰはＨｉｇｈレベル、ダミーセルＣＩＡ、Ｃ
ＩＢのリセット信号φＲはＨｉｇｈ レベル、センスア
ンプＩへの活性化信号ＴＳはＨｉｇｈレベル、ダミーセ
ルＣＩＡ、ＣＩＢセルＣ２Ａ、０２Ｂの選択信号φＤＷ
＋ 、 φＤＷ２ 、 φＷＬＩ、 φＷＬ２
はＬｏｗレベルであり、ビット線ＢＬＩ、ＢＬＩの電
位ＶＢＬＩ 、 Ｖ賞はＨｉｇｈレベル、ダミーセル
ＣＩＡ。
ージ信号φＰはＨｉｇｈレベル、ダミーセルＣＩＡ、Ｃ
ＩＢのリセット信号φＲはＨｉｇｈ レベル、センスア
ンプＩへの活性化信号ＴＳはＨｉｇｈレベル、ダミーセ
ルＣＩＡ、ＣＩＢセルＣ２Ａ、０２Ｂの選択信号φＤＷ
＋ 、 φＤＷ２ 、 φＷＬＩ、 φＷＬ２
はＬｏｗレベルであり、ビット線ＢＬＩ、ＢＬＩの電
位ＶＢＬＩ 、 Ｖ賞はＨｉｇｈレベル、ダミーセル
ＣＩＡ。
ＣＩＢは放電され節点ＮＩＡ 、 ＮｔａはＬｏｗレベ
ル−ｔ’６ル。セルＣ２Ａ、ダミーセルＣＩＢ ｔＪ″
−選択され選択信号φＷＬＩ、φＤＷＩがＨｉｇｈレベ
ルとなると、トランジスタＱ５Ａを介してビット線ＢＬ
ＩとセルＣ２Ａが接続され、トランジスタＱ３Ｂを介し
てビ、ト線ＢＬＩとダミーセルＣＩＢが接続される。ビ
、ト線ＢＬＩとの接続以前にセルＣ２Ａが充電伏態で節
点Ｎ２ＡがＨｉｇｈレベルであった場合、第４図の実線
の様にビット線ＢＬＩとセルＣ２Ａの接続後もビ、）＠
ＢＬＩのＨｉｇｈレベルは保持される。
ル−ｔ’６ル。セルＣ２Ａ、ダミーセルＣＩＢ ｔＪ″
−選択され選択信号φＷＬＩ、φＤＷＩがＨｉｇｈレベ
ルとなると、トランジスタＱ５Ａを介してビット線ＢＬ
ＩとセルＣ２Ａが接続され、トランジスタＱ３Ｂを介し
てビ、ト線ＢＬＩとダミーセルＣＩＢが接続される。ビ
、ト線ＢＬＩとの接続以前にセルＣ２Ａが充電伏態で節
点Ｎ２ＡがＨｉｇｈレベルであった場合、第４図の実線
の様にビット線ＢＬＩとセルＣ２Ａの接続後もビ、）＠
ＢＬＩのＨｉｇｈレベルは保持される。
ビット線ＢＬ１との接続以前にセルＣ２ムが放電状態で
節点Ｎ２ムがＬｏｗレベルであった場合、第４図の破線
の様にビット線ＢＬＩのＨｉｇｈレベルはセルＣ２ムと
の接続によシΔＶｌだけ低下する。また、１：’、ト、
１ｉＢＬ１との接続以前のダミーセルＣｔａは放電大患
で節点ＮＩＢはＬｏｗレベルなので、ダミーセルＣＩＢ
との接続によシビ、ト線ＢＬＩのＨｉｇｈレベルは第４
図の様にΔ■２低下する。ダミーセルＣＩＢはセルＣ２
ムの２分の１の容ＪｔｌＣなっておシΔｖ２はΔＶｌの
２分の１となる。ビ。
節点Ｎ２ムがＬｏｗレベルであった場合、第４図の破線
の様にビット線ＢＬＩのＨｉｇｈレベルはセルＣ２ムと
の接続によシΔＶｌだけ低下する。また、１：’、ト、
１ｉＢＬ１との接続以前のダミーセルＣｔａは放電大患
で節点ＮＩＢはＬｏｗレベルなので、ダミーセルＣＩＢ
との接続によシビ、ト線ＢＬＩのＨｉｇｈレベルは第４
図の様にΔ■２低下する。ダミーセルＣＩＢはセルＣ２
ムの２分の１の容ＪｔｌＣなっておシΔｖ２はΔＶｌの
２分の１となる。ビ。
ト線ＢＬＩ、ＢＬＩとセルＣム２．ダミーセルＣＩＢと
の接続によシ生じたビット線ＢＬ１．ＢＬＩ間の差電恒
は、信号φＳをＬｏｗレベルにすると、トランジスタＱ
ｔム、Ｑｔｍを通じて増幅される。
の接続によシ生じたビット線ＢＬ１．ＢＬＩ間の差電恒
は、信号φＳをＬｏｗレベルにすると、トランジスタＱ
ｔム、Ｑｔｍを通じて増幅される。
第２図に示した様に各ビット線間には、力、ブリング容
量Ｃ１□＊ Ｃ１２ｅ Ｃ宜３・・・”８８ ｅ Ｃ１
４＃ Ｃ４４が存在するため、ビット線の電位がセンス
アンプの活性化によりＨｉｇｈレベルからＬｏｗレベル
に変化する際、隣接するビット線の電位は力、プリング
ノイズによシ引き落とされる。
量Ｃ１□＊ Ｃ１２ｅ Ｃ宜３・・・”８８ ｅ Ｃ１
４＃ Ｃ４４が存在するため、ビット線の電位がセンス
アンプの活性化によりＨｉｇｈレベルからＬｏｗレベル
に変化する際、隣接するビット線の電位は力、プリング
ノイズによシ引き落とされる。
第２図のと、ト線のうち両端のビット線ＢＬＩ及びＢＬ
４以外のビット線ＢＬＩ、Ｊ：ｌＬ２．ＢＬ２・・・Ｂ
Ｌ３．ＢＬ３．ＢＬ４については両側に力。
４以外のビット線ＢＬＩ、Ｊ：ｌＬ２．ＢＬ２・・・Ｂ
Ｌ３．ＢＬ３．ＢＬ４については両側に力。
ブリング容量が存在するが、両端のビット線ＢＬＩ及び
ＢＬ４は片側にしか力、ブリング容量が存在しないため
他のビット線より総容量が小さく、力、プリングノイズ
その他のノイズの影響を受けやすい。また、端であるた
めに周辺回路からのノイズの影響を最も受けやすく、最
も誤動作しやすいという欠点がある。
ＢＬ４は片側にしか力、ブリング容量が存在しないため
他のビット線より総容量が小さく、力、プリングノイズ
その他のノイズの影響を受けやすい。また、端であるた
めに周辺回路からのノイズの影響を最も受けやすく、最
も誤動作しやすいという欠点がある。
本発明の半導体記憶装置は、ピッｌ−ｉ群の端に１本以
上の模擬と、ト縁を有することによシ構成される。
上の模擬と、ト縁を有することによシ構成される。
次に、本発明九ついて図面を参照して説明する。
第１図は本発明の一実施例を示す模式図であル、第２図
の従来例に、ＧＮＤ電位の模擬ビット線ＤＢＬｌ及びＤ
ＢＬ２を加えたものである。
の従来例に、ＧＮＤ電位の模擬ビット線ＤＢＬｌ及びＤ
ＢＬ２を加えたものである。
従来、両端のビット線ＢＬＩ、ＢＬ４は力、プリング容
量が片側にしか存在しないため、力、ブリング容量が両
ａＫ存在する他のと、ト線よシカ、プリングノイズその
他のノイズの影響が大きいことを説明したが、第１図の
例では両端のビット線ＢＬＩ及びＢＬ４の両側にカップ
リング容量が存在するため、ノイズ耐性は、他のビット
線と同等である。また、物理的に端ではなくなるため周
辺回路からのノイズも小さくなる。
量が片側にしか存在しないため、力、ブリング容量が両
ａＫ存在する他のと、ト線よシカ、プリングノイズその
他のノイズの影響が大きいことを説明したが、第１図の
例では両端のビット線ＢＬＩ及びＢＬ４の両側にカップ
リング容量が存在するため、ノイズ耐性は、他のビット
線と同等である。また、物理的に端ではなくなるため周
辺回路からのノイズも小さくなる。
以上説明した様九本発明は、と、ト線群の端に模擬ビッ
ト線を設けること罠より、ノイズ耐性を向上できる効果
がある。
ト線を設けること罠より、ノイズ耐性を向上できる効果
がある。
第１図は本発明の一実施例を示す模式図、第２図は従来
例を示す模式図、第３図は第２図の岐線部の具体的な回
路図、第４図（ま第３図の各部の電圧波形である。 ＩＡ、ＩＢ、ＩＣ，ＩＤ・旧・・センスアンプ、２・・
・・・・メモリセルアレイ、ＢＬＩ、ＢＬＩ、ＢＬ２゜
ＢＬ２．ＢＬ３．ＢＬ３．ＢＬ４．ＢＬ４・−・・−４
’ツ ト１ｌｌｌｓ ＣＯｆ ・Ｃ１１ｅ Ｃ１
１ｅ ”２２ ＊ Ｃ３１＃ ”３４ １Ｃ４
４＊ Ｃ４Ｂ ”−””力、プリング容量、ＤＢＬＩ。 ＤＢＬ ２・・・・・・模擬ビット線、１Ｓ、φＰ、φ
Ｓ。 φｏｗｌ 、 φＤＷ２．φＷＬＩ、 φＷＬ２・・
・・・・信号、Ｑｌム、ＱＩＢ、Ｃ２ム、Ｃ２Ｂ、Ｃ３
ム、Ｑａｎ、Ｃ４ム。 Ｃ４Ｂ、 Ｑｓ人、Ｃ５Ｂ・・・・・・トランジスタ、
Ｃ１ム、ＣｈＢ・・・・・・ダミーセル、 ０２＾、０
２Ｂ・・・・・・セル、ＮＩＡ。 ＮＩＢ、 Ｎｚム、Ｎ２ト・・・・・節点、Δ■１．Δ
ｖ２・・・・・・電位差、 ＶＢＬＩ、 ＶＢＩ、！・
・・・・・電位。 ４、′＼ 代理人 弁理士 内 原 晋（、ソＪｒ、）＋・
・こ二゛ニ 第 １ 図 竿 ２ 回 茅 ３ 菌 綺 釣 箒４ 図
例を示す模式図、第３図は第２図の岐線部の具体的な回
路図、第４図（ま第３図の各部の電圧波形である。 ＩＡ、ＩＢ、ＩＣ，ＩＤ・旧・・センスアンプ、２・・
・・・・メモリセルアレイ、ＢＬＩ、ＢＬＩ、ＢＬ２゜
ＢＬ２．ＢＬ３．ＢＬ３．ＢＬ４．ＢＬ４・−・・−４
’ツ ト１ｌｌｌｓ ＣＯｆ ・Ｃ１１ｅ Ｃ１
１ｅ ”２２ ＊ Ｃ３１＃ ”３４ １Ｃ４
４＊ Ｃ４Ｂ ”−””力、プリング容量、ＤＢＬＩ。 ＤＢＬ ２・・・・・・模擬ビット線、１Ｓ、φＰ、φ
Ｓ。 φｏｗｌ 、 φＤＷ２．φＷＬＩ、 φＷＬ２・・
・・・・信号、Ｑｌム、ＱＩＢ、Ｃ２ム、Ｃ２Ｂ、Ｃ３
ム、Ｑａｎ、Ｃ４ム。 Ｃ４Ｂ、 Ｑｓ人、Ｃ５Ｂ・・・・・・トランジスタ、
Ｃ１ム、ＣｈＢ・・・・・・ダミーセル、 ０２＾、０
２Ｂ・・・・・・セル、ＮＩＡ。 ＮＩＢ、 Ｎｚム、Ｎ２ト・・・・・節点、Δ■１．Δ
ｖ２・・・・・・電位差、 ＶＢＬＩ、 ＶＢＩ、！・
・・・・・電位。 ４、′＼ 代理人 弁理士 内 原 晋（、ソＪｒ、）＋・
・こ二゛ニ 第 １ 図 竿 ２ 回 茅 ３ 菌 綺 釣 箒４ 図
Claims (3)
- （１）所定のビット線群の少なくとも一端に１本以上の
模擬ビット線を有することを特徴とする半導体記憶装置
。 - （２）模擬ビット線に所定の電位を与える手段を有する
特許請求の範囲（１）項記載の半導体記憶装置。 - （３）模擬ビット線をフローティング電位とする特許請
求の範囲（１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082317A JP2534700B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082317A JP2534700B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63247991A true JPS63247991A (ja) | 1988-10-14 |
| JP2534700B2 JP2534700B2 (ja) | 1996-09-18 |
Family
ID=13771188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082317A Expired - Lifetime JP2534700B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534700B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448516A (en) * | 1993-09-16 | 1995-09-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device suitable for high integration |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339766A (en) * | 1979-10-11 | 1982-07-13 | Texas Instruments Incorporated | Dummy columns for reducing pattern sensitivity in MOS/LSI dynamic RAM |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS61105797A (ja) * | 1984-10-26 | 1986-05-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS62117191A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63155493A (ja) * | 1986-11-24 | 1988-06-28 | サムサン エレクトロニクス カンパニー リミテッド | ダイナミックランダムアクセスメモリアレイ |
-
1987
- 1987-04-02 JP JP62082317A patent/JP2534700B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339766A (en) * | 1979-10-11 | 1982-07-13 | Texas Instruments Incorporated | Dummy columns for reducing pattern sensitivity in MOS/LSI dynamic RAM |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS61105797A (ja) * | 1984-10-26 | 1986-05-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS62117191A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63155493A (ja) * | 1986-11-24 | 1988-06-28 | サムサン エレクトロニクス カンパニー リミテッド | ダイナミックランダムアクセスメモリアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448516A (en) * | 1993-09-16 | 1995-09-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device suitable for high integration |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534700B2 (ja) | 1996-09-18 |
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