JPH0520865A - メモリセル回路，非同期式シリアルアクセスメモリ装置および非同期式ランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 ＦＩＦＯメモリのような非同期式半導体メモ
リに適用可能な改善されたメモリセル回路が開示され
る。メモリセルＭＣａは、クロスカップルされた２つの
ＣＭＯＳインバータによって構成されたラッチ回路と、
ラッチ回路の入力ノードＮ１０と書込ビット線ＷＢＬと
の間に接続されたＮＭＯＳトランジスタ３と、ラッチ回
路の出力ノードＮ２０と読出ビット線ＲＢＬとの間に接
続されたＮＭＯＳトランジスタ４とを含む。トランジス
タ３は、書込ワード線ＷＷＬ上の信号に応答して動作さ
れ、トランジスタ４は、読出ワード線ＲＷＬ上の信号に
応答して動作される。 【効果】 ラッチ回路へのアクセスゲートが２つのスイ
ッチングトランジスタ３，４により構成されるので、メ
モリセルを構成するのに要するトランジスタの個数が従
来の回路と比較して減少される。したがって、非同期式
半導体メモリの高集積化が達成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般にメモリセル回
路，非同期式シリアルアクセスメモリ装置および非同期
式ランダムアクセスメモリ装置に関し、特に、それらに
含まれるメモリセル回路の改善に関する。

【０００２】

【従来の技術】従来から、スタティックランダムアクセ
スメモリ（ＳＲＡＭ）およびダイナミックランダムアク
セスメモリ（ＤＲＡＭ）をはじめ、様々な半導体メモリ
が知られており、これらは様々な電気機器において広く
使用されている。ＳＲＡＭおよびＤＲＡＭなどは、外部
的に与えられる制御クロック信号（たとえば／ＲＡＳ，
／ＣＡＳなど）に応答して、読出および書込動作が制御
されるので、「同期式メモリ」と呼ばれる。他方、ファ
ーストインファーストアウト（以下「ＦＩＦＯ」とい
う）機能を有するＦＩＦＯメモリおよびラストインファ
ーストアウト（「ＬＩＦＯ」）機能を有するＬＩＦＯメ
モリなどは、外部的に与えられる読出制御クロック信号
および書込制御クロック信号に応答して、読出動作およ
び書込動作が独立に行なわれるので、「非同期式メモ
リ」と呼ばれる。この発明は、一般に非同期式半導体メ
モリに適用可能であるが、まず、一例としてＦＩＦＯメ
モリについて説明する。

【０００３】ＦＩＦＯメモリでは、データが書込まれた
順に、ストアされたデータがメモリセルから読出され
る。すなわち、ストアされているデータのうち、古いも
のから順にデータが読出される。したがって、ＦＩＦＯ
は、互いに異なった処理速度を有する装置または回路間
でデータが伝送される場合において、データを一時的に
保持し、そしてタイミングを調整する目的でしばしば使
用される。

【０００４】図７は、ＦＩＦＯメモリの一般的な適用の
一例を示すブロック図である。図７を参照して、ＣＰＵ
７０は、基準クロック信号φ０および制御信号Ｓｃを発
生し、それらをクロックジェネレータ７１に与える。ク
ロックジェネレータ７１は、与えられたクロック信号φ
０に応答して、書込クロック信号ＷＣＫおよび読出クロ
ック信号ＲＣＫを発生し、それらをＦＩＦＯメモリ５０
に与える。書込クロック信号ＷＣＫは、読出クロック信
号ＲＣＫと比較してより高い周波数を有する。したがっ
て、ＦＩＦＯメモリ５０は、書込クロック信号ＷＣＫに
応答して、高速に入力データＤｉをストアし、一方、読
出クロック信号ＲＣＫに応答して、ストアされたデータ
Ｄｏを低速で出力する。したがって、ＦＩＦＯメモリ５
０は、高速にデータＤｉを発生する装置と与えられたデ
ータＤｏを低速で処理する装置との間に設けられ、デー
タ処理のタイミングを適合させるのに貢献する。ＦＩＦ
Ｏメモリ５０が画像処理または映像信号処理における１
本の走査線データを扱うとき、ＦＩＦＯメモリは「ライ
ンメモリ」または「ラインバッファ」と呼ばれている。

【０００５】図８は、図７に示した装置の動作を説明す
るためのタイミングチャートである。図８を参照して、
より高い周波数を有する書込クロック信号ＷＣＫに応答
して、入力データＤｉが順に（ｎ，ｎ＋１，ｎ＋２，
…）ＦＩＦＯメモリ５０内に書込まれる。一方、より低
い周波数を有する読出クロック信号ＲＣＫに応答して、
書込まれたデータＤｏが順に（ｍ，ｍ＋１，ｍ＋２，
…）ＦＩＦＯメモリ５０から読出される。

【０００６】図９は、従来のＦＩＦＯメモリのブロック
図である。図９を参照して、このＦＩＦＯメモリ５０
は、行および列方向に配設されたメモリセルＭＣ１１な
いしＭＣｍｎを含むメモリセルアレイと、外部的に与え
られる書込クロック信号ＷＣＫに応答して書込ワード線
をシリアルに選択する書込ロウデコーダ５１と、書込ク
ロック信号ＷＣＫに応答して書込ビット線対を選択する
書込カラムデコーダ５２と、外部的に与えられる読出ク
ロック信号ＲＣＫに応答して読出ワード線をシリアルに
選択する読出ロウデコーダ５３と、読出クロック信号Ｒ
ＣＫに応答して読出ビット線対を順次に選択する読出カ
ラムデコーダ５４とを含む。書込ドライバ５５は、書込
まれるべき入力データ信号Ｄｉに応答して、書込ビット
線対を駆動する。センスアンプ（Ｓ／Ａ）５６は、読出
ビット線対から与えられるデータ信号を増幅し、増幅さ
れたデータ信号を出力データ信号Ｄｏとして出力する。
各デコーダ５１ないし５４は、シフトレジスタにより構
成される。

【０００７】図１０は、図９に示した１つのメモリセル
ＭＣｃの回路図である。図９を参照して、ＦＩＦＯメモ
リのための従来のメモリセルＭＣｃは、クロスカップル
された２つのＣＭＯＳインバータを構成するＮＭＯＳト
ランジスタ５ａ，５ｂおよびＰＭＯＳトランジスタ２４
ａ，２４ｂと、各々がアクセスゲートトランジスタを構
成するＮＭＯＳトランジスタ３ａ，３ｂおよび４ａ，４
ｂとを含む。トランジスタ３ａは、ラッチ回路の入出力
ノードＮ１と書込ビット線ＷＢＬａとの間に接続され
る。トランジスタ３ｂは、入出力ノードＮ２と書込ビッ
ト線ＷＢＬｂとの間に接続される。トランジスタ３ａお
よび３ｂは、ゲートが書込ワード線ＷＷＬに接続され
る。トランジスタ４ａは、入出力ノードＮ１と読出ビッ
ト線ＲＢＬａとの間に接続される。トランジスタ４ｂ
は、入出力ノードＮ２と読出ビット線ＲＢＬｂとの間に
接続される。トランジスタ４ａおよび４ｂは、ゲートが
読出ワード線ＲＷＬに接続される。

【０００８】書込ワード線ＷＷＬは、図９に示した書込
ロウデコーダ５１に接続される。読出ワード線ＲＷＬ
は、読出ロウデコーダ５３に接続される。書込ビット線
対ＷＢＬａ，ＷＢＬｂは、図９に示した書込カラムデコ
ーダ５２により選択される。読出ビット線対ＲＢＬａ，
ＲＢＬｂは、読出カラムデコーダ５４により選択され
る。書込ビット線ＷＢＬａ，ＷＢＬｂは、プルアップの
ためのＮＭＯＳトランジスタ８ａ，８ｂを介して電源電
位Ｖｃｃにそれぞれ接続される。読出ビット線ＲＢＬ
ａ，ＲＢＬｂは、プルアップのためのＮＭＯＳトランジ
スタ７ａ，７ｂを介して電源電位Ｖｃｃにそれぞれ接続
される。

【０００９】書込動作において、書込カラムデコーダ５
２が、書込まれるべきメモリセルが接続されている書込
ビット線対を選択し、選択された書込ビット線対ＷＢＬ
ａ，ＷＢＬｂは、入力データ信号Ｄｉに応答して駆動さ
れる。したがって、書込ビット線ＷＢＬａ，ＷＢＬｂの
一方が高レベルになり、他方が低レベルになる。一方、
書込ロウデコーダ５１は、書込ワード線ＷＷＬを活性化
させる（すなわち高レベルにもたらす）。したがって、
トランジスタ３ａ，３ｂがオンするので、書込ビット線
対ＷＢＬａ，ＷＢＬｂを介して与えられた入力データ信
号Ｄｉがラッチ回路内に書込まれる。

【００１０】読出動作において、読出ロウデコーダ５３
が読出ワード線ＲＷＬを活性化させる。したがって、ト
ランジスタ４ａおよび４ｂがオンするので、ストアされ
ていたデータ信号が読出ビット線ＲＢＬａ，ＲＢＬｂに
与えられる。読出カラムデコーダ５４は、読出ビット線
対ＲＢＬａ，ＲＢＬｂを選択するので、読出されたデー
タ信号が読出ビット線対ＲＢＬａ，ＲＢＬｂを介してセ
ンスアンプ５６に与えられる。センスアンプ５６によっ
て増幅されたデータ信号が出力データ信号Ｄｏとして出
力される。

【００１１】上記の読出および書込動作は、外部的に与
えられる読出クロック信号ＲＣＫおよび書込クロック信
号ＷＣＫに応答してそれぞれ行なわれる。言い換える
と、読出および書込動作が非同期的に実行可能であるこ
とが指摘される。

【００１２】図１１は、従来のＳＲＡＭ（すなわち同期
式半導体メモリ）のブロック図である。図１１を参照し
て、このＳＲＡＭ６０は、行および列に配設されたメモ
リセルＭＣ１１ないしＭＣｍｎを含むメモリセルアレイ
と、外部的に与えられるロウアドレス信号ＲＡに応答し
てワード線を選択するロウデコーダ６１と、外部的に与
えられカラムアドレス信号ＣＡに応答してビット線対を
選択するカラムデコーダ６２とを含む。書込ドライバ６
３は、入力データ信号Ｄｉに応答して、カラムデコーダ
６２によって選択されたビット線対を駆動する。センス
アンプ６４は、読出動作において、カラムデコーダ６２
によって選択されたビット線対から与えられるデータ信
号を増幅する。

【００１３】図１２は、図１１に示した１つのメモリセ
ルＭＣｄの回路図である。図１２を参照して、このメモ
リセルＭＣｄは、トランジスタ５ａ，５ｂ，２４ａおよ
び２４ｂによって構成されたラッチ回路と、各々がアク
セスゲートを構成するＮＭＯＳトランジスタ３′および
４′とを含む。トランジスタ３′は、ラッチ回路の入力
ノードＮ１とビット線ＢＬａとの間に接続される。トラ
ンジスタ４′は、入出力ノードＮ２とビット線ＢＬｂと
の間に接続される。トランジスタ３′および４′は、ゲ
ートがワード線ＷＬに接続される。

【００１４】書込動作において、図１１に示したカラム
デコーダ６２がカラムアドレス信号ＣＡに応答してビッ
ト線対ＢＬａ，ＢＬｂを選択する。選択されたビット線
ＢＬａ，ＢＬｂは、入力データ信号Ｄｉに応答して、書
込ドライバ６３により駆動される。一方、ロウデコーダ
６１がロウアドレス信号ＲＡに応答してワード線ＷＬを
活性化させる。トランジスタ３′および４′は、活性化
されたワード線信号に応答してオンするので、ビット線
ＢＬａ，ＢＬｂ上のデータ信号がラッチ回路に書込まれ
る。

【００１５】読出動作において、ロウデコーダ６１がロ
ウアドレス信号ＲＡに応答してワード線ＷＬを活性化さ
せる。トランジスタ３′および４′がワード線信号に応
答してオンするので、ビット線ＢＬａ，ＢＬｂ上に、ス
トアされていたデータ信号が現われる。カラムデコーダ
６２がカラムアドレス信号ＣＡに応答してビット線対Ｂ
Ｌａ，ＢＬｂを選択するので、ビット線ＢＬａ，ＢＬｂ
上のデータ信号がセンスアンプ６４に与えられる。セン
スアンプ６４は与えられたデータ信号を増幅し、増幅さ
れた信号を出力データ信号Ｄｏとして出力する。

【００１６】

【発明が解決しようとする課題】図１０からわかるよう
に、従来の非同期式半導体メモリのためのメモリセル回
路ＭＣｃは、８つのＭＯＳトランジスタを必要とする。
一般に、ＦＩＦＯメモリのような半導体メモリは、多数
のメモリセルを備えているので、したがって、メモリセ
ルアレイを構成するのにたくさんのＭＯＳトランジスタ
が使用されることになる。このことは、メモリセルアレ
イの半導体基板上の占有面積の増加を引き起こす。その
結果、占有面積の増加を防ぐため記憶容量が制限された
り、場合によっては、チップサイズ、さらには半導体メ
モリのためのパッケージのサイズの増大が引き起こされ
る。

【００１７】これに加えて、図１１および図１２からわ
かるように、従来のＳＲＡＭ６０において、読出動作お
よび書込動作を並行して（または同時に）行なうことが
できないことが指摘される。言い換えると、あるメモリ
セルについて書込動作が行なわれているとき、別のメモ
リセルについて読出動作を行なうことができない。すな
わち、従来のＳＲＡＭは、非同期式動作を行なうことが
できなかった。

【００１８】この発明は、上記のような課題を解決する
ためになされたもので、その１つの目的は、非同期式半
導体メモリ装置に適用されるメモリセル回路を簡単化す
ることである。

【００１９】この発明のもう１つの目的は、非同期式ラ
ンダムアクセスメモリ装置を提供することである。

【００２０】

【課題を解決するための手段】請求項１の説明に係るメ
モリセル回路は、単一の入力ノードおよび単一の出力ノ
ードを有するデータ記憶手段と、書込まれるべきメモリ
セルを指定するための書込ワード線と、書込まれるべき
データ信号を伝送するための書込ビット線と、データ記
憶手段の入力ノードと書込ビット線との間に接続され、
書込ワード線上の信号に応答して動作される第１の単一
のスイッチング素子と、読出されるべきメモリセルを指
定するための読出ワード線と、読出されたデータ信号を
伝送するための読出ビット線と、データ記憶手段の出力
ノードと読出ビット線との間に接続され、読出ワード線
上の信号に応答して動作される第２の単一のスイッチン
グ素子とを含む。

【００２１】請求項２の発明に係る非同期式シリアルア
クセスメモリ装置は、各々が、書込まれるべきメモリセ
ルを指定するための複数の書込ワード線と、各々が、読
出されるべきメモリセルを指定するための複数の読出ワ
ード線と、書込まれるべきデータ信号を伝送するための
書込ビット線と、読出されたデータ信号を伝送するため
の読出ビット線と、各々が、書込ビット線および読出ビ
ット線に接続され、複数の書込ワード線および複数の読
出ワード線の対応する１つの選択に応答してアクセスさ
れる複数のメモリセルと、外部的に与えられる書込クロ
ック信号に応答して、複数の書込ワード線をシリアルに
選択する書込ワード線シリアル選択手段と、外部的に与
えられる読出クロック信号に応答して、複数の読出ワー
ド線をシリアルに選択する読出ワード線シリアル選択手
段とを含む。各メモリセルは、単一の入力ノードおよび
単一の出力ノードを有するデータ記憶手段と、データ記
憶手段の入力ノードと書込ビット線との間に接続され、
複数の書込ワード線の対応する１つの選択に応答して動
作される第１の単一のスイッチング素子と、データ記憶
手段の出力ノードと読出ビット線との間に接続され、複
数の読出ワード線の対応する１つの選択に応答して動作
される第２の単一のスイッチング素子とを備える。

【００２２】請求項３の発明に係る非同期式ランダムア
クセスメモリ装置は、各々が、書込まれるべきメモリセ
ルを指定するための複数の書込ワード線と、各々が、読
出されるべきメモリセルを指定するための複数の読出ワ
ード線と、書込まれるべきデータ信号を伝送するための
書込ビット線と、読出されたデータ信号を伝送するため
の読出ビット線と、各々が、書込ビット線および読出ビ
ット線に接続され、複数の書込ワード線および複数の読
出ワード線の対応する１つの選択に応答してアクセスさ
れる複数のメモリセルと、外部的に与えられる書込アド
レス信号に応答して、複数の書込ワード線を選択する書
込ワード線選択手段と、外部的に与えられる読出アドレ
ス信号に応答して、複数の読出ワード線を選択する読出
ワード線選択手段とを含む。各メモリセルは、単一の入
力ノードおよび単一の出力ノードを有するデータ記憶手
段と、データ記憶手段の入力ノードと書込ビット線との
間に接続され、複数の書込ワード線の対応する１つの選
択に応答して動作される第１の単一のスイッチング素子
と、データ記憶手段の出力ノードと読出ビット線との間
に接続され、複数の読出ワード線の対応する１つの選択
に応答して動作される第２の単一のスイッチング素子と
を備える。

【００２３】

【作用】この発明におけるメモリセル回路では、書込ビ
ット線からデータ記憶手段へのデータ信号の書込みが第
１の単一のスイッチング素子を介して行なわれ、一方、
データ記憶手段内にストアされたデータ信号の読出ビッ
ト線への読出しが第２の単一のスイッチング素子を介し
て行なわれる。データ記憶手段と書込および読出ビット
線との間が２つのスイッチング素子を介して接続される
ので、メモリセル回路が従来のものと比較して簡単化さ
れる。

【００２４】

【実施例】図２は、この発明の一実施例を示すＦＩＦＯ
メモリのブロック図である。図２を参照して、このＦＩ
ＦＯメモリ３０は、各々が改善された回路により構成さ
れたメモリセルＭＣ１１ないしＭＣｍｎを備えたメモリ
セルアレイと、外部的に与えられる書込クロック信号Ｗ
ＣＫに応答して書込ワード線ＷＷＬｌないしＷＷＬｍを
シリアルに選択する書込ロウデコーダ３１と、書込クロ
ック信号ＷＣＫに応答して書込ビット線をシリアルに選
択する書込カラムデコーダ３２と、外部的に与えられる
読出クロック信号ＲＣＫに応答して読出ワード線ＲＷＬ
１ないしＲＷＬｍをシリアルに選択する読出ロウデコー
ダ３３と、読出クロック信号ＲＣＫに応答して読出ビッ
ト線をシリアルに選択する読出カラムデコーダ３４とを
含む。書込ドライバ３５は、書込ゲート回路を構成する
ＮＭＯＳトランジスタ９１ないし９ｎを介して書込ビッ
ト線に接続される。トランジスタ９１ないし９ｎは、ゲ
ートが書込カラムデコーダ３２に接続される。センスア
ンプ３６は、読出ゲート回路を構成するＮＭＯＳトラン
ジスタ１０１ないし１０ｎを介して読出ビット線に接続
される。トランジスタ１０１ないし１０ｎは、ゲートが
読出カラムデコーダに接続される。書込ドライバ３５
は、入力データ信号Ｄｉに応答して、書込カラムデコー
ダ３２により選択された書込ビット線を駆動する。セン
スアンプ３６は、読出カラムデコーダ３４により選択さ
れた読出ビット線から与えられるデータ信号を増幅し、
それを出力データ信号Ｄｏとして出力する。

【００２５】図１は、図２に示した１つのメモリセルＭ
Ｃａの回路図である。図１を参照して、このメモリセル
ＭＣａは、データ記憶のためのラッチ回路を構成するＮ
ＭＯＳトランジスタ５ａ，５ｂおよびＰＭＯＳトランジ
スタ２４ａ，２４ｂと、ラッチ回路の入力ノードＮ１０
と書込ビット線ＷＢＬとの間に接続されたＮＭＯＳトラ
ンジスタ３と、出力ノードＮ２０と読出ビット線ＲＢＬ
との間に接続されたＮＭＯＳトランジスタ４とを含む。
トランジスタ３は、ゲートが書込ワード線ＷＷＬに接続
される。トランジスタ４は、ゲートが読出ワード線ＲＷ
Ｌに接続される。書込ワード線ＷＷＬは、図２に示した
書込ロウデコーダ３１に接続される。読出ワード線ＲＷ
Ｌは、読出ロウデコーダ３３に接続される。プルアップ
のためのＮＭＯＳトランジスタ８が、電源電位Ｖｃｃと
読出ビット線ＲＢＬとの間に接続される。

【００２６】書込動作において、図２に示した書込ドラ
イバ３５が、入力データ信号Ｄｉに応答して、書込カラ
ムデコーダ３２により選択された書込ビット線ＷＢＬを
駆動する。一方、書込ロウデコーダ３１が書込ワード線
ＷＷＬを活性化させる（すなわち高レベルにもたらす）
ので、トランジスタ３がオンする。したがって、書込ビ
ット線ＷＢＬ上の入力データ信号がトランジスタ３を介
してラッチ回路の入力ノードＮ１０に与えられる。ラッ
チ回路のデータ記憶状態は、与えられたデータ信号に基
づいて決定される。

【００２７】読出動作において、読出ロウデコーダ３３
が読出ワード線ＲＷＬを活性化させるので、トランジス
タ４がオンする。したがって、ラッチ回路によりストア
されていたデータ信号、すなわち出力ノードＮ２０の電
位がトランジスタ４を介して読出ビット線ＲＢＬに与え
られる。図２に示した読出カラムデコーダ３４は、トラ
ンジスタ１０１をオンさせるので、読出ビット線ＲＢＬ
上のデータ信号はセンスアンプ３６に与えられる。セン
スアンプ３６は与えられたデータ信号を増幅し、それを
出力データ信号Ｄｏとして出力する。

【００２８】図３は、図２に示したセンスアンプ３６の
回路図である。図３を参照して、センスアンプ３６は、
インバータ３６１，３６２および３６５と、トランスミ
ッションゲート３６３および３６４とを含む。インバー
タ３６１は、読出カラムデコーダ３４により選択された
読出ビット線から与えられるデータ信号Ｓｒを受けるよ
うに接続される。トランスミッションゲート３６３およ
び３６４は、外部的に与えられる書込制御信号／ＷＲに
応答して制御される。

【００２９】動作において、書込制御信号／ＷＲが低レ
ベルのとき（書込動作）、トランスミッションゲート３
６３がオンするが、他方、トランスミッションゲート３
６４はオフする。したがって、出力データ信号Ｄｏは出
力されない。これに対し、書込制御信号／ＷＲが高レベ
ルのとき（読出動作）、トランスミッションゲート３６
３がオフし、トランスミッションゲート３６４がオンす
る。したがって、インバータ３６１および３６２により
増幅されたデータ信号Ｄｒが出力データ信号Ｄｏとして
出力される。

【００３０】図４は、図２に示した書込ドライバ３５の
回路図である。図４を参照して、書込ドライバ３５は、
最終の出力段に設けられたＣＭＯＳインバータを含む。
このＣＭＯＳインバータは、電源電位Ｖｃｃと接地電位
との間に直列に接続されたＰＭＯＳトランジスタ３５１
およびＮＭＯＳトランジスタ３５２を含む。書込ドライ
バ３５内のＣＭＯＳインバータは、入力データ信号Ｄｉ
に応答して動作される。すなわち、入力データ信号Ｄｉ
に応答して、トランジスタ３５１および３５２の一方が
オンするので、高レベルまたは低レベルの信号Ｓｗが出
力される。言い換えると、トランジスタ３５１または３
５２によって、書込ビット線が駆動されることが指摘さ
れる。

【００３１】表１は、上記の動作を実現するために各ト
ランジスタについて設定されるべき（または設計させる
べき）電流駆動能力の正規化された値を示している。

【００３２】

【表１】 表１に示すように、書込ドライバ３５内に設けられたト
ランジスタ３５１および３５２は、メモリセルＭＣａを
構成するトランジスタ５ａ，５ｂ，２４ａおよび２４ｂ
と比較して、十分大きな電流駆動能力を有していること
が指摘される。すなわち、ＰＭＯＳトランジスタ３５１
は、ＮＭＯＳトランジスタ５ｂよりも十分に高い電流駆
動能力を有する。一方、ＮＭＯＳトランジスタ３５２
は、ＰＭＯＳトランジスタ２４ｂよりも十分に高い電流
駆動能力を有している。したがって、トランジスタ３５
１および３５２の一方により書込ビット線ＷＢＬが駆動
され、さらには、ラッチ回路の状態が反転される（また
は維持される）。

【００３３】これに加えて、上記の例では、センスアン
プ３６のしきい電圧が３．１ボルトに設定される（Ｖｃ
ｃ＝５．０ボルト）。読出ビット線ＲＢＬの電位は、デ
ータ「０」が読出されるとき、２．２５ないし２．７ボ
ルトの範囲に維持され、データ「１」が読出されると
き、３．５ボルト以上に維持される。これにより、読出
ビット線ＲＢＬ上に残された直前の読出動作による電位
がトランジスタ４を介してラッチ回路に伝えられ、それ
によってラッチ回路の状態が反転されるのを防ぐことが
できる。

【００３４】図１３は、図２に示した書込ロウデコーダ
３１の回路ブロック図である。図１３を参照して、書込
ロウデコーダ３１は、リング状にカスケード接続された
ｍ個のシフトレジスタ３１１ないし３１ｍを含む。各シ
フトレジスタ３１１ないし３１ｍは、書込クロック信号
ＷＣＫが与えられ、かつ駆動される。隣接した２つのシ
フトレジスタが接続される接続ノードに書込ワード線Ｗ
ＷＬ１ないしＷＷＬｍがそれぞれ接続される。書込ロウ
デコーダ３１は、与えられた書込クロック信号ＷＣＫに
応答して、書込ワード線ＷＷＬ１ないしＷＷＬｍをシリ
アルに選択する。図２に示した他のデコーダ３２，３３
および３４も、図１３に示したものと類似の回路構成を
有することが指摘される。

【００３５】図５は、この発明の別の実施例を示すメモ
リセルの回路図である。図１に示したメモリセルＭＣａ
は、データ信号をストアするためのラッチ回路がＮＭＯ
Ｓトランジスタ５ａ，５ｂおよびＰＭＯＳトランジスタ
２４ａ，２４ｂにより構成されていたが、図５に示した
メモリセルＭＣｂは、ＰＭＯＳトランジスタ２４ａ，２
４ｂに代えて、抵抗６ａ，６ｂが用いられている。言い
換えると、メモリセルＭＣｂは、クロスカップルされた
２つのＮＭＯＳインバータによって構成されたラッチ回
路を備えている。図５に示したメモリセルＭＣｂもま
た、図２に示したＦＩＦＯメモリのメモリセルＭＣ１１
ないしＭＣｍｎとして適用できることが指摘される。

【００３６】図６は、この発明のさらに別の実施例を示
す非同期式ＳＲＡＭのブロック図である。上記の記載で
は、図１および図５に示したメモリセルＭＣａおよびＭ
Ｃｂが、非同期式シリアルアクセスメモリの一例として
ＦＩＦＯメモリに適用される例について説明がなされた
が、これらのメモリセルＭＣａおよびＭＣｂをＳＲＡＭ
に適用することにより、非同期式ＳＲＡＭが得られる。
図６を参照して、この非同期式ＳＲＡＭ４０は、メモリ
セルアレイＭＣ１１ないしＭＣｍｎと、書込ドライバ３
５と、書込ドライバと書込ビット線との間に接続された
書込ゲート回路９１ないし９ｎと、センスアンプ３６
と、センスアンプ３６と読出ビット線との間に接続され
た読出ゲート回路１０１ないし１０ｎとを含んでおり、
これらの回路要素は、図２に示したＦＩＦＯメモリ３０
と同様である。しかしながら、このＳＲＡＭ４０は、外
部的に与えられる書込ロウアドレス信号ＷＲＡに応答し
て書込ワード線ＷＷＬｌないしＷＷＬｍを選択する書込
ロウデコーダ４１と、外部的に与えられる書込カラムア
ドレス信号ＷＣＡに応答して書込ビット線を選択する書
込カラムデコーダ４２と、外部的に与えられる読出ロウ
アドレス信号ＲＲＡに応答して読出ワード線ＲＷＬｌな
いしＲＷＬｍを選択する読出ロウデコーダ４３と、外部
的に与えられる読出カラムアドレス信号ＲＣＡに応答し
て読出ビット線を選択する読出カラムデコーダ４４とを
備えており、これらは、図２に示したデコーダ３１ない
し３４と異なっている。すなわち、図６に示したデコー
ダ４１ないし４４は、外部的に与えられるアドレス信号
により指定されたワード線およびビット線を選択し、こ
れにより、任意のメモリセルにアクセスすることができ
る。

【００３７】図１４は、図６に示した書込ロウデコーダ
４１の回路ブロック図である。図１４を参照して、書込
ロウデコーダ４１は、インバータおよびＡＮＤゲートに
よって構成され、与えられた書込ロウアドレス信号ＷＲ
Ａ０ないしＷＲＡｋに応答して、ｍ本の書込ワード線Ｗ
ＷＬ１ないしＷＷＬｍのうちの１つを選択的に高レベル
にもたらす。図６に示した他のデコーダ４２，４３およ
び４４も、図１４に示したものと類似の回路構成を有す
ることが指摘される。

【００３８】図１および図５に示したメモリセル回路Ｍ
ＣａおよびＭＣｂからわかるように、メモリセルＭＣａ
およびＭＣｂが個々に制御可能な書込ワード線ＷＷＬ，
書込ビット線ＷＢＬ，読出ワード線ＲＷＬおよび読出ビ
ット線ＲＢＬに接続されているので、メモリセルへのア
クセス、すなわちデータ信号の書込みおよび読出しを並
行して（または同時に）行なうことができる。言い換え
ると、非同期式のランダムアクセスを行なうことが可能
である。その結果、非同期式ＳＲＡＭ４０が得られたこ
とになる。

【００３９】上記のように、図１および図５に示したメ
モリセル回路ＭＣａおよびＭＣｂは、図１０に示したメ
モリセル回路ＭＣｃと比較して、簡単化されている。す
なわち、メモリセルＭＣａは、６つのＭＯＳトランジス
タにより構成され、一方、メモリセルＭＣｂは、４つの
ＭＯＳトランジスタおよび２つの抵抗素子により構成さ
れる。この簡単化により、メモリセルアレイの半導体基
板上の占有面積が減少され、それにより、非同期式シリ
アルアクセスメモリの高集積化が達成できる。これに加
えて、図１および図５に示したメモリセルＭＣａまたは
ＭＣｂを、図６に示したＳＲＡＭのメモリセルＭＣ１１
ないしＭＣｍｎに適用することにより、読出しおよび書
込みを並行して（または同時に）行なうことのできる非
同期式ランダムアクセスメモリが得られた。

【００４０】

【発明の効果】以上のように、請求項１および２の発明
によれば、データ記憶手段と書込ビット線および読出ビ
ット線との間が２つのスイッチング素子によって接続さ
れるので、非同期式半導体メモリ装置のための簡単化さ
れたメモリセル回路が得られた。

【００４１】また、請求項３の発明によれば、メモリセ
ルが個々に制御可能な書込ワード線，書込ビット線，読
出ワード線および読出ビット線に接続されるので、非同
期式ランダムアクセスメモリ装置が得られた。

【図面の簡単な説明】

【図１】図２に示した１つのメモリセルの回路図であ
る。

【図２】この発明の一実施例を示すＦＩＦＯメモリのブ
ロック図である。

【図３】図２に示したセンスアンプの回路図である。

【図４】図２に示した書込ドライバの回路図である。

【図５】この発明の別の実施例を示すメモリセルの回路
図である。

【図６】この発明のさらに別の実施例を示す非同期式Ｓ
ＲＡＭのブロック図である。

【図７】ＦＩＦＯメモリの一般的な適用の一例を示すブ
ロック図である。

【図８】図７に示した装置の動作を説明するためのタイ
ミングチャートである。

【図９】従来のＦＩＦＯメモリのブロック図である。

【図１０】図９に示した１つのメモリセルの回路図であ
る。

【図１１】従来のＳＲＡＭのブロック図である。

【図１２】図１１に示した１つのメモリセルの回路図で
ある。

【図１３】図２に示した書込ロウデコーダ３１の回路ブ
ロック図である。

【図１４】図６に示した書込ロウデコーダ４１の回路ブ
ロック図である。

【符号の説明】

３ ＮＭＯＳトランジスタ ４ ＮＭＯＳトランジスタ ＭＣａ メモリセル ＷＷＬ 書込ワード線 ＷＢＬ 書込ビット線 ＲＷＬ 読出ワード線 ＲＢＬ 読出ビット線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 単一の入力ノードおよび単一の出力ノー
   ドを有するデータ記憶手段と、 書込まれるべきメモリセルを指定するための書込ワード
   線と、 書込まれるべきデータ信号を伝送するための書込ビット
   線と、 前記データ記憶手段の入力ノードと前記書込ビット線と
   の間に接続され、前記書込ワード線上の信号に応答して
   動作される第１の単一のスイッチング素子と、 読出されるべきメモリセルを指定するための読出ワード
   線と、 読出されたデータ信号を伝送するための読出ビット線
   と、 前記データ記憶手段の出力ノードと前記読出ビット線と
   の間に接続され、前記読出ワード線上の信号に応答して
   動作される第２の単一のスイッチング素子とを含む、メ
   モリセル回路。
2. 【請求項２】 各々が、書込まれるべきメモリセルを指
   定するための複数の書込ワード線と、 各々が、読出されるべきメモリセルを指定するための複
   数の読出ワード線と、 書込まれるべきデータ信号を伝送するための書込ビット
   線と、 読出されたデータ信号を伝送するための読出ビット線
   と、 各々が、前記書込ビット線および読出ビット線に接続さ
   れ、前記複数の書込ワード線および複数の読出ワード線
   の対応する１つの選択に応答してアクセスされる複数の
   メモリセルと、 外部的に与えられる書込クロック信号に応答して、前記
   複数の書込ワード線をシリアルに選択する書込ワード線
   シリアル選択手段と、 外部的に与えられる読出クロック信号に応答して、前記
   複数の読出ワード線をシリアルに選択する読出ワード線
   シリアル選択手段とを含み、 各前記メモリセルは、 単一の入力ノードおよび単一の出力ノードを有するデー
   タ記憶手段と、 前記データ記憶手段の入力ノードと前記書込ビット線と
   の間に接続され、前記複数の書込ワード線の対応する１
   つの選択に応答して動作される第１の単一のスイッチン
   グ素子と、 前記データ記憶手段の出力ノードと前記読出ビット線と
   の間に接続され、前記複数の読出ワード線の対応する１
   つの選択に応答して動作される第２の単一のスイッチン
   グ素子とを備える、非同期式シリアルアクセスメモリ装
   置。
3. 【請求項３】 各々が、書込まれるべきメモリセルを指
   定するための複数の書込ワード線と、 各々が、読出されるべきメモリセルを指定するための複
   数の読出ワード線と、 書込まれるべきデータ信号を伝送するための書込ビット
   線と、 読出されたデータ信号を伝送するための読出ビット線
   と、 各々が、前記書込ビット線および読出ビット線に接続さ
   れ、前記複数の書込ワード線および複数の読出ワード線
   の対応する１つの選択に応答してアクセスされる複数の
   メモリセルと、 外部的に与えられる書込アドレス信号に応答して、前記
   複数の書込ワード線を選択する書込ワード線選択手段
   と、 外部的に与えられる読出アドレス信号に応答して、前記
   複数の読出ワード線を選択する読出ワード線選択手段と
   を含み、 各前記メモリセルは、 単一の入力ノードおよび単一の出力ノードを有するデー
   タ記憶手段と、 前記データ記憶手段の入力ノードと前記書込ビット線と
   の間に接続され、前記複数の書込ワード線の対応する１
   つの選択に応答して動作される第１の単一のスイッチン
   グ素子と、 前記データ記憶手段の出力ノードと前記読出ビット線と
   の間に接続され、前記複数の読出ワード線の対応する１
   つの選択に応答して動作される第２の単一のスイッチン
   グ素子とを備える、非同期式ランダムアクセスメモリ装
   置。