DE4207937A1 - Speicherzellschaltung und speichereinrichtung vom asynchronen typ - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Spei­ cherzellschaltung, eine Speichereinrichtung für seriellen Zu­ griff vom asynchronen Typ und eine Speichereinrichtung für wahlfreien Zugriff vom asynchronen Typ und im besonderen auf Verbesserungen in darin enthaltenen Speicherzellschaltungen. Die Erfindung ist insbesondere anwendbar auf First-In-First-Out (FIFO)-Speicher.

Verschiedene Halbleiterspeicher, wie statische Speicher mit wahlfreiem Zugriff (SRAMs) und dynamische Speicher mit wahl­ freiem Zugriff (DRAMs) sind wohlbekannt und in einer Vielzahl elektrischer Geräte und Instrumente weit verbreitet. SRAM und DRAM werden als Speicher vom asynchronen Typ bezeichnet, da der Auslese- und Schreibbetrieb bei ihnen in Reaktion auf extern angelegte Steuertaktsignale (z. B. und ) gesteuert wird.

Auf der anderen Seite werden FIFO-Speicher mit einer First-In- First-Out (im folgenden "FIFO")-Funktion und LIFO-Speicher mit einer Last-In-First-Out (im folgenden "LIFO")-Funktion als Speicher vom asynchronen Typ bezeichnet, da bei ihnen der Aus­ lese-Vorgang und der Einschreib-Vorgang in Reaktion auf ein Lesesteuer-Taktsignal und ein Schreibsteuer-Taktsignal, die extern angelegt werden, unabhängig ausgeführt werden. Die vor­ liegende Erfindung ist allgemein auf Halbleiterspeicher vom asynchronen Typ anwendbar, und ein FIFO-Speicher wird als Bei­ spiel beschrieben.

Bei einem FIFO-Speicher werden die gespeicherten Daten aus einer Speicherzelle in der Reihenfolge ausgelesen, in der sie eingeschrieben wurden. Mit anderen Worten werden die gespei­ cherten Werte mit dem ältesten beginnend ausgelesen. Der FIFO wird daher vielfach für den Zweck des zeitweiligen Haltens von Daten und des Einstellens der Zeitfolge verwendet, wenn Daten zwischen Geräten oder Schaltungen übertragen werden, die von­ einander verschiedene Verarbeitungsgeschwindigkeiten haben.

Fig. 7 ist ein Blockschaltbild, das die allgemeine Anwendung eines FIFO-Speichers zeigt. Wie Fig. 7 zeigt, erzeugt eine CPU 90 ein Referenztaktsignal ⌀0 und ein Steuersignal Sc und legt diese Signale an einen Taktgenerator 71 an. Der Taktgenerator 71 reagiert auf das angelegte Taktsignal ⌀0, indem er ein Schreibtaktsignal WCK und ein Lesetaktsignal RCK erzeugt und diese Signale an den FIFO-Speicher 50 anlegt. Das Schreibtakt­ signal WCK hat eine höhere Frequenz als das Lesetaktsignal RCK. Der FIFO-Speicher 50 speichert daher Eingangsdaten Di mit einer hohen Geschwindigkeit in Reaktion auf das Schreibtaktsignal WCK, während er gespeicherte Daten Do mit einer niedrigeren Ge­ schwindigkeit in Reaktion auf das Lesetaktsignal RCK ausgibt. Der FIFO-Speicher 50 ist daher zwischen einer Einrichtung, die Daten Di mit hoher Geschwindigkeit erzeugt, und einer Einrich­ tung, die die angelegten Daten Do mit niedriger Geschwindigkeit verarbeitet, angeordnet und trägt zur Einstellung der Zeitfolge für die Datenverarbeitung bei. Wenn der FIFO-Speicher 50 Ab­ tastliniendaten bei der Bildverarbeitung oder Videosignalverar­ beitung handhabt, wird der FIFO-Speicher als "Linienspeicher" oder "Linienpuffer" bezeichnet.

Fig. 8 ist ein Timing-Diagramm zur Darstellung des Betriebes der in Fig. 7 gezeigten Einrichtung. Wie Fig. 8 zeigt, werden die Eingangsdaten Di sequentiell (n, n+1, n+2, . . .) in Reaktion auf das Schreibtaktsignal WCK mit höherer Frequenz in den FIFO-Speicher 50 eingeschrieben. Andererseits werden die geschriebe­ nen Daten Do sequentiell (n, n+1, n+2, . . .) in Reaktion auf das Lesetaktsignal RCK mit niedriger Frequenz aus dem FIFO-Speicher 50 ausgelesen.

Fig. 9 ist ein Blockschaltbild, das einen herkömmlichen FIFO-Speicher zeigt. Wie Fig. 9 zeigt, enthält der FIFO-Speicher 50 ein Speicherzellarray mit Speicherzellen MC11 bis MCmn, die in der Richtung von Zeilen und Spalten angeordnet sind, einen Schreib-Zeilendekoder 51 zum seriellen Anwählen einer Schreib-Wort­ leitung in Reaktion auf ein extern angelegtes Schreibtakt­ signal WCK, einen Schreib-Spaltendekoder 52 zum Anwählen eines Schreib-Bitleitungspaares in Reaktion auf das Schreibtaktsignal WCK, einen Lese-Zeilendekoder 53 zum seriellen Anwählen einer Lese-Wortleitung in Reaktion auf ein extern angelegtes Lese­ taktsignal RCK und einen Lese-Spaltendekoder 54 zum sequentiel­ len Anwählen eines Lese-Bitleitungspaares in Reaktion auf das Lesetaktsignal RCK. Ein Schreibtreiber bzw. eine Schreib-An­ steuerung 55 reagiert auf ein eingegebenes, einzuschreibendes Eingabe-Datensignal Di und steuert ein Schreib-Bitleitungspaar an. Ein Leseverstärker (S/A) 56 verstärkt ein vom Lese-Bitlei­ tungspaar angelegtes Datensignal und gibt das verstärkte Daten­ signal als Ausgabedatensignal Do aus. Jeder der Dekoder 51 bis 54 ist aus einem Schieberegister gebildet.

Fig. 10 ist ein Schaltbild, das eine der in Fig. 9 gezeigten Speicherzellen MCc zeigt. Wie Fig. 10 zeigt, enthält die her­ kömmliche Speicherzelle MCc für einen FIFO-Speicher NMOS-Tran­ sistoren 5a und 5b und PMOS-Transistoren 24a und 24b, die 2 kreuzgekoppelte CMOS-Inverter bilden, und NMOS-Transistoren 3a, 3b und 4a, 4b, die jeweils einen Zugriffsgate-Transistor bil­ den. Der Transistor 3a ist zwischen den Ein-/Ausgangsknoten N1 einer Latchschaltung und eine Schreib-Bitleitung WBLa geschal­ tet. Der Transistor 3b ist zwischen einen Ein-/Ausgangsknoten N2 und eine Schreib-Bitleitung WBLb geschaltet. Die Gates der Transistoren 3a und 3b sind mit einer Schreib-Wortleitung WWL verbunden. Der Transistor 4a ist zwischen den Ein-/Ausgangs­ knoten N1 und einer Lese-Bitleitung RBLa geschaltet. Der Tran­ sistor 4b ist zwischen den Ein-/Ausgangsknoten N2 und einer Le­ se-Bitleitung RBLb geschaltet. Die Gates der Transistoren 4a und 4b sind mit einer Lese-Wortleitung RWL verbunden.

Die Schreib-Wortleitung WWL ist mit dem Schreib-Zeilendekoder 51 nach Fig. 9 verbunden. Die Lese-Wortleitung RWL ist mit dem Lese-Zeilendekoder 53 verbunden. Das Schreib-Bitleitungspaar WBLa, WBLb wird durch den in Fig. 9 gezeigten Schreib-Spalten­ dekoder 52 angewählt. Das Lese-Bitleitungspaar RBLa, RBLb wird durch den Lese-Spaltendekoder 54 angewählt. Die Schreib-Bitlei­ tungen WBLa und WBLb sind über NMOS-Transistoren 8a bzw. 8b zum Hochziehen mit dem Stromversorgungspotential Vcc verbunden. Die Lese-Bitleitungen RBLa und RBLb sind über NMOS-Transistoren 7a bzw. 7b zum Hochziehen mit dem Stromversorgungspotential Vcc verbunden.

Im Schreibbetrieb wählt der Schreib-Spaltendekoder 52 ein Schreib-Bitleitungspaar aus, mit dem eine Speicherzelle, in die Daten einzuschreiben sind, verbunden ist, und das ausgewählte Schreib-Bitleitungspaar WBLa, WBLb wird in Reaktion auf ein Eingangdatensignal Wi angesteuert. Damit nimmt eine der Schreib-Bitleitungen WBLa und WBLb hohen Pegel und die andere niedrigen Pegel an. Andererseits aktiviert der Schreib-Zeilen­ dekoder 51 die Schreib-Wortleitung WWL (das heißt er zieht sie auf hohen Pegel). Damit werden die Transistoren 3a und 3b ein­ geschaltet, und das Eingangsdatensignal Di, das über das Bit­ leitungspaar WBLa, WBLb angelegt ist, wird in die Latch­ schaltung eingeschrieben.

Im Lesebetrieb aktiviert der Lese-Zeilendekoder 53 die Lese-Wort­ leitung RWL. Die Transistoren 4a und 4b werden damit ein­ geschaltet, und ein gespeichertes Datensignal wird an die Le­ se-Bitleitungen RBLa und RBLb angelegt. Der Lese-Spaltendekoder 54 wählt ein Lese-Bitleitungspaar RBLa, RBLb aus, und damit wird das ausgelesene Datensignal über das Lese-Bitleitungspaar RBLa, RBLb an den Leseverstärker 56 angelegt. Das durch den Lesever­ stärker 56 verstärkte Datensignal wird als Ausgangsdatensignal Do ausgegeben.

Der oben beschriebene Lese- und Schreib-Betrieb werden in Reak­ tion auf ein extern angelegtes Lesetaktsignal RCK bzw. Schreibtaktsignal WCK ausgeführt. Mit anderen Worten ist her­ vorzuheben, daß der Auslese- und Einschreibvorgang asynchron gemacht werden können.

Fig. 11 ist ein Blockschaltbild, das einen herkömmlichen SRAM (das heißt einen Halbleiterspeicher vom synchronen Typ) zeigt. Wie Fig. 11 zeigt, enthält ein SRAM 61 ein Speicherzellarray mit Speicherzellen MC11 bis MCmn, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen auf ein extern ange­ legtes Zeilenadreßsignal RA durch Auswählen einer Wortleitung ansprechenden Zeilendekoder 61 und einen auf ein extern ange­ legtes Spaltenadreßsignal CA durch Auswählen eines Bitlei­ tungspaares ansprechenden Spaltendekoder 62. Ein Schreibtreiber 63 steuert ein Bitleitungspaar, das durch den Spaltendekoder 62 ausgewählt ist, in Reaktion auf ein Eingangsdatensignal Di an. Ein Leseverstärker 64 verstärkt ein von dem durch den Spalten­ dekoder 62 ausgewählten Bitleitungspaar angelegtes Datensignal im Lesevorgang.

Fig. 12 ist ein Schaltbild, das eine Speicherzelle MCd nach Fig. 11 zeigt. Wie Fig. 12 zeigt, enthält eine Speicherzelle MCd eine aus Transistoren 5a, 5b, 24a und 24b gebildete Latch­ schaltung und NMOS-Transistoren 3′ und 4′, die jeweils ein Zu­ griffsgate bilden. Der Transistor 3′ ist zwischen den Ein-/Aus­ gangsknoten N1 der Latchschaltung und eine Bitleitung BLa ge­ schaltet. Der Transistor 4′ ist zwischen einen Ein-/Ausgangs­ knoten N2 und eine Bitleitung BLb geschaltet. Die Gates der Transistoren 3′ und 4′ sind mit einer Wortleitung WL verbunden.

Im Schreibbetrieb spricht der in Fig. 11 gezeigte Spaltende­ koder 62 auf das Spaltenadreßsignal CA an und wählt ein Bitlei­ tungspaar BLa, BLb aus. Das ausgewählte Bitleitungspaar BLa, BLb wird in Reaktion auf das Eingangsdatensignal Di durch den Schreibtreiber 63 getrieben bzw. angesteuert. Andererseits aktiviert der Zeilendekoder 61 in Reaktion auf ein Zeilen­ adreßsignal RA die Wortleitung WL. Die Transistoren 3′ und 4′ werden in Reaktion auf ein aktiviertes Wortleitungssignal eingeschaltet, und damit wird ein Datensignal auf dem Bitlei­ tungspaar BLa, BLb in die Latchschaltung eingeschrieben.

Im Lesebetrieb aktiviert der Zeilendekoder 61 in Reaktion auf das Zeilenadreßsignal RA die Wortleitung WL. Die Transistoren 3′ und 4′ werden in Reaktion auf ein Wortleitungssignal einge­ schaltet, und damit erscheint auf dem Bitleitungspaar BLa, BLb ein gespeichertes Datensignal. Der Spaltendekoder 62 wählt in Reaktion auf das Spaltenadreßsignal CA das Bitleitungspaar BLa, BLb aus, und damit wird an die Leseverstärker 64 ein Datensi­ gnal auf der Bitleitung BLa, BLb angelegt. Der Leseverstärker 64 verstärkt das angelegte Datensignal und gibt das verstärkte Signal als Ausgangsdatensignal Do aus.

Wie aus Fig. 10 zu erkennen ist, erfordert die Speicherzell­ schaltung MCc für einen herkömmlichen Halbleiterspeicher vom asynchronen Typ 8 MOS-Transistoren. Ein Halbleiterspeicher wie ein FIFO-Speicher enthält allgemein eine große Anzahl von Speicherzellen, und viele MOS-Transistoren werden zur Bildung eines Speicherzellarrays verwendet. Dies führt zu einem An­ steigen der durch das Speicherzellarray auf einem Halbleiter­ substrat belegten Fläche. Dies wiederum führt zu Begrenzungen der Speicherkapazität und in einigen Fällen sowohl zu einer Vergrößerung der Chipgröße als auch der Gehäusegröße für einen Halbleiterspeicher.

Außerdem ist, wie aus den Fig. 11 und 12 zu erkennen ist, hervorzuheben, daß beim herkömmlichen SRAM 60 der Lesevorgang und der Schreibvorgang nicht parallel bzw. simultan ausgeführt werden können. Genauer gesagt kann, wenn in einer bestimmten Speicherzelle ein Einschreibvorgang ausgeführt wird, nicht von einer anderen Speicherzelle ein Auslesevorgang ausgeführt werden. Ein herkömmlicher SRAM kann - mit anderen Worten - keinen asynchronen Betrieb ausführen.

Es ist Aufgabe der Erfindung, eine Speicherzellschaltung und einen Halbleiterspeicher vom asynchronen Typ mit einfachem Auf­ bau bereitzustellen, die für hohe Integrationsgrade geeignet sind. Die Anwendung soll insbesondere bei hoch integrierten FIFO-Speichern möglich sein.

Vereinfacht gesagt, enthält eine Speicherzellschaltung entspre­ chend der Erfindung eine Datenspeicherschaltung mit einem ein­ zelnen Eingangsknoten und einem einzelnen Ausgangsknoten, eine Schreib-Wortleitung zum Bestimmen einer Speicherzelle, in die Daten einzuschreiben sind, eine Schreib-Bitleitung zum Über­ tragen eines einzuschreibenden Datensignals, ein erstes einzel­ nes, zwischen den Eingangsknoten der Datenspeicherschaltung und die Schreib-Bitschaltung geschaltetes und in Reaktion auf ein Signal auf der Schreib-Wortleitung betriebenes Schaltelement, eine Lese-Wortleitung zum Bestimmen einer Speicherzelle, aus der auszulesen ist, eine Lese-Bitleitung zum Übertragen eines ausgelesenen Datensignals und ein zweites einzelnen Schaltele­ ment, das zwischen den Ausgangsknoten der Datenspeicherschal­ tung und die Lese-Bitleitung geschaltet und in Reaktion auf ein Signal auf der Lese-Wortleitung betrieben ist.

Beim Betrieb der Schaltung wird das Einschreiben eines Daten­ signals von der Schreib-Bitleitung in die Datenspeicherschal­ tung durch das erste einzelne Schaltelement ausgeführt, während das Lesen eines in der Datenspeicherschaltung gespeicherten Datensignals auf die Lese-Bitleitung durch das zweite einzelne Schaltelement ausgeführt wird. Die Datenspeicherschaltung und die Schreib- und Lese-Bitleitungen sind durch die 2 Schaltele­ mente verbunden und daher kann die Speicherzellschaltung im Vergleich zur herkömmlichen vereinfacht werden.

Entsprechend einem weiteren Aspekt der Erfindung enthält eine Speichereinrichtung mit seriellem Zugriff vom asynchronen Typ eine Mehrzahl von Schreib-Wortleitungen jeweils zur Bestimmung einer Speicherzelle, in die Daten einzuschreiben sind, eine Mehrzahl von Lese-Wortleitungen jeweils zur Bestimmung einer Speicherzelle, aus der Daten auszulesen sind, eine Schreib-Bit­ leitung zum Übertragen eines einzuschreibenden Datensignals, eine Lese-Bitleitung zum Übertragen eines ausgelesenen Daten­ signals, eine Mehrzahl von Speicherzellen, die jeweils mit der Schreib-Bitleitung und der Lese-Bitleitung verbunden und in Reaktion auf eine entsprechende Auswahl aus der Mehrzahl von Schreib-Wortleitungen und der Mehrzahl von Lese-Wortleitungen zugreifbar sind, eine serielle Schreib-Wortleitungs-Auswahl­ schaltung zum seriellen Auswählen bzw. Anwählen einer Mehrzahl von Schreib-Wortleitungen in Reaktion auf ein extern angelegtes Schreibtaktsignal und eine serielle Lese-Wortleitungs-Auswahl­ schaltung zum seriellen Auswählen bzw. Anwählen einer Mehrzahl von Lese-Wortleitungen in Reaktion auf ein extern angelegtes Lesetaktsignal. Jede Speicherzelle enthält eine Datenspeicher­ schaltung mit einem einzelnen Eingangsknoten und einen einzel­ nen Ausgangsknoten, ein erstes einzelnes Schaltelement, das zwischen dem Eingangsknoten der Datenspeicherschaltung und die Schreib-Bitleitung geschaltet und in Reaktion auf eine entspre­ chende Auswahl aus der Mehrzahl von Schreib-Wortleitungen be­ trieben ist, und ein zweites einzelnes Schaltelement, das zwi­ schen den Ausgangsknoten der Datenspeicherschaltung und die Lese-Bitleitung geschaltet und in Reaktion auf eine entspre­ chende Auswahl aus der Mehrzahl von Lese-Wortleitungen betrie­ ben ist.

Entsprechend einem weiteren Aspekt der Erfindung enthält eine Speichereinrichtung für wahlfreien Zugriff vom asynchronen Typ eine Mehrzahl von Schreib-Wortleitungen jeweils zur Bestimmung einer Speicherzelle, in die Daten einzuschreiben sind, eine Mehrzahl von Lese-Wortleitungen jeweils zur Bestimmung einer Speicherzelle, aus der auszulesen ist, eine Schreib-Bitleitung zum Übertragen eines einzuschreibenden Datensignals, eine Le­ se-Bitleitung zum Übertragen eines ausgelesenen Datensignals, eine Mehrzahl von Speicherzellen, die jeweils mit der Schreib-Bit­ leitung und der Lese-Bitleitung verbunden sind und auf die in Reaktion auf eine entsprechende Auswahl aus der Mehrzahl von Schreib-Wortleitungen und der Mehrzahl von Lese-Wortleitungen zugegriffen wird, eine Schreib-Wortleitungs-Auswahlschaltung zum Auswählen einer Mehrzahl von Schreib-Wortleitungen in Reak­ tion auf ein extern angelegtes Schreibadreßsignal und eine Lese-Wortleitungs-Auswahlschaltung zur Auswahl einer Mehrzahl von Lese-Wortleitungen in Reaktion auf ein extern angelegtes Leseadreßsignal. Jede Speicherzelle enthält eine Datenspeicher­ schaltung mit einem einzelnen Eingangsknoten und einem einzel­ nen Ausgangsknoten, ein erstes einzelnes Schaltelement, das zwischen den Eingangsknoten der Datenspeicherschaltung und die Schreib-Bitleitung geschaltet und in Reaktion auf eine entspre­ chende Auswahl aus der Mehrzahl von Schreib-Wortleitungen be­ trieben ist, und ein zweites einzelnes Schaltelement, das zwi­ schen den Ausgangsknoten der Datenspeicherschaltung und die Lese-Bitleitung geschaltet und in Reaktion auf eine entspre­ chende Auswahl aus der Mehrzahl von Lese-Wortleitungen betrie­ ben ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Schaltbild einer in Fig. 2 gezeigten Spei­ cherzelle,

Fig. 2 ein Blockschaltbild eines FIFO-Speichers ent­ sprechend einer Ausführungsform,

Fig. 3 ein Schaltbild des in Fig. 2 gezeigten Lesever­ stärkers,

Fig. 4 ein Schaltbild des in Fig. 2 gezeigten Schreib­ treibers,

Fig. 5 ein Schaltbild einer Speicherzelle nach einer weiteren Ausführungsform,

Fig. 6 ein Blockschaltbild eines SRAM vom asynchronen Typ entsprechend einer weiteren Ausführungsform,

Fig. 7 ein Blockschaltbild der allgemeinen Anwendung eines FIFO-Speichers,

Fig. 8 ein Timing-Diagramm des Betriebes der in Fig. 7 gezeigten Einrichtung,

Fig. 9 ein Blockschaltbild eines herkömmlichen FIFO-Speichers,

Fig. 10 ein Schaltbild einer Speicherzelle, wie sie in Fig. 9 gezeigt ist,

Fig. 11 ein Blockschaltbild eines herkömmlichen SRAM,

Fig. 12 ein Schaltbild einer Speicherzelle, wie sie in Fig. 11 gezeigt ist,

Fig. 13 ein Blockschaltbild des in Fig. 2 gezeigten Schreib-Zeilendekoders 31 und

Fig. 14 ein Blockschaltbild, das den in Fig. 6 gezeig­ ten Schreib-Zeilendekoder 41 zeigt.

Wie Fig. 2 zeigt, enthält ein FIFO-Speicher 30 ein Speicher­ zellarray, das jeweils aus einer verbesserten Schaltung gebildete Speicherzellen MC11 bis MCmn enthält, einen Schreib-Zeilendekoder 31 zum seriellen Auswählen von Schreib-Wortlei­ tungen WWL1 bis WWLn in Reaktion auf ein extern angelegtes Schreibtaktsignal WCK, einen Schreib-Spaltendekoder 32 zum seriellen Auswählen einer Schreib-Bitleitung in Reaktion auf ein Schreibtaktsignal WCK, einen Lese-Zeilendekoder 33 zum seriellen Auswählen von Lese-Wortleitungen RWL1 bis RWm in Reaktion auf ein extern angelegtes Lesetaktsignal RCK und einen Lese-Spaltendekoder 34 zum seriellen Auswählen einer Lese-Bit­ leitung in Reaktion auf ein Lesetaktsignal RCK. Ein Schreibtreiber 35 ist mit der Schreib-Bitleitung über NMOS-Transistoren 91 bis 9m, die eine Schreib-Gatterschaltung bilden, verbunden. Die Gates der Transistoren 91 bis 9m sind mit dem Schreib-Spaltendekoder 32 verbunden. Ein Leseverstärker 36 ist mit der Lese-Bitleitung über NMOS-Transistoren 101 bis 10n, die eine Lese-Gatterschaltung bilden, verbunden. Die Gates der Transistoren 101 bis 10n sind mit dem Lese-Spaltendekoder verbunden. Ein Schreibtreiber 35 reagiert auf ein Eingangsda­ tensignal Di und steuert eine durch den Schreib-Spaltendekoder 32 ausgewählte Schreib-Bitleitung an. Der Leseverstärker 36 verstärkt ein von einer durch den Lese-Spaltendekoder 34 ausgewählten Lese-Bitleitung angelegtes Datensignal und gibt das verstärkte Signal als Ausgangsdatensignal Do aus.

Fig. 1 ist ein Schaltbild, das eine in Fig. 2 gezeigte Spei­ cherzelle MCa zeigt. Wie Fig. 1 zeigt, enthält die Speicher­ zelle MCa NMOS-Transistoren 5a, 5b und PMOS-Transistoren 24a und 24b, die eine Latchschaltung zum Speichern von Daten bilden, einen NMOS-Transistor 3, der zwischen den Eingangs­ knoten N10 der Latchschaltung und eine Schreib-Bitleitung WBL geschaltet ist, und einen NMOS-Transistor 4, der zwischen den Ausgangsknoten N20 und eine Lese-Bitleitung RBL geschaltet ist. Das Gate des Transistors 3 ist mit einer Schreib-Wortleitung WWL verbunden. Das Gate des Transistors 4 ist mit einer Lese-Wort­ leitung RWL verbunden. Die Schreib-Wortleitung WWL ist mit dem Schreib-Zeilendekoder 31, der in Fig. 2 gezeigt ist, verbunden. Die Lese-Wortleitung RWL ist mit dem Lese-Zeilen­ dekoder 33 verbunden. Ein NMOS-Transistor 8 zum Hochziehen ist zwischen das Stromversorgungspotential Vcc und die Lese-Bitlei­ tung RBL geschaltet.

Im Schreibbetrieb spricht der in Fig. 2 gezeigte Schreibtrei­ ber 35 auf ein Eingangsdatensignal Di an und treibt die durch den Schreib-Spaltendekoder 32 ausgewählte Schreib-Bitleitung WBL. Andererseits aktiviert der Schreib-Zeilendekoder 31 die Schreib-Wortleitung WWL bzw. zieht diese auf hohen Pegel, wodurch der Transistor 3 eingeschaltet wird. Damit wird ein Eingangsdatensignal auf der Schreib-Bitleitung WBL über den Transistor 3 an den Eingangsknoten N10 der Latchschaltung an­ gelegt. Der Zustand der Datenspeicherung in der Latchschaltung wird auf der Grundlage des angelegten Datensignals bestimmt.

Im Lesebetrieb aktiviert der Lese-Zeilendekoder 33 die Lese-Wort­ leitung RWL, wodurch der Transistor 4 eingeschaltet wird. Ein in der Latchschaltung gespeichertes Datensignal oder - mit anderen Worten - das Potential des Ausgangsknotens N20 wird durch den Transistor 4 an die Lese-Bitleitung RBL angelegt. Der Lese-Spaltendekoder 34, der in Fig. 2 gezeigt ist, schaltet den Transistor 101 ein, und ein Datensignal auf der Lese-Bit­ leitung RBL wird an den Leseverstärker 36 angelegt. Der Lese­ verstärker 36 verstärkt das angelegte Datensignal und gibt das verstärkte Signal als Ausgabewert Do aus.

Fig. 3 ist ein Schaltbild, das den in Fig. 2 gezeigten Lese­ verstärker 36 darstellt. Wie Fig. 3 zeigt, enthält der Lese­ verstärker 36 Inverter 361, 362, 365 und Übertragungsgatter 363 und 364. Der Inverter 361 ist so geschaltet, daß er ein von der durch den Lese-Spaltendekoder 34 ausgewählten Lese-Bitleitung angelegtes Datensignal Sr empfängt. Die Übertragungsgatter 363 und 364 werden in Reaktion auf ein extern angelegtes Schreib­ steuersignal WR gesteuert. Im Betrieb werden, wenn das Schreib­ steuersignal WR auf niedrigem Pegel ist (Schreibbetrieb), das Übertragungsgatter 363 ausgeschaltet und das Übertragungsgatter 364 eingeschaltet. Ein Datensignal Dr, das durch die Inverter 361 und 362 verstärkt wurde, wird als Ausgabedatensignal Do ausgegeben.

Fig. 4 ist ein Schaltbild, das den in Fig. 2 gezeigten Schreibtreiber 35 darstellt. Wie Fig. 4 zeigt, enthält der Schreibtreiber 35 einen in der letzten Ausgangsstufe angeordne­ ten CMOS-Inverter. Der CMOS-Inverter enthält einen PMOS-Tran­ sistor 351 und einen NMOS-Transistor 352, die in Reihe zwischen das Stromversorgungspotential Vcc und ein Massepotential ge­ schaltet sind. Der CMOS-Inverter im Schreibtreiber 35 wird in Reaktion auf ein Eingangsdatensignal Di betrieben. Mit anderen Worten, wird in Reaktion auf das Eingabedatensignal Di entweder der Transistor 351 oder 352 eingeschaltet und damit ein Signal Sw auf hohem Pegel oder niedrigem Pegel ausgegeben. Genauer ge­ sagt, wird eine Schreib-Bitleitung durch den Transistor 351 oder 352 getrieben bzw. angesteuert.

Tabelle 1 stellt die normierten Werte der Stromsteuerfähigkeit, die zum Zwecke der Ausführung der oben beschriebenen Betriebs­ weisen für jeden Transistor vorzugeben bzw. zu entwerfen ist, zusammen:

Tabelle 1

Wie aus Tabelle 1 zu erkennen, haben die Transistoren 351 und 352 im Schreibtreiber 36 im Vergleich zu den Transistoren 5a, 5b, 24a, 24b, die die Speicherzelle MCa bilden, eine hinrei­ chend große Stromsteuerfähigkeit. Mit anderen Worten hat der PMOS-Transistor 351 eine hinreichend größere Stromsteuerfähig­ keit als der NMOS-Transistor 5b. Auf der anderen Seite hat auch der NMOS-Transistor 352 eine hinreichend größere Stromsteuer­ fähigkeit als der PMOS-Transistor 24b. Damit treiben entweder der Transistor 351 oder 352 die Schreib-Bitleitung WBL, wodurch der Zustand der Latchschaltung invertiert (oder aufrecht erhalten) wird.

Außerdem wird im oben beschriebenen Beispiel die Schwellspan­ nung des Leseverstärkers 36 auf 3,1 Volt gesetzt (Vcc = 5,0 V). Das Potential der Lese-Bitleitung RBL wird innerhalb des Berei­ ches von 2,25 bis 2,7 Volt gehalten, wenn der Wert "0" ausge­ lesen wird, und auf mehr als 3,5 Volt, wenn der Wert "1" aus­ gelesen wird. Ein durch den jüngsten Auslesevorgang verursach­ tes Potential verbleibt auf der Lese-Bitleitung RBL und wird durch den Transistor 4 auf die Latchschaltung übertragen, so daß eine Zustandsumkehr (Inversion) der Latchschaltung verhin­ dert werden kann.

Fig. 13 ist ein Blockschaltbild, das den Schreib-Zeilendekoder 31 nach Fig. 2 darstellt. Wie Fig. 13 zeigt, enthält der Schreib-Zeilendekoder 31 m Schieberegister 311 bis 31m, die kaskadenartig in einem Ring geschaltet sind. Jedes der Schiebe­ register 311 bis 31m wird mit einem Schreibtaktsignal WCK ver­ sorgt und getrieben. Die Schreib-Wortleitungen WWL1 bis WWLm sind jeweils mit einem Verbindungsknoten verbunden, mit dem 2 benachbarte Schieberegister verbunden sind. Der Schreib-Zeilen­ dekoder 31 wählt seriell Schreib-Wortleitungen WWL1 bis WWLm in Reaktion auf das angelegte Schreibsignal WCK aus. Es ist fest­ zuhalten, daß die anderen Dekoder 32, 33 und 34 jeweils eine Schaltungskonfiguration ähnlich der in Fig. 13 gezeigten auf­ weisen.

Fig. 5 ist ein Schaltbild, das eine Speicherzelle entsprechend einer anderen Ausführungsform zeigt. Die in Fig. 1 gezeigte Speicherzelle MCa hat eine Latchschaltung zum Speichern eines Datensignals, die aus NMOS-Transistoren 5a und 5b und PMOS-Transistoren 24a und 24b gebildet ist, während bei der in Fig. 5 gezeigten Speicherzelle MCb anstelle der PMOS-Transistoren 24a und 24b Widerstände 6a und 6b verwendet werden. Genauer ge­ sagt, enthält die Speicherzelle Mcb eine aus 2 kreuzgekoppel­ ten NMOS-Invertern gebildete Latchschaltung. Es ist festzu­ halten, daß die Speicherzelle MCb für die Speicherzellen MC11 bis MCmm des in Fig. 2 gezeigten FIFO-Speichers Anwendung finden kann.

Fig. 6 ist ein Blockschaltbild, das einen SRAM vom asynchro­ nen Typ entsprechend einer weiteren Ausführungsform darstellt. Im vorangehenden wurden die Ausführungsformen, bei denen Speicherzellen MCa und MCb nach Fig. 1 bzw. Fig. 5 auf einen FIFO-Speicher angewendet wurden, als Beispiele für einen asynchronen Speicher mit seriellem Zugriff zeigt, aber die An­ wendung dieser Speicherzellen MCa und MCb auf einen SRAM führt auch zu einem asynchronen SRAM. Wie Fig. 6 zeigt, enthält der SRAM 40 vom asynchronen Typ Speicherzellen MC11 bis MCmn, einen Schreibtreiber 35, zwischen den Schreibtreiber und eine Schreib-Bitleitung geschaltete Schreib-Gatterschaltungen 91 bis 9n, einen Leseverstärker 36 und Lesegatterschaltungen 101 bis 10n, die zwischen den Leseverstärker 36 und die Lese-Bitleitung geschaltet sind. Diese Schaltelemente sind ähnlich zu denen in dem in Fig. 2 gezeigten FIFO-Speicher 30. Der wesentliche Un­ terschied zu den in Fig. 2 gezeigten Dekodern 31 bis 34 ist der, daß der SRAM 40 einen Schreib-Zeilendekoder 41 zum Aus­ wählen von Schreib-Wortleitungen WWL1 bis WWLm im Ansprechen auf ein extern angelegtes Schreib-Zeilenadreßsignal WRA, einen Schreib-Spaltendekoder 42 zum Auswählen einer Schreib-Bitlei­ tung im Ansprechen auf ein extern angelegtes Schreib-Spalten­ adreßsignal WCA und einen Lese-Zeilendekoder 43 zum Auswählen von Lese-Wortleitungen RWL1 bis RWLm in Reaktion auf ein extern angelegtes Lese-Zeilenadreßsignal RRA und einen Lese-Spaltende­ koder 40 zum Auswählen einer Lese-Bitleitung in Reaktion auf ein extern angelegtes Lese-Spaltenadreßsignal RCA enthält. Mit anderen Worten sind die in Fig. 6 gezeigten Dekoder 41 bis 44 jeweils zum Zugriff auf eine beliebige Speicherzelle durch Aus­ wählen einer durch ein extern angelegtes Adreßsignal bestimmten Wortleitung und Bitleitung in der Lage.

Fig. 14 ist ein Blockschaltbild, das den in Fig. 6 gezeigten Schreib-Zeilendekoder 41 darstellt. Wie Fig. 14 zeigt, ist der Schreib-Zeilendekoder 41 aus einem Inverter und einem AND-Gatter gebildet und zieht selektiv eine der m Schreib-Wortlei­ tungen WWL1 bis WWLm in Reaktion auf die angelegten Schreib-Zeilen­ adreßsignale WRA0 bis WRAk auf hohen Pegel. Die anderen Dekoder 42, 43 und 44 in Fig. 6 haben jeweils eine ähnliche Schaltungskonfiguration wie diejenige nach Fig. 14.

Wie aus den in Fig. 1 und Fig. 5 gezeigten Speicherzell­ schaltungen MCa und MCb zu sehen ist, sind die Speicherzellen MCa und MCb mit einer unabhängig steuerbaren Schreib-Wortlei­ tung WWL, Schreib-Bitleitung WBL, Lese-Wortleitung RWL und Lese-Bitleitung RBL verbunden, und daher können Zugriffe auf eine Speicherzelle, das heißt das Schreiben und Lesen von Datensignalen in die und aus der Speicherzelle parallel (oder simultan) ausgeführt werden. Speziell kann ein wahlfreier Zu­ griff von asynchroner Art ausgeführt werden. Dies führt zu einem SRAM vom asynchronen Typ 40.

Wie oben beschrieben, sind die Speicherzellschaltungen MCa und MCb nach Fig. 1 bzw. 5 im Vergleich zu der in Fig. 10 gezeig­ ten Speicherzellschaltung MCc jeweils vereinfacht. Speziell ist die Speicherzelle MCa aus 6 MOS-Transistoren gebildet, während die Speicherzelle MCb aus 4 MOS-Transistoren und 2 Widerstands­ elementen gebildet ist. Diese Vereinfachung erlaubt eine Redu­ zierung der durch das Speicherzellarray auf dem Halbleitersub­ strat belegten Fläche, wodurch eine höhere Integration eines seriellen Zugriffsspeichers vom asynchronen Typ möglich ist. Außerdem ermöglicht die Anwendung der Speicherzelle MCa oder MCb nach Fig. 1 oder Fig. 5 für die Speicherzellen MC11 bis MCmn des in Fig. 6 gezeigten SRAM die Realisierung eines Direktzugriffsspeichers vom asynchronen Typ, der zum paralle­ len (oder simultanen) Lesen und Schreiben in der Lage ist.

Claims (8)

1. Speicherzellschaltung mit
einer Datenspeichereinrichtung (5a, 5b, 24a, 24b) mit einem Eingangsknoten (N10) und einem Ausgangsknoten (N20),
einer Schreib-Wortleitung (WWL) zum Bestimmen einer Speicher­ zelle, in die Daten eingeschrieben werden,
einer Schreib-Bitleitung (WBL) zum Übertragen eines einzu­ schreibenden Datensignals,
einem ersten Schaltelement (3), das zwischen den Eingangs­ knoten der Datenspeichereinrichtung und die Schreib-Bitleitung geschaltet und in Reaktion auf ein Signal auf der Schreib-Wort­ leitung betrieben ist,
einer Lese-Wortleitung (RWL) zum Bestimmen einer Speicherzelle, die auszulesen ist,
einer Lese-Bitleitung (RBL) zum Übertragen eines ausgelesenen Datensignals und
einem zweiten Schaltelement (4), das zwischen den Ausgangskno­ ten der Datenspeichereinrichtung und die Lese-Bitleitung ge­ schaltet und in Reaktion auf ein Signal auf der Lese-Wortlei­ tung betrieben ist.

2. Speicherzellschaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Datenspeichereinrichtung eine erste und zweite Invertereinrichtung (5a, 24a, 5b, 24b), die zwischen einem ersten und einem zweiten Verbindungsknoten (N10, N20) kreuz­ gekoppelt ist, aufweist und daß der erste und zweite Verbin­ dungsknoten den Eingangsknoten bzw. Ausgangsknoten bilden.

3. Speicherzellschaltung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß
das erste Schaltelement einen ersten Feldeffekttransistor eines ersten Leitungstyps (3), der zwischen den Eingangsknoten der Datenspeichereinrichtung und die Schreib-Bitleitung geschaltet und in Reaktion auf ein Signal auf der Schreib-Wortleitung be­ trieben ist, und
das zweite Schaltelement einen zweiten Feldeffekttransistor des ersten Leitungstyps (4), der zwischen den Ausgangsknoten der Datenspeichereinrichtung und die Lese-Bitleitung geschaltet und in Reaktion auf ein Signal auf der Lese-Wortleitung betrieben ist, aufweist.

4. Speicherzellschaltung nach Anspruch 3, dadurch gekennzeich­ net, daß die erste Invertereinrichtung einen dritten Feldef­ fekttransistor eines zweiten Leitungstyps (24a) und einen vierten Feldeffekttransistor des ersten Leitungstyps (5a), die in Reihe zwischen ein erstes und ein zweites Stromversorgungs­ potential (Vcc, GND) geschaltet sind, und die zweite Invertereinrichtung einen fünften Feldeffekttran­ sistor des zweiten Leitungstyps (24b) und einen sechsten Feld­ effekttransistor des ersten Leitungstyps (5b), die in Reihe zwischen das erste und zweite stromversorgungspotential ge­ schaltet sind, aufweist.

5. Speicherzellschaltung nach Anspruch 3, dadurch gekennzeich­ net, daß
die erste Invertereinrichtung einen ersten Widerstand (6a) und einen siebenten Feldeffekttransistor des ersten Leitungstyps (5a), die in Reihe zwischen das erste und das zweite Stromver­ sorgungspotential geschaltet sind, und
die zweite Invertereinrichtung einen zweiten Widerstand (6b) und einen achten Feldeffekttransistor des ersten Leitungstyp (5b), die in Reihe zwischen das erste und zweite Stromversor­ gungspotential geschaltet sind, aufweist.

6. Speichereinrichtung mit seriellen Zugriff vom asynchronen Typ mit
einer Mehrzahl von Schreib-Wortleitungen (WWL) jeweils zur Be­ stimmung einer Speicherzelle, in die Daten zu schreiben sind,
einer Mehrzahl von Lese-Wortleitungen (RWL) jeweils zur Be­ stimmung einer auszulesenden Speicherzelle,
einer Schreib-Bitleitung (WBL) zum Übertragen eines zu schrei­ benden Datensignals,
einer Lese-Bitleitung (RBL) zum Übertragen eines ausgelesenen Datensignals,
einer Mehrzahl von Speicherzellen (MC11 bis MCmn), die jeweils zwischen die Schreib-Bitleitung und die Lese-Bitleitung ge­ schaltet sind und auf die in Reaktion auf eine entsprechende Auswahl innerhalb der Mehrzahl von Schreib-Wortleitungen und der Mehrzahl von Lese-Wortleitungen zugegriffen wird,
einer seriellen Schreib-Wortleitungs-Auswahleinrichtung (31), die in Reaktion auf ein extern angelegtes Schreibtaktsignal (WCK) seriell die Mehrzahl von Schreib-Wortleitungen auswählt, einer seriellen Lese-Wortleitungs-Auswahleinrichtung (33), die in Reaktion auf ein extern angelegtes Lesetaktsignal (RCK) seriell die Mehrzahl von Lese-Wortleitungen auswählt,
wobei jede Speicherzelle (MCa)
eine Datenspeichereinrichtung (5a, 5b, 24a, 24b) mit einem einzelnen Eingangsknoten und einem einzelnen Ausgangsknoten,
ein erstes einzelnes Schaltelement (3), das zwischen den Ein­ gangsknoten der Datenspeichereinrichtung und die Schreib-Bit­ leitung geschaltet und in Reaktion auf eine entsprechende Aus­ wahl der Mehrzahl von Schreib-Wortleitungen betrieben ist, und
ein zweites einzelnes Schaltelement (4), das zwischen den Aus­ gangsknoten der Datenspeichereinrichtung und die Lese-Bitlei­ tung geschaltet und in Reaktion auf eine entsprechende Auswahl aus der Mehrzahl von Lese-Wortleitungen betrieben ist, ent­ hält.

7. Speichereinrichtung mit wahlfreiem Zugriff von asynchronen Typ mit
einer Mehrzahl von Schreib-Wortleitungen (WWL) jeweils zur Be­ stimmung einer Speicherzelle, in die Daten zu schreiben sind,
einer Mehrzahl von Lese-Wortleitungen (RWL) jeweils zur Be­ stimmung einer auszulesenden Speicherzelle,
einer Schreib-Bitleitung (WBL) zum Übertragen eines zu schrei­ benden Datensignals,
einer Lese-Bitleitung (RBL) zum Übertragen eines ausgelesenen Datensignals,
einer Mehrzahl von Speicherzellen (MC11 bis MCmn), die jeweils zwischen die Schreib-Bitleitung und die Lese-Bitleitung ge­ schaltet sind und auf die in Reaktion auf eine entsprechende Auswahl aus der Mehrzahl von Schreib-Wortleitungen und der Mehrzahl von Lese-Wortleitungen zugegriffen wird,
einer Schreib-Wortleitungs-Auswahleinrichtung (41) zum Aus­ wählen der Mehrzahl von Schreib-Wortleitungen in Reaktion auf ein extern angelegtes Schreibadreßsignal und
einer Lese-Wortleitungs-Auswahleinrichtung (43) zur Auswahl der Mehrzahl von Lese-Wortleitungen in Reaktion auf ein extern angelegtes Leseadreßsignal, wobei jede Speicherzelle (MCa) eine Datenspeichereinrichtung (5a, 5b, 24a, 24b) mit einem einzelnen Eingangsknoten und einem einzelnen Ausgangsknoten,
ein erstes einzelnes Schaltelement (3), das zwischen den Ein­ gangsknoten der Datenspeichereinrichtung und die Schreib-Bit­ leitung geschaltet und in Reaktion auf eine entsprechende Aus­ wahl aus der Mehrzahl von Schreib-Wortleitungen betrieben ist, und
ein zweites einzelnes Schaltelement (4), das zwischen den Ausgangsknoten der Datenspeichereinrichtung und die Lese-Bit­ leitung geschaltet und in Reaktion auf eine entsprechende Aus­ wahl aus der Mehrzahl von Lese-Wortleitungen betrieben ist, enthält.

8. Speichereinrichtung mit wahlfreiem Zugriff vom asynchronen Typ nach Anspruch 7, dadurch gekennzeichnet, daß
die Schreib-Wortleitungs-Auswahleinrichtung eine Schreibadreß­ dekodereinrichtung (41), die so geschaltet ist, daß sie das extern angelegte Schreibadreßsignal empfängt, zum Dekodieren des Schreibadreßsignales und selektiven Aktivieren der Mehr­ zahl von Schreib-Wortleitungen enthält und
die Lese-Wortleitungs-Auswahleinrichtung eine Leseadreßdeko­ dereinrichtung (43), die so geschaltet ist, daß sie das extern angelegte Leseadreßsignal empfängt, zum Dekodieren des Lese­ adreßsignales und selektiven Aktivieren der Mehrzahl von Lese-Wortleitungen enthält.