CN1210342A - 多存储体同步型半导体存储装置 - Google Patents

Abstract

在多存储体半导体存储装置中,当只有一个存储体为激活状态时,存储体驱动信号发生电路(30),根据来自与存储体(＃A、＃B)分别对应设置的存储体驱动电路(5、6)的阵列激活信号ACT＃A和ACT＃B,将与由命令译码器(2)供给的动作方式指示信号(φ)对应的动作方式指定信号(φA、φB)供给与该激活状态的存储体对应设置的存储体驱动电路。这时,存储体地址信号的状态是任意的。因此,可以简化存储体的指定控制。

Description

多存储体同步型半导体存储装置

本发明涉及半导体存储装置，尤其是具有能彼此独立地驱动到激活/非激活状态的有多个存储体的多存储体半导体存储装置。更具体地说，本发明涉及与时钟信号同步动作的同步型半导体存储装置的存储体控制的结构。

以与时钟信号同步的方式进行数据的输入输出的同步型半导体存储装置，是众所周知的。这种同步型半导体存储装置，由时钟信号决定数据的输入输出速度，因此，例如可以根据作为系统时钟的高速时钟信号实现数据的传送，并能在短时间内对高速动作的处理机提供必要的数据。因此，使处理机的等待时间缩短，并使处理系统的性能得到改善。

在一种上述的同步型半导体存储装置中，具有同步动态随机存取存储器(SDRAM)。该SDRAM采用单晶体管/单电容器式的动态型存储单元作为存储单元，并且在时钟信号的例如上升沿将来自外部的信号、即控制信号和地址信号以及写入数据取入到装置内部，而读出数据则在时钟信号的上述沿变为确定状态。在该SDRAM中，按照多个外部控制信号的逻辑状态的组合提供动作方式指示。该动作方式指示，通常被称作「命令」。通过以该命令形态指示动作方式，可以在每个时钟周期供给动作方式指示，所以能够在内部以彼此独立的方式驱动多个存储器阵列。因此，在SDRAM中，通常在内部设有多个存储体。例如，在16兆位的SDRAM中，在内部设有2个存储体的规格，已由JEDEC(电子设备联合委员会)标准化。

图25是表示现有的SDRAM的数据读出时的外部信号状态的图。以下，参照图25说明现有的SDRAM的数据读出动作。

在时钟周期#0中，在外部时钟信号extCLK的上升沿，将外部的行地址选通信号ZRAS设定为L电平，并将列地址选通信号ZCAS及允许写入信号ZWE设定为H电平。这种信号状态，被称作激活命令，用于指定阵列的激活。这里，「阵列激活」表示将存储单元阵列的行驱动到选择状态并由读出放大器对与该选择行连接的存储单元的数据进行检测、放大和锁存的动作。当施加该激活命令时，将此时的地址信号ADD作为行地址信号X，进行与存储体地址信号BA指定的存储体对应的行选择动作。现讨论如下情况，即考虑设有2个存储体的结构，且存储体地址信号BA为1位信号，在时钟周期#0中，将该存储体地址信号BA设定为H电平并指定了存储体#A。因此，存储体#A被驱动到激活状态。

在时钟周期#1中，在外部时钟信号extCLK的上升沿，将行地址选通信号ZRAS及允许写入信号ZWE设定为H电平，且将列地址选通信号ZCAS设定为L电平。这种状态被称作「读出命令」，用于指定数据的读出。当施加该读出命令时，将此时的地址信号ADD作为列地址信号，对由此时的存储体地址信号BA指定的存储体#A进行列选择动作，并读出该选择存储单元的数据。

在SDRAM中，将从施加读出命令到输出有效数据所需要的时钟周期时间称作CAS等待时间，在经过该CAS等待时间后输出有效数据。在图25中，示出CAS等待时间为2时的数据读出动作。因此，在该存储体#A中，由列地址信号Y寻址指定的存储单元的数据，在时钟周期#3的时钟信号extCLK的上升沿变为确定状态(以数据a0表示)。

在SDRAM中，将施加该读出命令时的地址信号作为起始地址，按规定的顺序在内部产生列地址信号，并根据在内部产生的列地址信号(脉冲串地址信号)依次进行存储单元的选择动作。因此，在随后的时钟周期#4、#5和#6中依次从该存储体#A读出数据a1、a2、和a3。

在时钟周期#4中，与从该存储体#A的数据读出并行地施加激活命令，这时，将存储体地址信号BA设定为L电平并指定另一存储体=B。因此，在时钟周期#4中，将此时的地址信号ADD作为行地址信号X，进行存储体#B的激活，并进行行选择动作。

在时钟周期#5中，再次将存储体地址信号BA设定为L电平而指定存储体#B，并施加读出命令。根据该读出命令，在存储体#B内进行列选择动作，并进行该选择列上的存储单元的数据读出。

因CAS等待时间为2，所以，在时钟周期#6中，在该存储体#B内进行数据的读出，在时钟周期#7的外部时钟信号extCLK的上升沿，从该存储体#B读出的存储单元数据b0变为确定状态。在该存储体#B中，也在内部产生脉冲串地址信号，依次进行存储单元的选择，并进行选择存储单元的数据读出。施加该一个读出命令时连续读出的数据的数目，被称作脉冲串长度。在图25中，示出脉冲串长度为4时的数据读出动作。

另一方面，在时钟周期#6中，将将行地址选通信号ZRAS及允许写入信号ZWE设定为L电平，并将列地址选通信号ZCAS设定为H电平，施加预充电命令。该预充电命令是将激活状态的存储体驱动到非激活状态的命令。在该预充电命令下，根据存储体地址信号BA对由该地址指定了的存储体进行预充电。因此，在该时钟周期#6的外部时钟信号extCLK的上升沿，存储体地址信号BA为H电平，指定存储体#A并使存储体#A变为非激活状态。

而在时钟周期#8中，与来自存储体#B的数据b1、b2和b3的读出动作并行地再次将存储体地址信号BA设定为H电平，并对存储体#A施加激活命令。因此，再次将存储体#A激活。接着，在时钟周期#9中，对存储体#A施加读出命令。在从存储体#B读出脉冲串长度数据的最后一个数据b3之后，从该存储体#A读出数据(在图25中以(a)表示)。

如上所述，当设有2个存储体时，通过使存储体交替地激活/非激活，即使在访问不同行(字线)时，也不需要所谓的标准DRAM的RAS预充电时间，因而能进行高速的数读出。

图26是表示数据写入时的外部信号状态的时间图。以下，参照图26说明数据读出动作。在该图26中，也示出设有2个存储体、且在脉冲串长度为4的情况下将数据交替地写入两个存储体时的动作顺序。

在时钟周期#0中，将存储体地址信号BA设定为H电平并施加激活命令。因此，将存储体#A激活，并将此时的地址信号ADD作为行地址信号X，进行行选择动作。

在时钟周期#1的外部时钟信号extCLK的上升沿，将行地址选通信号ZRAS设定为H电平，并将列地址选通信号ZCAS及允许写入信号ZWE设定为L电平，以施加写入命令。将与该写入命令同时提供的存储体地址信号BA设定为H电平，并指示对存储体#A的数据写入。当施加该写入命令时，将此时的地址信号ADD作为列地址信号，进行列选择并进行数据的写入。

在写入数据时，将在施加了写入命令的时钟周期内供给的数据取入到SDRAM内部，以进行写入操作。即，将在时钟周期#1中供给的数据c0取入到装置内部。在这之后，与读出数据时一样，在存储体#A内，将在该时钟周期#1中供给的地址信号ADD作为起始地址，按规定的顺序在内部生成列地址信号，并在时钟周期#2、#3和#4中分别进行列选择动作，按规定的顺序将此时供给的数据c1、c2和c3依次写入选择存储单元。

在时钟周期#4中，与对该存储体#A的数据写入动作并行地将存储体地址信号BA设定为L电平并施加激活命令。在这种情况下，对存储体#B供给激活指示，在存储体#B内，将此时的地址信号ADD作为行地址信号X，进行存储单元行的选择动作。在下一个时钟周期#5中，再次将存储体地址信号BA设定为L电平，并施加写入命令。因此，将在时钟周期#5内供给的数据d0取入到SDRAM内部，并进行对该存储体#B的数据写入动作。在这之后，在存储体#B中，也在内部按规定顺序产生脉冲串地址信号，并在内部进行列选择动作，将分别在时钟周期#6、#7和#8中供给的数据d1、d2和d3分别取入到装置内部，按规定的顺序进行对选择存储单元的数据写入。

在时钟周期#6中，与对该存储体#B的数据写入动作并行地将存储体地址信号BA设定为H电平，并施加预充电命令。因此，使存储体#A变成非激活状态，并将存储单元阵列恢复到预充电状态。

在时钟周期#8中，当再次将存储体地址信号BA设定为H电平并施加激活命令时，该非激活状态的存储体#A再次被激活，并选择存储单元行。接着，在时钟周期#9中，使存储体地址信号BA为H电平，并对存储体#A施加写入命令。因此，从时钟周期#9起对存储体#A进行数据的写入，在这之后，将数据c4和c5...按规定顺序写入该存储体#A的选择存储单元。

在进行上述的数据写入时，也是通过将存储体#A和#B交替地激活/非激活并进行数据写入，使在页面切换等情况下暂时使存储单元阵列恢复到预充电状态时所需的RAS预充电时间(从使存储单元阵列恢复到预充电状态到再次驱动到激活状态所需的时间)不会对从外部进行的访问造成影响，并可以在各时钟周期中依次写入数据，因而能进行高速的数据写入。

图27是表示现有SDRAM的主要部分结构的图。在图27中，现有的SDRAM包含：存储体地址输入缓冲器1，在与外部时钟信号extCLK同步产生的内部时钟信号CLK的上升沿，取入来自外部的存储体地址信号BA，并生成彼此互补的内部存储体地址信号BAi和/BAi；命令译码器2，在内部时钟信号CLK的上升沿，取入来自外部的控制信号ZRAS、ZCAS和ZWE，判断其状态，并根据该判断结果生成动作方式指示信号φ；及存储体控制电路3，根据来自该命令译码器2的动作方式指示信号φ和来自存储体地址输入缓冲器1的内部存储体地址信号BAi和/BAi，输出与存储体#A和#B对应的动作方式指定信号。在图27中，来自该命令译码器2的动作方式指示信号φ，与前面图25和图26所示的各命令对应地产生，但在图27中仅代表性地示出一个信号φ。

存储体控制电路3包含接受内部存储体地址信号BAi和动作方式指示信号φ的AND电路3a、及接受内部存储体地址信号/BAi和动作方式指示信号φ的AND电路3b。从AND电路3a输出与存储体#A对应的动作方式指定信号φA，而从AND电路3b输出与存储体#B对应的动作方式指定信号φB。

由存储体地址输入缓冲器1生成的内部存储体地址信号BAi和/BAi中的一个为H电平，另一个为L电平。因此，仅对该存储体地址信号BA指定的存储体，根据来自命令译码器2的动作方式指示信号，输出动作方式指定信号，使与地址所指定的存储体对应的动作方式指定信号变为激活状态(H电平)，并执行所指定的动作。

如该图27所示，在对SDRAM施加命令时，必须供给用于指定执行其动作的存储体的存储体地址信号BA。这样做的原因是为了能可靠地指定与激活状态的存储体对应的动作方式，因为有时会发生2个存储体同时被激活的情况。

但是，经常的情况是只需将一个存储体激活后进行访问，并不需要以上述的存储体交替的方式进行高速的访问。例如，在图象处理领域中，如果在结构上是将偶数字段的象素数据存储在2个存储体中的一个存储体内，而将奇数字段的象素数据存储在另一个存储体内，则由于在1个字段的期间内只访问一个存储体，所以可以对一个存储体连续进行访问。在这种情况下，当施加激活命令时，如根据此时的存储体地址信号指定了应激活的存储体，则随后的动作方式指示都是针对该激活后的存储体，因而在施加读出命令、写入命令及预充电命令时就不需要再用存储体地址信号对存储体进行指定了。但是，在现有的SDRAM中，存储体一旦被激活，则随后的对该存储体的动作方式指示必须同时提供存储体地址信号以便进行指定，总是不必要地驱动存储体地址信号，因而没有必要地浪费了用于驱动存储体地址信号的电力，所以不能减低整个系统的耗电量。此外，即使存储体不是同时被激活，也总是必须与命令一起提供存储体地址信号，所以即使在动作的存储体已经明确的情况下，仍必须由外部的控制器供给存储体地址信号，因而存在着使外部控制器的负荷加大的问题。

本发明的目的是，提供一种能减轻用于指定存储体的外部控制器的负荷的同步型半导体存储装置。

本发明的另一目的是，提供一种易于进行存储体控制的多存储体半导体存储装置。

本发明的又一目的是，提供一种当多个存储体中只有一个存储体为激活状态时可以很容易地对该激活状态的存储体指定动作方式的多存储体半导体存储装置。

与第1观点有关的半导体存储装置，备有：多个存储体驱动装置，与多个存储体分别对应设置，根据所供给的动作方式指定信号驱动对应的存储体；及驱动信号发生装置，与多个存储体驱动装置联接，用于判断多个存储体中的每一个是否处在激活状态，当判断结果表示多个存储体中只有一个存储体处在激活状态时，对该激活状态的一个存储体输出与动作方式指示信号对应的动作方式指定信号。

与第2观点有关的半导体存储装置，备有：多个存储体，各自可以彼此独立地驱动到激活状态和非激活状态；存储体选择装置，以与时钟信号同步的方式接受所供给的存储体地址信号，并产生用于指示由该所接受的存储体地址信号指定的存储体的存储体指定信号；存储体激活装置，以与时钟信号同步的方式接受所供给的存储体激活指示信号，并向由来自存储体选择装置的存储体指定信号指定的存储体输出阵列激活信号；以与时钟信号同步的方式接受所供给的与存储体激活指示信号不同的动作方式指示信号并产生与所接受的该动作方式指示信号对应的内部指示信号的装置；及多个控制装置，与多个存储体分别对应设置，并接受来自存储体选择装置的存储体指定信号及来自存储体激活装置的对应存储体和其他存储体的阵列激活信号，当其他存储体的阵列激活信号全部为非激活状态而对应存储体的阵列激活信号为激活状态时，根据内部指示信号向对应存储体供给动作方式激活信号，而与来自存储体选择装置的存储体指定信号无关。

对多个存储体分别处于激活状态或处于非激活状态进行经常性的监视，并当供给了动作方式指示信号时，如该多个存储体中只有一个存储体处于激活状态，则对该激活状态的存储体供给用于执行该动作方式的动作方式指定信号，从而即使是在存储体地址信号没有与该动作方式指示信号同时供给的情况下，也能对激活状态的存储体执行指定的动作方式。因此，外部控制器就没有必要总是对执行该动作方式的存储体进行监视，也没有必要总是与动作方式指示信号同时供给存储体地址信号，因而可以减轻用于指定存储体的负荷，使存储体控制易于进行，所以能实现使用更为方便的多存储体半导体存储装置。

图1是简略表示本发明实施形态1的半导体存储装置总体结构的图。

图2是简略表示图1所示存储体地址信号输入缓冲器结构的图。

图3是简略表示图1所示命令译码器结构的图。

图4是表示图3所示命令译码器的动作的时间图。

图5是简略表示图1所示命令译码器的变更例结构的图。

图6是表示图5所示命令译码器的动作的时间图。

图7是表示图1所示存储体驱动信号发生电路的阵列激活指示信号发生部的结构一例的图。

图8是表示图7所示电路的动作的时间图。

图9是简略表示与图1所示半导体存储装置的行选择有关部分的结构的图。

图10是表示图9所示存储体驱动电路的动作的时间图。

图11是简略表示图1所示存储体驱动信号发生电路的根据激活命令以外的命令产生动作方式指定信号的部分的结构的图。

图12是表示图11所示存储体驱动信号发生电路的结构一例的图。

图13是表示图12所示存储体驱动信号发生电路的动作的时间图。

图14是表示图12所示存储体驱动信号发生电路的动作的时间图。

图15是表示图11所示存储体驱动信号发生电路的第1变更例结构的图。

图16是表示图11所示存储体驱动信号发生电路的第2变更例结构的图。

图17是表示图11所示存储体驱动信号发生电路的具体结构的图。

图18是表示图17所示存储体驱动信号发生电路的动作的时间图。

图19是表示图17所示存储体驱动信号发生电路的动作的时间图。

图20是简略表示图1所示半导体存储装置的与数据写入/读出有关部分的结构的图。

图21是简略表示本发明实施形态2的半导体存储装置总体结构的图。

图22是简略表示图21所示存储体驱动信号发生电路结构的图。

图23是表示图22所示存储体驱动信号发生电路的结构例的图。

图24是表示图23所示存储体驱动信号发生电路的动作的时间图。

图25是表示现有同步型半导体存储装置的数据读出时的动作的时间图。

图26是表示现有同步型半导体存储装置的数据读出时的动作的时间图。

图27是简略表示现有同步型半导体存储装置的内部动作方式指定信号发生部的结构的图。

[实施形态1]

图1是简略表示本发明实施形态1的半导体存储装置总体结构的图。在图1中，该半导体存储装置包含2个存储体#A和#B。关于这两个存储体#A和#B的结构，将在后文中详细说明，但其包含按行列状排列的多个存储单元、用于分别将其行和列驱动到选择状态的电路及用于进行数据的写入/读出的读出/写入电路。与这两个存储体#A和#B分别对应地设置着存储体驱动电路5和6，用于根据来自存储体驱动信号发生电路30的动作方式指定信号φA和φB控制存储体#A和#B的动作。

存储体驱动电路5和6，输出将各自对应的存储体#A和#B保持在激活状态的阵列激活信号ACT#A和ACT#B。当该阵列激活信号ACT#A和ACT#B为激活状态时，存储体#A和#B分别处于激活状态，在此期间可以进行该数据的写入/读出。该阵列激活信号ACT#A和ACT#B的激活/非激活，由来自存储体驱动信号发生电路30的动作方式指定信号控制。

该存储体驱动信号发生电路30，根据来自命令译码器2的动作方式指示信号输出各种动作方式指定信号，但在图1中仅代表性地示出与存储体#A对应的动作方式指定信号φA及与存储体#B对应的动作方式指定信号φB。

存储体驱动信号发生电路30，输入来自存储体驱动电路5和6的阵列激活信号ACT#A和ACT#B，并当该阵列激活信号ACT#A和ACT#B同时为激活状态时，根据由存储体地址信号输入缓冲器1供给的存储体地址信号BAi和/BAi，产生与地址所指定的存储体对应的动作方式指定信号。当阵列激活信号ACT#A和ACT#B中只有一个是激活状态时，该存储体驱动信号发生电路30，在接受来自命令译码器2的动作方式指定信号φ后，对该变为激活状态的存储体输出与所收到的该动作方式指示信号对应的动作方式指定信号。在这种情况下，将来自存储体地址信号输入缓冲器1的内部存储体地址信号BAi和/BAi忽略。

当该阵列激活信号ACT#A和ACT#B同时为非激活状态时，存储体#A和存储体#B都处在非激活状态，在这种情况下，仅当由命令译码器2供给存储体激活指示信号时、即施加激活命令时，存储体驱动信号发生电路30输出用于将对应的存储体激活的动作方式指定信号。

因此，如只有一个存储体为激活状态，则不需要供给存储体地址信号，在对存储体进行数据写入/读出时及预充电动作时，也不需要供给存储体地址信号，因而可以减轻外部控制器用于控制存储体的负荷。

该半导体存储装置还包含：地址信号输入缓冲器4，取入来自外部的地址信号AD，生成内部行地址信号X和内部列地址信号Y，并供给存储体#A和#B；输入输出电路7，通过公用内部数据总线8与存储体#A和#B联接，并在存储体驱动信号发生电路30的控制下，在所选定的(由地址指定的)存储体与装置外部之间进行数据的输入输出；及时钟发生电路9，与外部时钟信号extCLK同步地产生内部时钟信号CLK。将由该时钟发生电路9产生的内部时钟信号CLK供给各个电路，并与该内部时钟信号CLK同步地进行内部动作。以下，说明各部分的结构。

[存储体地址输入缓冲器的结构]

图2是简略表示图1所示存储体地址信号输入缓冲器1的结构一例的图。在图2中，存储体地址信号输入缓冲器1包含：传输门1a，由当内部时钟信号CLK的反相信号/CLK为H电平时导通并使来自外部的存储体地址信号BA通过的n沟导MOS晶体管构成；2级的级联连接反相器1b和1c，接受来自传输门1a的存储体地址信号并生成内部存储体地址信号BAi；及反相器1d，将反相器1b的输出信号反相后传送到反相器1b的输入部。从反相器1b生成互补的内部存储体地址信号/BAi。

在该图2所示存储体地址信号输入缓冲器1的结构中，当内部时钟信号CLK变为H电平时，反相的内部时钟信号/CLK变为L电平，使传输们1a变成非导通状态。因此，来自外部的存储体地址信号BA被取入后，由反相器1b和1d锁存，并使内部存储体地址信号BAi和/BAi变为确定状态。所以，在每个时钟周期，可以与时钟信号同步地取入来自外部的存储体地址信号BA，并生成内部存储体地址信号BAi和/BAi。

图1所示的地址信号输入缓冲器4，也备有与图2所示存储体地址信号输入缓冲器1同样的结构。

[命令译码器2的结构]

图3是简略表示图1所示命令译码器2的结构的图。在图3中，命令译码器2包含门电路2aa、2pa、2ra及2wa，分别接受内部时钟信号CLK、行地址选通信号ZRAS、列地址选通信号ZCAS及允许写入信号ZWE的组合。

当行地址选通信号ZRAS为L电平而内部时钟信号CLK、列地址选通信号ZCAS及允许写入信号ZWE为H电平时，门电路2aa输出H电平的信号。

当行地址选通信号ZRAS及允许写入信号ZWE同时为L电平而内部时钟信号CLK及列地址选通信号ZCAS为H电平时，门电路2pa输出H电平的信号。

当内部时钟信号CLK、行地址选通信号ZRAS及允许写入信号ZWE为H电平而列地址选通信号ZCAS为L电平时，门电路2ra输出H电平的信号。

当行地址选通信号ZRAS及内部时钟信号CLK同时为H电平而列地址选通信号ZCAS及允许写入信号ZWE为L电平时，门电路2wa输出H电平的信号。

即，当施加激活命令时门电路2aa输出H电平的信号，当施加预充电命令时门电路2pa输出H电平的信号，当施加读出命令时门电路2ra输出H电平的信号，当施加写入命令时门电路2wa输出H电平的信号。

与该门电路2aa、2pa、2ra及2wa分别对应地设有脉冲发生电路2ab、2pb、2rb及2wb，响应各对应的门电路的输出信号的上升，输出规定时间宽度的单触发脉冲信号。从脉冲发生电路2ab输出阵列激活指示信号φa，从脉冲发生电路2pb输出预充电指示信号φp，从脉冲发生电路2rb输出读出动作指示信号φr，从脉冲发生电路2wb输出写入动作指示信号φw。

将这些信号φa、φp、φr、φw作为动作方式指示信号，将所指示的动作激活。

图4是表示图3所示命令译码器的动作的时间图。以下，参照图4说明图3所示命令译码器的动作。

当在时钟周期#1中施加激活命令时，图3所示门电路2aa的输出信号变为H电平，使从脉冲发生电路2ab输出的阵列激活指示信号φa变为规定时间的H电平。而其他信号φp、φr及φw则保持在L电平的非激活状态。

当在时钟周期#2中施加读出命令时，图3所示门电路2ra的输出信号变为H电平，使从脉冲发生电路2rb输出的读出动作指示信号φr变为规定时间的H电平。而其他信号φa、φw及φp则保持在L电平的非激活状态。

当在时钟周期#3中施加写入命令时，图3所示门电路2wa的输出信号变为H电平，使从脉冲发生电路2wb输出的写入动作指示信号φw变为规定时间的H电平的激活状态。而其他信号φa、φr及φp则保持在L电平的非激活状态。

当在时钟周期#4中施加预充电命令时，图3所示门电路2pa的输出信号上升为H电平，使从脉冲发生电路2pb输出的预充电指示信号φp变为规定时间的H电平。而信号φa、φr及φw则保持在L电平的非激活状态。

通过采用图3所示的命令译码器并根据控制信号在内部时钟信号CLK的上升沿的逻辑状态组合输出内部动作方式指定信号，可以将内部时钟信号CLK的上升沿作为基准指定内部动作方式，而无需考虑对外部控制信号ZRAS、ZCAS及ZWE的时滞的容限等，因而能以高速开始内部动作。此外，通过采用脉冲发生电路2ab、2pb、2rb及2wb并以单触发脉冲信号的形式输出动作方式指示信号，可以可靠地生成具有规定时间宽度的动作方式指示信号。

[命令译码器的变更例]

图5是简略表示图1所示命令译码器的变更例结构的图。在图5中，仅表示出产生预充电动作指定信号的部分的结构。产生阵列激活指示信号φa、读出动作指示信号φr及写入动作指示信号φw的部分的结构，与图3所示命令译码器的结构相同。

在图5中，该命令译码器包含：门电路2pc，接受内部时钟信号CLK、行地址选通信号ZRAS、列地址选通信号ZCAS和特定地址信号位A10；脉冲串长度计数器2pd，响应门电路2pc的输出信号的激活而起动，对脉冲串长度时间进行计数；门电路2pa，接受内部时钟信号CLK、行地址选通信号ZRAS、列地址选通信号ZCAS和允许写入信号ZWE；OR电路2pe，接受门电路2pa的输出信号φpp和脉冲串长度计数器2pd的计数信号φap；及脉冲发生电路2pb，响应OR电路2pe的输出信号的激活，输出具有规定时间宽度的预充电指示信号φp。

门电路2pa及脉冲发生电路2pb，与图3所示的结构相同。当内部时钟信号CLK及行地址选通信号ZRAS为H电平、列地址选通信号ZCAS为L电平、且地址信号位A10为H电平时，门电路2pc输出H电平的激活状态信号。因此，当施加读出命令或写入命令、且地址信号位A10为H电平时(当施加自动预充电命令时)，该门电路2pc输出H电平的信号。脉冲串长度计数器2pd，将该门电路2pc的输出信号推移(延迟)脉冲串长度时间，并在经过脉冲串长度时间后输出预充电指示信号φap。当来自门电路2pa的信号φpp及来自脉冲串长度计数器2pd的信号φap中的一个变为激活状态时，OR电路2pe输出H电平的激活状态信号。

因此，在施加预充电命令或自动预充电命令时，预充电触发信号φp变为激活状态。以下，参照图6所示的时间图说明图5所示的命令译码器的动作。

当在时钟周期#a中施加预充电命令时，门电路2pa的输出信号φpp上升为H电平，相应地使OR电路2pe的输出信号变为H电平。脉冲发生电路2pb，响应该OR电路2pe的输出信号的激活，输出具有规定时间宽度的预充电指示信号φp。

另一方面，在时钟周期#b中，将行地址选通信号ZRAS和地址信号位A10设定为H电平，并将列地址选通信号ZCAS设定为L电平。允许写入信号ZWE，则根据读出命令或写入命令设定为H电平或L电平。这种信号组合状态，即为自动预充电命令，使门电路2pc的输出信号变为H电平，并使脉冲串长度计数器2pd起动。现假定脉冲串长度为4，则在经过4个时钟周期后的时钟周期#c中，来自该脉冲串长度计数器2pd的计数信号φap变为H电平，并通过OR电路2pe使来自脉冲发生电路2pb的预充电指示信号φp变为规定时间的H电平。

通过使用该自动预充电命令，可以在施加读出命令或写入命令的同时施加预充电命令，并能在该时时钟周期#c中施加其他命令，此外，在进行读出动作或写入动作后，不需要外部控制器施加新的预充电命令，所以使命令的施加程序简化。

[存储体驱动信号发生电路的结构1]

图7是简略表示与图1所示存储体驱动信号发生电路30的阵列激活有关的产生阵列激活指示信号部分结构的图。在图7中，存储体驱动信号发生电路30包含：单触发脉冲发生电路30aa，当存储体地址信号位BAi为H电平时，产生单触发脉冲信号的存储体指定信号φba；单触发脉冲发生电路30ab，当存储体地址信号/BAi为H电平时，输出单触发脉冲信号的存储体指定信号φbb；NAND电路30ac，接受来自单触发脉冲发生电路30aa的存储体指定信号φba和来自命令译码器的阵列激活指示信号φa，并输出与存储体#A对应的阵列激活触发信号φaa；及NAND电路30ad，接受来自单触发脉冲发生电路30ab的存储体指定信号φbb和阵列激活指示信号φa，并输出与存储体#B对应的阵列激活触发信号φab。以下，参照图8所示的时间图说明该图7所示阵列激活触发信号发生部的动作。

在图8中，首先在时钟周期#a中对存储体#A施加激活命令。当存储体地址信号BAi为H电平时，存储体#A被指定。因此，从单触发脉冲发生电路30aa产生的存储体指定信号φba变为规定时间的H电平。另一方面，从单触发脉冲发生电路30ab输出的存储体指定信号φbb保持L电平。由于施加着激活命令，所以根据来自命令译码器的阵列激活指示信号φa将从NAND电路30ac输出的阵列激活触发信号φaa驱动到L电平的激活状态。这里，之所以将阵列激活触发信号的激活状态设定为L电平，是为了与用于进行存储体驱动电路的阵列激活的电路部的构成逻辑相一致。

另一方面，在时钟周期#b中，对存储体#B施加激活命令。当存储体地址信号BAi为L电平时，该存储体#B被指定。因此，单触发脉冲发生电路30ab，根据H电平的互补存储体地址信号/BAi将存储体指定信号φbb驱动到H电平。而命令译码器根据该激活命令将阵列激活指示信号φa驱动到规定时间的H电平。因此，从NAND电路30ad输出的阵列激活触发信号φab变为规定时间L电平的激活状态。

激活命令总经常与存储体地址信号同时施加。如在后文中所详述的，对于供给变为激活状态的存储体的动作方式指示来说，存储体地址信号的有效/无效，应根据变为激活状态的存储体的个数决定。

[存储体的行相关电路部的结构]

图9是简略表示图1所示存储体驱动电路5和6的与存储体#A和存储体#B的行选择有关部分的结构的图。因存储体#A和存储体#B备有相同的结构，所以，在图9中具体地表示出与存储体#A对应的结构。在图9中，存储体#A包含具有按行列状排列的多个存储单元MC的存储单元阵列50。该存储单元阵列50包含与存储单元MC的各行对应配置并分别与对应行的存储单元连接的字线WL、及与存储单元的各列对应配置并分别与对应列的存储单元连接的多个位线对BLP。在图9中，代表性地示出1个位线对BLP和1条字线WL、以及与该位线对BLP和字线WL的交叉部对应配置的存储单元MC。该存储单元MC备有单晶体管/单电容器式的动态型存储单元的结构。

存储体#A还包含：行地址锁存器52，当由图1所示地址信号输入缓冲器供给的行地址信号X激活时进行锁存；行选择电路54，在激活时根据被锁存在该行地址锁存器52内的内部行地址信号，将与存储单元阵列50的地址指定的行对应的字线驱动到选择状态；读出放大电路58，在激活时对与该选择字线连接的存储单元的数据进行检测、放大和锁存；及位线均衡电路56，在激活时将位线对BLP的各位线的电位预充电到规定电位并进行均衡。

行选择电路54包含对锁存在行地址梭存器52内的内部行地址信号进行译码的译码电路及根据该译码电路的输出信号将对应的字线驱动到选择状态的字线驱动电路。读出放大器58包含与各位线对对应设置并对相应位线对的电位进行差动放大的多个读出放大器。位线均衡电路56包含位线预充电/均衡电路，与各位线对对应设置，用于将相应位线对的各位线预充电到规定电位并进行均衡。

相对于该存储体#A设置的存储体驱动电路5包含：置位/复位触发器5a，响应由图1所示存储体驱动信号发生电路供给的阵列激活触发信号φaa的激活而被置位，响应预充电触发信号φpa而被复位，并输出阵列激活信号ACT#A；及行相关控制电路5b，根据来自该置位/复位触发器5a的阵列激活信号ACT#A的激活，输出控制存储体#A的行相关电路的动作的控制信号。该行相关控制电路5b，对行地址锁存器52、行选择电路54、位线均衡电路56及读出放大电路58的激活/非激活进行控制。该行相关控制电路5b的结构与如下的结构等效，即，在标准DRAM中，根据内部行地址选通信号RAS的激活，按规定的顺序进行行地址信号的锁存、行地址信号的译码、向字线的选择状态的驱动、及读出放大器的激活。位线均衡电路56，在该阵列激活信号ACT#A激活时保持非激活状态。

置位/复位触发器5a包含：NAND电路NA1，在一个输入端上接受阵列激活触发信号φaa，并输出阵列激活信号ACT#A；及NAND电路NA2，接受通过反相器IV供给的预充电触发信号φpa和阵列激活信号ACT#A并将该输出信号提供给NAND电路NA1的另一输入端。

相对于该存储体#B设置的存储体驱动电路6包含：置位/复位触发器6a，在置位输入端S上接受阵列激活触发信号φab，且在复位输入端R上接受预充电触发信号φpb，并从其输出端Q输出阵列激活信号ACT#B；及行相关控制电路6b，根据来自置位/复位触发电路6a的阵列激活信号ACT#B的激活，按规定顺序将存储体#B的行相关电路激活。以下，参照图10所示的时间图，说明该图9所示的存储体驱动电路的动作。

这里，存储体驱动电路5和6，仅仅是所施加的触发信号不同，在图10中只表示出与存储体#A对应的存储体驱动电路5的动作。在时钟周期#a中，对存储体#A施加激活命令，来自图7所示存储体驱动信号发生电路30的阵列激活触发信号φaa变为规定时间的L电平激活状态。当该阵列激活触发信号φaa变为L电平时，在存储体驱动电路5所包含的置位/复位触发器5a中，由NAND电路NA1输出的阵列激活信号ACT#A变为H电平激活状态。因此，行相关控制电路5b被激活，将供给行地址锁存器52的行地址信号X锁存起来，接着将行选择电路54激活，然后再将读出放大器58激活。位线均衡电路56，根据该阵列激活信号ACT#A的激活被驱动到非激活状态。

即使阵列激活触发信号φaa从L电平恢复为H电平，预充电触发信号φpa仍为非激活状态的L电平，且NAND电路NA2的输出信号为H电平，因此，阵列激活信号ACT#A由该置位/复位触发器5a锁存并保持H电平。

在时钟周期#b中，对存储体#A施加预充电命令，或在前一周期中施加自动预充电命令，如后文所述，来自存储体驱动信号发生电路30的预充电触发信号φpa变为规定时间的H电平。因此，反相器IV的输出信号变为L电平，NAND电路NA2的输出信号为H电平，相应地，来自NAND电路NA1的阵列激活信号ACT#A被驱动为L电平的非激活状态。行相关控制电路5b，响应该阵列激活信号ACT#A的非激活，将行选择电路54及读出放大器58驱动到非激活状态，并将位线均衡电路56驱动到激活状态。行地址锁存器52被复位。因此，存储体#A变为非激活状态。

在激活存储体#B时，根据阵列激活触发信号φab的激活，将阵列激活信号ACT#B激活。该存储体#B的阵列激活的结束，由预充电触发信号φpb的激活实现。

这里，在存储单元阵列50内将字线驱动到选择状态、并由读出放大电路58对与选择行连接的存储单元的数据进行检测、放大和锁存的状态，称作「存储体的激活」。

如该图9所示，如供给阵列激活触发信号，则存储体保持激活状态，直到下一次供给预充电指示信号为止。阵列激活指示信号φa和预充电指示信号φp，以单触发脉冲信号的形式产生。因此，在各时钟周期中，可以将存储体#A和#B以彼此独立的方式激活/非激活。

[用于列相关电路的存储体驱动信号发生电路的结构]

图11是简略表示图1所示存储体驱动信号发生电路30的产生阵列激活触发信号的部分以外的部分的结构的图。在图11中，存储体驱动信号发生电路30包含：判断电路30b，接受来自图9所示存储体驱动电路5和6的阵列激活信号ACT#A和ACT#B，判断存储体#A和#B是否同时处在激活状态，并输出表示该判断结果的信号；存储体决定电路30c，接受指示来自判断电路30b的判断结果的信号及存储体指定信号φba和φbb，并根据该判断结果决定应选择的存储体；及动作方式指定信号发生电路30d和30e，根据来自命令译码器的动作方式指示信号φ和来自存储体决定电路30c的存储体指定信号，对存储体#A和#B输出动作方式指定信号φA和φB。动作方式指定信号φA和φB，分别作为代表性的信号示出并将在下文中详细说明，包括读出动作指定信号、写入动作指定信号、及预充电动作指定信号。

当判断电路30b指示#A和#B两个存储体同时处在激活状态时，存储体决定电路30c根据存储体指定信号φba和φbb选择动作方式指定信号发生电路30d和30e中的一个。当判断电路30b指示只有一个存储体处在激活状态时，存储体决定电路30c选择与该处在激活状态的存储体对应设置的动作方式指定信号发生电路。而当判断电路30b指示存储体#A和#B同时处在非激活状态时，该存储体决定电路30c使动作方式指定信号发生电路30d和30e都成为非激活状态。其原因是，对处在非激活状态的存储体即使供给动作方式指定信号，对存储体#A和#B也不进行任何有意义的动作。

[存储体驱动信号发生电路的具体结构]

图12是表示图11所示存储体驱动信号发生电路30的具体结构的图。在图12中，判断电路30b包含接受阵列激活信号ACT#A和ACT#B的NAND电路30ba、及接收NAND电路30ba的输出信号的反相器30bb。从该判断电路30b输出指示存储体#A和#B是否同时处在激活状态的选择信号ZBAS和BAS，此外，还输出用于指示处在激活状态的存储体的阵列激活信号ACT#A和ACT#B，来自该判断电路30b的这些信号，供给存储体决定电路30c。

存储体决定电路30c包含：CMOS传输门Taa，当来自判断电路30b的选择信号ZBAS和BAS处在非激活状态并指示至少有一个存储体处在非激活状态时导通，使来自该判断电路30b的阵列激活信号ACT#A通过；CMOS传输门Tab，当选择信号ZBAS和BAS处在激活状态并指示两个存储体同时处在激活状态时导通，使指定存储体#A的存储体指定信号φba通过；CMOS传输门Tba在选择信号ZBAS和BAS为非激活状态时导通，使来自判断电路30b的阵列激活信号ACT#B通过；及CMOS传输门Tbb，当选择信号ZBAS和BAS为激活状态时导通，使指定存储体#B的存储体指定信号φbb通过。

当阵列激活信号ACT#A和ACT#B同时为激活状态的H电平时，将选择信号ZBAS和BAS分别设定为激活状态的L电平和H电平。

动作方式指定信号发生电路30d，包含AND电路30da，根据来自命令译码器的动作方式指示信号φ及由CMOS传输门Taa和Tab中的一个供给的信号，输出与存储体#A对应的动作方式指定信号φA。动作方式指定信号发生电路30e，根据来自命令译码器的动作方式指示信号φ及由CMOS传输门Tba和Tbb中的一个供给的信号，输出与存储体#B对应的动作方式指定信号φB。以下，参照图13和图14所示的时间图，说明该图12所示的存储体驱动信号发生电路的动作。

首先，参照图13说明只有一个存储体处在激活状态时该存储体驱动信号发生电路30的动作。

在时钟周期#0中，存储体#A和#B同时处在非激活状态，阵列激活信号ACT#A和ACT#B都处在L电平。

在时钟周期#1中，对存储体#A施加激活命令。当存储体地址信号BA为H电平时，该存储体#A被指定，所以，指定存储体#A的存储体指定信号φba变为H电平，而来自命令译码器的阵列激活指示信号φa变为规定时间的H电平激活状态。因此，如前面参照图9和图10所述，与存储体#A对应的阵列激活触发信号φaa变为H电平，相应地，阵列激活信号ACT#A变为H电平。

在时钟周期#3中，施加激活命令以外的命令。在该时钟周期#3中，来自图12所示判断电路30b的选择信号ZBAS为L电平，选择信号，BAS为H电平，在该存储体决定电路30c中，选择阵列激活信号ACT#A和ACT#B的CMOS传输门Tba和Tbb处在导通状态。因阵列激活信号ACT#A为H电平、阵列激活信号ACT#B为L电平，所以，相对于该激活命令以外的命令，来自存储体驱动信号发生电路30的动作方式指定信号φA，变为规定时间的H电平激活状态。因此，在存储体#A中，执行所指定的动作方式。当在该时钟周期#3中施加的命令为预充电命令时，如图13中虚线所示，阵列激活信号ACT#A被驱动到L电平。

以下，参照图14说明存储体#A和#B同时处在激活状态时的动作。

在时钟周期#0中，存储体#A和#B同时处在非激活状态。

在时钟周期#1中，对存储体#A施加激活命令。因此，与上述图13所示的动作一样，阵列激活信号ACT#A变为激活状态。

接着，在时钟周期#3中，对存储体#B施加激活命令，将阵列激活信号ACT#B驱动到激活状态。由于阵列激活信号ACT#A和ACT#B都是H电平，所以来自判断电路30b的选择信号ZBAS变为L电平的激活状态，而选择信号BAS变为H电平的激活状态。因此，在存储体决定电路30c中，CMOS传输门Tba和Tbb变为导通状态，并将存储体指定信号φba和φbb供给动作方式指定信号发生电路30d和30e。

在时钟周期#6中，对存储体#A施加激活命令以外的命令(在图14中为读出或写入命令)。这时，存储体地址信号BA为H电平，指定存储体#A，并使存储体指定信号φba变为规定时间的H电平激活状态。此外，根据在该时钟周期#6中施加的命令，动作方式指示信号φ变为H电平的激活状态，相应地，来自动作方式指定信号发生电路30d的动作方式指定信号φA变为H电平，在存储体#A中，执行指定的动作。

在该时钟周期#6中的命令，是激活命令和预充电命令以外的命令，阵列激活信号ACT#A和ACT#B同时保持激活状态。

接着，在时钟周期#10中，对存储体#B施加激活命令和预充电命令以外的命令(读出或写入命令)，并将存储体地址信号BA设定为L电平，用以指定存储体#B。在这种情况下，存储体指定信号φbb变为H电平的激活状态，根据按照所指定的动作方式变为激活状态的动作方式指示信号φ，与存储体#B对应的动作方式指定信号φB变为H电平的激活状态。

因此，当存储体#A和#B同时处在激活状态时，对与该命令同时供给的存储体地址信号BA指定的存储体，输出动作方式指定信号。当只有一个存储体为激活状态时，对该激活状态的存储体供给动作方式指定信号。当存储体#A和#B同时处在非激活状态时，选择信号ZBAS变为H电平，由存储体决定电路30c对阵列激活信号ACT#A和ACT#B进行选择，并分别供给动作方式指定信号发生电路30d和30e。在这种状态下，阵列激活信号ACT#A和ACT#B为L电平，所以，即使错误地施加激活命令以外的命令而使所供给的动作方式指示信号φ变为激活状态，但动作方式指定信号φA和φB仍保持非激活状态，所以，存储体#A和#B不进行任何动作。因此，能防止不必要的电力浪费。

如上所述，当只有一个存储体为激活状态时，如施加激活命令以外的命令，则在结构上可以自动地对该处在激活状态的存储体供给动作方式指定信号，而与存储体地址信号无关，因此，不需要由外部控制器与命令一起同时供给存储体地址信号，因而可以减轻用于存储体选择的负荷。

[存储体驱动信号发生电路的变更例1]

图15是表示图11所示存储体驱动信号发生电路30的变更例1的结构的图。在图15中，示出存储体决定电路30c及动作方式指定信号发生电路30d和30e的结构。判断电路的结构与图12所示的结构相同。

在图15中，该存储体决定电路30c包含：NAND电路30ca，接受来自图12所示判断电路30b的选择信号BAS和通过反相器30cf供给的存储体指定信号φba；NAND电路30cb，接受选择信号BAS和通过反相器30cg供给的存储体指定信号φbb；AND电路30cd，接受阵列激活信号ACT#A和NAND电路30ca的输出信号；及AND电路30ce，接受NAND电路30cb的输出信号和阵列激活信号ACT#B。

动作方式指定信号发生电路30d包含：NAND电路30db，接受动作方式指示信号φ和AND电路30cd的输出信号；及反相器30dc，接受NAND电路30db的输出信号，并输出动作方式指定信号φA。动作方式指定信号发生电路30e包含：NAND电路30ea，接受动作方式指示信号φ和AND电路30ce的输出信号；及反相器30eb，接受NAND电路30ea的输出信号，并输出动作方式指定信号φB。该动作方式指定信号发生电路30d和30e，实际上分别与AND电路等效，并与图12所示的结构等效。

在图15所示的结构中，采用逻辑电路代替CMOS传输门。当阵列激活信号ACT#A和ACT#B同时为H电平的激活状态时，选择信号BAS处在H电平的激活状态(参照图12)，NAND电路30ca和30cb作为反相器而动作。当存储体指定信号φba变为H电平时，反相器30cf的输出信号变为L电平，NAND电路30ca的输出信号变为H电平，相应地，NAND电路30cb的输出信号变为H电平。因此，根据动作方式指示信号φ，动作方式指定信号φA变为激活状态的H电平。

另一方面，当至少有一个存储体为非激活状态时，选择信号BAS变为L电平，使NAND电路30ca和30cb的输出信号固定在H电平。因此，在该状态下，根据阵列激活信号ACT#A和ACT#B的状态决定AND电路30cd和30ce的输出信号的逻辑电平，而与存储体指定信号φba和φbb的状态无关。如果阵列激活信号ACT#A处在激活状态，则AND电路30cd的输出信号变为H电平，根据动作方式指示信号φ，将动作方式指定信号φA驱动到激活状态。另一方面，如果阵列激活信号ACT#B处在激活状态的H电平，则NAND电路30ce的输出信号变为H电平，根据动作方式指示信号φ，将动作方式指定信号φB驱动到激活状态。当阵列激活信号ACT#A和ACT#B同时为非激活状态时，NAND电路30cd和30ce的输出信号都处在L电平的非激活状态，并将动作方式指定信号φA和φB保持在L电平的非激活状态。

如该图15所示，即使用逻辑门构成存储体决定电路，当只有一个存储体为激活状态时，也能对该激活状态的存储体供给动作方式指定信号，而与存储体地址信号的状态无关。

[存储体驱动信号发生电路的变更例2]

图16是表示图1所示存储体驱动信号发生电路30的变更例2的结构的图。在该图16中，存储体驱动信号发生电路30，也根据激活命令以外的命令输出动作方式指定信号φA和φB。在图16中，存储体驱动信号发生电路30包含：存储体判断/决定电路30f，接受阵列激活信号ACT#A和ACT#B及存储体指定信号φba和φbb，判断存储体#A和#B是否同时处在激活状态，根据该判断结果决定存储体指定信号φba和φbb的有效/无效，并决定应选择的存储体；及动作方式指定信号发生电路30d和30e，根据该存储体判断/决定电路30f的输出信号，分别对存储体#A和#B输出动作方式指定信号φA和φB。

存储体判断/决定电路30f包含：反相器30fa，用于接受存储体指定信号φba；NAND电路30fb，接受阵列激活信号ACT#B和反相器30fa的输出信号；AND电路30fc，接受阵列激活信号ACT#A和NAND电路30fb的输出信号；反相器30fd，用于接受存储体指定信号φbb；NAND电路fe，接受反相器30fd的输出信号和阵列激活信号ACT#A；及AND电路30ff，接受NAND电路30fe的输出信号和阵列激活信号ACT#B。

动作方式指定信号发生电路30d包含：NAND电路30db，接受AND电路30fc的输出信号和动作方式指示信号φ；及反相器30dc，使NAND电路30db的输出信号反相，并输出动作方式指定信号φA。动作方式指定信号发生电路30e包含：NAND电路30ea，接受AND电路30ff的输出信号和动作方式指示信号φ；及反相器30eb，使NAND电路30ea的输出信号反相，并输出动作方式指定信号φB。

当阵列激活信号ACT#B为非激活状态的L电平时，使NAND电路30fb的输出信号固定在H电平，AND电路30fc作为缓冲器而动作，并根据阵列激活信号ACT#A，输出与存储体#A对应的存储体指定信号。另一方面，当阵列激活信号ACT#B为激活状态时，使NAND电路30fb作为反相器而动作，根据存储体指定信号φba和阵列激活信号ACT#A，输出与存储体#A对应的存储体指定信号。

就存储体#B来说，当阵列激活信号ACT#A处在激活状态、且存储体#A为激活状态时，NAND电路30fe作为反相器而动作，根据存储体指定信号φbb和阵列激活信号ACT#B，输出与存储体#B对应的存储体指定信号。另一方面，当阵列激活信号ACT#A为非激状态的L电平时，使NAND电路30fe的输出信号固定在H电平，并根据阵列激活信号ACT#B输出与存储体#B对应的存储体指定信号。

因此，在该图16所示的存储体判断/决定电路中，当阵列激活信号ACT#A和ACT#B都处在激活状态的H电平、且存储体#A和#B同时处在激活状态时，根据存储体指定信号φba和φbb输出与存储体#A和#B对应的存储体指定信号。另一方面，当阵列激活信号ACT#A和ACT#B中的一个处在非激活状态、而另一个存储体为激活状态时，使与激活状态的存储体对应的存储体指定信号φba或φbb无效(与其无关)，而根据该激活状态的存储体的阵列激活信号输出存储体指定信号。

当阵列激活信号ACT#A和ACT#B同时为非激活状态时，AND电路30fc和30ff的输出信号被固定在L电平，动作方式指定信号φA和φB被固定在L电平的非激活状态，不进行动作方式的指定。

在二存储体结构中，当一个存储体为激活状态时，使另一存储体的存储体指定信号有效，并根据该变为有效的存储体指定信号及另一存储体的阵列激活信号，输出与另一存储体对应的存储体选择信号。因此，如果多个存储体同时处在激活状态，则可以根据存储体指定信号选择存储体。当一个存储体为非激活状态时，使另一存储体的存储体指定信号无效，并根据另一存储体的阵列激活信号，生成与该另一存储体对应的存储体选择信号。因此，当只有一个存储体为激活状态时，总是能够选择该已处在激活状态的存储体。

因此，在该图16所示的结构中，判断多个存储体是否同时处在激活状态的判断动作、及根据该判断结果决定存储体指定信号的有效/无效并当只有一个存储体为激活状态时对该激活状态的存储体输出存储体选择信号的动作，可以同时进行。

通过采用该图16所示的存储体判断/决定电路，不需要另外设置存储体判断电路和存储体决定电路，因而可以使信号传输延迟减小，并能以高速生成存储体选择信号。

[存储体驱动信号发生电路的具体结构]

图17是表示存储体驱动信号发生电路的具体结构的图。在图17中，该存储体驱动信号发生电路30包含：存储体选择控制电路30g，根据存储体指定信号φba和阵列激活信号ACT#B，控制存储体指定信号φba的有效/无效；存储体选择控制电路30h，根据阵列激活信号ACT#A和存储体指定信号φbb，控制该存储体指定信号φbb的有效/无效；预充电触发信号发生电路30i，根据存储体选择控制电路30g的输出信号、阵列激活信号ACT#A和预充电动作指示信号φp，输出与存储体#A对应的预充电动作指定信号(预充电触发信号)φpa；读出触发信号发生电路30j，根据读出动作方式指示信号φr、阵列激活信号ACT#A和存储体选择控制电路30g的输出信号，输出与存储体#A对应的读出动作触发信号φra；及写入触发信号发生电路30k，根据写入动作指示信号φw、阵列激活信号ACT#A和存储体选择控制电路30g的输出信号，输出与存储体#A对应的指定数据写入动作的写入动作触发信号φwa。当阵列激活信号ACT#A处在激活状态、且存储体选择控制电路30g的输出信号为H电平的激活状态时，这些触发信号发生电路30i、30j和30k被起动，并根据所供给的动作方式指示信号输出指定动作方式的触发信号。

该存储体驱动信号发生电路30还包含：预充电触发信号发生电路30m，根据预充电动作指示信号φp、存储体选择控制电路30h的输出信号和阵列激活信号ACT#B，输出与存储体#B对应的指定预充电动作的预充电触发信号φpb；读出触发信号发生电路30n，根据读出动作指示信号φr、阵列激活信号ACT#B和存储体选择控制电路30h的输出信号，输出与存储体#B对应的指定数据读出动作的读出触发信号φrb；及写入触发信号发生电路30p，根据写入动作指示信号φw、阵列激活信号ACT#B和存储体选择控制电路30h的输出信号，输出与存储体#B对应的指定数据写入动作的写入触发信号φwb。当存储体选择控制电路30h的输出信号为H电平的激活状态、且阵列激活信号ACT#B处在激活状态时，这些触发信号发生电路30m、30n和30p被起动，并根据所供给的动作方式指示信号输出相应的动作方式指定信号(触发信号)。

存储体选择控制电路30g包含用于接受存储体指定信号φba的反相器30ga及接收反相器30ga的输出信号和阵列激活信号ACT#B的NAND电路30gb。存储体选择控制电路30h包含用于接受存储体指定信号φbb的反相器30ha及接收反相器30ha的输出信号和阵列激活信号ACT#A的NAND电路30hb。从NAND电路30gb和30hb分别输出选择存储体的信号。该存储体选择控制电路30g和30h，分别与图16所示的反相器30fa和NAND电路30fb、及反相器30fd和NAND电路30fe的结构相对应。

预充电触发信号发生电路30i包含：三输入NAND电路30ia，接受预充电动作指示信号φp、阵列激活信号ACT#A和NAND电路30gb的输出信号；及反相器30ib，将NAND电路30ia的输出信号反相，并输出与存储体#A对应的预充电触发信号φpa。

与存储体#A对应的读出触发信号发生电路30j包含：三输入NAND电路30ja，接受读出动作指示信号φr、阵列激活信号ACT#A和NAND电路30gb的输出信号；及反相器30jb，将NAND电路30ja的输出信号反相，并输出与存储体#A对应的读出触发信号φra。

写入触发信号发生电路30k包含：三输入NAND电路30ka，接受写入动作指示信号φw、阵列激活信号ACT#A和NAND电路30gb的输出信号；及反相器30kb，将NAND电路30ka的输出信号反相，并输出与存储体#A对应的写入触发信号φwa。

与存储体#B对应的预充电触发信号发生电路30m包含：三输入NAND电路30ma，接受预充电动作指示信号φp、存储体选择控制电路30h中所包括的NAND电路30hb的输出信号和阵列激活信号ACT#B；及反相器30mb，将NAND电路30ma的输出信号反相，并输出与存储体#B对应的预充电触发信号φpb。

存储体#B的读出触发信号发生电路30n包含：三输入NAND电路30na，接受读出动作指示信号φr、阵列激活信号ACT#B和NAND电路30hb的输出信号；及反相器30nb，将NAND电路30na的输出信号反相，并输出与存储体#B对应的指定读出动作方式的读出触发信号φrb。

与存储体#B对应的写入触发信号发生电路30p包含：三输入NAND电路30pa，接受写入动作指示信号φw、NAND电路30hb的输出信号和阵列激活信号ACT#B；及反相器30pb，将NAND电路30pa的输出信号反相，并输出与存储体#B对应的指定写动作方式的写入触发信号φwb。

当阵列激活信号ACT#B处在激活状态、且存储体选择控制电路30h的输出信号为的激活状态时，这些触发信号发生电路30m、30n和30p被起动，并根据所供给的动作方式指示信号输出相应的动作方式指定信号(触发信号)。这些触发信号发生电路30i、30j、30k、30m、30n、30p，与该图16所示的AND电路30fc和30ff及动作方式指定信号发生电路30d和30e的结构相对应。

在该图17所示的结构中，触发信号发生电路30i～30k及30m～30p，部分地实现只判断对应的存储体是否处在激活状态的功能。当相对的另一个存储体处在非激活状态时，由于只存在着本身对应的存储体处于激活状态的可能性，所以，存储体选择控制电路30g和30h使存储体指定信号成为无效的。当相对的另一个存储体处在激活状态时，由于有多个存储体同时处于激活状态的可能性，所以，该存储体选择控制电路30g和30h，分别使存储体指定信号φba和φbb成为有效的，并根据存储体指定信号φba和φbb设定其输出信号的状态。

以下，参照图18和图19所示的时间图，说明该图17所示存储体驱动信号发生电路的动作。

首先，参照图18，说明在只有一个存储体被驱动到激活状态的情况下施加读出命令时的动作。

在时钟周期#0中，存储体#A和#B同时处在非激活状态，且阵列激活信号ACT#A和ACT#B都处在L电平的非激活状态。在该状态下，存储体选择控制电路30g和30h的输出信号为H电平。但是，由于触发信号发生电路30i～30k及30m～30p分别输入着阵列激活信号ACT#A和ACT#B，所以触发信号全部处在L电平的非激活状态。

在时钟周期#1中，将存储体地址信号BA设定为H电平，并施加激活命令。因此，存储体激活指示信号φa变为规定时间的H电平激活状态，而存储体指定信号φba也变为规定时间的H电平激活状态。因此，从上述的图10所示的结构可以清楚地看出，与存储体#A对应的阵列激活信号ACT#A被驱动到H电平的激活状态。

在时钟周期#4中，施加读出命令。阵列激活信号ACT#A处在H电平的激活状态，而阵列激活信号ACT#B处在L电平的非激活状态。因此，来自与存储体#B对应的触发信号发生电路30m～30p的触发信号全部保持在L电平的非激活状态。另一方面，由于存储体选择控制电路30g的输出信号为H电平、且阵列激活信号ACT#A处在H电平的激活状态，所以，与存储体#A对应的触发信号发生电路30i～30k全部被起动。因此，当施加该读出命令并使读出动作指示信号φr被驱动到规定时间的H电平激活状态时，来自读出触发信号发生电路30j的读出触发信号φra成为规定时间H电平的激活状态，对存储体#A指定数据读出方式。在时钟周期#4中，存储体地址信号BA的状态是任意的，而存储体指定信号φba和φbb也是任意的。不管存储体地址信号BA的状态如何，只能使与存储体#A对应的触发信号发生电路起动。

在时钟周期#9中，施加预充电命令。即使在这种情况下，存储体地址信号BA的状态也是任意的。根据该预充电命令，预充电动作指示信号φp变为规定时间的H电平的激活状态。在该时钟周期#9中，存储体选择控制电路30g的输出信号为H电平，而阵列激活信号ACT#A也是H电平，所以，只能使与存储体#A对应的触发信号发生电路30i～30k起动。因此，当预充电动作指示信号φp根据该预充电命令变为规定时间的H电平激活状态时，从预充电触发信号发生电路30i输出的预充电触发信号φpa变为规定时间的H电平激活状态，根据图6所示的结构，该阵列激活信号ACT#A被驱动到L电平的非激活状态。在该时钟周期#9中，存储体地址信号BA的状态也是任意的。

如上所述，当只有一个存储体处在激活状态时，根据命令对该处在激活状态的存储体指定动作方式。在时钟周期#10以后，存储体#A和#B再次变为非激活状态，并变成等待接受下一个命令的状态。

以下，参照图19，说明在存储体#A和#B同时被驱动到激活状态时的动作。

在时钟周期#0中，存储体#A和#B同时处在非激活状态。在时钟周期#1中，将存储体地址信号BA设定为H电平，并施加激活命令。因此，存储体激活指示信号φa变为规定时间的H电平激活状态，而与存储体#A对应的阵列激活指示信号φba也变为规定时间的H电平，相应地，存储体#A的阵列激活信号ACT#A被驱动到H电平的激活状态。

在时钟周期#3中，将存储体地址信号BA设定为L电平，并施加激活命令。该存储体地址信号BA为L电平的状态，用于指定存储体#B，在存储体激活指示信号φa被激活的同时，存储体指定信号φbb被驱动到规定时间的H电平激活状态。相应地与存储体#B对应的阵列激活信号ACT#B被驱动到激活状态。在该时钟周期#3中，阵列激活信号ACT#A和ACT#B都处在H电平的激活状态。在该状态下，存储体选择控制电路30g和30h的输出信号由存储体指定信号φba和φbb决定(因NAND电路30gb和30hb作为反相器而动作)。

在时钟周期#5中，将存储体地址信号BA设定为H电平，并施加读出命令。根据该H电平的存储体地址信号BA，存储体指定信号φba变为规定时间的H电平，而读出动作指示信号φr根据读出命令变为规定时间的H电平。因此，存储体选择控制电路30g的输出信号变为H电平，并使与存储体#A对应的触发信号发生电路30i～30k起动。根据该读出动作指示信号φr，读出触发信号发生电路30j将与存储体#A对应的指定读出动作方式的读出触发信号φra驱动到激活状态。对于存储体#B，由于存储体指定信号φbb为L电平，所以，触发信号发生电路30m～30p全部为非激活状态。在存储体#A中，进行数据读出动作。

接着，在时钟周期#9中，将存储体地址信号BA设定为L电平并施加读出命令。根据该L电平的存储体地址信号BA，存储体指定信号φbb变为规定时间H电平的激活状态，相应地，存储体选择控制电路30h的输出信号变为H电平，并使与存储体#B对应的触发信号发生电路30m～30p起动。根据读出命令，读出动作指示信号φr被驱动到规定时间的H电平激活状态，使从读出触发信号发生电路30n输出的读出触发信号φrb变为规定时间的H电平激活状态，指定与存储体#B对应的数据读出方式。

在该存储体#B的数据读出期间，在时钟周期#11中，将存储体地址信号BA设定为H电平，并施加预充电命令。因此，预充电动作指示信号φp和存储体指定信号φba变为规定时间的H电平激活状态，从预充电触发信号发生电路30i输出的预充电触发信号φpa变为规定时间的H电平，指定与存储体#A对应的预充电动作方式。根据该预充电触发信号φpa的激活，阵列激活信号ACT#A被驱动到L电平的非激活状态。

当该阵列激活信号ACT#A变为L电平的非激活状态时，不管存储体指定信号φbb的状态如何，存储体选择控制电路30h的输出信号保持H电平，并使与存储体#B对应的触发信号发生电路30m～30p起动。

在时钟周期#13中，存储体#B的数据读出结束，并施加预充电命令。这时，存储体地址信号BA的状态是任意的(因只有一个存储体被驱动到激活状态)。根据该预充电命令，预充电指示信号φp被驱动到规定时间的H电平。由于阵列激活信号ACT#A处在L电平的非激活状态，而阵列激活信号ACT#B处在H电平的激活状态，所以，不管存储体指定信号φba和φbb的状态如何，与存储体#B对应的预充电触发信号发生电路30m被起动，并将与该存储体#B对应的预充电触发信号φpb驱动到规定时间的H电平激活状态，相应地，将阵列激活信号ACT#B驱动到L电平的非激活状态。

如上所述，在2个存储体同时变为激活状态的动作方式中，按照命令进行动作的存储体，由从外部供给的存储体地址信号BA指定。因此，在时钟周期#13中，也可以将存储体地址信号BA设定为L电平而指定存储体#B，以便持续地保持该动作方式。

另外，在以上的说明中，说明了数据读出动作。但是，当施加写入命令时，也同样可以根据存储体#A和#B是否同时被激活而有选择地判断存储体指定信号的有效/无效，并进行写入动作方式的指定。

图20是简略表示图1所示半导体存储装置的存储体驱动电路及与存储体的数据写入/读出(列相关电路)有关部分的结构的图。由于存储体#A和#B具有相同的结构，而且用于存储体#A的存储体驱动电路5及用于存储体#B的存储体驱动电路6也具有相同的结构，所以在图20中仅示出存储体#A和存储体驱动电路5的结构。

存储体驱动电路5包含：列选择控制电路5c，响应读出触发信号φra和写入触发信号φwa中的一个的激活，控制存储体#A的存储单元阵列50的列选择动作；读出控制电路5d，响应读出触发信号φra的激活而被激活，并按规定的顺序对数据读出所需要的动作进行控制；及写入控制电路5e，响应写入触发信号φwa的激活对数据写入所需要的动作进行控制。该读出控制电路5d和写入控制电路5e，在内部具有脉冲串长度计数器，当读出触发信号φra和写入触发信号φwa为激活状态时，进行控制动作以便读出/写入该脉冲串长度的数据。读出控制电路5d还包含一个CAS等待时间计数器，并进行动作控制以便在经过CAS等到时间后输出有效数据。

存储体#A包含：列地址锁存器60，在列选择控制电路5c的控制下被激活，用于锁存从图中未示出的地址信号输入缓冲器供给的列地址信号；列选择电路62，在列选择控制电路5c的控制下被激活，用于进行存储单元阵列50的列选择；读出电路64，在读出控制电路5d的控制下被激活，用于读出在由列选择电路62选定的列上出现的存储单元数据并提供给输入输出电路7；及写入电路66，在写入控制电路5e的控制下被激活，用于将从输入输出电路7供给的数据传送到由列选择电路62选定的列上。

列选择电路62包含：列译码器，对由列地址锁存器60供给的内部列地址信号进行译码；列选择门(IO门)，根据该列译码器的输出信号将存储单元阵列50的选择列与内部数据总线连接；及脉冲串地址计数器，在列选择控制电路5c的控制下，将由列地址锁存器60锁存的列地址信号作为起始地址并按规定顺序生成列地址信号。

读出电路64包含：前置放大器，在读出控制电路5d的控制下被激活，用于对由列选择电路62选定的存储单元的数据进行放大；及传送电路，用于将由该前置放大器放大后的数据依次传送到输入输出电路7。写入电路66包含写入驱动器，依次接受从输入输出电路7供给的数据，并在激活时将所传送到的写入数据写入选择存储单元。

在存储体#B中，读出电路及写入电路也共同联接于输入输出电路7。存储体驱动电路6具有与该存储体驱动电路5相同的结构，并根据读出触发信号φra和写入触发信号φwa的激活，按同样的顺序进行控制。

在输入输出电路7内还设有输入输出控制电路70，根据读出动作指示信号φr的激活，在经过CAS等待时间后，将输入输出电路7所包含的输出缓冲电路激活并保持与脉冲串长度相当的时间。在供给存储体激活指示信号(激活命令)时，将输入输出电路7中的输入电路激活。这样做的原因是，当施加写入命令时必须将该时的数据取入到内部。

如该图20所示，根据读出触发信号φra和φrb以及写入触发信号φwa和φwb，在选择存储体中执行所指定的动作方式。

如上所述，按照本发明的实施形态1，当在2个存储体中只有1个存储体为激活状态时，在结构上可以对该激活状态的存储体供给动作方式指定信号，所以在施加与激活命令不同的命令时，不需要同时供给存储体地址信号，因而能简化用于指定存储体的控制。

[实施形态2]

图21是简略表示本发明实施形态2的半导体存储装置总体结构的图。在图21中，设有4个存储体#A、#B、#C和#D。对应于该存储体#A、#B、#C和#D，设有：存储体地址信号输入缓冲器100，接受指定存储体的存储体地址信号，并生成内部存储体地址信号；命令译码器102，接受指定应执行的动作方式的命令，并输出内部动作方式指示信号φ；及地址信号输入缓冲器104，接受指定选择存储器位置的地址信号，并生成内部行和列地址信号X和Y。命令译码器102具有与实施形态1相同的结构，根据图中未示出的外部控制信号ZRAS、ZCAS和ZWE在时钟信号CLK的上升沿的状态组合，判别所指定的动作方式，并根据其判别结果输出指示所指示的动作方式的动作方式指示信号φ。存储体地址信号输入缓冲器100，接受2位的存储体地址信号，生成互补的内部存储体地址信号。由该2位的存储体地址信号指定一个存储体。地址信号输入缓冲器104备有与实施形态1相同的结构。

该半导体存储装置还包含：存储体驱动电路110、112、114和116，分别与存储体#A～#D对应设置，用于驱动对应的存储体；及存储体驱动信号发生电路118，根据来自存储体地址信号输入缓冲器100的内部存储体地址信号BAi和来自命令译码器102的动作方式指示信号φ，对所指定的存储体，生成指定动作方式的动作方式指定信号φA、φB、φC和φD，并分别供给到存储体驱动电路110、112、114和116。该存储体驱动信号发生电路118还接受来自存储体驱动电路110、112、114和116的阵列激活信号ACT#A、ACT#B、ACT#C和ACT#D，并当多个存储体同时处在激活状态时，根据存储体地址信号，对地址所指定的存储体输出动作方式指定信号。另一方面，当只有一个存储体处在激活状态时，根据动作方式指示信号，该存储体驱动信号发生电路118对该激活状态的存储体输出动作方式指定信号。

图22是简略表示图21所示存储体驱动信号发生电路118的结构的图。在图22中，存储体驱动信号发生电路118包含：存储体判断/决定电路120，接受存储体指定信号φba、φbb、φbc和φbd及阵列激活信号ACT#A、ACT#B、ACT#C和ACT#D，判断存储体是否处在多个激活状态，并根据判断结果决定使存储体指定信号有效或无效；及动作方式指定信号发生电路122a、122b、122c和122d，根据来自该存储体判断/决定电路120的输出信号有选择地被激活，并当激活时根据动作方式指示信号φ输出指示所指示的动作方式的动作方式指定信号φA、φB、φC和φD。当只有一个存储体处在激活状态时，存储体判断/决定电路120将与该处在激活状态的存储体对应设置的动作方式指定信号发生电路激活。当有多个存储体处在激活状态时，该存储体判断/决定电路120将与存储体指定信号指定的存储体对应设置的动作方式指定信号发生电路激活。

图23是表示图21所示存储体驱动信号发生电路118的与存储体#A对应部分的结构一例的图。对存储体#B～#D也设有同样的结构。

在图23中，存储体驱动信号发生电路118包含：OR电路118a，接受存储体激活信号ACT#B、ACT#C和ACT#D；反相器118b，接受存储体指定信号φba；NAND电路118c，接受OR电路118a的输出信号和反相器118b的输出信号；三输入NAND电路118d，接受NAND电路118c的输出信号、阵列激活信号ACT#A和动作方式指示信号φ；及反相器118e，用于将该NAND电路118d的输出信号反相并输出动作方式指定信号φA。存储体指定信号φba，在指定存储体#A时上升为规定时间的激活状态的H电平。

在该图23所示的结构中，OR电路118a、反相器118b、NAND电路118c及NAND电路118d的一部分，与图22所示的存储体判断/决定部分相对应，该NAND电路118d的另一部分及反相器118e，与图22所示的动作方式指定信号发生部分相对应。当阵列激活信号ACT#A和NAND电路118c的输出信号同时为H电平时，NAND电路118d被起动，并根据动作方式指示信号φ，通过反相器118e输出动作方式指定信号φA。

反相器118b、OR电路118a及NAND电路118c，用于决定与存储体#A对应的存储体指定信号φba的有效或无效。以下，参照图24所示的时间图，说明图23所示的该存储体驱动信号发生电路118的动作。

在时钟周期#a中，施加激活命令，并将存储体地址信号BA设定为指定存储体#A的状态。当施加该激活命令时，不管其他存储体的状态如何，根据存储体地址信号将与地址所指定的存储体对应的阵列激活信号驱动到激活状态。因此，在该时钟周期#a中，阵列激活信号ACT#A被驱动到H电平的激活状态。

现考虑如下状态，即，OR电路118a的输出信号为H电平，阵列激活信号ACT#B、ACT#C和ACT#D中的至少一个处在H电平的激活状态，其他存储体至少有一个处在激活状态。因此，在这种状态下，存储体#A和至少一个其他存储体处在激活状态，即有多个存储体同时处在激活状态。

在时钟周期#b中，将存储体地址信号BA设定为指定存储体#A的状态。且施加激活命令以外的命令。根据该存储体地址信号BA，存储体指定信号φba变为规定时间的H电平激活状态，并且，动作方式指示信号φ根据所施加的命令也变为规定时间的H电平激活状态。OR电路118a的输出信号为H电平，所以，NAND电路118c的输出信号，根据该存储体指定信号φba的激活而上升到H电平。因此，NAND电路118d被起动，并根据动作方式指示信号φ输出与存储体#A对应的动作方式指定信号φA。此外，图24中示出在该时钟周期#b内施加的命令是预充电以外的命令的情况。假如在该时钟周期#b中施加预充电命令，则阵列激活信号ACT#A被驱动到L电平的非激活状态。

以下，考虑OR电路118a的输出信号下降到L电平的状态。在该状态下，阵列激活信号ACT#B、ACT#C和ACT#D都处在L电平的非激活状态，其他存储体也都处在非激活状态。如阵列激活信号ACT#A处在激活状态，则只有该存储体#A变为激活状态。

在时钟周期#c中，施加激活命令以外的命令。OR电路118a的输出信号为L电平，NAND电路118c的输出信号，不管该存储体指定信号φba的逻辑状态如何，都保持在H电平。此外，如果阵列激活信号ACT#A处在H电平的激活状态，则NAND电路118d被起动。因此，当动作方式指示信号φ根据在该时钟周期#c中施加的命令变为规定时间的H电平激活状态时，由NAND电路118d和反相器118e将与存储体#A对应的动作方式指定信号φA驱动到规定时间的H电平的激活状态。

因此，在这种情况下，当只有存储体#A为激活状态时，没有必要对存储体A设定存储体地址信号BA，并且存储体地址信号BA的状态是任意的，在四存储体结构的情况下，当只有一个存储体为激活状态时，也可以对该处在激活状态的存储体供给动作方式指定信号。因此，即使在四存储体结构的情况下，也不需要与供给激活命令以外的命令同时将存储体地址信号设定为指定激活状态的存储体的状态，因而与实施形态1一样，可以简化存储体地址信号的控制。

如上所述，即使像本发明实施形态2那样设置四存储体的情况下，当只有一个存储体为激活状态时，由于在结构上也可以对该处在激活状态的存储体供给动作方式指定信号，所以，能使指定存储体用的控制易于进行。

[其他应用例]

在以上的说明中，存储体的数目是2个或4个。但是，该存储体的数目是任意的，在图23所示的结构中，采用根据相对于其他存储体形阵列激活信号的状态对应的存储体的阵列激活信号判定供给对应存储体的存储体地址指定信号的有效/无效并根据该判定结果判断对应的动作方式指定信号的激活/非激活的结构，从而可以使本发明的结构很容易应用于多存储体半导体存储装置。

另外，在上述实施形态1和2中，说明了在时钟信号的上升沿取入来自外部的信号的同步型半导体存储装置。但是，即使采用时钟信号的上升沿或采用下降沿的同步型半导体存储装置，本发明都能适用。

此外，即使是同步型半导体存储装置以外的半导体存储装置，只要是供给来自外部的动作方式指示信号及存储体地址信号的多存储体结构的半导体存储装置，本发明就可以应用(只是不需要设置命令译码器)。

如上所述，按照本发明，在设置着多个存储体的半导体存储装置中，当只有一个存储体处在激活状态时，在结构上，不管存储体地址信号的状态如何，可以对该激活状态存储体供给动作方式指定信号，所以，当施加动作方式指示信号时，不需要设定存储体地址信号，因而使存储体地址信号的控制容易进行。此外，在施加命令时，没有必要将存储体地址信号驱动到规定的状态，因而无须进行存储体地址信号传送线路的充电放电，所以能减少作为整个系统的消耗电流。

Claims (11)

1．一种半导体存储装置，具有能彼此独立地激活和非激活的多个存储体，其特征在于它备有：多个存储体驱动装置，与上述多个存储体分别对应设置，根据所供给的动作方式指定信号驱动对应的存储体；及驱动信号发生装置，与上述多个存储体驱动装置联接，用于判断上述多个存储体中的每一个是否处在激活状态，并当其判断结果表示上述多个存储体中只有一个存储体处在激活状态时，对该激活状态的一个存储体输出与所提供的动作方式指示信号对应的上述动作方式指定信号。

2．根据权利要求1所述的半导体存储装置，其特征在于：上述驱动信号发生装置包含：门装置，与上述多个存储体分别对应设置，用于接受指示对应存储体以外的其他存储体的激活/非激活状态的存储体激活信号；存储体选择装置，与上述多个存储体分别对应设置，当对应的门装置的输出信号指示该对应的门装置接受的存储体激活信号全部为非激活状态时，将指定该对应存储体的存储体指定信号保持在激活状态；及发生装置，与上述多个存储体分别对应设置，接受对应的存储体选择装置的输出信号、上述动作方式指示信号和对应存储体的存储体激活信号，对对应的存储体产生上述动作方式指定信号。

3．根据权利要求1所述的半导体存储装置，其特征在于还备有接受指定上述多个存储体中的存储体的存储体地址信号和来自外部的存储体激活指示信号并产生将地址所指定的存储体驱动到激活状态的存储体激活信号的装置；上述各存储体驱动装置包含响应上述存储体激活信号并产生将对应存储体激活的阵列激活信号的装置，上述驱动信号发生装置包含根据上述多个存储体的每一个的阵列激活信号判断上述各存储体的激活/非激活状态的装置。

4．根据权利要求1所述的半导体存储装置，其特征在于：上述驱动信号发生装置备有用于输出的装置，当上述判断结果指示有2个以上存储体处在激活状态时，根据与上述动作方式指示信号同时供给的存储体地址信号，对地址所指定的存储体输出与上述动作方式指示信号对应的动作方式指定信号。

5．根据权利要求1所述的半导体存储装置，其特征在于：上述动作方式指示信号是指示数据的写入的写入方式指示信号。

6．根据权利要求1所述的半导体存储装置，其特征在于：上述动作方式指示信号是指示数据的读出的读出方式指示信号。

7．根据权利要求1所述的半导体存储装置，其特征在于：上述动作方式指示信号是使激活状态的存储体变为非激活状态的预充电指示信号。

8．一种半导体存储装置，与时钟信号同步动作，其特征在于它备有：多个存储体，各自可以彼此独立地驱动到激活状态和非激活状态；存储体选择装置，以与上述时钟信号同步的方式接受所供给的存储体地址信号，并产生指示由所接受的该存储体地址信号指定的存储体的存储体指定信号；存储体激活装置，以与上述时钟信号同步的方式接受与上述存储体地址信号同时供给的存储体激活指示信号，并向由来自上述存储体选择装置的存储体指定信号指定的存储体输出阵列激活信号；以与上述时钟信号同步的方式接受所供给的与上述存储体激活指示信号不同的动作方式指示信号并产生与所接受的该动作方式指示信号对应的内部指示信号的装置；及多个控制装置，与上述多个存储体分别对应设置，接受来自上述存储体选择装置的存储体指定信号及来自上述存储体激活装置的对应存储体和其他存储体的阵列激活信号，当上述对应存储体的阵列激活信号处在激活状态而上述其他存储体的阵列激活信号全部为非激活状态时，根据上述内部指示信号向对应存储体供给动作方式激活信号，而与来自上述存储体选择装置的存储体指定信号无关。

9．根据权利要求8所述的半导体存储装置，其特征在于：上述动作方式指示信号是指示数据的写入的写入方式指示信号。

10．根据权利要求8所述的半导体存储装置，其特征在于：上述动作方式指示信号是指示数据的读出的读出方式指示信号。

11．根据权利要求8所述的半导体存储装置，其特征在于：上述动作方式指示信号是使激活状态的存储体变为非激活状态的预充电指示信号。

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