KR100942949B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR100942949B1
KR100942949B1 KR1020080063155A KR20080063155A KR100942949B1 KR 100942949 B1 KR100942949 B1 KR 100942949B1 KR 1020080063155 A KR1020080063155 A KR 1020080063155A KR 20080063155 A KR20080063155 A KR 20080063155A KR 100942949 B1 KR100942949 B1 KR 100942949B1
Authority
KR
South Korea
Prior art keywords
bank
signal
enabled
active
memory device
Prior art date
Application number
KR1020080063155A
Other languages
English (en)
Other versions
KR20100003056A (ko
Inventor
노영규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080063155A priority Critical patent/KR100942949B1/ko
Priority to US12/266,809 priority patent/US7830741B2/en
Publication of KR20100003056A publication Critical patent/KR20100003056A/ko
Application granted granted Critical
Publication of KR100942949B1 publication Critical patent/KR100942949B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 발명은 뱅크의 중복동작 여부를 확인하는 것이 가능한 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및 서로 다른 뱅크의 상기 뱅크 액티브 신호가 중복적으로 인에이블 되었는지를 감지하는 중복 감지부를 포함한다.
메모리장치, 뱅크, 액티브

Description

반도체 메모리장치{Semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 메모리장치 내에서 다수개의 뱅크가 중복적으로 동작하는지의 여부를 확인하는 것이 가능하게 해주는 기술에 관한 것이다.
도 1은 종래의 반도체 메모리장치에서 뱅크 액티브 신호를 생성하는 회로를 도시한 도면이다.
도면과 같은 회로는 메모리장치 내의 뱅크(bank)의 갯수 만큼 구비되는데, 도면에서는 뱅크0의 뱅크 액티브 신호(BANK_ACT<0>)를 생성하는 회로를 도시하였다. 액티브 신호(ACT)는 메모리장치에 액티브(active) 명령이 인가되면 뱅크 구별 없이 인에이블되는 신호에 해당하며, 뱅크 어드레스(BANK<0>)는 뱅크0이 선택되었을 때 인에이블되는 신호이다.
액티브 신호(ACT)가 인에이블되고, 뱅크 어드레스(BANK<0>)가 인에이블되면 뱅크0의 뱅크 액티브 신호(BANK_ACT<0>)는 인에이블된다. 그리고 액티브 신호(ACT) 가 다시 디스에이블되면 뱅크0의 액티브 신호(BANK_ACT<0>)는 다시 디스에이블된다.
즉, 외부에서 액티브 명령이 인가되고, 어드레스에 의해 뱅크0이 선택되면 뱅크0은 액티브된다.
뱅크0 이외의 뱅크1,2,3 등도 뱅크0과 동일한 방식으로 액티브된다.
메모리장치의 액티브 동작시에는 뱅크 어드레스에 의해 선택된 뱅크만이 액티브 되어야 정상적인 동작이 이루어질 수 있다. 그러나 메모리장치 내의 여러가지 내부 타이밍마진의 미스(miss) 또는 글리치(glitch) 등의 요인으로 인해, 여러 뱅크가 동시에 잘못 액티브되는 일이 발생할 수 있다.
이렇게 뱅크가 중복적으로 액티브되면 데이터 에러가 발생하게 되며, 1개의 뱅크에만 공급되어야할 일정한 파워(power)의 양을 중복된 뱅크에 공급하게 됨으로써, 뱅크의 성능 또한 감소시키게 된다.
그러나 이러한 문제는 메모리장치 내부적으로 일어나는 문제이기 때문에, 뱅크가 중복적으로 액티브 되었는지의 여부를 알아내는 것은 불가능하다. 즉, 문제 발생시 그 문제가 뱅크가 중복적으로 액티브됨으로써 발생하는 것인지, 아니면 다른 요인에 의한 것인지를 직관적으로 알아내는 것은 불가능하다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 뱅크가 중복적으로 액티브 되는지의 여부를 용이하게 파악할 수 있게 해주는 기술에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및 서로 다른 뱅크의 상기 뱅크 액티브 신호가 중복적으로 인에이블 되었는지를 감지하는 중복 감지부를 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명에 따르면, 중복감지부에서 뱅크 액티브 신호가 중복으로 인에이블되었는지를 확인하기 때문에, 메모리장치에 결함이 있는 경우 그 결함이 뱅크의 중복적인 액티브 때문인지 아니면 다른 요인에 의한 것인지를 판단하는 것이 가능해진다.
또한, 본 발명에 따른 반도체 메모리장치는, 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 서로 다른 뱅크의 상기 뱅크 액티브 신호가 중복적으로 인에이블 되었는지를 감지하는 중복 감지부; 및 상기 중복 감지부의 감지결과 상기 뱅크 액티브 신호가 중복적으로 인에이블된 경우, 어떠한 뱅크도 액티브되지 않도록 제어하는 뱅크 액티브 제어 부를 포함하는 것을 다른 특징으로 할 수 있다.
상기한 본 발명에 따르면, 뱅크 액티브 신호가 중복적으로 인에이블되는 경우 어느 뱅크도 액티브시키지 않음으로써, 리드/라이트 동작 자체가 일어나지 않도록 하므로, 뱅크 액티브 신호가 중복으로 인에이블되는 결함의 발생 여부를 용이하게 판단할 수 있도록 해준다.
또한, 본 발명에 따른 반도체 메모리장치는, 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및 적어도 하나 이상의 뱅크에 구비되며, 구비된 뱅크의 상기 뱅크 액티브 신호가 인에이블 되더라도 다른 뱅크의 상기 뱅크 액티브 신호가 인에이블되면, 자신이 구비된 뱅크가 액티브되지 않도록 제어하는 뱅크 액티브 제어회로를 포함하는 것을 또 다른 특징으로 할 수 있다.
상기한 본 발명에 따르면, 뱅크 액티브 제어회로가 구비된 뱅크를 액티브시킬 경우, 해당 뱅크의 뱅크 액티브 신호 이외에 다른 뱅크의 뱅크 인에이블 신호도 인에이블되면, 뱅크가 액티브되지 않도록 제어한다. 따라서 뱅크 액티브 신호가 중복적으로 인에이블되는 결함의 발생을 용이하게 판단할 수 있도록 해준다.
본 발명은 뱅크가 중복적으로 인에이블되는 결함의 발생여부를 용이하게 판단할 수 있도록 해준다.
따라서, 데이터의 에러, 파워의 불안정 등의 문제가 발생하였을 때, 그 원인 이 뱅크가 중복적으로 인에이블됨으로 인해 발생하는 것인지 아니면 다른 요인에 의한 것인지를 용이하게 판단할 수 있게 해준다는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도이다.
본 발명에 따른 반도체 메모리장치는, 뱅크 액티브 신호 생성부(210), 중복 감지부(220), 출력부(230)를 포함하여 구성된다.
뱅크 액티브 신호 생성부(210)는 액티브 신호(ACT)와 뱅크 어드레스(BANK<0:3>)에 응답해 각 뱅크의 뱅크 액티브 신호(BANK_ACT<0:3>)를 생성한다. 이러한 뱅크 액티브 신호 생성부(210)는, 각 뱅크별로 구비되는 뱅크 액티브 신호 생성회로(211, 212, 213, 214)를 포함하여 구성된다. 뱅크 액티브 신호 생성회로(211, 212, 213, 214)에 대해서는 배경기술 부분에서 설명하였으므로, 여기서는 더 이상의 설명을 생략하기로 한다.
중복 감지부(220)는 서로 다른 뱅크의 뱅크 액티브 신호(BANK_ACT<0:3>)가 중복적으로 인에이블 되었는지를 감지한다. 뱅크 액티브 신호(BANK_ACT<0:3>)가 하나만 인에이블 되면 중복신호(OVERLAP)는 인에이블되지 않지만, 뱅크 액티브 신 호(BANK_ACT<0:3>)가 둘 이상 인에이블 되면 중복신호(OVERLAP)는 인에이블되어 뱅크 액티브 신호(BANK_ACT<0:3>)가 중복적으로 인에이블 되었음을 알린다.
출력부(230)는 중복신호(OVERLAP)를 메모리장치 외부로 출력하기 위한 부분이다. 새로운 핀(pin)을 배정하여 중복신호(OVERLAP)를 메모리장치 외부로 출력하는 것도 가능하기는 하지만, 테스트시에 사용하지 않는 핀을 사용하여 중복신호가 출력 되도록 구성하는 것이 바람직하다. 즉, 출력부(230)는 이미 기존에 있던 메모리장치의 다른 출력 드라이버 등으로 대체될 수 있다. 중복신호(OVERLAP)를 메모리장치 외부로 출력하기 위한 구성은, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 용이하게 설계할 수 있는 것에 해당하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
본 실시예에서의 출력부(230)는 필수 구성요소가 아니다. 중복신호(OVERLAP)를 메모리장치 외부로 출력하지 않더라도, 웨이퍼(wafer) 단계에서는 프로브(probe) 테스트 등을 통해 중복신호(OVERLAP)가 인에이블 되었는지 디스에이블 되었는지를 용이하게 알 수 있기 때문이다.
도 3은 도 2의 중복 감지부(230)의 일실시예 구성도이다.
301에서는 뱅크 액티브 신호 0(BANK_ACT<0>)과 뱅크 액티브 신호 1,2,3(BANK_ACT<1>, <2>, <3>)이 중복되어 인에이블 되는지를 확인해 A 신호를 출력한다.
302에서는 뱅크 액티브 신호 1(BANK_ACT<1>)과 뱅크 액티브 신호 0,2,3(BANK_ACT<0>,<2>,<3>)이 중복되어 인에이블 되는지를 확인해 신호 B를 출력한다.
303에서는 뱅크 액티브 신호 2(BANK_ACT<2>)와 뱅크 액티브 신호 0,1,3(BANK_ACT<0>,<1>,<3>)이 중복되어 인에이블 되는지를 확인해 신호 C를 출력한다.
그리고, 304에서는 뱅크 액티브 신호 3(BANK_ACT<3>)과 뱅크 액티브 신호 0,1,2(BANK_ACT<0>,<1>,<2>)가 중복되어 인에이블 되는지를 확인해 신호 D를 출력한다.
301의 자세한 동작을 살펴보면, 뱅크 액티브 신호0(BANK_ACT<0>)이 '하이'로 인에이블된 상태에서 뱅크 액티브 신호1,2,3(BANK_ACT<1>, <2>, <3>) 중 하나라도 '하이'로 인에이블되면 신호 A는 '하이'로 인에이블된다. 그러나 그 밖의 경우에는 신호 A는 '로우'로 디스에이블된다. 즉, 신호 A는 뱅크 액티브 신호0(BANK_ACT<0>)이 인에이블되고, 나머지 뱅크 액티브 신호(BANK_ACT<1>, <2>, <3>) 중 적어도 하나 이상이 인에이블 되어야지만 인에이블된다. 신호 B,C,D도 신호 A와 마찬가지로 생성된다.
그리고, A,B,C,D의 신호 중 어느 하나의 신호라도 인에이블되면 오아게이트(305)는 중복신호(OVERLAP)를 인에이블하여 출력한다. 따라서 중복신호(OVERLAP)가 인에이블되었다 함은, 적어도 둘 이상의 뱅크 액티브 신호가 동시에 액티브 되었음을 의미한다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도이다.
제2실시예에 따른 반도체 메모리장치는, 뱅크 액티브 신호 생성부(410), 중복 감지부(420), 뱅크 액티브 제어부(430)를 포함하여 구성된다.
뱅크 액티브 신호 생성부(410)와 중복 감지부(420)는 제1실시예의 뱅크 액티브 신호 생성부(210), 중복 감지부(220)와 동일하게 구성될 수 있으므로, 여기서는 이에 대한 설명을 생략하기로 한다.
뱅크 액티브 제어부(430)는 중복신호(OVERLAP)가 인에이블된 경우, 어떠한 뱅크도 액티브되지 않도록 제어한다. 어떠한 뱅크도 액티브되지 않는 경우에는 리드/라이트 동작 자체가 이루어질 수 없으므로, 메모리장치를 테스트하는 자는 리드/라이트 동작이 이루어지지 않고 있음을 확인하여, 뱅크 액티브 신호(BANK_ACT<0:3>)가 중복적으로 인에이블되는 불량이 발생했음을 알 수 있다.
이러한 뱅크 액티브 제어부(430)는, 뱅크의 갯수만큼 구비되는 뱅크 액티브 제어회로(431, 432, 433, 434)를 포함하여 구성될 수 있다.
뱅크 액티브 제어회로(431, 432, 433, 434)는, 중복신호(OVERLAP)가 인에이블된 경우에는 뱅크 액티브 신호(BANK_ACT<0:3>)가 인에이블 되더라도 뱅크가 액티브되지 않도록 제어한다. 이러한 뱅크 액티브 제어회로(431, 432, 433, 434)는 테스트모드 신호(TM)의 제어를 받아 테스트시에만 동작하도록 설계될 수도 있다.
도 5는 도 4의 뱅크 액티브 제어회로(431)의 상세 실시예 도면이다.
테스트모드 신호(TM)가 디스에이블된 경우에는 패스게이트(PG1)은 오프되고, 패스게이트(PG2)는 온 된다. 따라서 뱅크 액티브 신호(BANK_ACT<0>)가 인에이블되면 뱅크0은 바로 액티브된다.
즉, 테스트모드 신호(TM)가 디스에이블된 경우에는 뱅크 액티브 제어회로(431)가 자신의 기능을 발휘하지 않는다.
그러나 테스트모드 신호(TM)가 인에이블된 경우에는 패스게이트(PG1)이 온되고, 패스게이트(PG2)가 오프된다. 따라서 중복신호(OVERLAP)가 디스에이블 되어야만이 뱅크 액티브 신호(BANK_ACT<0>)가 인에이블되어 뱅크 0으로 전달될 수 있다. 중복신호(OVERLAP)가 인에이블된 경우에는 뱅크 액티브 신호(BANK_ACT<0>)가 인에이블되더라도 뱅크 0으로는 디스에이블된 뱅크 액티브 신호만이 전달된다.
즉, 테스트모드 신호(TM)가 인에이블된 경우, 중복신호(OVERLAP)가 인에이블되면 뱅크 액티브 제어회로(431)는 뱅크0이 액티브되지 않도록 제어한다.
뱅크 액티브 제어회로(431) 이외의 뱅크 액티브 제어회로(432, 433, 434)도 입력 및 출력되는 신호의 차이만이 있을 뿐 동일하게 구성될 수 있다.
도 6은 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도이다.
제3실시예에 따른 반도체 메모리장치는, 뱅크 액티브 신호 생성부(610)와, 적어도 하나 이상의 뱅크 액티브 제어회로(621, 622)를 포함하여 구성된다.
뱅크 액티브 신호 생성부(610)는 제1실시예에서의 뱅크 액티브 신호 생성부(210)와 동일하게 구성될 수 있으므로, 여기서는 더 이상의 설명을 생략하기로 한다.
뱅크 액티브 제어회로(621, 622)는, 각각의 뱅크 별로 구비된다. 모든 뱅크마다 구비될 수도 있지만, 도면과 같이 일부의 뱅크에만 구비될 수도 있다. 기본적으로 뱅크 액티브 제어회로(621, 622)는 자신이 담당하는 뱅크의 뱅크 액티브 신호(BANK_ACT<0>,<1>)가 인에이블되면 뱅크를 액티브 시킨다. 그러나 자신이 담당하는 뱅크의 뱅크 액티브 신호 이외에 다른 뱅크의 뱅크 액티브 신호도 인에이블되면, 자신이 담당하는 뱅크가 액티브 되지 않도록 제어한다.
따라서 뱅크 액티브 신호(BANK_ACT<0:3>)가 중복적으로 인에이블되는 경우에는 해당 뱅크가 액티브되지 아니하므로, 테스트자는 뱅크 액티브 신호(BANK_ACT<0:3>)가 중복적으로 인에이블되는지의 여부를 확인할 수 있다.
제3실시예에서의 뱅크 액티브 제어회로(621, 622)는 약간의 변형은 가해지지만 제2실시예에서의 중복 감지부(420)의 일부 구성과 뱅크 액티브 제어회로(431, 432, 433, 434)의 구성을 포함하는 방식으로 설계될 수 있다. 보다 자세한 설명은 도면과 함께 후술하기로 한다.
도 7은 도 6의 뱅크 액티브 제어회로(621)의 상세 실시예 도면이다.
뱅크 액티브 제어회로(621)는, 자신이 구비된 뱅크의 뱅크 액티브 신호(BANK_ACT<0>)에 응답하여 인에이블되지만 다른 뱅크의 뱅크 액티브 신호(BANK_ACT<1:3>)가 인에이블되면 디스에이블되는 제어신호(X)를 생성하는 제어신호 생성부(710); 및 테스트모드 신호(TM)에 응답해 제어신호(X) 또는 자신이 구비된 뱅크의 뱅크 액티브 신호(BANK_ACT<0>) 중 하나를 선택해 뱅크를 액티브하기 위 한 신호로서 출력하는 선택부(720)를 포함하며 구성된다.
테스트모드 신호(TM)가 디스에이블된 노멀 동작시 선택부(720)는 뱅크 액티브 신호(BANK_ACT<0>)를 그대로 선택하여 출력한다. 그러므로 뱅크0는 종래와 동일하게 액티브 된다.
그러나 테스트모드 신호가 인에이블된 경우에 선택부(720)는 제어신호(X)를 선택하여 뱅크0을 액티브하기 위한 신호로서 출력한다. 제어신호(X)는 뱅크0의 뱅크 액티브 신호(BANK_ACT<0>)는 인에이블되고 나머지의 뱅크 액티브 신호(BANK_ACT<1:3>)는 모두 디스에이블된 경우에만 인에이블되므로, 결국 뱅크0은 뱅크0의 뱅크 액티브 신호(BANK_ACT<0>)만이 인에이블되어야 만이 액티브 동작을 하게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기한 실시예들에서는 메모리장치가 4개의 뱅크를 구비하는 경우의 예를 들어 설명하였으나, 본 발명의 기술사상은 뱅크의 특정 갯수에 제한받는 것이 아니기에 본 발명이 8뱅크, 16뱅크 등을 구비하는 다양한 메모리장치에 적용될 수 있음은 당연하다.
도 1은 종래의 반도체 메모리장치에서 뱅크 액티브 신호를 생성하는 회로를 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도.
도 3은 도 2의 중복 감지부(230)의 일실시예 구성도.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도.
도 5는 도 4의 뱅크 액티브 제어회로(431)의 상세 실시예 도면.
도 6은 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도.
도 7은 도 6의 뱅크 액티브 제어회로(621)의 상세 실시예 도면.

Claims (7)

  1. 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및
    서로 다른 뱅크의 상기 뱅크 액티브 신호가 중복적으로 인에이블 되었는지를 감지하는 중복 감지부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    상기 중복 감지부의 감지결과를 메모리장치 외부로 출력하기 위한 출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부;
    서로 다른 뱅크의 상기 뱅크 액티브 신호가 중복적으로 인에이블 되었는지를 감지하는 중복 감지부; 및
    상기 중복 감지부의 감지결과 상기 뱅크 액티브 신호가 중복적으로 인에이블 된 경우, 어떠한 뱅크도 액티브되지 않도록 제어하는 뱅크 액티브 제어부
    를 포함하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 뱅크 액티브 제어부는,
    테스트시에 인에이블되는 것을 특징으로 하는 반도체 메모리장치.
  5. 액티브 신호와 뱅크 어드레스에 응답해, 각 뱅크의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및
    적어도 하나 이상의 뱅크에 구비되며, 구비된 뱅크의 상기 뱅크 액티브 신호가 인에이블 되더라도 다른 뱅크의 상기 뱅크 액티브 신호가 인에이블되면, 자신이 구비된 뱅크가 액티브되지 않도록 제어하는 뱅크 액티브 제어회로
    를 포함하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 뱅크 액티브 제어회로는,
    테스트시에 인에이블되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 5항에 있어서,
    상기 뱅크 액티브 제어회로는,
    자신이 구비된 뱅크의 상기 뱅크 액티브 신호에 응답하여 인에이블되지만, 다른 뱅크의 상기 뱅크 액티브 신호가 인에이블되면 디스에이블되는 제어신호를 생성하는 제어신호 생성부; 및
    테스트모드 신호에 응답해 상기 제어신호 또는 자신이 구비된 뱅크의 상기 뱅크 액티브 신호 중 하나를 선택해 자신이 구비된 뱅크를 액티브하기 위한 신호로서 출력하는 선택부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
KR1020080063155A 2008-06-30 2008-06-30 반도체 메모리장치 KR100942949B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080063155A KR100942949B1 (ko) 2008-06-30 2008-06-30 반도체 메모리장치
US12/266,809 US7830741B2 (en) 2008-06-30 2008-11-07 Semiconductor memory device for controlling banks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080063155A KR100942949B1 (ko) 2008-06-30 2008-06-30 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR20100003056A KR20100003056A (ko) 2010-01-07
KR100942949B1 true KR100942949B1 (ko) 2010-02-22

Family

ID=41447238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080063155A KR100942949B1 (ko) 2008-06-30 2008-06-30 반도체 메모리장치

Country Status (2)

Country Link
US (1) US7830741B2 (ko)
KR (1) KR100942949B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101115453B1 (ko) * 2010-02-26 2012-02-24 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
US9576630B2 (en) 2010-07-09 2017-02-21 Cypress Semiconductor Corporation Memory devices and methods having multiple address accesses in same cycle
KR101188261B1 (ko) * 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
US9640237B1 (en) 2012-08-24 2017-05-02 Cypress Semiconductor Corporation Access methods and circuits for memory devices having multiple channels and multiple banks
US8705310B2 (en) 2012-08-24 2014-04-22 Cypress Semiconductor Corporation Access methods and circuits for memory devices having multiple banks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313622A (ja) 2006-07-06 2006-11-16 Renesas Technology Corp 同期型半導体記憶装置
KR20070004282A (ko) * 2005-07-04 2007-01-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR20070080044A (ko) * 2006-02-06 2007-08-09 삼성전자주식회사 멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트방법
KR20080059031A (ko) * 2006-12-22 2008-06-26 후지쯔 가부시끼가이샤 메모리 장치 및 반도체 집적 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170723B1 (ko) * 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6178133B1 (en) * 1999-03-01 2001-01-23 Micron Technology, Inc. Method and system for accessing rows in multiple memory banks within an integrated circuit
US6414868B1 (en) * 1999-06-07 2002-07-02 Sun Microsystems, Inc. Memory expansion module including multiple memory banks and a bank control circuit
JP4345399B2 (ja) 2003-08-07 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100551430B1 (ko) * 2004-08-11 2006-02-09 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070004282A (ko) * 2005-07-04 2007-01-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR20070080044A (ko) * 2006-02-06 2007-08-09 삼성전자주식회사 멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트방법
JP2006313622A (ja) 2006-07-06 2006-11-16 Renesas Technology Corp 同期型半導体記憶装置
KR20080059031A (ko) * 2006-12-22 2008-06-26 후지쯔 가부시끼가이샤 메모리 장치 및 반도체 집적 회로

Also Published As

Publication number Publication date
US20090323454A1 (en) 2009-12-31
US7830741B2 (en) 2010-11-09
KR20100003056A (ko) 2010-01-07

Similar Documents

Publication Publication Date Title
US5982681A (en) Reconfigurable built-in self test circuit
JP2010511229A (ja) 複数デバイスシステムをテストするための回路および方法
WO1997004459A1 (en) Built in self test (bist) for multiple rams
KR100942949B1 (ko) 반도체 메모리장치
KR20110121184A (ko) 반도체 메모리 장치의 리페어 회로 및 리페어 방법
JP2007188633A (ja) メモリアレイ試験回路
JP3804733B2 (ja) ストレス用電圧を用いてメモリをテストする機能を有する集積回路
KR19980064254A (ko) 모니터 및 테스터 모드를 가진 내장 자가 테스트 회로를 구비한집적 회로 메모리 장치
KR20090012499A (ko) 실장테스트회로를 구비하는 반도체 메모리 장치 및실장테스트방법
JPH11111000A (ja) 半導体メモリの故障自己診断装置
US7518918B2 (en) Method and apparatus for repairing embedded memory in an integrated circuit
JP3544073B2 (ja) 半導体メモリ装置のテスト方法および半導体メモリ装置
JP2006252702A (ja) 半導体集積回路装置及びその検査方法
KR20000069734A (ko) 특별 모드 인에이블 검출 회로를 갖는 마이크로제어기 및 그 동작 방법
JPH04178580A (ja) 半導体メモリの故障自己診断装置
US7464309B2 (en) Method and apparatus for testing semiconductor memory device and related testing methods
US6019502A (en) Test circuits and methods for built-in testing integrated devices
KR20200116814A (ko) 메모리 시스템 및 이의 동작 방법
KR100579049B1 (ko) 메모리 테스트 장치 및 이를 수행하는 방법
JPH10106293A (ja) 半導体メモリ試験方法及びその装置
KR101917165B1 (ko) 반도체 메모리 장치
KR20090063562A (ko) 스탠바이 불량(ｓｔａｎｄｂｙ ｆａｉｌ)을 감소시킨반도체 메모리 장치 및 반도체 장치
KR100894107B1 (ko) 로컬 입출력 라인의 테스트 장치 및 방법
KR20100114147A (ko) 리던던시 분석 장치 및 리던던시 분석 방법
US20110148444A1 (en) Circuit for testing internal voltage of semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee