KR20070080044A - 멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트방법 - Google Patents

Abstract

멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트 방법이 개시되어 있다. 본 발명의 멀티 뱅크 반도체 메모리 장치는 M(4이상의 정수) 개의 뱅크들; 및 테스트 모드 신호와 뱅크 어드레스 신호에 따라 상기 뱅크들 중 서로 인접하지 않은 뱅크들을 N(M 보다 작은 정수)개 선택하여 활성화하는 뱅크 활성화 신호 발생부로 구성된다. 상기 뱅크 활성화 신호 발생부는 지그 재그 관계로 배치된 뱅크를 선택하기 위한 논리 회로를 구비한다. 따라서 논리 회로의 변경 또는 수정만으로도 멀티 뱅크 병렬 테스트시 뱅크를 지그 재그 형태로 활성화하여 테스트 할 수 있으므로 노이즈 특성에 민감하지 않으면서 고속으로 테스트가 가능한 효과가 있다.

멀티 뱅크, 지그 재그, 병렬 비트 테스트, PBT, 활성화

Description

멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트 방법 {Multi bank semiconductor memory device and method for enabling multi bank thereof}

도 1a는 종래의 반도체 메모리 장치의 한 뱅크당 2 워드라인이 활성화되는 상태를 보여주는 도면,

도 1b는 종래의 반도체 메모리 장치의 한 뱅크당 8 컬럼 셀렉션 라인이 활성화되는 상태를 보여주는 도면,

도 2a는 일반적인 반도체 메모리 장치의 한 뱅크당 2 워드라인이 활성화되는 상태를 보여주는 도면,

도 2b는 일반적인 반도체 메모리 장치의 한 뱅크당 8 컬럼 셀렉션 라인이 활성화 상태를 보여주는 도면,

도 3은 뱅크 어드레스 매핑 테이블에 관한 도면,

도 4는 로우 관련 한 뱅크 내 동시 처리되는 어드레스 매핑 상태를 보여주는 도면,

도 5a는 컬럼 관련 뱅크 어드레스 2(BCA2) 값을 생성하기 위한 논리 게이트에 대한 도면,

도 5b는 컬럼 관련 뱅크 어드레스 1(BCA1) 값을 생성하기 위한 논리 게이트 에 대한 도면,

도 5c는 컬럼 관련 뱅크 어드레스 0(BCA0) 값을 생성하기 위한 논리 게이트에 대한 도면,

도 6은 종래의 뱅크 활성화 신호를 발생하는 논리 회로에 관한 도면,

도 7은 본 발명에 따라 뱅크 활성화 신호를 발생하는 논리 회로에 관한 도면.

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트 방법에 관한 것이다.

반도체 메모리가 고집적화 됨에 따라, 제품에 대한 셀 테스트를 위한 시간 방법이 중요한 문제로 부각되고 있다.

특히 최근의 제품들이 수 억개 이상의 메모리 셀을 가지고 있고, 제품의 특성상 하나의 메모리 셀이라도 불량이 있으면 안되기 때문에, 모든 셀에 대하여 테스트를 해야 하므로 테스트 시간을 줄이는 일은 그만큼 더 중요해지고 있는 실정이다.

병렬 비트 테스트(Parallel Bit Test)는 이런 종류의 셀 테스트를 위해 만든 테스트 모드인데, 전체 셀에 같은 종류의 데이터(예컨대, '0'또는 '1')를 일괄적으 로 라이트(write)한다. 이것을 리드(read)하여 처음에 라이트하였던 데이터가 제대로 셀에 저장되었는지를 확인하게 되는데, 이를 보통의 오퍼레이션으로 동작시키면 막대한 시간이 소요되므로 내부에서 비교기를 이용하여 그 출력값만을 리드하는 방법을 사용한다.

모든 데이터가 같은 값을 가지면, 비교기의 출력은 '1', 다른 값을 가지면 '0'을 출력하도록 하여 셀의 불량 유무를 판정하며 이러한 방식은 보통의 오퍼레이션에 비하여 훨씬 짧은 시간이 소요된다.

최근에는 이보다 더 효율적인 시간관리를 위하여, 동시에 여러 개의 뱅크에 대하여 병렬 비트 테스트를 실시한다.

일반적으로 고집적 메모리는 다수개의 뱅크로 구성되는데, 보통의 오퍼레이션시 동작하는 뱅크는 한 개이지만, 병렬 비트 테스트 시에 여러 개의 뱅크를 동시에 구동시키게되면 테스트 타임은 현저하게 감소될 수 있다.

그러나, 다수 개의 뱅크를 구동시킬 때는 소비전력도 그에 비례하여 늘어나므로 내부에 구비된 DC 발생기의 기능도 비례하도록 설계해야하고, 그에 따라 노이즈 특성도 나빠져서 셀에 저장되어 있는 데이터에 영향을 미칠 가능성도 커질 수 있다.

이는 정상적인 셀을 불량으로 판정하게 만들 수 있으므로 노이즈 특성을 개선하는 노력이 필요하다.

종래의 다수개의 뱅크를 구동하는 병렬 비트 테스트 방법을 도면을 참조하여 설명하기로 한다.

도 1a는 종래의 반도체 메모리 장치의 한 뱅크당 2 워드라인이 활성화되는 상태를 보여주는 도면이다. 도 1a를 참조하면, 8개의 뱅크로 구성되는 반도체 메모리를 병렬 테스트하는 과정에서 4개의 뱅크를 활성화하여 테스트를 수행함을 보여준다. 여기서, 2개의 워드라인을 병렬 처리하는 동시에 4개의 뱅크를 동시에 수행할 수 있다. 도면에서는 메모리의 상부(top)를 활성화한 상태를 보여주고 있다.

도 1b는 종래의 반도체 메모리 장치의 한 뱅크당 8 컬럼 셀렉션 라인이 활성화되는 상태를 보여주는 도면이다. 도 1b를 참조하면, 8개의 뱅크로 구성되는 반도체 메모리를 병렬 테스트하는 과정에서 4개의 뱅크를 활성화화고, 한 뱅크당 8개의 컬럼 셀렉션 라인(CSL)을 활성화하여 병렬테스트를 수행함을 보여주고 있다. 도 1b 역시 상부가 활성화 된 상태를 예시하고 있다.

상기와 같은 종래기술은 한 뱅크당 여러 개의 셀을 동시에 병렬 처리할 수 있고, 빠른 테스트를 위해 8개의 뱅크 중 50%에 해당하는 4개의 뱅크를 활성화하여 테스트할 수 있다.

그러나, 뱅크 선택 활성화 제어부의 로직 구조가 상부(top) 뱅크를 동시에 활성화하거나 하부(bottom) 뱅크를 동시에 활성화하도록 구성되어 있어, 노이즈에 취약한 특성이 발생한다.

노이즈에 취약하기 때문에, 정상 셀 임에도 불구하고 불량으로 판정되는 경우가 발생할 수 있으며, 불량인데도 정상인 것으로 판정되는 경우가 있을 수 있는 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 뱅크들을 지그재그 형태로 활성화하는 멀티 뱅크 반도체 메모리 장치 및 그 병렬 비트 테스트 방법을 제공하는데 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 멀티 뱅크 반도체 메모리 장치는 M(4이상의 정수) 개의 뱅크들; 및 테스트 모드 신호와 뱅크 어드레스 신호에 따라 상기 뱅크들 중 서로 인접하지 않은 뱅크들을 N(M 보다 작은 정수)개 선택하여 활성화하는 뱅크 활성화 신호 발생부를 포함한다.

상기 뱅크 활성화 신호 발생부는 지그 재그 관계로 배치된 뱅크를 선택하기 위한 논리 회로를 구비함을 특징으로 한다.

상기 논리 회로는 지그 재그 관계로 배치된 뱅크를 활성화하기 위한 뱅크 어드레스 신호들을 입력으로 한다. 또한 상기 논리 회로는 멀티 뱅크 병렬 비트 테스트 신호에 응답하여 동작하고, 반전 논리곱 게이트를 이용한다.

또한 상기의 목적을 달성하기 위한 본 발명에 따른 멀티 뱅크 반도체 메모리 장치의 병렬 비트 테스트 방법은, 멀티 뱅크 병렬 비트 테스트 모드 신호에 응답하여 뱅크 활성화 신호를 출력하는 단계; 서로 인접하지 않은 뱅크들을 동시에 활성화하는 단계; 및 이전 테스트 단계에서 활성화되지 못한 뱅크들을 동시에 활성화하는 단계를 포함한다.

상기 뱅크 활성화 신호를 출력하는 단계에서, 지그 재그 관계로 배치된 뱅크끼리 동시에 활성화하기 위한 뱅크 어드레스 신호를 발생하고, 상기 서로 인접하지 않은 뱅크들을 동시에 활성화하는 단계에서, 지그 재그 관계로 배치된 뱅크끼리 동시에 활성화함을 특징으로 한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

본 발명은 멀티 뱅크 반도체 메모리를 테스트시, 뱅크를 지그 재그(zig-zag) 형태로 활성화하는 방법을 제시한다.

도 2a는 일반적인 반도체 메모리 장치의 한 뱅크당 2 워드라인이 활성화되는 상태를 보여주는 도면이고, 도 2b는 일반적인 반도체 메모리 장치의 한 뱅크당 8 컬럼 셀렉션 라인이 활성화 상태를 보여주는 도면이다. 도 2a 및 도 2b를 참조하면, 상부(TOP)에 A,C,E,G 뱅크가 위치하고 하부(BOTTOM)에 B,D,F,H가 위치한 상태에서 종래에 A,C,E,G 뱅크 또는 B,D,F,H 뱅크가 동시에 활성화되던 구조에서 A,D,E,H 뱅크 또는 B,C,F,G 뱅크가 동시에 활성화되는 구조로 변경된다. 상기와 같이 뱅크를 지그 재그 형태로 활성화하기 위해 반도체 메모리 내부의 뱅크 활성화 로직부를 변경하여야 한다.

먼저, 뱅크 어드레스 값에 대한 매핑 상태를 도 3을 참조하여 설명하기로 한다. 도 3은 뱅크 어드레스 매핑 테이블에 관한 도면이다.

도 3에 도시된 바와 같이, 로우 관련 구동시 BRA2=0, BRA1=0, BRA0=0 값이고, 컬럼 관련 구동시 BCA2=0, BCA1=0, BCA0=0 값일 경우 A 뱅크가 활성화 되도록 로직이 구성된다. B 뱅크 ∼ H 뱅크도 도 3에 도시된 바와 같이 BRA2,BRA1,BRA0이'0' 과 '1'중 어느 한 값을 취하게 된다.

따라서, 뱅크 어드레스는 표 1과 같은 형태로 정의된다.

[표 1]

BRA2,BRA1,BRA0	BRA2,BRA1,BRA0	BRA2,BRA1,BRA0	BRA2,BRA1,BRA0
0,0,0(A뱅크)	0,1,0(C뱅크)	1,0,0(E뱅크)	1,1,0(G뱅크)
0,0,1(B뱅크)	0,1,1(D뱅크)	1,0,1(F뱅크)	1,1,1(H뱅크)

표 1을 참조하면, BRA2,BRA1,BRA0의 값이 (0,0,0)이면 A 뱅크가 활성화되고, (0,0,1)이면 B 뱅크가 활성화되고, (0,1,0)이면 C 뱅크가 활성화되고, (0,1,1)이면 D 뱅크가 활성화된다. 또한 BRA2,BRA1,BRA0의 값이 (1,0,0)이면 E 뱅크가 활성화되고, (1,0,1)이면 F 뱅크가 활성화되고, (1,1,0)이면 G 뱅크가 활성화되고, (1,1,1)이면 H 뱅크가 활성화된다.

도 4는 로우 관련 한 뱅크 내 동시 처리되는 어드레스 매핑 상태를 보여주는 도면이다. 도 4를 참조하면, RA13의 값을 중심으로 선택되는 어드레스가 상,하로 구분된다. 즉, RA13B(RA13=0)의 값이면 뱅크 내의 상부에 위치한 셀들이 선택되고, RA13(RA13=1)의 값이면 뱅크 내의 하부에 위치한 셀들이 선택된다.

도 5a는 컬럼 관련 뱅크 어드레스 2(BCA2) 값을 생성하기 위한 논리 게이트에 대한 도면이고, 도 5b는 컬럼 관련 뱅크 어드레스 1(BCA1) 값을 생성하기 위한 논리 게이트에 대한 도면이고, 도 5c는 컬럼 관련 뱅크 어드레스 0(BCA0) 값을 생성하기 위한 논리 게이트에 대한 도면이다. 도 5a 내지 도 5c를 참조하면, 4 뱅크 병렬 테스트 활성화 신호(4-BANK PBT)와 컬럼 관련 뱅크 어드레스 2,1,0(BCA2,BCA1,BCA0)를 조합하여 뱅크 어드레스 신호들이 생성된다.

상기 도 5a 내지 도 5c에 의해 각 뱅크 어드레스 신호(BCA2,1,0)가 생성되면, BCA2,1,0의 값을 조합하여 뱅크 활성화 신호를 생성할 수 있다.

도 6은 종래의 뱅크 활성화 신호를 발생하는 논리 회로에 관한 도면이다. 도 6을 참조하면, 종래의 뱅크 활성화 방법은 BCA1,2의 값과 관계없이 BCA0의 값이 '0'이면(BCA0B) A,C,E,G 뱅크가 활성화되고, BCA0의 값이 '1'이면(BCA0) B,D,F,G 뱅크가 활성화된다.

본 발명은 종래의 로직을 변경하여 A,D,E,H 뱅크가 동시에 활성화되거나 B,C,F,G 뱅크가 동시에 활성화되도록 한다.

도 7은 본 발명에 따라 뱅크 활성화 신호를 발생하는 논리 회로에 관한 도면이다. 도 7을 참조하면, A 뱅크와 D 뱅크는 활성화/비활성화 상태가 동일하도록 논리회로가 구성되고, E 뱅크와 H 뱅크도 활성화/비활성화상태가 동일하도록 논리호가 구성된다. 마찬가지로 B,C 뱅크도 활성화/비활성화상태가 동일하도록 논리회로가 구성되고 F,G, 뱅크도 활성화/비활성화상태가 동일하도록 논리회로가 구성된다.

다만, A,D 뱅크와 E,H 뱅크의 활성화/비활성화 상태도 동일하여야 하는데, 이것은 BCA2의 값을 서로 반대되게 구성하면 된다.

B,C,F,G 뱅크도 상기 A,D,E,H, 뱅크 활성화 방법과 동일하게 구성되어 작용한다.

A 뱅크의 어드레스를 의미하는 BCA2=0,BCA1=0,BCA0=0인 경우를 예를 들어보자(표 1 참조).

상기와 같은 전제조건에서 도 7의 각 입력단자 신호는 BCA2B, BCA1B, BCA0B 모두 '1'상태가 된다. 이 값을 각 단자에 대입하면 A 뱅크를 동작시키는 BCA0B1B2B 출력단자와 D 뱅크를 동작시키는 BCA012B 출력단자가 모두 '하이'레벨 상태가 되어 A 뱅크와 D 뱅크는 동시에 활성화된다.

그리고 D 뱅크의 어드레스를 의미하는 BCA2=0,BCA1=1,BCA0=1인 경우를 예를 들어보자.

상기와 같은 전제조건에서 도 7의 각 입력단자 신호는 BCA2B=1, BCA1B=0, BCA0B=0상태가 된다. 이 값을 각 단자에 대입하면 A 뱅크를 동작시키는 BCA0B1B2B 출력단자와 D 뱅크를 동작시키는 BCA012B 출력단자가 모두 '하이'레벨 상태가 되어 A 뱅크와 D 뱅크는 동시에 활성화된다.

E 뱅크의 어드레스를 의미하는 BCA2=1,BCA1=0,BCA0=0인 경우를 예를 들어보자.

상기와 같은 전제조건에서 도 7의 각 입력단자 신호는 BCA2B=0, BCA1B=1, BCA0B=1 상태가 된다. 이 값을 각 단자에 대입하면 E 뱅크를 동작시키는 BCA0B1B2 출력단자와 H 뱅크를 동작시키는 BCA012 출력단자가 모두 '하이'레벨 상태가 되어 E 뱅크와 H 뱅크는 동시에 활성화된다.

또한 H 뱅크의 어드레스를 의미하는 BCA2=1,BCA1=1,BCA0=1인 경우를 예를 들어보자.

상기와 같은 전제조건에서 도 7의 각 입력단자 신호는 BCA2B=0, BCA1B=0, BCA0B=0 상태가 된다. 이 값을 각 단자에 대입하면 E 뱅크를 동작시키는 BCA0B1B2 출력단자와 H 뱅크를 동작시키는 BCA012 출력단자가 모두 '하이'레벨 상태가 되어 E 뱅크와 H 뱅크는 동시에 활성화된다.

따라서, A 뱅크 또는 D 뱅크를 동작시키기 위한 BCA2,1,0 값이 주어지면 D 뱅크 또는 A 뱅크는 무조건 동시에 활성화되고, E 뱅크 및 H 뱅크 또한 마찬가지로 동시에 활성화된다.

상기와 같은 논리회로의 조합에 의해 멀티 뱅크 반도체 메모리 장치의 테스트 모드시 뱅크가 지그 재그 형태로 활성화될 수 있다.

이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 논리 회로의 변경 또는 수정만으로도 멀티 뱅크 병렬 테스트시 뱅크를 지그 재그 형태로 활성화하여 테스트 할 수 있으므로 노이즈 특성에 민감하지 않으면서 고속으로 테스트가 가능한 효과가 있다.

또한 별도의 추가 장비 없이 논리 회로 변경만으로 구현가능하므로 제작원가의 증가가 발생하지 않는다.

Claims (8)

1. M(4이상의 정수) 개의 뱅크들;

   테스트 모드 신호와 뱅크 어드레스 신호에 따라 상기 뱅크들 중 서로 인접하지 않은 뱅크들을 N(M 보다 작은 정수)개 선택하여 활성화하는 뱅크 활성화 신호 발생부를 포함하는 멀티 뱅크 반도체 메모리 장치.
2. 제 1 항에 있어서, 상기 뱅크 활성화 신호 발생부는

   지그 재그 관계로 배치된 뱅크를 선택하기 위한 논리 회로를 구비함을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
3. 제 2 항에 있어서, 상기 논리 회로는

   지그 재그 관계로 배치된 뱅크를 활성화하기 위한 뱅크 어드레스 신호들을 입력으로 함을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
4. 제 3 항에 있어서, 상기 논리 회로는

   멀티 뱅크 병렬 비트 테스트 신호에 응답하여 동작함을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
5. 제 4 항에 있어서, 상기 논리 회로는

   반전 논리곱 게이트를 이용함을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
6. 멀티 뱅크 병렬 비트 테스트 모드 신호에 응답하여 뱅크 활성화 신호를 출력하는 단계;

   서로 인접하지 않은 뱅크들을 동시에 활성화하는 단계; 및

   이전 테스트 단계에서 활성화되지 못한 뱅크들을 동시에 활성화하는 단계를 포함하는 멀티 뱅크 반도체 메모리 장치의 병렬 비트 테스트 방법.
7. 제 6 항에 있어서, 상기 뱅크 활성화 신호를 출력하는 단계에서,

   지그 재그 관계로 배치된 뱅크끼리 동시에 활성화하기 위한 뱅크 어드레스 신호를 발생하는 것을 특징으로 하는 는 멀티 뱅크 반도체 메모리 장치의 병렬 비트 테스트 방법.
8. 제 6 항에 있어서, 상기 서로 인접하지 않은 뱅크들을 동시에 활성화하는 단계에서,

   지그 재그 관계로 배치된 뱅크끼리 동시에 활성화함을 특징으로 하는 멀티 뱅크 반도체 메모리 장치의 병렬 비트 테스트 방법.

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