JPH01287897A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置にさらに詳しくはＭＯ８ラン
ダムアクセス型読取り／書込みメモリにおけるシリアル
アクセス装置に関するものである。この装置は故障を許
容しうるちのである。

ＮチャネルシリコンゲートＭＯＳプロセスにより製造さ
れかつ単一トランジスタのダイナミックセルを使用して
いるタイプの半導体メモリ装置は現在コンピュータやデ
ィジタル装置において極めて幅広く使用されている。こ
のような装置の製造量は「習熟曲線」の理論によるコス
トにおける連続した低減に帰着し、この傾向は￥Ｊ造黴
が増加するにつれ続く。さらに、ライン分析やその他の
要因における改善はここ２〜３年の間に現在生産中の装
置における１Ｋから４Ｋ及び１６Ｋを通り越して６４に
ビットまでにビットの密度を増加さＵることを可能にし
た。この事実でさらにこの型のコンピューターメモリに
おけるビット当たりのコストが下がった。

通常どのような大きさのコンピューターも、たとえそれ
が主フレームであれ、ミニコンピユータ−であれ、マイ
クロコンピュータであれ、幾つかの異なる種類のメモリ
を備えている。これらの種類にはキャッシュ、ダイナミ
ックＲＡＭ、スタティックＲＡＭｌＥＰＲＯＭ、ＥＡＲ
ＯＭ、ＲＯＭ１バツフアー、磁気バブル、ＣＯＤや固定
ヘッドや可動ヘッドのディスクを含む何種類かのディス
ク、及び磁気テープが含まれる。通常、ビットについて
の原則からすれば、アクセスが高速である種類のものは
最も高価であり低速である種類のものは最も安価である
。プログラミングの容易さ、揮発性、リフレッシュオー
バーヘッド、大きざ、パワーの浪費等のような別の要因
は他のものに関して１種類の選択を命令する。現在主フ
レームコンピューターにおいて最も共通したものの１つ
は可動ヘッドディスクであり、これは比較的安価ではあ
るが、アクセスタイムが長い。そのため固定ヘッドディ
スクを可動ヘッドディスクとＲＡＭの中間のスピードバ
ッファとして使用した。コストの面ではＲＡＭより安く
可動ヘッドディスクよりもいくらか高い。

さまざまな製造方法及び装置、製品改善のためのさまざ
まな設計努力、及びさまざまな技術１１にもかかわらず
何種類かのコンピューターメモリはスケールの経済性を
最大に利用することができなかった。例えば、メモリの
領域における１つの適所は可動ヘッドディスクからＲＡ
Ｍへと進み、固定ヘッドディスクに代わる仕事に適した
連続半導体装置であるＣＯＤにより占められる。ＣＯＤ
は基本的にはＮチャネルＭＯ３ＲＡＭと同じであるとい
う事実にもかがわらず、大半の半導体製造者により共有
されている主流のメモリ製品に利用できる数多くの設計
及び製造の専門技術は技術の違いのためＣＯＤには適用
できていない。そのため、このメモリ製品は製造量、コ
ストの低減、及びビット密度の増加の領域において足並
みがそろっていなかった。この理由のため、コンピュー
ター装置製造者は標準的なダイナミックＲＡＭ装置を使
用してＣＯＤの動作をシミュレートし可動ヘッドディス
クとＲＡＭ　＋７）　ｆＪのバッファリングの機能を達
成した。こうすることは幾らか安価につくが、ダイナミ
ックＲＡＭの非使用速度によって不必要なコスト増加と
なる。

種々のシフトレジスターステージがＭＯ３／し８１回路
の設計者にとって利用できるが、これらの先行技術によ
る装置に固有の種々の不利な点のために特定の用途に適
した特徴を有するステージの種類の選択において妥協せ
ざるを得ない。これらの不利な点には高い電力浪費、遅
い速度、複雑なタイミング、大きなレイアウト面積等、
が含まれている。これらの要因が特に決定的である場合
のＭＯ３／ＬＳ　１回路におけるシリアルシフトレジス
タの１つの応用はここで開示される一連の入力／出力を
有するダイナミックメモリにある。

典型的な計算装置におけるＣＰＵによる種々のメモリの
種類の使用の評価は高速ＲＡＭが通常使用されている操
作の実質上の部分を通じてＣＰＵと直接インターフェー
スする必要がないことを示している。その代り、高速シ
リアルアクセスメモリはデータのブロックをＣＰＵ自体
のキャッシュあるいは動作レジスタへ転送するのに極め
て有用である。こうして、高速ＲＡＭに加えて、代用品
として使用できる利用可能な高速シリアルアクセスメモ
リ装置を備えることが好ましいこともある。

ダイナミックＭＯ８ＲＡＭ技術における継続した投資は
、ここで説明されるＣＯＤあるいはシリアルアクセスＲ
ＡＭにより与えられる一連のａ作を加えて、実質上のコ
ストの利点とともに単一のチップにおけるシリアル及び
ランダムアクセスメモリの結合の可能性を与える。

バーの大きさが減少するともし単位面積当たりノ欠陥ノ
与えられた確率を仮定すればスライス当たりのバーの数
が増え同様に産出高も増加するためコストが低減する。

バーにおけるがなりの面積が標準的なダイナミックＲＡ
ＭにおけるＸ及びＹのアドレスデコーダに対して必要で
ある。これらのデコーダを減らすアドレス指定構成はバ
ーの大きさとコストの低減する上でかなり助けとなるも
のである。

半導体製造におけるスライス当たりの優良なバーの産出
に関して引き続き述べる。通常、製品の製造の寿命につ
いてみると、産出高は、おそらく開始時のゼロ近くから
製品が十分に発達した時には５０％以上まで増加する。

この箱間の上限では製品は低コストのものでありかつ全
く有利であるが、開始時には低い産出高は高いコストと
多数の破片のバーを意味する。もし破片のうちの幾つか
を、特に製造の開始時に廃物利用することができれば、
コストのかなりの倹約と部品の極めて早い入手がもたら
されるであろう。この目的のために種々の故障を許容す
るメモリ構成が、Ｃｈｏａｔｅに対して発行されかつテ
キサスインスッルメンツ社に譲渡された米国特許用３９
８，８７７７号に図示されているように、案出されてい
る。しかしながら、これらの多くは実現するバーの大き
さにおいて高価でありメモリ装置の作動速度が遅くなっ
た。

ＭＯＳダイブミックＲＡＭのようなある形式のメモリの
同一の基本的設計を用いて、ＣＯＤのような異なる態様
で作動する別の形式のメモリを製造して、天子生産の経
済性と設計の改善とを実現するようにした半導体メモリ
を与えることが本発明の主な目的である。別の目的は低
コスト、高速、あるいは囲産しやすい改善されたシリア
ルアクセス型のメモリ装置を与えることである。別の目
的は半導体シリアルメモリＶｔ置において特に有用な高
速シリアルシフトレジスタを与えることである。

半導体ＭＯ８／ＬＳ　Ｉ装置において特に有用な高速シ
リアル及びランダム結合アクセスメモリを与えることは
別の目的である。別の目的はより低いコストのもので吊
産しやすいシリアル及びランダムアクセス型のメモリ装
置を与えることである。

別の目的は特により低いコストのもので吊産しゃすいシ
リアルアクセスメモリ装置における、改善した故障許容
メモリを与えることである。更に他の目的は低コストに
おける高いピット密度の改善さｈたＭＯ８／ＬＳＩメモ
リ装置を与えることである。

以下本発明の実施例を添付図面を参照して詳細に説明す
る。

第１図を参照すると、本発明の特徴を用いることのでき
るメモリ装置がブロック線図の形で図示されている。こ
れはダイナミックランダムアクセス型のセルアレイを用
いたシリアルアクセス読取り／書込みメモリであり、Ｎ
チャネルの、自己整列（ｓｅｌ　ｒ−ａｔ　ｉｇｎｅｄ
　）の、シリコンゲート、２重レベルポリシリコン、Ｍ
ＯＳプロセスにより製造される。第１図のメモリ装置は
全て大きさが１平方インチ（約６．４５ｃａ＋２＞の約
１／３０であり通常１６個のビンあるいは端子を有する
標準的なデュクルーインーラインパッケージに取り付け
ることのできる１個のシリコンチップに含まれている。

このＨｆｆｉはこの例では６５５３６個のメモリセルか
らなるアレイ１０を、各々半分づつの３２７６８個のセ
ルから成る２つの部分１０ａ及び１０ｂに分け、２５６
０つと２５６カラムからなる規則正しいパターンで含ん
でいる。２５６０つすなわちＸラインのうち、１２８０
つはアレイの半分１Ｏａに存在し１２８０つは半分１０
ｂに存在する。

２５６カラムすなわちＹラインは各々半分に分割され１
／２が半分１０ａ及び１０ｂの各々に存在する。アレイ
の中央には２５６個のセンス増幅器１１があり、１４ｈ
ｉｔｅ、　Ｈｃ　八ｄａｌｌｓ　、及びＲｅｄｗｉｎｅ
に対して発行されテキサスインスツルメンツ社にム１渡
された米国特許用４０８１７０１号に開示されかつ特許
請求されている発明に従って製造された差動型双安定回
路である。各々のセンス増幅器はカラムのラインの中央
に接続され、こうして１２８＠のメモリセルは各々のセ
ンス増幅器の両側へカラムラインの半分により接続され
ている。チップは接地端子Ｖｓｓとともに、単一の５■
供給電源Ｖｄｄのみを必要とする。基板バイアスは全く
用いられないので内部充電ポンプは全く必要でない。

半分に分割されたロウすなわちＸアドレスデコーダ１２
は１６本のラインによって８個のアドレスバッファある
いはラッチ１４へ出力回路１５を介して接続されている
。ＴＴＬ電圧レベルにおける８ビツトＸアドレスは８木
のアドレス入力端子１６によりアドレスバッファ１４の
入力へ与えられる。Ｘデコーダ１２は入力端子１６にお
ける８ビツトアドレスにより画定されるように２５６０
ウラインのうちの１つを選択するように動作する。

もし選択されたロウラインがセルアレイの半分１ｏｂに
存在すればこの時センス増幅器１１の反対側におけるダ
ミーセル１７も作動し、一方もし半分１０ａにおけるラ
インが選択されればこの時にはダミーセル１８のロウが
作動する。

このように述べてきた限りでは、メモリ装置は以下に挙
げたｔｈｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　ａｒｔｉｃｌｅ
ｓに開示されているような標準的ダイナミックＲＡＭと
同様である。しかしながら、本発明の１つの特徴による
シフトレジスタを用いた連続の入力／出力が単一のビッ
トの代りにまたはバイトに並列に与えられている。２５
６ビツトシリアルシフトレジスタが使用され、このレジ
スタは２つの同一な半分２Ｑａ及び２０ｂに分割され、
半分づつアレイの両側に配置されている。シフトレジス
タは読取りサイクルにおいてはアレイ１０のカラムライ
ンから負荷することができ、書込みサイクルにおいては
一方の側の１２８個の転送ゲート２１ａかまたは他方の
側の同じ数のゲート２１ｂによりカラムラインへ負荷す
ることができる。この装置へのデータ入力はバッファと
マルチプレックス回路２３を介しレジスタの半分の入力
２４ａ及び２４ｂへ接続されたデータイン端子２２によ
りなされる。データはライン２５ａ及び２５ｂ１デ一タ
アウトマルチプレツクス回路２６、バッファ、及びデー
タアウト端子２７を介してレジスタの半分２０ａ及び２
０ｂから順次に読み出される。シフトレジスタ２０ａ及
び２０ｂはクロックΦ１及びΦ２を発生させるのに用い
られるクロックのにより活性化され入力２４のビットを
レジスタの各ステージを通して、各々のクロックサイク
ルごとに２つのインバータを介してシフトする。書込み
動作では２５６ビツトに負荷し分割したレジスタ２０ａ
及び２０ｂの２５６ビツトを完全に満たすのにクロック
Φの１２８サイクルのみを要する。次に、制御信号Φ丁
が発生して２５６ビツトをアレイの半分１０ａ及び１０
ｂにおける２５６カラムラインへ与える。この書込み動
作では、センス増幅器１１は次にカラムラインを高論理
レベルにセットするように活性化し、その後（ラッチ１
４におけるアドレスにより選択された）１つのロウライ
ンが活性化されデータをこのロウのメモリセルへ強制的
に入れる。読取りサイクルは２５６Ｘラインすなわちロ
ウアドレスラインのうちの１つく及び反対側のダミーセ
ル）を活性化させるようにデコードされた入力１６にお
けるアドレスにより始まる。

センス増幅器１１は次にΦＳクロックにより活性化され
カラムラインを強制的に高論理レベルにし、次に０丁に
より活性化された転送装ｆａ２１ａ及び２１ｂに２５６
ビツトを選択されたロウから対応するシフトレジスタの
半分２０ａ及び２０ｂへ移動させる。シフトクロックΦ
は次に２５６ビツトを連続形式で出力ビン２７ヘマルチ
ブレツクス回路２６を介して、再びクロックサイクルに
つぎ２ステージであるいは、１２８クロツクΦサイクル
を必要とする通常の速度の２倍で移動させる。

Ｘアドレスは第２図（ａ）におけるような、ＲＡＳある
いはＧＥと呼称されるロウアドレスストローブあるいは
チップエネーブル信号が入力２８へ与えられると入力１
６に現われるはずである。

第２図（ｂ）に見られるように入力２９における読取り
／書込み制御信号Ｗはこの装置における別の制御信号で
ある。これらの入力はクロック発振器付き制御回路３０
へ与えられこの回路は多数のクロック信号と制御信号を
発生してこの装置のさまざまな部分の動作を決定する。

ＲＡＳが第２図（ａ）に見られるように低レベルになる
と、ＲＡ　Ｓから得られたクロックはバッファ１４にこ
の詩人カライン１６に現われている８ビツトを受は入れ
させラッチさせる。ロウアドレスは第２図（ｃ）に図示
されている時間周期の間有効でなければならない。読み
取り動作では、入力２９におけるＷ信号は第２図（ｂ）
に見られる周期の間は高レベルであり、端子２７におけ
るデータ出力は第２図（ｄ）に見られる１２８サイクル
の時間周期の間に生じる。書込み動作では、Ｗ信号は第
２図（ｂ）に図示されているように低レベルでなければ
ならずデータインピッ１−は第２図（ｅ）に見られる１
２８ナイクルの直前の時間周期の間有効でなければなら
ない。リフレッシュはロウアドレスが入力１６に現われ
かつＲＡＳが低レベルになる時に常に生じる。そのため
、シフトレジスタの半分２０８及び２０ｂがデータイン
ビン２２から負荷されている時あるいはデータアウトビ
ン２７を介して読み取られている１２８サイクルの間に
、新たなロウアドレスをＲＡＳ信号とともにチップへ負
荷することによりリフレッシュを起こさせておくことが
できる。シフトレジスタ２０ａ及び２０ｂはＣ８により
制御されるΦＴが発生しない限りは乱されない。連続デ
ータはデータがシフトアウトされている間にレジスタの
半分２０ａ及び２０ｂヘシフトさせることができる。こ
うして書込み動作は読取り動作が開始した直後に始めら
れる。

第３図では、セルアレイの一部とそれに協働するシフト
レジスタステージとが模式的に図示されている。アレイ
の中央に配置された２５６個の同じセンス増幅器１１の
うちの４個が４個のカラムライン半分３８ａ及び３８ｂ
に接続されているのが図示されている。各々のカラムラ
インの半分３８ａあるいは３８ｂに接続されているのは
各々が記憶コンデンサ４ｏとトランジスタ４１とを有す
る１２８個の単一トランジスタセルである。このセルは
以下に挙げられるｔｈｅ　Ｅｌｅｃｔｒｏｎｉｃｓａｒ
ｔｉｃｌｅｓあるいは米国特許第４０１２７５７号に説
明されている種類のものである。ロウデコーダ１２の出
力であるロウライン４３は各々のロウにおけるトランジ
スタ４１の全てのゲートへ接続され、アレイには２５６
本の同様なロウライン４３がある。同様に各々のカラム
ラインの半分３８ａあるいは３８ｂに接続されているの
はダミーセル１７または１８でありこれは記憶コンデン
サ４４、アクセストランジスタ４５及び接地トランジス
タ４５′から成っている。１つのロウにおけるダミーｔ
＝ルの全てのゲートはライン４６または４７へ接続され
ている。Ｘｗアドレスが左側におけるライン４３のうら
の１本を選択すると、協働するトランジスタ４１がオン
になってこの選択されたセルにおけるコンデンサ４０を
カラムラインの半分３８ａへ接続し、一方向時に反対側
におけるダミー１ルの選択ライン４７が活性化され、セ
ル１８のうちの１つにおけるコンデンサ４４がカラムラ
インの半分３８ｂへ接続される。ダミーセルキャパシタ
ンス４４は記憶セルキャパシタンス４０の約１／３であ
る。ダミーセルはトランジスタ４５′によりあらゆる活
性化４ノイクルの前に論理ゼロにあらかじめ放電される
。

シリアルＩ１０レジスタ２０ａまたは２０ｂ＄よセルア
レイの両側に配置されたシフトレジスタステージ５０ａ
または５０ｂから成っている。各々のステージの入力５
１は直前のステージの出力５２を受は取るように、通常
の方法で接続される。

レジスタは外部からチップへ与えられたクロックΦから
得られる２つの位相クロックΦ１、Φ２とｄ延りロック
Φ１ｄ及びΦ２ｄとにより作動する。

すなわち、クロックΦは位相が反対の別のクロックを発
生させるのに用いられこの時これらの各々は遅延クロッ
クを発生させるのに用いられる。ステージ５０ａまたは
５０ｂの最初の入力２４ａまたは２４ｂはデータインマ
ルチプレックス回路２３からのもので、ステージ５０ａ
または５０ｂの最後からの出力はデータアウトマルチプ
レックス回路２６へ送られる。転送ゲート２１ａまたは
２．１ｂはカラムラインの半分３８ａまたは３８ｂとシ
フトレジスタステージ５０ａまたは５０ｂの間にソース
−ドレイン間通路を直列に有する２５６個の同一のトラ
ンジスタ５３から成っている。トランジスタ５３のゲー
トはライン５４によりΦＴの電源へ接続されている。

本発明の１つの特徴によれば、シフトレジスタのステー
ジ５０ａまたは５０ｂは４相ダイナミツクレシオレス型
のものであり、改善されたノイズマージンと速度の特徴
を有する。同様にシフトレジスタステージは最小の大ぎ
さのトランジスタを用い低いパワーを浪費する。４相が
用いられるが、クロックΦ１及びΦ２の２つは大半のメ
モリ装置で使用される標準的な２相の相互に排他的なり
ロックである。別の２つのクロックΦ１ｄ及びΦ２ｄは
最初の２つから容易に得られる。各々のステージは第１
と第２のインバータトランジスタ５５及び５６を各々の
インバータにおけるクロックされた負荷トランジスタ５
７または５８とともに含んでいる。転送トランジスタ５
９及び６０は各々のインバータを次へ結合させる。ｊｉ
’ｉ５７及び５８のドレインは＋ｖｄｄになり、インバ
ータトランジスタ５５及び５６のソースはライン６１及
び６２におけるΦ１ＲまたはΦ２Ｒへ接続される。

これらは追加のクロックではないがその代りΦ１ＲとΦ
２Ｒがトランジスタ６１′及び６２′を介してΦ１及び
Φ２におけるＶＳＳへの接続を与える。

その代り、そのソースはΦ１及びΦ２へ戻すこともでき
る。

１つのステージの動作は時間の４つの異なった時刻、す
なわち第２図に見られるＴ１からＴ４までの各々におけ
る回路の条件を考慮することにより理解できる。時刻Ｔ
１では、Φ１及びΦ１ｄが高レベルであり一方Φ２及び
Φ２ｄは低レベルである。すなわちトランジスタ５７及
び５９がオンであり、接続点６３及び６４が充電されて
高レベルになるような無条件プリチャージの期間である
。

この時間の間はトランジスタ５８及び６ｏはオフであり
、接続点５１及び５２における電圧がすでに確立されて
おりかつ今トラップされているということを意味する。

接続点５１及び５２はレジスタにおけるデータに依存し
て高レベルか低レベルのいずれかである。Φ２は低レベ
ルでありかつ接続点６４はプリチャージされているので
、トランジスタ５６はオンとなり、接続点６６を放電さ
せてトランジスタ５６のソースを通して低レベル状態す
なわちＶＳＳに戻す。この動作はトランジスタ５６のド
レイン、チＶネル、及びソースを強制的に低レベル状態
にすることにより接続点６４において有利な電荷蓄積状
態にする。

時刻Ｔ２では、Φ１は低レベルとなりまた接続点６３及
び６４が変化しつるのはこの時間である。

これらの接続点はもし入力接続点５１に低レベルが蓄積
されていれば高レベルのままであることができもし接続
点５１に高レベルが蓄積されていればこれらの接続点は
トランジスタ５５を介して放電することにより低レベル
になりＶＳＳ（Φ１は低レベル）になることができる。

いずれの場合でも、入力接続点５１におけるデータの補
数は接続点６４へ伝送される。Φ１ｄが低レベルになる
ので、トランジスタ５９が切断されかつ接続点６４にお
ける電圧が絶縁され、全てのクロックが低レベルであり
回路は休止した状態になるような時刻Ｔ３を導入する。

時刻Ｔ４はステージビットの第２の半分に対して、Ｔ１
の間に最初の半分に対して行なったのと同様に無条件プ
リチャージ時間を開始し、最後の結果はΦ２ｄの終りま
でにデータがすでに再補充されて出力接続点５２に現わ
れるようにする。１ビツトあるいは１ステ一ジ遅延時間
はそれゆえ１つのΦ１、Φ１ｄのクロック対と１つのΦ
２、Φ２ｄのりＯツク対を必要とする。

なぜこの回路がこのように良好な雑音限界を有するかを
証明する２つの興味深い電圧条件が蓄積接続点（例えば
、接続点６４）に生じる。すでに；ホべたように、接続
点６３及び６４が無条件にプリチャージされておりかつ
トランジスタ５６のドレイン、チャネル及びソースが全
て低レベルにされる時刻Ｔ１の間は、そのため転送ゲー
ト５９が絶縁される時（時刻Ｔ３において）までに、全
電圧が（ｃｑｄ、　Ｃａｃｈ　、　Ｃｐｓから成る）全
体のゲートキャパシタンスを横切って表われるかまたは
全く表われないかのいずれかである。第１の電圧条件が
Ｔ３の時刻までに接続点６４に蓄積されかつ絶縁された
高レベルであると仮定すると、この時の２が高レベルに
なる時刻Ｔ４において、接続点６４はＮｇ＋されていた
のより高い電圧レベルになるようブートストラップされ
る。この条件はトランジスタ５６が接続点６６及び５２
の無条件プリチャージ及び条件付き放電の間じゆう三極
管領域にあるままであるということを承り。

第２の電圧条件はＴ３時刻までに接続点６４に蓄積され
かつ絶縁された低レベルである。トランジスタ５６のソ
ース及びドレインが１４時間の間に高レベルとなるので
、接続点６４に蓄積されている低レベルは実質上トラン
ジスタ５６のゲート・ソース間のキャパシタンスＣｇｓ
とゲート・ドレイン間のキャパシタンスＣｇｄにより引
き上げられる。しかしながら、ドレイン及びソースの電
圧は常にゲート電圧を超えるので、トランジスタ５６は
オフのままであり回路は作動し続ける。

高レベルが接続点６４に蓄積される時、接続点６６及び
５２の無条件プリチャージがトランジスタ５６を介して
達成され、一方接続点６４にゼロレベルが蓄積されてい
る時にはトランジスタ５８がプリチャージを行うことが
注意される。

さらにトランジスタ５７及び５８が通常プリチャージを
実行するので、この時トランジスタ５５及び５６のソー
スはただ適時に放電することのみを必要とし必ずしも充
電されることを必要としないということが注意される。

これらの点はもし回路の設計においてより好都合であれ
ば、Φ１及びΦ２へ接続することもできる。どの蓄積接
続点（５１，６４，５２，ｅｔｃ、）にゼロが蓄積サレ
テら結局最大の高レベルは次の蓄積接続点へトラップさ
れ、高レベルは蓄積される時プリチャージレベルは重要
でなくなる。こうしてもし交替のドライバートランジス
タ（例えば５６．５６’　）のソースが共有されるなら
異なるデータを含む異なるビットは相互に干渉しない。

それゆえ、第３図の回路は所望の態様で動作し、このこ
とはドライバートランジスタ５５及び５６のソースをΦ
１及びΦ２においてクロックされたトランジスタ６１′
及び６２′を介してＶｓｓへ集合的に接続する代りに別
々に接続することに相当する。

シフトレジスタステージは各々の側においてカラムライ
ン３８ａまたは３８ｂの別々のものへ接続する。こうす
ることによりステージにつき６個のトランジスタをさら
に容易にレイアウトして隣接するカラムライン間にでは
なく２つの交互のカラムライン間に固定させることがで
きるという利点が得られる。本発明の特徴に適合すべき
型のダイナミックＲＡＭアレイにおけるピッチは約０．
８ミル（約０．２Ｘ１０’ｃａ）でありシフトレジスタ
ステージの６個のトランジスタに対するより大きな設計
面積は２Ｘ０．８すなわら１．６ミルで用いうる。

同じ結果が分割されたシフトレジスタの半分５０ａ及び
５０ｂの両方をアレイの同じ側に配置させ一方を他方の
上に置くようにすることにより達成することもできる。

しかしながら、センス増幅器の最適な動作における均衡
のために偶数のビットを全てアレイの一方の側に配置し
奇数のビットはイ也方の側に配置した第１図または第３
図の設計は有利である。

ダミー転送トランジスタ５３′はシフトレジスタステー
ジへ接続させるのにその側で使用されない時各々のカラ
ムラインの端部へ配置される。これによって電気的にも
物理的にもセンス増幅器１１への入力のバランスが保た
れまたレジスタ２０ａ及び２０ｂから転送された電圧を
感知する時作動するダミーキャパシタンスにも接続され
る。

Φ子信号がライン５４に現われると、同量の雑音が両側
のトランジスタ５３または５３′のキャパシタンスを介
してカラムライン３８ａ及び３８ｂの両側へ接続され、
そのため雑音パルスがセンス増幅器への入力として事実
上相殺され、またキャパシタンス４４と同じキャパシタ
ンス６７が感知されているステージ５０ａまたは５０ｂ
の反対側にあるカラムラインへ接続される。

交互のビットを入力２４ａまたは２４ｂへ向けるための
データインマルチブレフックス回路２３はΦ１ｄ及びΦ
２ｄにより駆動されるゲートを有する一対のトランジス
タ７０ａ及び７０ｂを含む。

これらと直列であるトランジスタ７１はチップ選択信号
Ｏ８をそのゲートに受け、そのためデータは大きなメモ
リポートにおける選択された１つのチップあるいは複数
個のチップのシフトレジスタへ進むだけである。データ
出力マルヂブレツクス回路２６はΦ１またはΦ２をドレ
インにかつ最後のステージ出力２５ａまたは２５ｂをゲ
ートに有するトランジスタ７２ａ及び７２ｂを含み、ゲ
ートされたコンデンサ７３ａまたは７３ｂは各々のゲー
１−をそれぞれのソースへ接続する。トランジスタ７４
ａ及び７４ｂは、Φ１及びΦ２により駆動されて、一方
が有効である時他方の出力を短絡させてＶｓｓに覆る。

ＮＯＲゲート７５は、Ｃ８により活性化され、端子２７
への出力を発生する。

出力マルチプレツクス回路２６は同様に、もし所望であ
れば、Φ１またはΦ２がオフになった復データビットを
保持するように設計することもできる。

データインあるいはデータアウトの速度がクロックの速
度Φの２倍であるということに留？Ｊすることは重要で
ある。ただ１２８Φサイクルのみが２５６ビツトを転送
して入力したり出力するのに必要とされる。この結果は
シフトレジスタが分割されているという事実によって達
成される。２つのクロックはデータの１ビツトを１つの
位置ヘシフトするのに必要であり、そのためもし全部で
２５６ステージが直列になっているなら、この時２５６
のりＯツクサイクルが必要となる。現在の仕様を用いた
この種類の部品は最大が約１０ＭＨｚでクロックするこ
とができ、そのため２０　Ｈｌｌｚのデータ速度が可能
である。これは例えば、典型的なＣＯＤの速度より速い
。

同様に、０丁、ΦＳ、及びＸｗ（ロウアドレス入力によ
り画定される１木のライン４３を表わす選択されたＸラ
イン４３における高電圧）信号の一イミングが読取り、
リフレッシュ、及び書込みによって異なるということも
重要である。これらの電圧は第２図（ｇ）、第２図（ｈ
）、第２図（ｉ）に図示されており、読取り及びリフレ
ッシュは同一であるがリフレッシュは０丁が無く、また
書込みにおける反転が反転される順序のために必要であ
る。読取りサイクルの場合メモリコンデンサ４０のロウ
からのデータはトランジスタ４１のロウを介してＸＷ雷
電圧よりカラムラインへ転送され、次にΦＳにおいてセ
ンス増幅器１１により検出され、次にΦＴにおいて転送
ゲート２１ａ、２１ｂを介してシフトレジスタ２０ａ、
２０ｂへ負荷される。書込みサイクルにおいては逆のこ
とが生じるはずで、その場合転送ゲート２１ａ、２１ｂ
はシフトレジスタにおけるデータがカラムライン３８ｂ
へ転送されるのでΦＴにおいてまずオンとなるはずであ
り、次にデータはΦＳにＪ３いて検出され、その後ＸＷ
がしばらく高レベルとなりトランジスタ４１の選択され
たロウをオンにしこうしてシリアルシフトレジスタのデ
ータ状態をセルアレイ１０におけるコンデンサ４０のロ
ウへと負荷する。

適切な順序は、もようとアドレスが検出される時に、サ
イクルの開始時にＷ指令を検出することにより選択され
、この情報はクロック発振器３０において用いられる。

ＲＡＳ、Ｃ８，及びＷの発生により生じたΦＴはＷが低
レベルか高レベルかに依存してＲＡＳに比較して早くか
遅クシてタイミングを合わせてスイッチされる。

ここで開示された装置の有利な用途の１例は可動ヘッド
ディスクメモリから一連のデータを得て次にこれをＲＡ
Ｍへ転送するために通常使用されるような電荷結合装置
すなわちＣＯＤの代りにすることである。本発明の装置
の利点はＹ人カバツファ、Ｙデコーダ、あるいはＹクロ
ック発振器回路を供えておらずまた同一の製造設備と工
程を用いるため標準的なダイナミックＲＡＭよりも低コ
ストで製造することができるということである。

またセルの大きさは速度に対する要求が減少するので小
さくすることができ、このことで同様にバッファを速く
する必要がないので予りａ電源の減少も可能となる。Ｃ
ＯＤを比較すると、製造に必要なマスクや注入剤の数隋
は少なく、バーサイズはより小さく、周辺補助回路の複
雑性はより低い。

ダイナミックＲＡＭは寸法を段階的に減らされ、かつ２
５６Ｋ　　ＲＡＭのようにより大きなアレイが作られる
ので、ここで開示されている種類の装置は追加の技術や
開発をほとんど必要としない低コストで完成できる。

第４図には本発明の別の実施例の特徴を利用できるメモ
リ装置をブロック線図の形で例示的に図示した。これは
シリアルアクセス７レイとランダムアクセスアレイの両
方を構成している読取り／書込みメモリであり、これら
のアレイはいずれもダイミナツクランダムアクセス型の
セルアレイを用いればよく、その代りに、シリアルアク
セスアレイがＣＣＤ型のものであってもよい。典型的に
は、この装置はＮチャネルの、自己配列の、シリコンゲ
ート、２重レベルポリシリコン、ＭＯＳプロセスにより
製造される。第４図のメモリ装置は全て標準的なデユア
ルーイン−ラインパッケージに通常取り付けられる大き
さが１平方インチ（約６．４５ｃｉ”　）の約１／２０
の１個のシリコンチップ内に含まれている。この装置は
、例えば、４個のアレイ１０ａ、１０ｂ、１０ｃ、及び
１０ｄを含み、その各々は６５５３６個のメモリセルを
有する。前述のようにまた標準的なダイナミックＲＡＭ
におけるように、各々のアレイは２５６０つと２５６カ
ラムの規則正しいパターンで、各々が３２７６８個のセ
ルからなるように半分ずつに分割されている。各々のア
レイの中央には２５６ＷＡのセンス増幅器１１がある。

各々のセンス増幅器はカラムラインの中央に接続され、
こうして１２８個のメモリセルがカラムラインの半分に
よって各々のセンス増幅器の両側へ接続される。

ロウすなわちＸアドレスデコーダ１２はアドレス及び補
数を８アドレスバツフアあるいはラッチ１４から１６木
のライン１３を介して受は取るように接続されている。

ＴＴＬ電圧レベルにおける８ビツトＸアドレスはアドレ
スバッファ１４の入力へ８アドレス入力端子１５を介し
て与えられる。

Ｘデコーダ１２は入力端子１５における８ビツトアドレ
スにより決定されるような各々のアレイにおける２５６
０ウラインのうちの１つを選択するように動作する。Ｘ
デコーダ１２は４個のアレイ１０ａ乃至１０ｄの各々に
対して１つずつの４個の別個のデコーダに分割されてい
るのが図示されているが、実際のチップの設計ではアレ
イが単１のデコーダあるいは２個のデコーダを共有する
ようにしてよい。標準的な実施によって、ダミーセルは
センス増幅器１１の両側にお【プる各々のアレイに備え
るとよい。

カラムすなわちＹデコーダ付き単１ピッ１へデータＩ１
０回路１６はアレイ１０ａと協働してこのアレイにおけ
る２５６カラムラインのうちの１つをデータインあるい
はデータアウトするために選択するよう動作する。この
デコーダ１６はラッチ１４と同じ８アドレスラツチ１８
から１６本のライン１７における８ピツトアドレスとそ
の補数を受は取る。８ビツトＴＴＬレベルＹアドレスは
入力ビン１９におけるこれらのラッチへ与えられる。

今まで説明してきた限りでは、このメモリは標準的なダ
イナミックＲＡＭと同じである、が上述のように、単一
のビットの代りにあるいはこれに追加して、各々のアレ
イ１０ａ〜１０ｂへ、それぞれ用いられる２５６ビツト
のシリアルシフトレジスタ２０ａ〜２０ｄの使用により
、シフトレジスタを用いた連続入出力が与えられる。各
々のシフトレジスタは読み取りサイクルでは対応するア
レイ１０ａ〜１０ｄのカラムラインから負荷すればよく
、書込みサイクルではカラムラインへ、それぞれ転送ゲ
ート２１ａ〜２１ｄを介して、負荷すればよい。この装
置への単一のビットのデータ入力はバッファ及びＩ１０
回路２３を介して入出カライン２４へ接続されているデ
ータイン端子２２によりＹデコーダ１６に向けてなされ
る。データはレジスタ２０ａ〜２０ｄから、それぞれラ
イ　′ン２５ａ〜２５ｄを介して連続して読み出される
か、あるいはシリアルレジスタ２０ａ〜２０ｄへそれぞ
れライン２６ａ〜２６ｄを介して書込まれる。シフトレ
ジスタ２０ａ〜２０ｄはそれぞれクロックΦａ〜Φｄに
より個別に作動し、クロックΦａ−Φｄはレジスタのス
テージを連続的に通してビットをシフトするのに用いら
れる。連続した転送においては、書込み動作はレジスタ
２０ａ〜２０ｄのうちの適切なものの２５６ビツトを完
全に満たすために２５６ビツトへ負荷するのに２５６サ
イクルの対応するクロックΦａ〜Φｄを要する。制御信
号のΦＴａ、ΦＴｂ、ΦＴＣ，またはΦ王ｄはデータを
ゲート２１ａ〜２１ｄを介して１つのシリアルレジスタ
から選択されたアレイ１０ａ〜１０ｄにおける２５６カ
ラムラインへと転送するように作動する。この種類の一
連の書込み動作では、センス増幅器１１は次にΦＳａ〜
ΦＳｄにより作動してカラムラインを高論理レベルにセ
ットし、その後（ラッチ１４におけるアドレスにより選
択された）１木のロウラインが作動してデータをこのロ
ウのメモリセルへ強制的に入れる。一連の読取り動作は
入力１５におけるアドレスにより開始しこのアドレスは
デコードされて２５６ｘすなわらロウアドレスラインの
うちの１つがＸｗ雷電圧より（及びセンス増幅器の両側
におけるダミーセルが）活性化される。センス増幅器１
１は次にΦＳａ〜ΦＳｄクロックにより作動してカラム
ラインを強制的に高論理レベルにし、また選択されたア
レイにおける転送装ｆｊ２１ａ〜２１ｄがΦＴａ〜ΦＴ
ｄにより作動して選択したロウから対応するシフトレジ
スタ２０ａ〜２０ｄへ２５６ビツトを移動させる。シフ
トクロックΦａ〜Φｄは次に２５６ビツトをクロックΦ
ａ〜Φｄサイクルのうちの適切なものの２５６を必要と
する連続した型の適切な出力ライン２５ａ〜２５ｄへと
移動させる。

Ｘアドレス及びＹアドレスは第５図（ａ）におけるよう
なチップエネーブル信号ＧＥが入力２７へ与えられると
入力１５及び１９に現われるはずである。第５図（ｂ）
に見られるような入力２８におｔプる読取り／書込み制
御信号Ｗは、第５図（ｃ）に見られるような入力端子２
９におけるチップ選択信号Ｏ８とともに、この装置にお
ける別のルリ御信号である。これらの入力はクロック発
振器付き制御回路３０へ与えられこの回路は多数のクロ
ックと制御信号とを発生してこの装置のさまざまな部分
の動作を決する。ＧＥが第５図（ａ）に示したように低
レベルになると、ＧＥから引き出されるクロックはバッ
ファ１４．１８及び３３にその詩人カライン１５．１９
．及び３２に現われている１８ビツトを受【プ入れさせ
かつラッチさせる。ロウ及びカラムのアドレスは第５図
（ｄ）に図示されている時間周期の間は有効でなければ
ならない。

単一のビットのデータ出力はアレイ１０ａからＹデコー
ド１６、ライン２４、データＩ１０制御回路２３、トリ
ステート（ｔｒｉｓｔａｔｅ）バッファ及びデータ出力
端子３１を介してなされ、以下に説明するＥｌｅｃｔｒ
ｏｎｉｃｓ　ａｒｔｉｃｌｅｓに説明されているような
標準的なダイナミックＲＡＭ装置に通常用いられるよう
な回路を使用している。

４個のメモリアレイ１０ａ〜１０ｄのうちの１つの選択
は、バッファ１４及び１８と同様に構成した２つの入力
バッファ３３ヘビン３２により与えられる２つの最上位
アドレスビットにより行なわれる。例えば、２個のＭＳ
Ｂが１″００″であると、このことはアレイ１０ａを表
わし、このビットはライン２４とデコーダ１６を介して
アレイ１０ａからまたはアレイ１０ａへ標準的なダイナ
ミックＲＡＭの方法で直接アクセスすることができる。

しかしながら、もし２個のＭＳＢが０１″、１′１０″
、またはＸゝ１１”であれば、このことは、それぞれ、
アレイ１０ｂ、１０ｃ、１０ｄを表わし、またアクセス
は間接でなければならない。読取り動作では、選択され
たビットを含むロウはΦＴｂ〜ΦＴｄにもとづきゲート
２１ｂ〜２１ｄを介してアレイ１０ｂ〜１０ｄのうちの
適切なものにおけるシリアルレジスタ２０ｂ〜２０ｄへ
転送され、次に連続してライン２５ｂ、２５ｃ、または
２５ｄを介して入力２６ａ及びレジスタ２０ａへ転送さ
れ、そこから２５６ビツトのうちの１つとしてセルアレ
イ１０ａを通って負荷されこうしてＹデコーダ１６、ラ
イン２４及びデータアウト端子３１を介して外部へ出さ
れる。一連のデータがレジスタ２０ａから入る時にＸア
ドレスＸＷをアレイ１０ａのロウに保持しないことによ
り、アレイ１０ａにおけるデータを非破壊的に保持する
。

同様に、もし単一のビットの書込み操作が用いられ、も
しアドレスがアレイ１０ｂ〜１０ｄのうちの１つに存在
するならば単一ビット動作に対する入力はアレイ１０ａ
を通らなければならない。

上述のように入出力におけるシリアルレジスタを備えた
ダイナミックＲＡＭ型のアレイの代りに、アレイ１０ｂ
〜１０ｄはＣＣＤあるいは他の一連のメモリ装置であっ
てもよい。しかしながら、製造工程の見地からすれば、
アレイ１０ｂ〜１０ｄはダイナミックＲＡＭアレイ１０
ａと同一の方法で製造することが好ましい。

単一ビットデータイン端子２２とデータアウト端子３１
に加えて、この装置は一連の入出力を有するとよい。４
個のアレイにおけるレジスタ２Ｑａ〜２０ｄからの出力
２５ａ〜２５ｄはセレクタ３４とトリステートバッファ
を介してデータアウト端子３５へ接続されているのが図
示されている。セレクタ３４はラッチ３３におけるデコ
ードアドレスにより制御される。もしシフトクロックの
ａ〜Φｄのうちの１つだけが任意の与えられた時に作動
すれば、その時出力セレクタ３４は全く必要でない。同
様に、データ入力端子３６は適切な入力バッファを介し
て、Ｓにより制御されるセレクタゲート３７の入力、す
なわちラッチ３３におけるデコードされた２ビツトアド
レスへ接続され、こうして入力２６ａ〜２６ｄのうちの
選択されたものへ接続される。

２つのラッチステージ３３におけるアドレスビットが’
　ｏ　ｏ　″でありアドレスがダイナミックＲＡＭアレ
イ１０ａに存在することを意味する場合の読取り動作で
は、ＣＥ、Ｗ、Ｃモ°及びアドレス信号は第５図（ａ）
〜第５図（ｄ）の左側の部分に見られるようになる。ク
ロック発振器３０により発生するΦＴａまたはΦａミク
ロツク全く存在しない。センス増幅器１１はのＳａ（第
５ｅ図）により作動して、（適切なカラムデコーディン
グの後）第５図（［）の単一ビットの出力を回路１６゜
２４、及び２３を介してピン３１へ発生させる。

同様に、アドレスがアレイ１０ａに存在する場合の出込
み動作では、第５図（ａ）乃至第５図（ｃ）の右側の部
分が、もしΦＴａもΦａも生じなければ、適切なもので
あり、ピン２２を介してのデータ入力が第５図（ｆ）に
見られる周期の間に生じる。リフレッシュ動作は第５図
（ａ）乃至第５図（［）の中央部に見られるようなもの
で、リフレッシュは読取り動作と同一であるがＹアドレ
スは生ぜず、Ｃ８は無く、ピン２２あるいはピン３１に
おけるデータインあるいはデータアウトも無い。アレイ
１０ａ〜１０ｄの各々における１つのロウはΦＳａ〜Φ
Ｓｄクロックとともに×アドレスにより同時にリフレッ
シュされる。アレイ１０ａにおけるアドレスに対する単
一ビットの動作における読取り、書込み、及びリフレッ
シュ動作は半導体工業における多くの会社により今日の
天場生産における種類の標準的なダイナミックＲＡＭに
おけるものと同一である。

２つのラッチステージ３３におけるアドレスピッ１−が
、例えばゝ’　０１　”であり、アドレスが連続したＩ
１０アレイ１０ｂにあることを意味する場合の読取り動
作では、ＧＥ、Ｗ、Ｃ８及びアドレス入力は、上述のこ
とと同一であり、第５図（ａ）〜第５図（ｄ）の左側の
部分に見られる。アレイ１０ｂにおりる２５６０ウライ
ンのうちの１つの活性化であるＸＷの後、このアレイに
おけるセンス増幅器１１は第５図（（Ｊ）に見られるよ
うなΦｓｂにより作動する。次にΦＴｂが第５図（ｈ）
に見られるように生じこのためアレイ１０ｂのカラムに
おけるデータの２５６ピツトが転送ゲート２１ｂを介し
てシリアルレジスタ２０ｂへと転送される。

クロックΦｂが次に第５図（ｉ）に見られるように開始
して２５６サイクルの間続く。クロックΦｂはピン３８
を介してチップへ結合されたクロックΦから供給され、
クロック発振器３０はラッチ３３におけるアドレスに基
づいてクロックΦａ〜Φｄのうちの選択されたものを発
生する。クロックΦｂによりシリアルレジスタ２０ｂは
２５６ビツｉ〜を、−度に１ビツトずつ、ライン２５ｂ
ヘシフトし、こうしてアレイ１０ａにおけるシリアルレ
ジスタ２０ａの入力２６へＳにより制御されるセレクタ
３９を通して与えられる。クロックΦａはこの操作では
Φｂと同時に生じ、そのためデータはレジスタ２０ｂの
外へシフトされるのと同時にレジスタ２０ａの中へとシ
フトされる。全部で２５６個のΦｂおよびΦａのクロッ
クパルスが発生した復、第５図（１）に見られる転送パ
ルスΦＴａをクロック発撮器３０が発生し、次に第５図
（ｅ）のΦ３ａによるセンス増幅器の作動が続くＸＷは
発生せず、アレイ１０ａのメモリセルにデータは保持さ
れる。２５６ビツトのデータのうちの選択された１ビツ
トはまだラッチ１８内にあるＹアドレスにより決定され
、そのため第５図（ｆ）に（点線で）図示されている時
間に回路１６．２４．２３及びビン３１を介して読み出
される。

選択されたアドレスが、アレイ１０ｂのように、一連の
アレイのうらの１つに存在する場合の書込み動作では、
ビン２２における単一ビットのデータインはデコーダ１
６を介してアレイ２０ａにおける選択されたカラムへ与
えられる。ΦＳａ及びΦＴ　ａのクロックによりそのビ
ットはレジスタ２０ａへ転送され、そこから出力２５ａ
がセレクタ３７により入力２６ｂへ接続される時２５６
サイクルのΦａがΦｂとともに生じることによりアレイ
１０ｂの対応するレジスタ２０ｂへ転送される。

ΦＴｂ、ΦＳｂ１及びＸＷ信号が次に発生しアレイ１０
ｂの適切なセルへそのビットは記憶される。

この連続はアレイ１０ｂの選択されたロウにおけるその
他のデータに対して破壊的であり、そのため一連の書込
み操作は第５図（右）の単一のビットの書込みにより有
効である。

一連の書込み動作は、第５図（ｉ）に図示されているよ
うに、Φクロックとともにビン１５及びビン３２のみに
おけるアドレスにより開始し、ＣＥ。

ＷｌやＣ８信号はまだ発生していない。このことにより
ビン３．６における２５６ビツトの入力データは一連の
レジスタ２０ａ〜２０ｂのうちの選択されたもの（２０
ｂ）へとシフトされる。次に、ΦＴａ〜ΦＴｄ信号が（
選択された２０ｂに対してのみ）発生しその結果第５′
図（ａ）のＣＥ倍信号第５′図（ｂ）のようなＷ信号、
及び第５′図（ｃ）のＣ８信号（全で右側）が発生する
。この結果アレイ１０ａ〜１０ｂのうらの選択された１
つであるアレイ１０ｂに対するΦｓｂ信号が発生し、こ
うして２５６ビツトがＸＷ信号により選択されたロウへ
内き込まれる。

一連の読取り動作は第５′図（ａ）乃至第５′図（（１
）の左側に図示されているようにｄ〒°、Ｗ、及びＣ８
信号とともに、ビン１５及びビン３２のみにＪ３けるア
ドレスにより開始する。このことによりＸＷ雷電圧１つ
のロウラインに発生し、次に選択されたアレイに対する
ΦＳａ〜ΦＳｄ信号のうちの１つが発生し、その結果Φ
Ｔａ〜ΦＴｄ信号のうちの対応する１つ（第５′図（ｈ
）のΦＴｂ）が発生づる。選択されたロウからの２５６
ビツトはこの時シリアルレジスタ２０ａ〜２０ｄのうち
の１つに存在する。第５′図（ｉ）におけるように、ク
ロックΦｂが開始し、その結果クロックΦａ〜Φｄのう
ちの１つがセレクタ３４及びビン３５を介してデータア
ウトを連続的にシフトし、２５６サイクルが必要とされ
る。

リフレッシュは全てのチップにおいてライン１５におけ
るＸアドレス、ライン２７における低レベルのＣヒ悟号
、及びＷライン２８における読取りもしくは高レベルの
状態により、正否信号を高レベルにして行なうことがで
きる。このことは読取り及び書込み操作におけるΦクロ
ックの連続の間に行なえばよい。さらに、リフレッシュ
アドレスカウンタ４０はチップに含めることができ、リ
フレッシュ信号ΦＲ状ｆｌｌ（ｃＥ−は低レベル、Ｗと
Ｃ８が高レベル）が生じる時は常に論理加算装置４１に
より増加する。マルチプレクサ４２はリフレッシュカウ
ンタアドレスをライン１３へ挿入し、ΦＳａ〜ΦＳｄ信
号はクロック発撮器３ｏにより発生し、／ＩＩＩのアレ
イ１０ａ〜１０ｄの全部における選択されたロウのリフ
レッシュがなされる。

オンチップカウンタを用いたこのリフレッシュ方式は本
質的に安定した動作を与える。テキサスインスツルメン
ツ社へ譲渡された米国特許第４２０７６１８号を参照さ
れたい。いずれにしても、ΦＲの連続の間にリフレッシ
ュを行うとＣＰＵに対して本質的に透明であるリフレッ
シュＵ」作が与えられる。

第６図には、けルアレイ１０ａの一部と協動するシフト
レジスタステージとが模式図の形で図示されている。セ
ルアレイ１０ｂ〜１０ｄ及びそれらと協動するシリアル
アクセスレジスタ２０ｂ〜２０ｄは第６図のアレイ１０
ａと同一であるがデコーダ付きＩ１０回路１６のような
ランダムアクセス部が含まれていないという点で異なる
。すなわら、アレイ１０ａはランダムアクセスとシリア
ルアクセスの両方に向けて構成されているが、アレイ１
０ｂ〜１０ｄはシリアルアクセスに向けてのみ構成され
ている。遅い速度の要求のため、アレイ１０ｂ〜１０ｄ
は高い要求がより少ないためアレイ１０ａよりも物理的
に小さくすることができ、しかしながらさもなｔノれば
セルアレイ、センス増幅器、及びシリアルアクセスレジ
スタは同一である。第６図には、２５６個の同一のセン
ス増幅器１１のうちの４個がアレイの中央に配置されて
おりかつ４本のカラムラインの半分４３ａまたは４３ｂ
へ１き続されているのが図示されている。

各々のカラムラインの半分４３ａまたは４３ｂへ接続さ
れているのは各々が蓄積コンデンサ４４とトランジスタ
４５を有する１２８個の単一トランジスタセルである。

このセルアレイとセンス増幅器ｔ、ｔＥｌｅｃｔｒｏｎ
ｉｃｓ　ｍａｇａｚｉｎｅの１９７３年９月１３日号の
０．１１６〜ｏ　１２１　：１９７６年２月１９日号の
ｐ１１６〜ｐ　１２１　：１９７６年５月１３日号のｐ
８１〜ｐ８６；及び１９７８年９月２８日号のｐ１０９
〜０１１６における論文に一般的に説明されている種類
のものであり、一方セルは米国特許第４０１２７５７号
または前記のＥｌｅｃｔｒｏｎｉｃｓ　ａｒｔｉｃｌｅ
ｓに説明されている種類のものである。ロウデコーダ１
２の出力であるロウライン４６は各々のロウにｉＪ３け
るトランジスタ４５の全てのゲートへと接続されており
、またアレイ１０ａには２５６木の同一のロウライン４
６が存在する。同様に各々のカラムラインの半分４３ａ
または４３ｂへ接続されているのはダミーセル４７であ
りこれは蓄積コンデンサ、アクセストランジスタ、及び
ブリディスチャージ（ｐｒｅｄｉｓｃｈａｒｇｅ）トラ
ンジスタとから成っている。全てのダミーセルのロウに
おけるゲートはライン４８へ接続されている。例えば、
もしＸＷアドレス電圧が左側におけるライン４６のうち
の１本を選択すると、協動するトランジスタ４５はオン
になってこの選択さ机たセルに対するコンデンサ４４が
カラムラインの半分４３ａへ接続され、一方間時に反対
側におけるダミーセルセレクトライン４８が活性化され
て、セル４７のうらの１つにおけるコンデンサがカラム
ラインの半分４３ｂへ接続される。

シリアルＩ１０レジスタ２０ａはセルアレイの一方の側
に配置されたシフトレジスタステージ５０から成ってい
る。その代りに、このシフトレジスタは半分に分割して
、すでに開示したように半分をセルアレイの両側に配置
すればよい。各々のステージの入力５１は、通常の方法
で、次の直前のステージの出力５２を受は取るように接
続されている。シフトレジスタはクロックΦａから得ら
れる２つの位相クロックΦａ１Φａにより作動される。

すなわら、（チップの外部から供給された）クロックΦ
はクロックΦａ〜Φｄの全てを発生するために用いられ
、これらのりロックは位相が逆のΦａのようなりロック
を発生させるために用いられ、次にΦａ及びΦａのよう
なこれらの組の各各がシフトレジスタをｆ’ｌＥ　ｆｆ
１７１させるために用いられる。ステージ５０の入力２
６ａはデータインセレクタ回路３つからのものであり、
ステージ５０の最後のものからの出力２５ａはデータア
ウトセレクタ回路３７へ進む。転送ゲート２１ａはソー
ス−ドレイン間通路をカラムラインの半分４３ｂとシフ
トレジスタステージ５０との間に直列に有する２５６個
の同一のトランジスタ５３から成っている。トランジス
タ５３のゲートはライン５４によりΦＴａソースへ接続
されている。

Ｙデコーダ付きＩ１０回路１６は各々がソース−ドレイ
ン間通路をカラムラインの半分４３ａのうらの１つと入
出カライン２４へと延びているライン５６との間に直列
に有する２５６個のトランジスタ５５を含んでいる。転
送トランジスタ５５の個々のゲートは標準的な２５６個
のうちの１個のデコード回路の出力を受は取りこの回路
はうイン１７にお（）るＹアドレスに関してオンとすべ
きトランジスタ５５のうらの１つだ【プを選択する。

この入出力装置は当然のことながらシフトレジスタステ
ージ５０と同Ｃアレイの側へ接続されている。

ΦＴａ、ΦＳａ、及びＸＷの各信号のタイミングは一連
の読取り、リフレッシュ、及び書込みにおいて異なると
いうことに留意されたい。これらの電圧は第５図に図示
されている。読取り及びリフレッシュは同一であるがリ
フレッシュにはΦＴａがない。タイミングの反転は反転
した順序のために必要である。一連の読取りサイクルの
場合にはメモリコンデンサ４４のロウからのデータはト
ランジスタ４５のロウを介してＸＷ雷電圧よりカラムラ
イン４３ａ、４３ｂへ転送され次にΦ３ａにおいてセン
ス増幅器１１により検出され、次にΦＴａにおいて転送
ゲート２１ａを通してシフトレジスタ２０ａへ負荷され
る。書込み丈イクルでは逆のことが生じるはずでこの場
合転送装置２１ａはシフトレジスタにおけるデータがカ
ラムライン４３ｂへ転送されるのでまずΦＴａでオンと
なるはずであり、次にデータはΦＳａで検出され、その
後ＸＷはしばらく高レベルとなりトランジスタ４５の選
択されたロウをオンにしこうしてシリアルシフトレジス
タのデータ状態はセルアレイ１０ａにおけるロウコンデ
ンサ４４へと負荷される。適切な順序は、ちょうどアド
レスがちょうど検出される時に、サイクルの開始時にＷ
指令を検出することにより選択され、クロック発振器３
０においてこの情報を利用する。ＣＥ、Ｃ３，及びＷの
発生から生じたΦＴａはＷが低レベルが高レベルかに依
存してＧＥに比較して早くか遅くしてタイミングを合わ
せてスイッチされる。

１ｆ１４１の６４にのランダムアクセスアレイと３個の
６４にのシリアルアクセスアレイとともに図示されてい
るが、他の組み合わせも種々のメモリ椛成及び与えられ
たＣＰＵに供給された典型的なソフトウェアに対し最適
でありうる。

第７図には、本発明の別の実施例の特徴を例示的に示す
メモリ装置がブロック線図の形で図示されている。これ
は基本的にはシリアルアクセスの、第１図及び第３図に
おけるようなダイナミックランダムアクセス型のセルア
レイを用いた読取り／書込みメモリであり、６５５３６
個のメモリセルから成るアレイ１０を有し、このアレイ
は半分１０ａ及び１０ｂに分割されて、２５６０つ（左
から右へ延びている）と２５６カラム（図面に垂直）と
から成る規則正しいパターンをなしている。上述の７レ
イの中央には２５６個のセンス増幅器１１とアドレスビ
ット用の多数のセンス増幅器１１′とがあり、これらは
以前に述べたように差動型双寞定回路となる。各々のセ
ンス増幅器はカラムラインの中央に接続され、こうして
１２８個のメモリセルがカラムラインの半分によって各
々のセンス増幅器１１または１１′の両側に接続される
。アドレス記憶アレイは、半分１２ａ及び１２ｂに分割
され、アレイ１０ａ及び１０ｂと並べて、しかしながら
離して配置される。すなわち、アドレス記憶アレイはセ
ルアレイ１０ａ及び１０ｂの延長と同様である。アレイ
１０ａ、１０ｂ。

１２ａ、１２ｂｋ−Ｊ３ける２５６ｏ１クラインのうち
の１つは２５６ヒツト整流子レジスタｉ３ａ、ｉＳｂ内
を循環しているビットにより任意の時に作動する。１セ
ツトのアドレスバッファあるいはラッチ１４は入力端子
１５へ印加されたＴＴＬ電圧レベルにおけるマルチビッ
トＸアドレスを受は取る。整流子１３はアレイ１０ａま
たは１０ｂにおける２５６０ウラインのうちの１つを選
択するように動作するがアレイ１２ａまたは１２ｂに記
憶されているこのロウラインにおけるアドレスは入力端
子１５におけるこのマルチビットアドレスににり決定さ
れるアドレスと一致してもしなくてもよい。もし整流子
レジスタ１３により選択されたロウラインがセルアレイ
の半分１０ｂに存在すればこの時センス増幅３１１の反
対側におけるダミーセル１７のロウも作動し、一方もし
半分１０ａにおけるラインが選択されるとこの時はダミ
ーセル１８のロウがダイナミックＲＡＭの典型的な方法
で作動する。メモリ装置はＸデコーダもＹデコーダも備
えていない標準的なダイナミックＲＡＭと同様である。

上述の技術思想によるシフトレジスタを用いた一連の入
出力がＩｌｏにおいて使用されている。シリアルシフト
レジスタが用いられ、このレジスタは上述のように２つ
の同一な半分２０ａ及び２０ｂに分割されている。シフ
１〜レジスタ２０ａ及び２０ｂは入力２２におけるビッ
トをレジスタのステージを介してシフトするクロックΦ
ＳＲにより作動する。制御信号０丁は転送ゲート２１ａ
及び２１ｂを作動させ、シフトレジスタとアレイの半分
１０ａ及び１０ｂにおける２５６カラムラインとの間で
データを移動させる。

アドレス記憶アレイ１２ａ、１２ｂはアレイ１０ａとち
ょうど同様に、２５６０つを含み、またこの装置で用い
られるアドレスにおける最大数のビットにより選択され
る多数のカラムを含んでいる。８ビツトアドレスは２５
６０つのうちの１つを決定し、そのため例示的に図示し
た６４にビットチップ構成において、８ビツトアドレス
が適切である。メモリボードは、例えば、第７図のチッ
プを８個並列にデータの６４にバイトあるいはワードの
シリアルアクセス記憶のために含むとよく、同様に、１
６ビツトまたは３２ビツトのワード、１６個または３２
個のチップを８個の代りに並列に用いることもできる。

８チツプの場合には与えられた８ビツトアドレスが２５
６個の８ビツトバイトから成る１つの出力をビット並列
、バイトシリアルな形式で発生させる。チップ選択動作
の使用によりメモリは各々８（または１６から３２）チ
ップの増加に拡大することができる。このような８チツ
プの使用は、公知のバイト構成メモリにおけるように、
各々のデツプの整流子が与えられたアドレスを配置する
ために２５６サイクルを通してシフトされなければなら
ないということを意味する。また整流子は８チツプの間
で同期化されていないかもしれないので、装置は全てが
シフトアウトの準備が整うのを確実にするために最高の
２５６サイクル持たなければならない。そのｌ二め、こ
の種類の構成は好ましくない。ここで説明されたメモリ
の最適な構成はデータを２５６ビツト（３２バイト）の
ページにスタックするようなシリアルメモリの１つであ
り一度に１ベージ（３２バイト）をアクセスすることが
望ましい。すなわち、２５６ビツトの選択されたロウは
一連の３２バイトとしてアクセスされる。この場合、ア
ドレスフィールドの拡張は、デツプ選択論理なしに、メ
モリの大きさの直接の拡張を可能にする。例えば、１２
ビツトアドレスフイールドは各々２５６ビツト（３２バ
イト）の４０９６ページ（２１２−４０９６）のモジュ
ールサイズを可能にする。このモジュールはそのため全
部で１３１０７２バイトあるいは１０４８５７６ビツト
の記憶容量を有し、またこの構成の有利な特徴はデータ
が一致プロセスにより見つけられるとすぐにシフトアウ
トに適用できるということである。

整流子１３ａ、１３ｂにおけるビットが特定のロウライ
ン上で休止すると、アドレスアレイ１２ａ、１２ｂにお
けるこのロウに記憶された８ビツト（またはちょうど説
明したようにアドレスの幅によってより多い数のビット
）かのＡＳによりセンス増幅器１１′の動作で検出され
かつライン２８を介して比較器２９へ結合される。比較
器２９は別の入力３ｏとしてラッチ１４におけるアドレ
スも受は取り、さらにしし２つの入力２８及び３０が同
一であればライン３１へ一致信号Ｍ３を発生する。読取
り／書込み制御入力信号Ｒ／Ｗは端子３２においてこの
チップへ与えられる。その他の制御入力は入力端子３３
におけるチップ作動信号Ｍ′″は、ライン３５における
タグビットＴ及び入力端子３６における１Ｗｒｉｔｅ　
ｔａＱ　Ｚｅｒｏ″と、ライン３７における故障許容ブ
ランキング（ｆａｕｌｔ　ｔｏｌｅｒｏｎｔ　ｂｌａｎ
ｋｉｎｇ　）信号Ｂとともに論理制御回路３８において
使用されて出力作動信号ＯＥとともに転送信号ΦＴと検
出信号Φ△Ｓ１ΦＤＳが発生する。入力におけるバッフ
ァ３９はチップセレクト信号Ｃ８を１つの入力として受
は取りビン２２におけるシリアルデータをもしＣ８が高
レベルであればその時だけマルチプレックス回路２３の
入力へ通過させる。同様に、出力におけるトリステート
バッファ４０は出力作動信号ＯＥを１つの入力として受
は取りマルチプレックス回路２６の出力をもしＯＥが高
レベルであればその時だけデータアウトビン２７へ与え
る。

１セツトの２５６ＥＰＲＯＭセルは、半分４１ａ及び４
１ｂへ分割されており、故障許容動作を与える。Ｅ　Ｐ
　ＲＯＭ　セルはそのソース−ドレイン間通路を全て電
源および負荷から大地へ接続してあり、この負荷を横切
る出力はライン３７におけるＢ信号である。ＥＰＲＯＭ
セルの制御ゲートはアドレス配憶アレイ１２ａ、１２ｂ
における２５６０ウラインへ接続されそのため与えられ
たロウがこの日つにおいで休止している整流子１３ａ。

１３ｂにおけるピッ１へにより活性化される場合は、こ
のロウに対するＥＰＲＯＭセルは電位的にオンとなる（
別のロウは全でＡ）となる）。もしこのセルの浮動ゲー
トが充電されないなら、セルはオンとなりライン３７は
接地状態に保持されそのためブランキング信号Ｂは作動
しない。このことはいまアドレスされたロウが良好であ
るということを意味する。しかしながら、もし１つ以上
の不良セルがこの日つにおけるデータ記憶アレイに存在
するということを前試験処置が示したなら、この時この
日つは使用されずまたこのＥＰＲＯＭセル４１ａ、４１
ｂの浮動ゲートを充電することにより書込みまたは読取
りに対してブランクアウトされる。浮動ゲートが充電さ
れると、このロウが整流子１３ａ、１３ｂによりアドレ
スされる時生じるこのセルの制御ゲートにおける電圧は
ＥＰＲＯＭトランジスタをオンとせずまたライン３７に
おける電圧は高レベルとなりそのためブランキング信号
Ｂが作動する。Ｅ　Ｐ　ＲＯＭ　セルをプログラミング
することは整流子１３ａ、１３ｂにおけるビットが不良
なロウに休止している間に高電圧ｖ、（典型的には約２
５■）をプログラムピン４２へ印加することにより達成
される。このことにより大きな電流がこのトランジスタ
のソース−ドレイン間通路を通って大地へ流れ浮動ゲー
トは電子のトンネリングにより充電される。

整流子１３ａ、１３ｂはピン３３におけるチップへの入
力として図示されているＣＥによりクロックされたシフ
トカウンタである。この整流子はパワーＶｄｄがまずこ
のチップへ印加される時（第１のステージのように特定
の状態で）ただ１つのピッ１〜が高レベルであり他のビ
ットは低レベルであることにＪミリオンとなるように設
計する。通常与えられたアドレスを指定されたロウの物
理的な場所を知る必要は全くないが、もし所望であれば
ＣＥパルスの数のカウントを保持することが可能であり
そのため再循環しているビットが休止するロウを決定づ
−ることができる。チップの製造の後、チップは整流子
を一度に１つのロウを各々のロウにつきテストデータを
読込ませかつ読出させながらクロックして前進させるこ
とにより試験し、もし試験が失敗すると不良なロウがま
だ整流子により活性化されている間にプログラミングパ
ルスＶ、をビン４２へ印加することによりクロッキング
が前進する前に除去する。その棲、このロウは整流子に
おけるビットがそのロウ上に休止する時は常にブランキ
ング信号Ｂが生じるため書込むことや読み出すことがで
きない。

整流子１３ａ、１３ｂにおけるビットが与えられたロウ
上に休止する時、アドレス記憶アレイ１２ａ、１２ｂに
おけるロウラインはまずΦＡＸにより活性化しそのため
記憶されたアドレスはライン２８において比較のために
さっそく利用することができる。この時もし比較器が有
効であれば、データアレイ１０ａ、１０ｂにおける同一
のロウラインがΦＤＸにより活性化される。

アドレス記憶アレイ１２ａ、１２ｂは゛ゝタグヒツトに
対して１つのカラム４３を含む。ロウに対するタグビッ
トはアドレスが書込まれる時は１にセットされ、その他
の場合には０である。そのため、パワーアップの後まず
メモリを使用する時、アドレスロケーションは全てＯを
含み、アドレスが指定され書込まれる時、タグピットは
１にセットされる。その後不使用のアドレスロケーショ
ンを探す時にはアレイ１２ａ、１２ｂのロウにおけるア
ドレスの全てのビットを検査するのではなくタグピット
におけるゼロをチエツクすることのみが必要である。

アドレス記憶アレイ１２ａ、１２ｂにおけるセンス増幅
器１１′はデータ記憶アレイ１０ａ、１ｏｂにおけるセ
ンス増幅器１１に対する活性化信号ΦＤＳから分離した
信号Φ△Ｓにより活性化される。センス増幅器１１′は
まさにデータ記憶アレイにダミーセル１７′及び１８′
を有し、これらのダミーセルは現在のダイナミックＲＡ
Ｍ１置と同様に動作する。

アドレスはアドレス記憶アレイ１２ａ、１２ｂのロウへ
とラッチ１４からライン３０と゛′ロ荷メモリ″制御回
路４４を介して゛アドレス書込み″信号１４．　Ａ、が
入力４７へ印加される時回路４４によりアドレスビット
がライン４５へまたアドレスビットの補数がライン４６
へ向けられて負荷される。

アドレス書込み信号病、Ａ、は一致信号ＭとタグＯ書込
み指令Ｗ　Ｔ　Ｚとに応じて制御回路３８に発生する。

第７図の装置の動作の１つの方式に関して次に書込み順
序を説朗する。まず一連のデータワードを第８図（ｉ）
に見られるように入力ビン２２へ与える。このワードは
アレイ１０ａ、１０ｂの１つのロウにおける２５６個の
セルに記憶されるべき２５６ビツトのデータから成って
いる。アドレスアレイ１２ａ、１２ｂにおけるセルのこ
の同一のロウに記憶されるべきマルチビットアドレスは
第８図（ｃ）に見られるようにピン１５へ遅れて与えら
れる。２５６ビツトのデータがビン２２へ連続的に与え
られている時、シフトレジスタ２０ａ。

２０ｂは２５６ビツト進められ、そのために１２８個の
クロックΦＳＲパルスが必要とされる。この一連のデー
タワードはバッファ３９を通過してライン２４ａ及び２
４ｂにお【プる２つのデータ流路へ、ビットずつ交互に
、分けられる。そのため、データは分割されたシフトレ
ジスタ２０ａ、２ｏｂへ送り込まれそのため２５６ビツ
ｉ−のデータがアレイ１０の一方の側における１２８ス
テージ２０ａと、他方の側における１２８ステージ２０
ｂへ記憶される。レジスタが負荷され、かつ次のＣＥが
第８図（ｂ）に見られるようにすでに生じた後、ラッチ
１４は、ＧＥから得られた制御信号によりトリガーされ
、ライン１５におけるマルチビットアドレスを受は取る
。ＧＥから得られるクロックは整流子１３ａ、１３ｂを
同時に１ステップ進め、第８図（ｆ）に見られるように
ΦＡ　Ｓ　信号が後に続くΦＡＸ信号が各々のＣＥクロ
ックツ後に発生しそのためセンス増幅器１１′は整流子
が進むごとに作動し、活性化されたロウラインにおける
アレイ１２ａ、１２ｂに記憶されたアドレスは比較器２
９への入力として読み出される。２つのアドレスが同一
であると一致信号Ｍ＊が発生し０丁が制ｉ１１回路３８
にＪ：り生じ、そのため転送ゲート２１ａ、２１ｂがシ
フトレジスタ２０ａ、２ｏｂにおけるビットをアレイ１
ｏのカラムラインへ負荷する。ΦＤＳ信号が発生し、カ
ラムラインを最高論理レベルにし、またΦＤＸすなわち
整流子１３ａ、１３ｂにおけるビットにより選択された
ロウに対するロウライン電圧は高レベルとなりそのため
２５６ビツトのデータがこのロウにおけるセルコンデン
サへ書込まれる。

別の動作方式における書込み順序では、アドレス記憶ア
レイはラッチ１４へ負荷されるアドレスに対応するすで
に記憶されているアドレスは含まない。このことは、コ
ンピュータがちょうどパワーアップしてしまったかさも
なければ新しいプログラムが全てのメモリをゼロにした
後で負荷される時のように、メモリがまだ書込まれてい
ないなら起こる。この状態では、比較信号Ｍ＊は決して
得られない。タグＯ宙込み信号ＷＴＺは低レベルであり
、一致信号Ｍ＊やブランキング信＠Ｂは生ぜず、タグビ
ットＴは低レベルである。このことにより転送信号ΦＴ
が発生しそのためレジスタ２０ａ、２０ｂにおける２５
６ビツトがアレイ１０のカラムラインへ負荷される。Φ
ＤＳとΦＤＸとが高レベルである間、負荷アドレス指令
Ｗ、△。

が発生してゲート４４を制御しライン３０におけるアド
レスをアドレス記憶アレイ１２ａ、１２ｂのカラムライ
ンへと印加されるようにする。この時、ΦＡｓ及びΦＡ
Ｘはこのアドレスをこの現在活性化されているロウにお
けるセルへ記憶する。

後のΦＤＳ及びΦＤＸはデータを記憶させる。

アドレス記憶アレイに記憶されているアドレスは連続し
た順序になっている必要はなくその代り任意の順序にす
ることができる。整流子におけるカラン１〜（ずなわら
ロウの数）はこの日つに記憶されているアドレスと一致
する必要はない。不良なロウは使用されず、しかもアド
レスの指定もされず、そのため故障許容動作はＣＰＵに
対して透明である。ＣＰＵはどのようなアドレスが不良
であるかの評価を保持しなければならないことはない。

チップが試験されると、それらは不良なロウの数に関す
るものとして分類され、そのためメモリボードが作成さ
れるとチップは少なくとも与えられたボードにおいて指
定されるのと同じ位多数の良好なアドレスを与えるよう
に選択される。

読取り操作はライン１５におけるアドレスにより開始し
このアドレスは第８′図（１）に見られるようなＧＥが
発生するとバッファ１４へとラッチされる。Ｒ／Ｗ制御
信号は、第８′図（ｎ）に図示されているように高レベ
ルである。アドレスは第８′図（ｍ）に図示されている
ように１周期の間に有効でな（プればならない。ＧＥク
ロックは第８′図（１）に図示されているように一致信
号Ｍが発生するまで発生している。このことはＯから２
５６個のＣＥパルスまで要求しようと思えばできる。

ライン２８におけるアレイ１２ａ、１２ｂのアドレス読
出しが、各々のＣＥの後のΦＡｓの発生により、ライン
３ｏにおけるアドレスに一致すると、ライン３１におけ
る信号Ｍ９は制御回路３８に０丁指令を発生させる。ア
レイ１０を介しての２５６カラムにおけるデータはこう
して転送ゲート２１ａ、２１ｂを介してシフトレジスタ
２０ａ。

２０ｂへと負荷される。シフトクロックΦＳＲは（ちし
ＣＰＵによりトリガーされるビンＭにおける出力信号１
１　Ｍ　　　ＪＪにより始動されるのでただ１１Ｔ らにまたは２５６個のＧＥクロックの最大時間が持たさ
れそのためビンＭが全く必要でない場合の最も簡単な構
成ではあとで）開始し第８′図（Ｋ）に図示されている
ように２５６サイクルの間続いて第８′図（ｒ）に図示
されているようにデータをマルチプレックス回路２６、
バッファ４０．及びビン２７を介して外へ移動させる。

リフレッシュは整流子１３ａ、１３ｂが別のロウをアド
レスする時に常に生じる。そのため、シフ１−レジスタ
の半分２０ａ及び２０ｂはデータインビン２２から負荷
されているかまたはデータアウトビン２７を介して読出
されている間に、リフレッシュは整流子をＣＥによりク
ロッキングすることにより起こすことができる。シフト
レジスタ２０ａ及び２０ｂはΦＴが生じない限りはリフ
レッシュ動作により乱されない。同様に、データがシフ
トアウトされている間は一連のデータはレジスタの半分
２０ａ及び２０ｂへとシフトすることができず、またそ
のため書込み動作は読取り操作が始まった直後に開始す
ることができるということに留意されたい。

第９図及び第９ａ図には、セルアレイ１０及びアドレス
メモリ１２ａ、１２ｂの一部と、協働するシフトレジス
タスデージ及び整流子が模式的な形で図示されている。

セルアレイ１０ａ、１０ｂ及びアレイの中央に配置され
たセンス増幅器、及び入力２２．２３が前述の第３図の
回路と同様に図示されている。

ΦＳＲは全体として第３図のΦに対応りる。

ΦＴ、ΦＤＳ、及びΦＤＸの各信号のタイミングは読取
り、リフレッシュ、及び書込みにおいて異なる。電圧は
第８図（［）及び第８′図（Ｐ）に図示されており、読
取り及びリフレッシュは全体として同一であるがリフレ
ッシュにはΦ王がなく、しかしながら書込みにおいては
異なる順序のためタイミングは反復される。読取りサイ
クルの場合にはメモリコンデンサ５ｏのロウからのデー
タはΦＤＸのため１〜ランジスタ５１のロウを介してカ
ラムライン４８ａ及び４８ｂへと転送され、次にセンス
増幅器１１によりΦＤＳにより検出され、次に０丁にお
いて転送ゲート２１ａ及び２１ｂを介してシフトレジス
タ２０ａ及び２０ｂへ負荷される。書込みサイクルにお
いては逆のことが生じるはずでありこの場合転送ゲート
２１ａ及び２１ｂはシフトレジスタにお【プるデータが
クラムライン４８ｂへと転送されているときにΦ王にお
いてまずオンとなるはずで、その時データはΦＤＳで検
出され、その後ΦＤＸはしばらく高レベルとなりトラン
ジスタ５１の選択されたロウをオンとしこうしてシリア
ルシフトレジスタのデータ状態がセルアレイ１０におけ
るコンデンサ５ｏのロウへと負荷される。適切な順序は
ＣＥの間にＲ／Ｗ指令と一致信号Ｍとに応じてクロック
付き制御回路３８の一部である第７図の回路により選択
される。Ｍ、Ｔ、ＣＥ、’ｖＶＴＺ及び已に応じて発生
するΦＴはＲ／Ｗが低レベルか高レベルかによってタイ
ミングを早くしたり遅らせたりして変化する。

故障許容装置は一連の２５６（ｉ）ｔ；Ｉの浮動ゲート
ＥＰＲＯＭｔ−ランジスタ４１ａ及び４１ｂとして第９
図に図示されており、その各々はロウライン５３′のう
ちの１本へ制御ゲートが接続され、またソースはライン
８６を介してＶｓｓへ接続されている。ドレインはライ
ン３７へ接続されライン３７はＬｌＩ御回路３８へのＢ
出力線でありまた負荷を通ってＶｄｄへ及びプログラム
人力４２へも接続されている。トランジスタ４１ａ、４
１ｂはテキサスインスツルメンツ社へ譲渡された米国特
許第４１２２５０９号または第４１２２５４４号に、ま
たは、米国特許第３９８４８２２号に図示されている種
類のものであればよい。

第９図に図示されているように整流子１３ａ。

１３ｂは２５６個の同一のシフトカウンターステージ８
７から成っており、（その各々は、図示されていないが
、ＣＥとＧＥによりクロックされる）そのため１ビツト
または論理″１″が各々のＧＥサイクルごとに１つのス
テージにより進められる。

各々のステージ８７の出力は次のステージの入力へ結合
されまたゲートを介してロウライン５３及び５３′へも
結合される。最後のステージ８７の出力はビットが連続
的に再循環するようにライン８９により第１のステージ
の入力へ接続して戻される。整流子はビットが全て第１
のステージ以外のパワーアップによりＯになるように（
この技術では既知の方法で）構成し、こうしてチップの
全てがチップへ印加されたクロックパルスＣＥの数を制
御することにより同期化することができる（このことは
通常は必要ではない）。

第９図はアドレスメモリアレイ１２ａ、１２ｂの小さな
典型的なサンプルを示しておりこれはダミーセル１７’
、１８’　を備えたアレイ１０ａ。

１０ｂにおけるのと本質的に同一のセルと各々のカラム
４８’　　８．４８’　　ｂの中央に配置したセンス増
幅器１１′　とから成っている。ライン４８’　ａはア
ドレス出力ライン２８へ接続されておりまた負荷メモリ
指令Ｗ、Ａ、により制御される転送ゲート４４を介して
アドレス入力ライン３０へら接続されている。

６４にビットのデータメモリからなる２５６×２５６の
アレイとして図示されているが、２５６にビットの５１
２Ｘ５１２のアレイ（２６２１４４ビツト）のようなよ
り大きなメモリや、より小さなメモリへ同じ技術思想を
適用することがある。

並列アドレス人力１５が図示されているが、もし一連の
アドレス入力９０をクロックΦＡとともに用いてアドレ
スを刻時し、８本から１２本のビン１５の代りに２木の
ビンを用いたなら速度における犠牲はほとんど生じない
。もしプロセスの産出高が高いと、セル４１ａ、４１ｂ
を用いた故障許容特性は除去でき、そのためビン４２は
必要ではなくなる。従って、もしクロックＧＥ、ΦＳＲ
。

及びΦＡを組み合わせるか多重送信してビンＭを用いな
ければ１０本のビンパッケージ、または８本のビンパッ
ケージを用いて本発明により装置を構成することができ
る。

第１０図は回路３８においてざまざまなりロック及び制
御信号を発生させるのに必要な論理を図示している。別
の実施例ではアドレスメモリアレイ１２ａ、１２ｂにお
けるセルはＤＲＡＭセルではなくＥＰＲＯＭセルであり
、その場合ＦＴセル４１ａ、４１ｂは必要ではない。ア
ドレスは、試験の時に、メモリ装置またはボードの製造
における最後のステップとしてアレイ１２ａ、１２ｂへ
と永久的に書き込まれ、それゆえ不良なロウはページ送
りされ、すなわちアドレスは全く書き込まれない。こう
して、その後の使用に関して、不良なロウは一致信号が
決して生じないため決して使用されることはない。この
ようなロウへ書込んだりあるいは読出すことはできない
。

本発明を例示的に示した実施例を参照して説明してきた
が、この説明は限定的な意味で解釈されるものではない
ということを付言しておく。例示的に示した実施例の種
々の修正は本発明の別の実施例とともに、この説明の参
照によって当業者には明らかとなるであろう。それゆえ
、特許請求の範囲は本発明の真の意図に該当するような
実施例の昨正をその範囲内に入れるものである。

以上の説明に関して更に以下の項を開示する。

（１）　　単一の集積回路内に製造された半導体メモリ
ｇ装置であって、 メモリセルのロウ及びカラムから成るアレイと、１つの
ステージが前記カラムの各々と協働する複数個のステー
ジを有するシリアルレジスタと、前記メモリ装置の外部
から受は取った転送信号に応答してデータを前記カラム
から前記レジスタステージへと付加するための転送装置
と、前記装置の外部にあるアドレス装置からアドレスを
受は取りかつ作動させるための前記ロウのうちの１つを
選択するように前記アレイをアドレスづるための装置と
、 データを前記レジスタから前記メモリ装置の外部にある
使用装置へと連続的に負荷しこれによりロウ全体のデー
タを１つのアドレスによりアクセスするための装置と を含むことを特徴とする前記半導体メモリ装置。

（２）　　特許請求の範囲第（１）項において、前記メ
モリセルはＭＯＳ　ｔ−ランジスタとコンデンサを使用
しているダイナミック読取り／書込み単一トランジスタ
セルであり、前記アドレス装置は前記ヒルの１つのロウ
における全てのトランジスタのゲートを作動させること
を特徴とする前記半導体メモリＳ装置。

（３）　　特許請求の範囲第（２）項において、前記転
送装置は各々が１本のカラムラインと前記ステージのう
ちの１つとの間に接続された複数個の転送ゲートを含む
ことを特徴とする市況半導体メモリ装置。

（４）　　特許請求の範囲第（３）項において、センス
増幅器を含む装置をセルの各々のカラムに対するデータ
の入力または出力に対して備えたことを特徴とする前記
半導体メモリ装置。

（５）　　特許請求の範囲第（４）項において、前記セ
ンス増幅器は各々のカラムラインの対向する半分から別
々に差動入力を得る双安定回路であることを特徴とする
前記半導体メモリ装置。

（６）　　単一の集積回路に製造された半導体メモリ装
置であって、 メモリセルのロウ及びカラムから成るアレイと、各々が
前記カラムのうちの１つの接続された複数個の分離した
出力装置と、 前記カラムの数と等しい数のステージを有するシリアル
入出力レジスタと、 入出力レジスタステージの内容を前記カラムへ負荷しか
つ前記カラムからのビットを転送信号に応答して前記シ
フトレジスフステージへ負荷するための装置と、 活性化のためのロウのうちの１つを選択するために前記
メモリ装置をアドレスするための装置と、データを前記
入出力レジスタへ連続的にまたはこのようなレジスタの
外へ連続的に負荷するための装置と、 を含むことを特徴とする前記半導体メモリ装置。

（７）　　特許請求の範囲第（６）項において、前記メ
モリセルはＭＯＳ　ｔ−ランジスタとコンデンサを使用
した単一トランジスタダイナミック読取り／書込み、ラ
ンダムアクセス型のものであることを特徴とする前記半
導体メモリ装置。

（８）　　特許請求の範囲第（７）項において、センス
増幅器を各々のカラムの中央に配置したことを特徴とす
る前記半導体メモリ装置。

（９）　　特許請求の範囲第（１）項もしくは第（６）
項において、前記レジスタは２つの分離したレジスタに
分割したシリアルシフトレジスタであり、８各の分離し
たレジスタは前記カラムの数の半分に等しい数のステー
ジを有することを特徴とした前記半導体メモリ装置。

（１０）第１と第２の駆動トランジスタと、第１と第２
のブリチＡ７−ジトランジスタと、第１と第２の転送ト
ランジスタとを各々のステージに備えており、各々のこ
のようなトランジスタはソース−ドレイン間通路とゲー
トとを有し、前記第１駆動トランジスタと前記第１プリ
チヤージトランジスタの前記ソース−トレイン間通路は
第１接続点において互いにかつ第１の接地手段と電圧源
との間で直列に接続され、前記第２駆動トランジスタと
前記第２プリチヤージトランジスタの前記ソース−ドレ
インは第２接続点においてお互いにかつ第２の接地手段
と前記電圧源との間で直列に接続され、前記第１転送ト
ランジスタの前記ソース−ドレイン間通路は前記第１接
続点を前記第２駆動トランジスタの前記ゲートへ接続し
、前記第２転送トランジスタの前記ソース−ドレイン間
通路は前記第２接続点を前記ステージにおりる出力接続
点へ接続し、前記第１駆動トランジスタの前記ゲートは
前記ステージにおける入力接続点であり、さらに４個の
異なるクロック電圧源が前記第１および第２のプリチャ
ージトランジスタと前記第１と第２の転送トランジスタ
のゲートへ別々に接続されたダイナミックシフトレジス
タにおいて、前記４個のりＯツク電圧源は第１の間隔の
間にオンタイムを有しかつ前記第１のプリチャージトラ
ンジスタの前記ゲートへ接続された第１のクロックと、
前記第１の間隔とその後の第２の間隔の間にオンタイム
を有しかつ前記第１転送トランジスタのゲー１−へ接続
された第２のクロックと、前記第１のまたは第２の間隔
に＠複しておらず前記第２の間隔の終端から時間的に遅
延された第３の間隔の間にオンタイムを有しかつ前記第
２プリチヤージトランジスタの前記ゲートへ接続される
第３のクロックと、前記第３の間隔とその後の第４の間
隔の間にオンタイムを有しかつ前記第２転送トランジス
タの前記ゲートへ接続される第４のクロックとを含むこ
とを特徴とする前記ダイナミックシフトレジスタ。

（１１）導体でできたボディと、該ボディの片面に形成
されたメモリセルのロウ及びカラムから成るランダムア
クセスアレイと、前記片面に同様に形成されたメモリセ
ルの複数個のロウを含むシリアルアクセスメモリと、前
記片面においてロウアドレスを受は取りかつデコードし
て前記メモリアレイと＋ｉｆｆ記メモリの両方における
ロウを選択するための第１のアドレス指定装置と、前記
片面においてカラムアドレスを受は取りかつデコードし
て前記ランダムアレイにおけるカラムを選択するための
第２のアドレス指定装置と、前記片面において各々シリ
アルレジスタを有する前記ランダムアクセスメモリアレ
イが前記シリアルアクセスメモリのいずれかを選択する
アドレスを受ｔノ取るための第３のアドレス指定装置と
、前記片面において前記シリアルアクセスメモリの前記
シリアルレジスタからのデータ出力を前記ランダムアク
セスメモリアレイの前記シリアルレジスタのデータ入力
へ接続するための装置と、前記片面において前記ランダ
ムアクセスメモリアレイを前記ボディにおけるアクセス
装置へ結合する単一ビットアクセス装置とを含むことを
特徴とするメモリ装置。

（１２、特許請求の範囲第（１１）項において、前記ラ
ンダム−アクセスメモリアレイはＭロウ及びＮカラムか
ら成るアレイでありまた前記シリアルアクセスメモリは
Ｍロウ及びＮカラムから成るアレイを含み、ここでＭと
Ｎは２つの整数の倍数であり、前記シリアルアクセスメ
モリはＮステージのシフトレジスタであることを特徴と
する前記メモリ装置。

（１３）　　ｖｇ許請求の範囲第（１２）項において、
前記シリアルアクセスメモリは各々が別々のシリアルア
クセスレジスタを有する、Ｍロウ及びＮカラムから成る
複数個の前記アレイを含み、前記接続装置は前記シリア
ルアクセスレジスタのうちの１つのみの出力を前記ラン
ダムアクセスメモリアレイの前記シリアルアクセスレジ
スタの前記入力へと接続するためのセレクタ装置を含む
ことを特徴とする前記メモリ装置。

（１４）特許請求の範囲第（１３）項において、前記ラ
ンダムアクセスメモリアレイと前記シリアルアクセスメ
モリはいずれもダイナミック単一トランジスタＭＯＳメ
モリセルのロウ及びカラムから成るアレイであり、各々
のアレイは各々のカラムの中央にそれぞれの双安定セン
ス増幅器を有し、各々の前記シフトレジスタはカラムの
数に等しい数のステージＮを含み、また各々のステージ
は転送ゲートにより対応するカラムへ結合されることを
特徴とする前記メモリ装置。

（１５）半導体ボディの一面に形成されたメモリセルの
ロウ及びカラムから成りその大部分はデータメモリであ
り小さい方の部分はアドレスメモリであるアレイと、前
記ロウを一度に１本連続的に７ドレスするための整流子
及びロウがアドレスされるとカラムからアドレスとデー
タとを読出すための装置と、該読出し装置へ転送Ｖｔ置
を介して接続され前記アレイのカラムからデータを受は
取るようにしたシリアルアクセスレジスタと、前記片面
にあって外部からのマルチビットを受は取るように接続
されたアドレス入力装置と、前記片面にあって前記アド
レス入力装置におけるアドレスと前記続出しＨ置に応答
して外部からの前記アドレスが前記アレイからの前記ア
ドレスと同一である時１つの指令を発するための比較器
装置と、前記指令に応答して前記転送装置を前記シリア
ルアクセスレジスタに対して作動させるための装置と、
前記シリアルアクセスレジスタからの前記データを外部
へ読出すための出力装置とを含むことを特徴とするメモ
リ装置。

（１６）特許請求の範囲第（１５）項において、前記メ
モリセルは単一トランジスタダイナミック型の読取り／
書込みセルであることを特徴とする前記メモリ装置。

（１７）特許請求の範囲第（１６）項において、前記メ
モリ装置の外部から前記シリアルアクセスレジスタへと
データを書込むための装置を備えたことを特徴とする前
記メモリ装置。

（１８）特許請求の範囲第（１７）項において、前記指
令に応答して前記マルチビットアドレスを前記アドレス
入力装置から前記アレイの前記アドレスメモリ部へ挿入
するための装置を備えたことを特徴とする前記メモリ装
置。

（１９）特許請求の範囲第（１８）項において、前記読
出し装置は前記アレイの各々のカラムの中央に双安定差
動センス増幅器を含むことを特徴とする前記メモリ装置
。

（２、特許請求の範囲第（１９）項において、前記整流
子による前記ロウの連続アドレス指定に応答してリフレ
ッシュのために前記増幅器を作動させるための装置を含
むことを特徴とする前記メモリ装置。

（２、特許請求の範囲第（１５）項において、前記アレ
イの前記データメモリ部はＭロウ及びＮカラムを含み、
前記シリアルアクセスレジスタはＮステージを含み、及
び前記アレイの前記アドレスメモリ部はＭロウを含み、
ここにおいてＭとＮは２の倍数であることを特徴とする
前記メモリ装置。

（２、特許請求の範囲第（１５）項において、各々のロ
ウへ接続されかつブランキング装置へ結合されたプログ
ラマブルトランジスタと、このようなロウにおける１つ
以上のセルが試験の結果不良であるときこのようなトラ
ンジスタをプログラムするための装置とを含むことを特
徴とする前記メモリ装置。

（２、特許請求の範囲第（２２）項において、前記ブラ
ンキング装置に応答してロウのメモリセルにおけるデー
タ及びアドレスの記憶を禁止するための装置を含むこと
を特徴とする前記メモリ装置。

（２、特許請求の範囲第（２３）項において、各々の前
記プログラマブルトランジスタは電気的にプログラム可
能な浮動ゲートＭｏｓトランジスタであり、また前記転
流装置が１つ以上の不良なセルを含むロウをアドレスす
るときプログラム電圧を前記ＭＯＳトランジスタのソー
ス−ドレイン間通路へ印加するための装置を前記−面に
備えたことを特徴とする前記メモリ装置。

【図面の簡単な説明】

第１図は本発明のシリアルアクセスの特徴を用いる半導
体メモリ装置のブロック形式の電気系統図、第２図（ａ
）から第２図（ｉ）までは第１図の装置のさまざまな部
分において得られる電圧対時間または別の状況対時間を
表わすグラフ、第３図は第１図の装置におけるセルアレ
イの電気系統図、第４図は本発明の別の実施例の特徴を
用いている半導体メモリ装置のブロック形式の電気系統
図、第５図（ａ）から第５図（ｊ）まで及び第５−１図
（ａ）から第５−１図（ｉ）までは第４図の装置のさま
ざまな部分において得られる電圧対時間または別の状況
対時間を表わすグラフ、第６図は第４図のＶＡ置におけ
るセルアレイのうちの１つの電気系統図、第７図は本発
明の別の実施例の特徴を用いている半導体メモリ装置の
ブロック形式の電気系統図、第８図（ａ）から第８図（
ｊ）及び第８−１図（ｋ）カラ第８−７図（［）までは
第７図の装置のさまざまな部分で１９られる電圧対時間
または別の状況対時間を表わすグラフ、第９図及び第９
（ａ）図は第７図の装置におけるセルアレイの一部の電
気系統図、第１０図１よ第７図の装置の詳細の論理回路
図、である。 参照番号の説明 １ｏ・・・メモリセルのアレイ、１１・・・センス増幅
器、１４・・・アドレスバッファ、２０ａ、２０ｂ・・
・シリアルレジスタ、２１ａ、２１ｂ・・・転送ゲート
、５Ｏａ、５０ｂ・・・ステージ、第１図：１２・・・
ロウデコーダ、２６・・・データ出力マルチブレックス
回路、３０・・・クロック発１［１ｉ器付き制御回路、
第３図：４０・・・コンデンサ、４１・・・ＭｏＳトラ
ンジスタ、５５．５６・・・インバータトランジスタ、
５７．５８・・・負荷トランジスタ、６３．６６・・・
接続点、第４図：１２・・・Ｘデコーダ、１６・・・Ｙ
デコーダ、１８・・・８ビツトバツフア、３３・・・２
ビツトバツフア、３９・・・セレクタ、第７図：１２ａ
・・・アドレス記憶セル、１３・・・整流子、２９・・
・比較器、３８・・・クロック発成器付き制御回路、４
１ａ、４１ｔ）・・−ＥＰＲＯＭ　　ＦＴセル、４３・
・・タグピット、４４・・パ負荷メモリ″制御回路。

Claims (1)

【特許請求の範囲】
1. （１）１つの半導体チップ上に形成されたランダムアク
   セスとシリアルアクセス記憶セルであつて、 （ａ）ランダムアクセスデータ入力と出力端； （ｂ）シリアルアクセスデータ出力端； （ｃ）ランダムアクセスできる記憶セルの行と列のアレ
   イ； （ｄ）複数のアドレス端； （ｅ）前記アドレス端と前記列に結合されて、１つのア
   ドレスによつて決められた１つの列を選択するための列
   アドレス回路； （ｆ）前記アドレス端と前記行に結合されて、１つのア
   ドレスによつて決められた１つの行を選択するための行
   アドレス回路； （ｇ）１つのシリアル入力と出力を有し、かつ複数のビ
   ット位置を有するレジスタ回路；（ｈ）前記レジスタ回
   路の出力を前記シリアルアクセスデータ出力端に結合す
   るシリアル出力回路； （ｉ）前記レジスタ回路のビット位置を各列に前記アレ
   イの行に結合する移送回路； （ｊ）前記レジスタ回路に接続されて、データビットを
   前記レジスタ回路の前記ビット位置から前記シリアルア
   クセス出力端へ前記シリアル出力を介してシリアルに結
   合させるよう作動するクロック入力端； （ｋ）前記アレイの列を前記ランダムアクセルデータ入
   力と出力端に結合するランダムアクセスデータＩ／Ｏ回
   路； を有する記憶セル。