JP2000269459A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 階層ワード線構造のＤＲＡＭ等において、ワ
ード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の
高集積化を図る。 【解決手段】 サブワード線駆動部ＳＷＬＢに配置され
た単位サブワード線駆動回路ＳＷＤは、メインワード線
ＭＷＬ０の信号と、サブワード線非選択信号ＸＷＤと、
サブワード線駆動信号ＷＤとを入力として受けて、サブ
ワード線ＳＷを駆動する。サブワード線非選択信号ＸＷ
Ｄは、サブワード線駆動信号ＷＤを入力として受けて、
交差領域ＳＤＲ内のサブワード線非選択回路ＸＷＤＧで
あるインバータで生成される。ワード線駆動信号ＷＤの
有効レベルは、外部電源電位ＶＤＤよりも高い内部昇圧
電位ＶＰＰである。サブワード線非選択信号ＸＷＤの無
効レベルを外部電源電位ＶＤＤよりも低い内部降圧電位
ＶＩＮＴとすることにより、内部昇圧電位生成回路の消
費量を低減し低消費電力化を実現する。
ード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の
高集積化を図る。 【解決手段】 サブワード線駆動部ＳＷＬＢに配置され
た単位サブワード線駆動回路ＳＷＤは、メインワード線
ＭＷＬ０の信号と、サブワード線非選択信号ＸＷＤと、
サブワード線駆動信号ＷＤとを入力として受けて、サブ
ワード線ＳＷを駆動する。サブワード線非選択信号ＸＷ
Ｄは、サブワード線駆動信号ＷＤを入力として受けて、
交差領域ＳＤＲ内のサブワード線非選択回路ＸＷＤＧで
あるインバータで生成される。ワード線駆動信号ＷＤの
有効レベルは、外部電源電位ＶＤＤよりも高い内部昇圧
電位ＶＰＰである。サブワード線非選択信号ＸＷＤの無
効レベルを外部電源電位ＶＤＤよりも低い内部降圧電位
ＶＩＮＴとすることにより、内部昇圧電位生成回路の消
費量を低減し低消費電力化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、大容量のダイナミ
ック型ＲＡＭ（ランダムアクセスメモリ）などの半導体
記憶装置として機能する半導体集積回路装置に関し、特
に、その低消費電力化などのための対策に関するもので
ある。
ック型ＲＡＭ（ランダムアクセスメモリ）などの半導体
記憶装置として機能する半導体集積回路装置に関し、特
に、その低消費電力化などのための対策に関するもので
ある。
【０００２】
【従来の技術】従来より、半導体集積回路装置の１つと
して、互いに直行して配置されている複数のワード線及
びビット線と、これらのワード線及びビット線の交点に
格子状に配置された多数のダイナミック型メモリセルと
を含むメモリセルアレイを構成要素とするダイナミック
型ＲＡＭ等の半導体記憶装置がある。ダイナミック型Ｒ
ＡＭ等の高集積化・大規模化は目覚ましく、これをさら
に推進するための種々の技術が開示されつつある。
して、互いに直行して配置されている複数のワード線及
びビット線と、これらのワード線及びビット線の交点に
格子状に配置された多数のダイナミック型メモリセルと
を含むメモリセルアレイを構成要素とするダイナミック
型ＲＡＭ等の半導体記憶装置がある。ダイナミック型Ｒ
ＡＭ等の高集積化・大規模化は目覚ましく、これをさら
に推進するための種々の技術が開示されつつある。
【０００３】このＤＲＡＭに関する従来の技術として、
例えば、特開平８ー１８１２９２号公報に記載されてい
るものがある（以下、第１の従来例とする）。この第１
の従来例のダイナミック型ＲＡＭにおいては、同公報の
図３に示すように、互いに直行して配置されている複数
のワード線及びビット線と、これらのワード線及びビッ
ト線の交点に格子状に配置された多数のダイナミック型
メモリセルとを含む単位メモリセルアレイが基本構成要
素となっており、この単位メモリセルアレイの両側に、
単位サブワード線駆動回路を含むサブワード線駆動部が
配置されている一方、単位メモリセルアレイのサブワー
ド線駆動部が配置されている側とは異なる部位の両側に
単位増幅回路を含むセンスアンプが配置されている。
例えば、特開平８ー１８１２９２号公報に記載されてい
るものがある（以下、第１の従来例とする）。この第１
の従来例のダイナミック型ＲＡＭにおいては、同公報の
図３に示すように、互いに直行して配置されている複数
のワード線及びビット線と、これらのワード線及びビッ
ト線の交点に格子状に配置された多数のダイナミック型
メモリセルとを含む単位メモリセルアレイが基本構成要
素となっており、この単位メモリセルアレイの両側に、
単位サブワード線駆動回路を含むサブワード線駆動部が
配置されている一方、単位メモリセルアレイのサブワー
ド線駆動部が配置されている側とは異なる部位の両側に
単位増幅回路を含むセンスアンプが配置されている。
【０００４】そして、特開平８ー１８１２９２号公報の
図６に例示されるように、メモリセルアレイの一方の側
に（図６においては下方）、出力端子がこのメモリセル
アレイの偶数番号のサブワード線に対応して配置された
単位サブワード線駆動回路が設けられている。ここで
は、２５６個の単位ワード線駆動回路を含むサブワード
線駆動部が配置されている。また、メモリセルアレイの
他方の側には（図６においては上方）、出力端子がこの
メモリセルアレイの奇数番号のサブワード線に対応して
配置された別の単位サブワード線駆動回路が設けられて
いる。ここでは、２５６個の単位ワード線駆動回路を含
むサブワード線駆動部が配置されている。偶数番号のサ
ブワード線に対応した一方の側のサブワード線駆動部の
２５６個のサブワード線駆動回路は４個ずつメインワー
ド線に共通接続されており、ここではこの４個のサブワ
ード線駆動信号ＤＸ４０，ＤＸ４２，ＤＸ４４，ＤＸ４
６に順次接続されている。奇数番号のサブワード線に対
応した他方の側のサブワード線駆動部の２５６個のサブ
ワード線駆動回路も４個ずつメインワード線（主ワード
線）に共通接続されており、ここではこの４個のサブワ
ード線駆動信号ＤＸ４１，ＤＸ４３，ＤＸ４５，ＤＸ４
７に順次接続されている。
図６に例示されるように、メモリセルアレイの一方の側
に（図６においては下方）、出力端子がこのメモリセル
アレイの偶数番号のサブワード線に対応して配置された
単位サブワード線駆動回路が設けられている。ここで
は、２５６個の単位ワード線駆動回路を含むサブワード
線駆動部が配置されている。また、メモリセルアレイの
他方の側には（図６においては上方）、出力端子がこの
メモリセルアレイの奇数番号のサブワード線に対応して
配置された別の単位サブワード線駆動回路が設けられて
いる。ここでは、２５６個の単位ワード線駆動回路を含
むサブワード線駆動部が配置されている。偶数番号のサ
ブワード線に対応した一方の側のサブワード線駆動部の
２５６個のサブワード線駆動回路は４個ずつメインワー
ド線に共通接続されており、ここではこの４個のサブワ
ード線駆動信号ＤＸ４０，ＤＸ４２，ＤＸ４４，ＤＸ４
６に順次接続されている。奇数番号のサブワード線に対
応した他方の側のサブワード線駆動部の２５６個のサブ
ワード線駆動回路も４個ずつメインワード線（主ワード
線）に共通接続されており、ここではこの４個のサブワ
ード線駆動信号ＤＸ４１，ＤＸ４３，ＤＸ４５，ＤＸ４
７に順次接続されている。
【０００５】よって、この第１従来例のダイナミック型
ＲＡＭでは、サブメモリマットを構成する５１２本のサ
ブワード線はその両側（図では上下）に設けられた一対
のサブワード線駆動部内の対応する単位サブワード線駆
動回路にそれぞれ結合されている。また、各単位サブワ
ード駆動回路は、サブワード線の一方または他方に（同
図の上下）順次交互に配置されているとともに、各８個
の単位サブワード駆動回路が共通のメインワード線に順
次接続されている。よって、この第１従来例において
は、各単位サブワード線駆動回路はサブワード線の２倍
のピッチで配置され、各メインワード線はサブワード線
の８倍のピッチで配置されており、単位サブワード線駆
動回路及び相補メインワード線の配線ピッチが緩和され
ている。
ＲＡＭでは、サブメモリマットを構成する５１２本のサ
ブワード線はその両側（図では上下）に設けられた一対
のサブワード線駆動部内の対応する単位サブワード線駆
動回路にそれぞれ結合されている。また、各単位サブワ
ード駆動回路は、サブワード線の一方または他方に（同
図の上下）順次交互に配置されているとともに、各８個
の単位サブワード駆動回路が共通のメインワード線に順
次接続されている。よって、この第１従来例において
は、各単位サブワード線駆動回路はサブワード線の２倍
のピッチで配置され、各メインワード線はサブワード線
の８倍のピッチで配置されており、単位サブワード線駆
動回路及び相補メインワード線の配線ピッチが緩和され
ている。
【０００６】また、各単位サブワード線駆動回路の具体
的な構造及び動作に関する３つの例が、特開平８ー１８
１２９２号公報中の図７，図８，図９（部分回路図及び
タイミングチャート図）に開示されている。
的な構造及び動作に関する３つの例が、特開平８ー１８
１２９２号公報中の図７，図８，図９（部分回路図及び
タイミングチャート図）に開示されている。
【０００７】すでに説明したように、サブワード線駆動
部は、２５６個の単位サブワード線駆動回路を含んでい
るが、同公報の図７に示す例においては、各単位サブワ
ード線駆動回路は、対応するサブワード線駆動信号線−
サブワード線間に介設されたＰチャンネル型ＭＯＳトラ
ンジスタと、対応するサブワード線−接地電位との間に
設けられたＮチャンネル型ＭＯＳトランジスタとを含ん
でいる。これらのＭＯＳトランジスタのゲートは、対応
するメインワード線の反転信号線つまり反転メインワー
ド線に結合されている。また、単位サブワード線駆動回
路は、サブワード線駆動信号線−サブワード線間に並列
に配置され対応する非反転メインワード線に接続される
ゲートを有するＮチャンネル型ＭＯＳトランジスタをさ
らに含んでいる。
部は、２５６個の単位サブワード線駆動回路を含んでい
るが、同公報の図７に示す例においては、各単位サブワ
ード線駆動回路は、対応するサブワード線駆動信号線−
サブワード線間に介設されたＰチャンネル型ＭＯＳトラ
ンジスタと、対応するサブワード線−接地電位との間に
設けられたＮチャンネル型ＭＯＳトランジスタとを含ん
でいる。これらのＭＯＳトランジスタのゲートは、対応
するメインワード線の反転信号線つまり反転メインワー
ド線に結合されている。また、単位サブワード線駆動回
路は、サブワード線駆動信号線−サブワード線間に並列
に配置され対応する非反転メインワード線に接続される
ゲートを有するＮチャンネル型ＭＯＳトランジスタをさ
らに含んでいる。
【０００８】ここで、非反転メインワード線の電位は、
非選択時には接地電位ＶＳＳとなり、選択時にはワード
線の活性化電位として用いられる内部昇圧電位ＶＣＨつ
まり＋４Ｖのような有効レベルとなる。また、反転メイ
ンワード線の電位は、非選択時には内部昇圧電位ＶＣＨ
となり、選択時には接地電位ＶＳＳとなる。さらに、サ
ブワード線駆動信号ＤＸ４０の電位は、非選択時には接
地電位ＶＳＳとなり、選択時には内部昇圧電位ＶＣＨと
なる。なお、内部電圧ＶＣＨは、前述のように、ダイナ
ミック型ＲＡＭに内蔵された内部昇圧電位生成回路によ
り電源電位ＶＣＣ例えば３．３Ｖをもとに生成され、昇
圧電位４Ｖの比較的安定した電位となっている。
非選択時には接地電位ＶＳＳとなり、選択時にはワード
線の活性化電位として用いられる内部昇圧電位ＶＣＨつ
まり＋４Ｖのような有効レベルとなる。また、反転メイ
ンワード線の電位は、非選択時には内部昇圧電位ＶＣＨ
となり、選択時には接地電位ＶＳＳとなる。さらに、サ
ブワード線駆動信号ＤＸ４０の電位は、非選択時には接
地電位ＶＳＳとなり、選択時には内部昇圧電位ＶＣＨと
なる。なお、内部電圧ＶＣＨは、前述のように、ダイナ
ミック型ＲＡＭに内蔵された内部昇圧電位生成回路によ
り電源電位ＶＣＣ例えば３．３Ｖをもとに生成され、昇
圧電位４Ｖの比較的安定した電位となっている。
【０００９】非反転メインワード線及び反転メインワー
ド線の電位が無効レベルであるとき、単位サブワード線
駆動回路内では、サブワード線駆動信号線−サブワード
線間に介設されたＭＯＳトランジスタがともにオフ状態
であり、サブワード線−接地間に介設されたＮチャンネ
ル型ＭＯＳトランジスタがオン状態になる。このため、
サブワード線の電位は、サブワード線駆動信号ＤＸ４０
のレベルに関係なく接地電位ＶＳＳのような非選択レベ
ルとなる。一方、非反転メインワード線及び反転メイン
ワード線の電位が有効レベルになると、単位サブワード
線駆動回路では、サブワード線−接地間に介設されたＮ
チャンネル型ＭＯＳトランジスタがオフ状態になり、代
わってサブワード線駆動信号線−サブワード線間に介設
されたＭＯＳトランジスタがオン状態となる。このた
め、サブワード線の電位は、サブワード線駆動信号ＤＸ
４０の有効レベルを入力として受けて内部昇圧電位ＶＣ
Ｈとなり、その無効レベルを入力として受けて接地電位
ＶＳＳとなる。
ド線の電位が無効レベルであるとき、単位サブワード線
駆動回路内では、サブワード線駆動信号線−サブワード
線間に介設されたＭＯＳトランジスタがともにオフ状態
であり、サブワード線−接地間に介設されたＮチャンネ
ル型ＭＯＳトランジスタがオン状態になる。このため、
サブワード線の電位は、サブワード線駆動信号ＤＸ４０
のレベルに関係なく接地電位ＶＳＳのような非選択レベ
ルとなる。一方、非反転メインワード線及び反転メイン
ワード線の電位が有効レベルになると、単位サブワード
線駆動回路では、サブワード線−接地間に介設されたＮ
チャンネル型ＭＯＳトランジスタがオフ状態になり、代
わってサブワード線駆動信号線−サブワード線間に介設
されたＭＯＳトランジスタがオン状態となる。このた
め、サブワード線の電位は、サブワード線駆動信号ＤＸ
４０の有効レベルを入力として受けて内部昇圧電位ＶＣ
Ｈとなり、その無効レベルを入力として受けて接地電位
ＶＳＳとなる。
【００１０】また、同公報の図８に示す例では、単位サ
ブワード線駆動回路は、対応する非反転メインワード線
−サブワード線間に介設されサブワード線駆動信号ＤＸ
４０をゲートに入力として受けるＰチャンネル型ＭＯＳ
トランジスタと、サブワード線−接地間に並列に配置さ
れゲートがサブワード線駆動信号線ＤＸ４０及び反転メ
インワード線にそれぞれ接続されるＮチャンネル型ＭＯ
Ｓトランジスタとにより構成されている。
ブワード線駆動回路は、対応する非反転メインワード線
−サブワード線間に介設されサブワード線駆動信号ＤＸ
４０をゲートに入力として受けるＰチャンネル型ＭＯＳ
トランジスタと、サブワード線−接地間に並列に配置さ
れゲートがサブワード線駆動信号線ＤＸ４０及び反転メ
インワード線にそれぞれ接続されるＮチャンネル型ＭＯ
Ｓトランジスタとにより構成されている。
【００１１】また、同公報の図９に示す例では、単位サ
ブワード線駆動回路は、対応する非反転サブワード線駆
動信号線−サブワード線間に介設されゲートが反転メイ
ンワード線に接続されるＰチャンネル型ＭＯＳトランジ
スタと、サブワード線−接地間に並列に配置されゲート
が反転メインワード線及び反転サブワード線駆動信号用
配線にそれぞれ接続されるＮチャンネル型ＭＯＳトラン
ジスタとによって構成されている。ここで、反転メイン
ワード線の電位は、非選択時には内部昇圧電位ＶＣＨと
なり、選択時には接地電位ＶＳＳとなる。さらに、サブ
ワード線駆動信号は、非選択時には接地電位ＶＳＳとな
り、選択時には内部昇圧電位ＶＣＨとなる。反転サブワ
ード線駆動信号は、非選択時には内部昇圧電位ＶＣＨと
なり、選択時は接地電位ＶＳＳとなる。
ブワード線駆動回路は、対応する非反転サブワード線駆
動信号線−サブワード線間に介設されゲートが反転メイ
ンワード線に接続されるＰチャンネル型ＭＯＳトランジ
スタと、サブワード線−接地間に並列に配置されゲート
が反転メインワード線及び反転サブワード線駆動信号用
配線にそれぞれ接続されるＮチャンネル型ＭＯＳトラン
ジスタとによって構成されている。ここで、反転メイン
ワード線の電位は、非選択時には内部昇圧電位ＶＣＨと
なり、選択時には接地電位ＶＳＳとなる。さらに、サブ
ワード線駆動信号は、非選択時には接地電位ＶＳＳとな
り、選択時には内部昇圧電位ＶＣＨとなる。反転サブワ
ード線駆動信号は、非選択時には内部昇圧電位ＶＣＨと
なり、選択時は接地電位ＶＳＳとなる。
【００１２】反転メインワード線の電位が内部昇圧電位
ＶＣＨになるとき、単位サブワード線駆動回路では、サ
ブワード線駆動信号線−サブワード線間に介設されたＰ
チャンネル型ＭＯＳトランジスタがオフ状態となり、サ
ブワード線−接地間に介設されたＮチャンネル型ＭＯＳ
トランジスタがオン状態となる。このため、サブワード
線の電位は、サブワード線駆動信号ＤＸ４０のレベルに
関係なく接地電位ＶＳＳのような非選択レベルとなる。
一方、反転メインワード線の電位が有効レベルになる
と、単位サブワード線駆動回路では、ゲートが反転メイ
ンワード線に接続されているＮチャンネル型ＭＯＳトラ
ンジスタがオフ状態になり、代わってサブワード線駆動
信号線−サブワード線間に介設されたＰチャンネル型Ｍ
ＯＳトランジスタがオン状態になる。このため、サブワ
ード線駆動信号ＤＸ４０が有効レベルである内部昇圧電
位ＶＣＨの場合、反転サブワード線駆動信号は接地電位
ＶＳＳとなり、反転サブワード線駆動信号をゲートに入
力として受けるＮチャンネル型ＭＯＳトランジスタはオ
フ状態になり、サブワード線の電位はこれを入力として
受けて内部昇圧電位ＶＣＨとなる。また、対応するサブ
ワード線駆動信号が無効レベルである接地電位ＶＳＳの
場合、反転サブワード線駆動信号は内部昇圧電位ＶＣＨ
となり、反転サブワード線駆動信号をゲートに入力とし
て受けるＮチャンネル型ＭＯＳトランジスタはオン状態
となり、サブワード線の電位は、これを受けて接地電位
ＶＳＳとなる。
ＶＣＨになるとき、単位サブワード線駆動回路では、サ
ブワード線駆動信号線−サブワード線間に介設されたＰ
チャンネル型ＭＯＳトランジスタがオフ状態となり、サ
ブワード線−接地間に介設されたＮチャンネル型ＭＯＳ
トランジスタがオン状態となる。このため、サブワード
線の電位は、サブワード線駆動信号ＤＸ４０のレベルに
関係なく接地電位ＶＳＳのような非選択レベルとなる。
一方、反転メインワード線の電位が有効レベルになる
と、単位サブワード線駆動回路では、ゲートが反転メイ
ンワード線に接続されているＮチャンネル型ＭＯＳトラ
ンジスタがオフ状態になり、代わってサブワード線駆動
信号線−サブワード線間に介設されたＰチャンネル型Ｍ
ＯＳトランジスタがオン状態になる。このため、サブワ
ード線駆動信号ＤＸ４０が有効レベルである内部昇圧電
位ＶＣＨの場合、反転サブワード線駆動信号は接地電位
ＶＳＳとなり、反転サブワード線駆動信号をゲートに入
力として受けるＮチャンネル型ＭＯＳトランジスタはオ
フ状態になり、サブワード線の電位はこれを入力として
受けて内部昇圧電位ＶＣＨとなる。また、対応するサブ
ワード線駆動信号が無効レベルである接地電位ＶＳＳの
場合、反転サブワード線駆動信号は内部昇圧電位ＶＣＨ
となり、反転サブワード線駆動信号をゲートに入力とし
て受けるＮチャンネル型ＭＯＳトランジスタはオン状態
となり、サブワード線の電位は、これを受けて接地電位
ＶＳＳとなる。
【００１３】上述のような構成により、階層構造の効果
を充分に発揮しうるダイナミック型ＲＡＭ等を実現し、
総合的にみたダイナミック型ＲＡＭ等のさらなる高速
化，高集積化，大規模化ならびに低コスト化を図ろうと
するものである。
を充分に発揮しうるダイナミック型ＲＡＭ等を実現し、
総合的にみたダイナミック型ＲＡＭ等のさらなる高速
化，高集積化，大規模化ならびに低コスト化を図ろうと
するものである。
【００１４】また、第２の従来例として、例えば、文
献：１９９７年１０月付『電子情報通信学会 信学技
報』（ＩＣＤ９７−１５７）の第５５頁〜第５９頁に開
示されているごとく、低消費電力かつ高速のダイナミッ
クＲＡＭに有効な新しい回路手法がある。この同文献中
の３．１章において、分割ワード線（階層ワード線）構
成のサブデコード線（サブワード線駆動信号又は反転サ
ブワード線）のフィッシュボーン型配置と称して低消費
電力化を図る方法が提案されている。
献：１９９７年１０月付『電子情報通信学会 信学技
報』（ＩＣＤ９７−１５７）の第５５頁〜第５９頁に開
示されているごとく、低消費電力かつ高速のダイナミッ
クＲＡＭに有効な新しい回路手法がある。この同文献中
の３．１章において、分割ワード線（階層ワード線）構
成のサブデコード線（サブワード線駆動信号又は反転サ
ブワード線）のフィッシュボーン型配置と称して低消費
電力化を図る方法が提案されている。
【００１５】この技術では、主ワード線（メインワード
線）の配線のレイアウトピッチを緩和するために分割ワ
ード線構成を採用しているが、サブデコード回路（サブ
ワード線駆動回路）において主ワード線とサブデコード
線が選択されると、サブワード線が活性化されるように
構成されている。同文献の第５７頁の図３ｂにはフィッ
シュボーン型配置の例が示されている。この図からわか
るように、メモりセルアレイの左側のセンスアンプ列上
にはサブデコード線ＳＤＬ＜０，１＞のみが配置され、
このサブデコード線ＳＤＬ＜０，１＞は、サブデコード
回路との交点においてバッファリングされずに、サブデ
コード回路の例えば下から奇数段目のみに接続されてい
る。また、メモりセルアレイの右側のセンスアンプ列上
にはサブデコード線ＳＤＬ＜２，３＞のみが配置され、
このサブデコード線ＳＤＬ＜２，３＞は、サブデコード
回路との交点においてバッファリングされずに、サブデ
コード回路の例えば下から奇偶数段目のみに接続されて
いる。このため、この例ではフィッシュボーン型配置の
階層ワード線構造により、複数のサブデコード線が同時
に駆動されることはなく、各サブデコード線が個別に駆
動される。
線）の配線のレイアウトピッチを緩和するために分割ワ
ード線構成を採用しているが、サブデコード回路（サブ
ワード線駆動回路）において主ワード線とサブデコード
線が選択されると、サブワード線が活性化されるように
構成されている。同文献の第５７頁の図３ｂにはフィッ
シュボーン型配置の例が示されている。この図からわか
るように、メモりセルアレイの左側のセンスアンプ列上
にはサブデコード線ＳＤＬ＜０，１＞のみが配置され、
このサブデコード線ＳＤＬ＜０，１＞は、サブデコード
回路との交点においてバッファリングされずに、サブデ
コード回路の例えば下から奇数段目のみに接続されてい
る。また、メモりセルアレイの右側のセンスアンプ列上
にはサブデコード線ＳＤＬ＜２，３＞のみが配置され、
このサブデコード線ＳＤＬ＜２，３＞は、サブデコード
回路との交点においてバッファリングされずに、サブデ
コード回路の例えば下から奇偶数段目のみに接続されて
いる。このため、この例ではフィッシュボーン型配置の
階層ワード線構造により、複数のサブデコード線が同時
に駆動されることはなく、各サブデコード線が個別に駆
動される。
【００１６】以上の様な構成により、階層ワード線構造
における低消費電力化を図ろうとするものである。
における低消費電力化を図ろうとするものである。
【００１７】
【発明が解決しようとする課題】ところが、階層ワード
線構造を採っている第１の従来例である特開平８ー１８
１２９２号公報中の図７，図８に示される構造において
は、非反転メインワード線と反転メインワード線が必要
となる。そして、これらの非反転メインワード線と反転
メインワード線を、この例では６４組のメモリセル上に
交互に配置しておく必要がある。このように非反転メイ
ンワード線と反転メインワード線とは、メモリセル上を
交互に配置された非常に多くの配線により構成されてい
るため、製造工程等においてパーティクルなどの欠陥が
生成すると、設計通り配線形状が形成されず、非反転メ
インワード線と反転メインワード線が一部で短絡してい
る可能性がある。しかも、これらの非反転メインワード
線と反転メインワード線は、通常メタル層等の比較的低
抵抗の配線層である。また、非反転メインワード線の電
位は待機時には接地電位ＶＳＳである一方、反転メイン
ワード線の電位は待機時には昇圧電位ＶＣＨであって両
者の電位差は大きい。すなわち、待機時には、非反転メ
インワード線と反転メインワード線とが、互いに電位差
が大きい状態でかつ低抵抗で短絡するため、両者間には
非常に大きな電流が流れる。よって、製品の待機時にお
ける電流規格を満足できなくなったり、あるいは生成能
力の低い昇圧電位生成回路の電位を設計値通りに生成で
きなくなるという不具合があった。
線構造を採っている第１の従来例である特開平８ー１８
１２９２号公報中の図７，図８に示される構造において
は、非反転メインワード線と反転メインワード線が必要
となる。そして、これらの非反転メインワード線と反転
メインワード線を、この例では６４組のメモリセル上に
交互に配置しておく必要がある。このように非反転メイ
ンワード線と反転メインワード線とは、メモリセル上を
交互に配置された非常に多くの配線により構成されてい
るため、製造工程等においてパーティクルなどの欠陥が
生成すると、設計通り配線形状が形成されず、非反転メ
インワード線と反転メインワード線が一部で短絡してい
る可能性がある。しかも、これらの非反転メインワード
線と反転メインワード線は、通常メタル層等の比較的低
抵抗の配線層である。また、非反転メインワード線の電
位は待機時には接地電位ＶＳＳである一方、反転メイン
ワード線の電位は待機時には昇圧電位ＶＣＨであって両
者の電位差は大きい。すなわち、待機時には、非反転メ
インワード線と反転メインワード線とが、互いに電位差
が大きい状態でかつ低抵抗で短絡するため、両者間には
非常に大きな電流が流れる。よって、製品の待機時にお
ける電流規格を満足できなくなったり、あるいは生成能
力の低い昇圧電位生成回路の電位を設計値通りに生成で
きなくなるという不具合があった。
【００１８】次に、第１の従来例に関する公報の図９に
示される構造においては、メモリセル上には非反転メイ
ンワード線のみしか存在していないが、以下のような不
具合がある。
示される構造においては、メモリセル上には非反転メイ
ンワード線のみしか存在していないが、以下のような不
具合がある。
【００１９】反転メインワード線の電位は、非選択時に
おいて内部昇圧電位ＶＣＨとなり、選択時は接地電位Ｖ
ＳＳとなる。さらに、サブワード線駆動信号は、非選択
時には接地電位ＶＳＳとなり、選択時には内部昇圧電位
ＶＣＨとなる。反転サブワード線駆動信号は、非選択時
には内部昇圧電位ＶＣＨとなり、選択時には接地電位Ｖ
ＳＳとなる。つまり、反転サブワード駆動信号は、サブ
ワード駆動回路を非選択にすることにより、サブワード
線の電位を無効レベルにするサブワード線非選択信号と
考えることができる。
おいて内部昇圧電位ＶＣＨとなり、選択時は接地電位Ｖ
ＳＳとなる。さらに、サブワード線駆動信号は、非選択
時には接地電位ＶＳＳとなり、選択時には内部昇圧電位
ＶＣＨとなる。反転サブワード線駆動信号は、非選択時
には内部昇圧電位ＶＣＨとなり、選択時には接地電位Ｖ
ＳＳとなる。つまり、反転サブワード駆動信号は、サブ
ワード駆動回路を非選択にすることにより、サブワード
線の電位を無効レベルにするサブワード線非選択信号と
考えることができる。
【００２０】反転メインワード線の電位が有効レベルに
なると、単位サブワード線駆動回路では、ゲートが反転
メインワード線に接続されたＮチャンネル型ＭＯＳトラ
ンジスタがオフ状態となり、代わってサブワード線駆動
信号線−サブワード線間に介設されたＰチャンネル型Ｍ
ＯＳトランジスタがオン状態になる。このため、サブワ
ード線駆動信号ＤＸ４０が有効レベルである内部昇圧電
位ＶＣＨの場合、反転サブワード線駆動信号は接地電位
ＶＳＳとなり、反転サブワード線駆動信号に接続された
Ｎチャンネル型ＭＯＳトランジスタはオフ状態となり、
サブワード線はこれを受けて内部昇圧電位ＶＣＨとな
る。また、対応するサブワード線駆動信号が無効レベル
である接地電位ＶＳＳの場合、反転サブワード線駆動信
号であるサブワード線非選択信号は内部昇圧電位ＶＣＨ
となり、反転サブワード線駆動信号をゲートに入力とし
て受けるＮチャンネル型ＭＯＳトランジスタはオン状態
となり、サブワード線は、これを受けて接地電位ＶＳＳ
となる。ここで、反転サブワード線駆動信号であるサブ
ワード線非選択信号が昇圧電位ＶＣＨと接地電位ＶＳＳ
のレベルに充放電されることになる。
なると、単位サブワード線駆動回路では、ゲートが反転
メインワード線に接続されたＮチャンネル型ＭＯＳトラ
ンジスタがオフ状態となり、代わってサブワード線駆動
信号線−サブワード線間に介設されたＰチャンネル型Ｍ
ＯＳトランジスタがオン状態になる。このため、サブワ
ード線駆動信号ＤＸ４０が有効レベルである内部昇圧電
位ＶＣＨの場合、反転サブワード線駆動信号は接地電位
ＶＳＳとなり、反転サブワード線駆動信号に接続された
Ｎチャンネル型ＭＯＳトランジスタはオフ状態となり、
サブワード線はこれを受けて内部昇圧電位ＶＣＨとな
る。また、対応するサブワード線駆動信号が無効レベル
である接地電位ＶＳＳの場合、反転サブワード線駆動信
号であるサブワード線非選択信号は内部昇圧電位ＶＣＨ
となり、反転サブワード線駆動信号をゲートに入力とし
て受けるＮチャンネル型ＭＯＳトランジスタはオン状態
となり、サブワード線は、これを受けて接地電位ＶＳＳ
となる。ここで、反転サブワード線駆動信号であるサブ
ワード線非選択信号が昇圧電位ＶＣＨと接地電位ＶＳＳ
のレベルに充放電されることになる。
【００２１】しかしながら、サブワード線駆動回路は一
つのサブワード線駆動部において、この従来例では２５
６個配置されており、この４分の１である６４個のサブ
ワード線駆動回路が、共通の反転サブワード線駆動信号
であるサブワード線非選択信号を入力として受けるよう
になっている。その上、一般的にも、この第１の従来例
においても、例えばサブメモリマットＳＭＡ０４〜ＳＭ
Ａ７４までの８ブロックのメモリセルマットが同時に選
択されるため、そのメモリセルマットの両側の９ブロッ
クのサブワード駆動部が同時に動作する。よって、反転
サブワード線駆動信号であるサブワード線非選択信号に
より、少なくとも６４個×９ブロックのサブワード線駆
動回路が同時に動作することになる。ところで、反転サ
ブワード線駆動信号であるサブワード線非選択信号を入
力として受けるのはＮチャンネル型ＭＯＳトランジスタ
のゲート電極であり、近年の微細化プロセスにおいては
ゲート酸化膜の厚みが薄くなっているため、チャンネル
型ＭＯＳトランジスタのゲート容量は大きな容量値とな
る。よって、サブワード線非選択信号を入力として受け
るチャンネル型ＭＯＳトランジスタの総ゲート容量は非
常に大きな値となる。
つのサブワード線駆動部において、この従来例では２５
６個配置されており、この４分の１である６４個のサブ
ワード線駆動回路が、共通の反転サブワード線駆動信号
であるサブワード線非選択信号を入力として受けるよう
になっている。その上、一般的にも、この第１の従来例
においても、例えばサブメモリマットＳＭＡ０４〜ＳＭ
Ａ７４までの８ブロックのメモリセルマットが同時に選
択されるため、そのメモリセルマットの両側の９ブロッ
クのサブワード駆動部が同時に動作する。よって、反転
サブワード線駆動信号であるサブワード線非選択信号に
より、少なくとも６４個×９ブロックのサブワード線駆
動回路が同時に動作することになる。ところで、反転サ
ブワード線駆動信号であるサブワード線非選択信号を入
力として受けるのはＮチャンネル型ＭＯＳトランジスタ
のゲート電極であり、近年の微細化プロセスにおいては
ゲート酸化膜の厚みが薄くなっているため、チャンネル
型ＭＯＳトランジスタのゲート容量は大きな容量値とな
る。よって、サブワード線非選択信号を入力として受け
るチャンネル型ＭＯＳトランジスタの総ゲート容量は非
常に大きな値となる。
【００２２】上述のように、共通のサブワード線非選択
信号に接続されて同時に動作する複数のチャンネル型Ｍ
ＯＳトランジスタの総ゲート容量は非常に大きな容量で
あり、しかもサブワード線非選択信号が昇圧電位ＶＣＨ
と接地電位ＶＳＳという振幅の大きいレベルで充放電さ
れるため、動作時の昇圧電位生成回路の消費電力は非常
に大きなものとなってしまう。
信号に接続されて同時に動作する複数のチャンネル型Ｍ
ＯＳトランジスタの総ゲート容量は非常に大きな容量で
あり、しかもサブワード線非選択信号が昇圧電位ＶＣＨ
と接地電位ＶＳＳという振幅の大きいレベルで充放電さ
れるため、動作時の昇圧電位生成回路の消費電力は非常
に大きなものとなってしまう。
【００２３】また、第２の従来例の１９９７年１０月付
『電子情報通信学会 信学技報』のような階層ワード線
構造を採り、上述のようにメモリセル上に配置されてい
るメインワード線を反転または非反転のどちらかのみと
した場合、センスアンプ列上にサブワードデコード線と
してサブワード線駆動信号用配線とサブワード線非選択
信号用配線という２種類の信号配線を配置する必要があ
る。よって、メモりセルアレイの左側のセンスアンプ列
上にはサブデコード線ＳＤＬ＜０，１＞として、サブワ
ード線駆動信号用配線とサブワード線非選択信号用配線
とが２対分（４本）配置され、これらの配線はサブデコ
ード回路との交点においてバッファリングされずに、サ
ブデコード回路の例えば下から奇数段目のみに接続され
る。また、メモりセルアレイの右側のセンスアンプ列上
にはサブワードデコード線ＳＤＬ＜２，３＞として、サ
ブワード線駆動信号用配線とサブワード線非選択信号用
配線とが２対分（４本）配置され、これらの配線はサブ
デコード回路との交点においてバッファリングされず
に、サブデコード回路の例えば下から奇偶数段目のみに
接続されている。このため、この例ではフィッシュボー
ン型配置の階層ワード線構造により、１本のサブデコー
ド線としてサブワード線駆動信号用配線とサブワード線
非選択信号用配線との１対（２本）が同時に駆動され
る。
『電子情報通信学会 信学技報』のような階層ワード線
構造を採り、上述のようにメモリセル上に配置されてい
るメインワード線を反転または非反転のどちらかのみと
した場合、センスアンプ列上にサブワードデコード線と
してサブワード線駆動信号用配線とサブワード線非選択
信号用配線という２種類の信号配線を配置する必要があ
る。よって、メモりセルアレイの左側のセンスアンプ列
上にはサブデコード線ＳＤＬ＜０，１＞として、サブワ
ード線駆動信号用配線とサブワード線非選択信号用配線
とが２対分（４本）配置され、これらの配線はサブデコ
ード回路との交点においてバッファリングされずに、サ
ブデコード回路の例えば下から奇数段目のみに接続され
る。また、メモりセルアレイの右側のセンスアンプ列上
にはサブワードデコード線ＳＤＬ＜２，３＞として、サ
ブワード線駆動信号用配線とサブワード線非選択信号用
配線とが２対分（４本）配置され、これらの配線はサブ
デコード回路との交点においてバッファリングされず
に、サブデコード回路の例えば下から奇偶数段目のみに
接続されている。このため、この例ではフィッシュボー
ン型配置の階層ワード線構造により、１本のサブデコー
ド線としてサブワード線駆動信号用配線とサブワード線
非選択信号用配線との１対（２本）が同時に駆動され
る。
【００２４】ところが、このフィッシュボーン型配置の
階層ワード線構造においても、サブワード線駆動回路
が、同一のサブワードデコード線のひとつであるサブワ
ード線非選択信号に接続されている。その上、この従来
例だけでなく一般的にも、複数ブロックのメモリセルマ
ットが同時に選択されるため、そのメモリセルマットの
両側のブロックのサブワード駆動部が同時に動作する。
よって、サブデコード線から供給されるサブワード線非
選択信号により、多数のブロックのサブワード線駆動回
路が同時に動作することになる。上述のように、共通の
サブワード線非選択信号を多くのＮチャンネル型ＭＯＳ
トランジスタのゲート電極で受けるようになっており、
ゲート絶縁膜の厚みが薄膜化されていることから、サブ
ワード線非選択信号を入力として受けるチャンネル型Ｍ
ＯＳトランジスタの総ゲート容量は非常に大きな値とな
る。しかも、サブワード線非選択信号が昇圧電位ＶＣＨ
と接地電位ＶＳＳとに充放電されるため、動作時の昇圧
電位生成回路の消費電力は非常に大きなものとなってし
まう。また、共通のサブワード線非選択信号により大き
な容量値を有する多数のブロックのサブワード線駆動回
路のゲートの電位を充放電する必要があるため、充電時
または放電時において、電位を確定するまでに大きな遅
延時間を要する。
階層ワード線構造においても、サブワード線駆動回路
が、同一のサブワードデコード線のひとつであるサブワ
ード線非選択信号に接続されている。その上、この従来
例だけでなく一般的にも、複数ブロックのメモリセルマ
ットが同時に選択されるため、そのメモリセルマットの
両側のブロックのサブワード駆動部が同時に動作する。
よって、サブデコード線から供給されるサブワード線非
選択信号により、多数のブロックのサブワード線駆動回
路が同時に動作することになる。上述のように、共通の
サブワード線非選択信号を多くのＮチャンネル型ＭＯＳ
トランジスタのゲート電極で受けるようになっており、
ゲート絶縁膜の厚みが薄膜化されていることから、サブ
ワード線非選択信号を入力として受けるチャンネル型Ｍ
ＯＳトランジスタの総ゲート容量は非常に大きな値とな
る。しかも、サブワード線非選択信号が昇圧電位ＶＣＨ
と接地電位ＶＳＳとに充放電されるため、動作時の昇圧
電位生成回路の消費電力は非常に大きなものとなってし
まう。また、共通のサブワード線非選択信号により大き
な容量値を有する多数のブロックのサブワード線駆動回
路のゲートの電位を充放電する必要があるため、充電時
または放電時において、電位を確定するまでに大きな遅
延時間を要する。
【００２５】ここで、メモリセル上に配置されているメ
インワード線を反転または非反転させるときの動作につ
いて、サブワード線駆動回路として一般的に用いられる
特開平８ー１８１２９２号公報中の図９の回路を想定し
て説明する。
インワード線を反転または非反転させるときの動作につ
いて、サブワード線駆動回路として一般的に用いられる
特開平８ー１８１２９２号公報中の図９の回路を想定し
て説明する。
【００２６】例えばサブワード線選択時において、サブ
デコード線であるサブワード線駆動信号とサブワード線
非選択信号を先に有効レベルである昇圧電位ＶＣＨにし
た後、仮に時間をおいて反転メインワード線の電位を有
効レベルである接地電位ＶＳＳに変化させて選択される
べきサブワード線の電位を有効レベルである昇圧電位に
した場合であっても、反転メインワード線の電位が昇圧
電位から接地電位に遷移する時に、反転メインワード線
に接続されたＰチャンネル型ＭＯＳトランジスタとＮチ
ャンネル型ＭＯＳトランジスタが同時にオン状態とな
り、サブワード線駆動信号によって昇圧電位供給端子か
ら接地までサブワード線駆動回路を貫通して流れる電流
が生成してしまう。よって、不必要に昇圧電位生成回路
の消費電力を増加させてしまうことになる。
デコード線であるサブワード線駆動信号とサブワード線
非選択信号を先に有効レベルである昇圧電位ＶＣＨにし
た後、仮に時間をおいて反転メインワード線の電位を有
効レベルである接地電位ＶＳＳに変化させて選択される
べきサブワード線の電位を有効レベルである昇圧電位に
した場合であっても、反転メインワード線の電位が昇圧
電位から接地電位に遷移する時に、反転メインワード線
に接続されたＰチャンネル型ＭＯＳトランジスタとＮチ
ャンネル型ＭＯＳトランジスタが同時にオン状態とな
り、サブワード線駆動信号によって昇圧電位供給端子か
ら接地までサブワード線駆動回路を貫通して流れる電流
が生成してしまう。よって、不必要に昇圧電位生成回路
の消費電力を増加させてしまうことになる。
【００２７】また、逆に反転メインワード線の電位を有
効レベルである接地電位ＶＳＳに変化させた後、仮に時
間をおいてサブデコード線から供給されるサブワード線
駆動信号とサブワード線非選択信号とを有効レベルにし
た場合、サブワード線駆動信号は昇圧電位まで上昇して
いき、サブワード線非選択信号は接地電位まで降下して
いく。しかし、その際、サブワード線非選択信号により
大きな容量値を有する多数のブロックのサブワード線駆
動回路のチャンネル型ＭＯＳトランジスタのゲートを充
放電するため、充電時または放電時において、電位を確
定するまでに大きな遅延時間を要する。つまり、サブワ
ード線非選択信号を受けて動作するＮチャンネル型ＭＯ
Ｓトランジスタがオフ状態になるまで長い時間を要す
る。このとき、既に反転メインワード線の電位が有効レ
ベルである接地電位ＶＳＳとなっているために、反転メ
インワード線に接続されたＰチャンネル型ＭＯＳトラン
ジスタはオン状態であり、サブワード線駆動信号に応じ
て昇圧電位供給端子から接地までサブワード線駆動回路
を貫通して流れる電流が生じる。よって、不必要に昇圧
電位生成回路の消費電力を増加させてしまう。つまり、
反転メインワード線とサブデコード線であるサブワード
線駆動信号とサブワード線非選択信号とを、どの順番に
動作させた場合においても不必要に昇圧電位生成回路の
消費電力を増加させてしまうことになる。
効レベルである接地電位ＶＳＳに変化させた後、仮に時
間をおいてサブデコード線から供給されるサブワード線
駆動信号とサブワード線非選択信号とを有効レベルにし
た場合、サブワード線駆動信号は昇圧電位まで上昇して
いき、サブワード線非選択信号は接地電位まで降下して
いく。しかし、その際、サブワード線非選択信号により
大きな容量値を有する多数のブロックのサブワード線駆
動回路のチャンネル型ＭＯＳトランジスタのゲートを充
放電するため、充電時または放電時において、電位を確
定するまでに大きな遅延時間を要する。つまり、サブワ
ード線非選択信号を受けて動作するＮチャンネル型ＭＯ
Ｓトランジスタがオフ状態になるまで長い時間を要す
る。このとき、既に反転メインワード線の電位が有効レ
ベルである接地電位ＶＳＳとなっているために、反転メ
インワード線に接続されたＰチャンネル型ＭＯＳトラン
ジスタはオン状態であり、サブワード線駆動信号に応じ
て昇圧電位供給端子から接地までサブワード線駆動回路
を貫通して流れる電流が生じる。よって、不必要に昇圧
電位生成回路の消費電力を増加させてしまう。つまり、
反転メインワード線とサブデコード線であるサブワード
線駆動信号とサブワード線非選択信号とを、どの順番に
動作させた場合においても不必要に昇圧電位生成回路の
消費電力を増加させてしまうことになる。
【００２８】その結果、上記第１及び第２の従来例のい
ずれにおいても、昇圧電位を生成するためにはその供給
電荷量に比べて非常に大きな消費電荷量が必要となり、
かつ、回路規模も膨大となり大きなレイアウト面積を必
要とするという不具合があった。
ずれにおいても、昇圧電位を生成するためにはその供給
電荷量に比べて非常に大きな消費電荷量が必要となり、
かつ、回路規模も膨大となり大きなレイアウト面積を必
要とするという不具合があった。
【００２９】本発明は、上述のような各従来例における
不具合がいずれも内部昇圧電位生成回路の電荷の供給能
力が比較的低い点に起因することに着目してなされたも
のであり、本発明の主たる目的は、内部昇圧電位生成回
路が低消費電力化された半導体集積回路装置を提供する
ことにある。
不具合がいずれも内部昇圧電位生成回路の電荷の供給能
力が比較的低い点に起因することに着目してなされたも
のであり、本発明の主たる目的は、内部昇圧電位生成回
路が低消費電力化された半導体集積回路装置を提供する
ことにある。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、以
下の通りである。
発明のうち代表的なものの概要を簡単に説明すれば、以
下の通りである。
【００３１】階層ワード線構造のＤＲＡＭ等において、
ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等
の高集積化を図ることを目的として、サブメモリセルア
レイを、格子状に配置したダイナミック型メモリセルを
含むメモリセルブロックと、単位サブワード線駆動回路
を含むサブワード線駆動部と、サブワード線駆動回路に
接続され選択する配線であるメインワード線を生成する
メインワード線生成回路と、サブワード線駆動回路に接
続されサブワード線に選択電位を供給するサブワード線
駆動信号生成回路と、サブワード線駆動回路に接続され
非選択にするサブワード線非選択信号生成回路と、単位
増幅回路を含むセンスアンプとを備え、サブメモリセル
アレイとその両横にサブワード線駆動回路部を、その上
下にセンスアンプ列を配置しサブメモリブロックとす
る。サブワード線駆動部とセンスアンプ列の交点に上記
したサブワード線非選択信号生成回路を配置する。そし
て、このメモリセルと周辺回路含んだサブメモリブロッ
クを格子状に配置する。このサブワード線駆動信号の有
効レベルを外部電源電位よりも高い昇圧電位とし、この
サブワード線非選択信号の有効レベルを外部電源電位よ
りも低い内部降圧電位とする構成を採る。
ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等
の高集積化を図ることを目的として、サブメモリセルア
レイを、格子状に配置したダイナミック型メモリセルを
含むメモリセルブロックと、単位サブワード線駆動回路
を含むサブワード線駆動部と、サブワード線駆動回路に
接続され選択する配線であるメインワード線を生成する
メインワード線生成回路と、サブワード線駆動回路に接
続されサブワード線に選択電位を供給するサブワード線
駆動信号生成回路と、サブワード線駆動回路に接続され
非選択にするサブワード線非選択信号生成回路と、単位
増幅回路を含むセンスアンプとを備え、サブメモリセル
アレイとその両横にサブワード線駆動回路部を、その上
下にセンスアンプ列を配置しサブメモリブロックとす
る。サブワード線駆動部とセンスアンプ列の交点に上記
したサブワード線非選択信号生成回路を配置する。そし
て、このメモリセルと周辺回路含んだサブメモリブロッ
クを格子状に配置する。このサブワード線駆動信号の有
効レベルを外部電源電位よりも高い昇圧電位とし、この
サブワード線非選択信号の有効レベルを外部電源電位よ
りも低い内部降圧電位とする構成を採る。
【００３２】階層ワード線構造を採る半導体集積回路で
は、ロウ系回路動作時、同時に多くのサブワード線駆動
回路に接続した信号が動作するため、大容量化に伴い消
費電力が増大しており、特に内部昇圧電位生成回路の消
費電力が大きくなる。ところが、内部昇圧電位生成回路
は生成効率が低く、昇圧電位生成時に多大な消費電流が
必要になる。そのため、内部昇圧電位生成回路の消費電
力はできる限り小さくする必要がある。そこで、上記し
た構成をとることにより、サブワード線非選択信号に接
続された回路による消費を生成効率の悪い内部昇圧電位
生成回路から生成効率の良い内部降圧電位生成回路にす
ることで、大幅な低消費電力化が可能となる。具体的に
は、以下のような手段を講じている。
は、ロウ系回路動作時、同時に多くのサブワード線駆動
回路に接続した信号が動作するため、大容量化に伴い消
費電力が増大しており、特に内部昇圧電位生成回路の消
費電力が大きくなる。ところが、内部昇圧電位生成回路
は生成効率が低く、昇圧電位生成時に多大な消費電流が
必要になる。そのため、内部昇圧電位生成回路の消費電
力はできる限り小さくする必要がある。そこで、上記し
た構成をとることにより、サブワード線非選択信号に接
続された回路による消費を生成効率の悪い内部昇圧電位
生成回路から生成効率の良い内部降圧電位生成回路にす
ることで、大幅な低消費電力化が可能となる。具体的に
は、以下のような手段を講じている。
【００３３】本発明の第１の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備えるとともに、上記サブワード線駆動信号は外部電源
電位よりも高い昇圧電位である状態を有し、上記サブワ
ード線非選択信号は上記外部電源電位または外部電源電
位よりも低い内部降圧電位である状態を有している。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備えるとともに、上記サブワード線駆動信号は外部電源
電位よりも高い昇圧電位である状態を有し、上記サブワ
ード線非選択信号は上記外部電源電位または外部電源電
位よりも低い内部降圧電位である状態を有している。
【００３４】これにより、以下のような作用効果を発揮
することができる。上述のように、同時に動作するサブ
ワード線非選択信号が接続されているＭＯＳトランジス
タの総ゲート容量は非常に大きな容量である。したがっ
て、サブワード線非選択信号が昇圧電位と接地電位の電
位差で充放電されると動作時の昇圧電位生成回路の消費
電力は非常に大きなものとなるのに対し、本発明の第１
の半導体集積回路装置では、サブワード線非選択信号が
内部降圧電位と接地電位との電位差で充放電すればすむ
ため、外部電源電位よりも高い内部昇圧電位を生成する
ための電荷供給量を削減できる。つまり、サブワード線
駆動回路を非選択するための駆動源として、生成効率の
よくない内部昇圧電位を用いる代わりに、外部電源電位
よりも低く生成効率の良い内部降圧電位を用いること
で、低消費電力化が可能となる。また、電荷供給量の低
い内部昇圧電位を生成する回路を用いることにより、回
路構成も簡素化されるので、回路面積の縮小によるレイ
アウト面積の低減を図ることができる。
することができる。上述のように、同時に動作するサブ
ワード線非選択信号が接続されているＭＯＳトランジス
タの総ゲート容量は非常に大きな容量である。したがっ
て、サブワード線非選択信号が昇圧電位と接地電位の電
位差で充放電されると動作時の昇圧電位生成回路の消費
電力は非常に大きなものとなるのに対し、本発明の第１
の半導体集積回路装置では、サブワード線非選択信号が
内部降圧電位と接地電位との電位差で充放電すればすむ
ため、外部電源電位よりも高い内部昇圧電位を生成する
ための電荷供給量を削減できる。つまり、サブワード線
駆動回路を非選択するための駆動源として、生成効率の
よくない内部昇圧電位を用いる代わりに、外部電源電位
よりも低く生成効率の良い内部降圧電位を用いること
で、低消費電力化が可能となる。また、電荷供給量の低
い内部昇圧電位を生成する回路を用いることにより、回
路構成も簡素化されるので、回路面積の縮小によるレイ
アウト面積の低減を図ることができる。
【００３５】上記第１の半導体集積回路装置において、
上記サブワード線駆動部と上記センスアンプ列とを互い
に交差する方向に配置し、上記サブワード線非選択信号
生成回路を上記サブワード線駆動部と上記センスアンプ
列とが交差する交差領域に配置することが好ましい。
上記サブワード線駆動部と上記センスアンプ列とを互い
に交差する方向に配置し、上記サブワード線非選択信号
生成回路を上記サブワード線駆動部と上記センスアンプ
列とが交差する交差領域に配置することが好ましい。
【００３６】これにより、例えばメインワード線駆動信
号を有効レベルである接地電位に変化させた後、サブデ
コード線であるサブワード線駆動信号とサブワード線非
選択信号を有効レベルにすることでサブワード線を選択
するように構成した場合、サブワード線駆動信号は昇圧
電位まで上昇してき、サブワード線非選択信号は内部降
圧電位から接地電位まで降下していく。その際、各交差
領域にサブワード線非選択信号生成回路が配置されてい
るため、１つのサブワード線非選択信号用の配線に接続
される容量は１つのサブワード線駆動部内のサブワード
線駆動回路のＭＯＳトランジスタのゲートのみとなる。
すなわち、サブワード線非選択信号の遷移レベルが内部
降圧電位と接地電位との電位差に小さくなるのに加え
て、配線に接続されるゲートの容量が小さくなることに
より、サブワード線非選択信号を入力として受けるＭＯ
Ｓトランジスタをオフ状態にする時間を短くすることが
できるので、放電時において電位を確定するまでの遅延
時間を短くすることができる。
号を有効レベルである接地電位に変化させた後、サブデ
コード線であるサブワード線駆動信号とサブワード線非
選択信号を有効レベルにすることでサブワード線を選択
するように構成した場合、サブワード線駆動信号は昇圧
電位まで上昇してき、サブワード線非選択信号は内部降
圧電位から接地電位まで降下していく。その際、各交差
領域にサブワード線非選択信号生成回路が配置されてい
るため、１つのサブワード線非選択信号用の配線に接続
される容量は１つのサブワード線駆動部内のサブワード
線駆動回路のＭＯＳトランジスタのゲートのみとなる。
すなわち、サブワード線非選択信号の遷移レベルが内部
降圧電位と接地電位との電位差に小さくなるのに加え
て、配線に接続されるゲートの容量が小さくなることに
より、サブワード線非選択信号を入力として受けるＭＯ
Ｓトランジスタをオフ状態にする時間を短くすることが
できるので、放電時において電位を確定するまでの遅延
時間を短くすることができる。
【００３７】上記第１の半導体集積回路装置において、
上記サブワード線非選択信号生成回路を上記サブワード
線駆動信号を入力として受けて上記サブワード線非選択
信号を生成するように構成することにより、比較的小さ
な面積である交差領域に配置されるべき回路量を少なく
でき、高集積化に適した回路構成を採ることができる。
上記サブワード線非選択信号生成回路を上記サブワード
線駆動信号を入力として受けて上記サブワード線非選択
信号を生成するように構成することにより、比較的小さ
な面積である交差領域に配置されるべき回路量を少なく
でき、高集積化に適した回路構成を採ることができる。
【００３８】上記第１の半導体集積回路装置において、
上記昇圧電位及び上記内部降圧電位を上記外部電源電位
を入力として受けて生成されるものとし、上記昇圧電位
及び内部降圧電位を上記外部電源電位の値が所定範囲内
のときにはそれぞれほぼ一定とすることが好ましい。
上記昇圧電位及び上記内部降圧電位を上記外部電源電位
を入力として受けて生成されるものとし、上記昇圧電位
及び内部降圧電位を上記外部電源電位の値が所定範囲内
のときにはそれぞれほぼ一定とすることが好ましい。
【００３９】これにより、外部電源電位が所定範囲内に
あるときには、それぞれ外部電圧依存性の小さいサブワ
ード線駆動信号の有効レベルである昇圧電位の変化特性
と、サブワード線非選択信号の無効レベルである内部降
圧電位の変化特性とを外部電源電位に対して同じにする
ことが可能となる。このようにすれば、サブワード線駆
動信号とメインワード線駆動信号及びサブワード線非選
択信号の変化特性が外部電源電位に対して比較的近くな
るので、外部電源電位に対する動作マージンが大きくな
り、安定動作を可能とすることができる。
あるときには、それぞれ外部電圧依存性の小さいサブワ
ード線駆動信号の有効レベルである昇圧電位の変化特性
と、サブワード線非選択信号の無効レベルである内部降
圧電位の変化特性とを外部電源電位に対して同じにする
ことが可能となる。このようにすれば、サブワード線駆
動信号とメインワード線駆動信号及びサブワード線非選
択信号の変化特性が外部電源電位に対して比較的近くな
るので、外部電源電位に対する動作マージンが大きくな
り、安定動作を可能とすることができる。
【００４０】上記第１の半導体集積回路装置において、
上記交差領域に配置され、上記センスアンプを駆動する
ためのセンスアンプ駆動回路をさらに備えている場合に
は、上記センスアンプ駆動回路及び上記サブワード線非
選択信号生成回路に、上記半導体基板内に形成された共
通のソースまたはドレインを有するＭＯＳトランジスタ
をそれぞれ配置することが好ましい。
上記交差領域に配置され、上記センスアンプを駆動する
ためのセンスアンプ駆動回路をさらに備えている場合に
は、上記センスアンプ駆動回路及び上記サブワード線非
選択信号生成回路に、上記半導体基板内に形成された共
通のソースまたはドレインを有するＭＯＳトランジスタ
をそれぞれ配置することが好ましい。
【００４１】これにより、比較的小さな面積である交差
領域にセンスアンプ駆動回路とサブワード線非選択信号
生成回路の両方を配置する際、センスアンプ駆動回路と
サブワード線非選択信号生成回路内のＭＯＳトランジス
タのソース又はドレインを共通としたレイアウト配置が
可能となり、レイアウト面積の削減が可能となること
で、高集積化に適した回路構成を採ることができる。
領域にセンスアンプ駆動回路とサブワード線非選択信号
生成回路の両方を配置する際、センスアンプ駆動回路と
サブワード線非選択信号生成回路内のＭＯＳトランジス
タのソース又はドレインを共通としたレイアウト配置が
可能となり、レイアウト面積の削減が可能となること
で、高集積化に適した回路構成を採ることができる。
【００４２】上記第１の半導体集積回路装置において、
上記サブワード線非選択信号生成回路を上記サブワード
線駆動部の両側に配置し、上記サブワード線駆動部に、
上記両側のサブワード線非選択信号生成回路からのサブ
ワード線非選択信号を入力信号として受けさせることが
できる。
上記サブワード線非選択信号生成回路を上記サブワード
線駆動部の両側に配置し、上記サブワード線駆動部に、
上記両側のサブワード線非選択信号生成回路からのサブ
ワード線非選択信号を入力信号として受けさせることが
できる。
【００４３】これにより、サブワード線駆動部の両側か
らサブワード線非選択信号を入力できるため、片側の比
較的小さな面積である交差領域に配置するサブワード線
非選択回路の数はサブワード線駆動部に入力されるサブ
ワード線非選択信号の数の半分だけでよく、交差領域に
配置されているべき回路量を少なくでき、高集積化に適
した回路構成を採ることができる。
らサブワード線非選択信号を入力できるため、片側の比
較的小さな面積である交差領域に配置するサブワード線
非選択回路の数はサブワード線駆動部に入力されるサブ
ワード線非選択信号の数の半分だけでよく、交差領域に
配置されているべき回路量を少なくでき、高集積化に適
した回路構成を採ることができる。
【００４４】上記第１の半導体集積回路装置において、
上記サブワード線駆動部に、４本以上の上記サブワード
線非選択信号用の配線を接続し、上記サブワード線非選
択信号生成回路と上記サブワード線駆動部とを互いに隣
接しながら交互に配置しておき、端部に配置されたもの
を除く上記サブワード線非選択信号生成回路で生成され
た上記サブワード線非選択信号を、その両隣を含む４ブ
ロック以上の上記サブワード線駆動部に入力させること
ができる。
上記サブワード線駆動部に、４本以上の上記サブワード
線非選択信号用の配線を接続し、上記サブワード線非選
択信号生成回路と上記サブワード線駆動部とを互いに隣
接しながら交互に配置しておき、端部に配置されたもの
を除く上記サブワード線非選択信号生成回路で生成され
た上記サブワード線非選択信号を、その両隣を含む４ブ
ロック以上の上記サブワード線駆動部に入力させること
ができる。
【００４５】これにより、各サブワード線駆動部に入力
されるサブワード線非選択信号用の配線が４本以上あっ
たとしても、各サブワード線駆動部片側の比較的小さな
面積である交差領域の一つ一つに４個以上のサブワード
線非選択信号生成回路を配置する必要がなく、この交差
領域には最低１個のサブワード線非選択信号生成回路を
配置するだけでよく、このサブワード線非選択信号生成
回路により生成されたサブワード線非選択信号を複数の
しかも隣接する４個以上のサブワード線駆動部で共用す
ることができる。よって、交差領域に配置されているべ
き回路量を少なくでき、高集積化に適した回路構成を採
ることができる。
されるサブワード線非選択信号用の配線が４本以上あっ
たとしても、各サブワード線駆動部片側の比較的小さな
面積である交差領域の一つ一つに４個以上のサブワード
線非選択信号生成回路を配置する必要がなく、この交差
領域には最低１個のサブワード線非選択信号生成回路を
配置するだけでよく、このサブワード線非選択信号生成
回路により生成されたサブワード線非選択信号を複数の
しかも隣接する４個以上のサブワード線駆動部で共用す
ることができる。よって、交差領域に配置されているべ
き回路量を少なくでき、高集積化に適した回路構成を採
ることができる。
【００４６】上記第１の半導体集積回路装置において、
上記サブワード線駆動部と上記サブワード線非選択信号
生成回路とを互いに隣接しながら交互に配置し、上記サ
ブワード線駆動信号を上記サブワード線駆動部の両側か
ら上記サブワード線駆動部に入力させ、上記サブワード
線非選択信号を上記サブワード線駆動部の両側の上記サ
ブワード線非選択信号生成回路から上記サブワード線駆
動部に入力させることができる。
上記サブワード線駆動部と上記サブワード線非選択信号
生成回路とを互いに隣接しながら交互に配置し、上記サ
ブワード線駆動信号を上記サブワード線駆動部の両側か
ら上記サブワード線駆動部に入力させ、上記サブワード
線非選択信号を上記サブワード線駆動部の両側の上記サ
ブワード線非選択信号生成回路から上記サブワード線駆
動部に入力させることができる。
【００４７】これにより、共通のサブワード線駆動信号
を入力として受けるサブワード線駆動部の数を削減し、
高速でサブワード線の選択を行うことが可能となるとと
もに、交差領域に、サブワード線駆動部，サブワード線
駆動信号生成回路，サブワード線駆動部，サブワード線
非選択信号生成回路，…の順に連続して配置すること
で、各サブワード線駆動部においてサブワード線駆動信
号とサブワード線非選択信号を共用することができる。
よって、交差領域に配置されているべき回路量を少なく
でき、高集積化に適した回路構成を採ることができる。
を入力として受けるサブワード線駆動部の数を削減し、
高速でサブワード線の選択を行うことが可能となるとと
もに、交差領域に、サブワード線駆動部，サブワード線
駆動信号生成回路，サブワード線駆動部，サブワード線
非選択信号生成回路，…の順に連続して配置すること
で、各サブワード線駆動部においてサブワード線駆動信
号とサブワード線非選択信号を共用することができる。
よって、交差領域に配置されているべき回路量を少なく
でき、高集積化に適した回路構成を採ることができる。
【００４８】上記第１の半導体集積回路装置において、
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し上記内部降圧電位の変化に応じて
変化する選択内部降圧電位生成回路と、上記選択内部降
圧電位生成回路から延びて上記サブワード線非選択信号
生成回路に接続される選択内部降圧電位供給用配線とを
さらに備え、上記選択内部降圧電位供給用配線を上記セ
ンスアンプ列の上に配置することができる。
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し上記内部降圧電位の変化に応じて
変化する選択内部降圧電位生成回路と、上記選択内部降
圧電位生成回路から延びて上記サブワード線非選択信号
生成回路に接続される選択内部降圧電位供給用配線とを
さらに備え、上記選択内部降圧電位供給用配線を上記セ
ンスアンプ列の上に配置することができる。
【００４９】これにより、例えばこのＭＯＳトランジス
タがＰチャンネル型で基板電位が昇圧電位であり、ソー
ス電位であるサブワード線非選択信号の有効レベルが降
圧電位であった場合、電源投入時等において昇圧電位と
内部降圧電位の立ち上がり状態に差が生じ、一時的に内
部降圧電位が昇圧電位より高くなった時であっても、こ
のＰチャンネル型ＭＯＳトランジスタの基板電位よりソ
ース電位が高くなることがない。したがって、ＰＮジャ
ンクションの順方向電流等が流れず、ラッチアップにい
たるおそれを回避できる。
タがＰチャンネル型で基板電位が昇圧電位であり、ソー
ス電位であるサブワード線非選択信号の有効レベルが降
圧電位であった場合、電源投入時等において昇圧電位と
内部降圧電位の立ち上がり状態に差が生じ、一時的に内
部降圧電位が昇圧電位より高くなった時であっても、こ
のＰチャンネル型ＭＯＳトランジスタの基板電位よりソ
ース電位が高くなることがない。したがって、ＰＮジャ
ンクションの順方向電流等が流れず、ラッチアップにい
たるおそれを回避できる。
【００５０】上記第１の半導体集積回路装置において、
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し、上記内部降圧電位の変化に応じ
て変化する選択内部降圧電位生成回路と、上記選択内部
降圧電位生成回路から延びて上記サブワード線非選択信
号生成回路に接続される選択内部降圧電位供給用配線と
をさらに備え、上記選択内部降圧電位供給用配線を上記
サブワード線駆動部の上に配置することができる。
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し、上記内部降圧電位の変化に応じ
て変化する選択内部降圧電位生成回路と、上記選択内部
降圧電位生成回路から延びて上記サブワード線非選択信
号生成回路に接続される選択内部降圧電位供給用配線と
をさらに備え、上記選択内部降圧電位供給用配線を上記
サブワード線駆動部の上に配置することができる。
【００５１】これにより、上述と同様に、このＭＯＳト
ランジスタがＰチャンネル型で基板電位が昇圧電位であ
り、ソース電位であるサブワード線非選択信号の有効レ
ベルが降圧電位であった場合、電源投入時等において昇
圧電位と内部降圧電位の立ち上がり状態に差が生じ、一
時的に内部降圧電位が昇圧電位より高くなった時であっ
ても、このＰチャンネル型ＭＯＳトランジスタの基板電
位よりソース電位が高くなることがなく、ＰＮジャンク
ションの順方向電流等が流れず、ラッチアップにいたる
おそれを回避できる。
ランジスタがＰチャンネル型で基板電位が昇圧電位であ
り、ソース電位であるサブワード線非選択信号の有効レ
ベルが降圧電位であった場合、電源投入時等において昇
圧電位と内部降圧電位の立ち上がり状態に差が生じ、一
時的に内部降圧電位が昇圧電位より高くなった時であっ
ても、このＰチャンネル型ＭＯＳトランジスタの基板電
位よりソース電位が高くなることがなく、ＰＮジャンク
ションの順方向電流等が流れず、ラッチアップにいたる
おそれを回避できる。
【００５２】上記第１の半導体集積回路装置において、
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し上記内部降圧電位の変化に応じて
変化する選択内部降圧電位生成回路と、上記選択内部降
圧電位生成回路から延びて上記サブワード線非選択信号
生成回路に接続される選択内部降圧電位供給用配線と、
上記昇圧電位を入力として受け、上記昇圧電位が所定電
位に達するまで上記選択内部降圧電位供給用配線への電
荷の供給を停止させるように上記ＭＯＳトランジスタを
制御する制御回路とをさらに備えることによっても、上
述と同様の作用により、内部降圧電位が昇圧電位より高
くなった時のラッチアップにいたるおそれを回避するこ
とができる。
上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、上記内部降圧電位
生成回路で生成された内部降圧電位を駆動源とするＭＯ
Ｓトランジスタを有し上記内部降圧電位の変化に応じて
変化する選択内部降圧電位生成回路と、上記選択内部降
圧電位生成回路から延びて上記サブワード線非選択信号
生成回路に接続される選択内部降圧電位供給用配線と、
上記昇圧電位を入力として受け、上記昇圧電位が所定電
位に達するまで上記選択内部降圧電位供給用配線への電
荷の供給を停止させるように上記ＭＯＳトランジスタを
制御する制御回路とをさらに備えることによっても、上
述と同様の作用により、内部降圧電位が昇圧電位より高
くなった時のラッチアップにいたるおそれを回避するこ
とができる。
【００５３】上記第１の半導体集積回路装置において、
上記外部電源電位を入力として受け、外部電源が投入さ
れてから所定時間が経過するまで上記選択内部降圧電位
供給用配線への電荷の供給を停止させるように上記ＭＯ
Ｓトランジスタを制御する制御回路をさらに備えること
によっても、上述と同様の作用により、内部降圧電位が
昇圧電位より高くなった時のラッチアップにいたるおそ
れを回避することができる。
上記外部電源電位を入力として受け、外部電源が投入さ
れてから所定時間が経過するまで上記選択内部降圧電位
供給用配線への電荷の供給を停止させるように上記ＭＯ
Ｓトランジスタを制御する制御回路をさらに備えること
によっても、上述と同様の作用により、内部降圧電位が
昇圧電位より高くなった時のラッチアップにいたるおそ
れを回避することができる。
【００５４】上記半導体集積回路装置において、上記メ
モリセルアレイに、第１のＮウェル領域内のＰウェル領
域に形成されたＮチャンネル型ＭＯＳトランジスタを配
置し、かつ、上記Ｎチャンネル型ＭＯＳトランジスタの
動作時には上記Ｐウェル領域には負電位が印加されるよ
うに構成し、上記センスアンプ列に、上記第１のＮウェ
ル領域よりも浅い第２のＮウェル領域に形成されたＰチ
ャンネル型ＭＯＳトランジスタを配置し、上記サブワー
ド線駆動部に、上記第１のＮウェル領域よりも浅い第３
のＮウェル領域に形成されたＰチャンネル型ＭＯＳトラ
ンジスタを配置しておき、上記第２のウェル領域と第３
のウェル領域とを互いに電気的に分離しておくことがで
きる。
モリセルアレイに、第１のＮウェル領域内のＰウェル領
域に形成されたＮチャンネル型ＭＯＳトランジスタを配
置し、かつ、上記Ｎチャンネル型ＭＯＳトランジスタの
動作時には上記Ｐウェル領域には負電位が印加されるよ
うに構成し、上記センスアンプ列に、上記第１のＮウェ
ル領域よりも浅い第２のＮウェル領域に形成されたＰチ
ャンネル型ＭＯＳトランジスタを配置し、上記サブワー
ド線駆動部に、上記第１のＮウェル領域よりも浅い第３
のＮウェル領域に形成されたＰチャンネル型ＭＯＳトラ
ンジスタを配置しておき、上記第２のウェル領域と第３
のウェル領域とを互いに電気的に分離しておくことがで
きる。
【００５５】これにより、トランジスタの動作時に、サ
ブワード線駆動部内のＰチャンネル型ＭＯＳトランジス
タの基板電位である昇圧電位に維持される第３のＮウェ
ル領域と、センスアンプ内のＰチャンネル型ＭＯＳトラ
ンジスタが形成されており内部降圧電位に維持されるＮ
ウェル領域とが電気的に分離されているので、外部電源
の投入時等において昇圧電位と内部降圧電位の立ち上が
り状態に差が生じ、一時的に内部降圧電位が昇圧電位よ
り高くなった時であっても、このセンスアンプを構成す
るＰチャンネル型ＭＯＳトランジスタの基板電位よりソ
ース電位が高くなることがなく、ＰＮジャンクションの
順方向電流等が流れず、ラッチアップにいたるおそれを
回避できる。
ブワード線駆動部内のＰチャンネル型ＭＯＳトランジス
タの基板電位である昇圧電位に維持される第３のＮウェ
ル領域と、センスアンプ内のＰチャンネル型ＭＯＳトラ
ンジスタが形成されており内部降圧電位に維持されるＮ
ウェル領域とが電気的に分離されているので、外部電源
の投入時等において昇圧電位と内部降圧電位の立ち上が
り状態に差が生じ、一時的に内部降圧電位が昇圧電位よ
り高くなった時であっても、このセンスアンプを構成す
るＰチャンネル型ＭＯＳトランジスタの基板電位よりソ
ース電位が高くなることがなく、ＰＮジャンクションの
順方向電流等が流れず、ラッチアップにいたるおそれを
回避できる。
【００５６】上記第１の半導体集積回路装置において、
上記メモリセルアレイ及び上記サブワード線駆動部に、
第１のＮウェル領域内のＰウェル領域に形成されたＮチ
ャンネル型ＭＯＳトランジスタを配置し、上記Ｎチャン
ネル型ＭＯＳトランジスタの動作時に、上記Ｐウェル領
域には負電位が印加される一方、上記第１のＮウェル領
域には昇圧電位が印加されるように構成し、上記センス
アンプ列に上記第１のＮウェル領域よりも浅い第２のＮ
ウェル領域に配置されたＰチャンネル型ＭＯＳトランジ
スタを設けておき、上記第１のウェル領域と第２のウェ
ル領域とを互いに電気的に分離しておくことができる。
上記メモリセルアレイ及び上記サブワード線駆動部に、
第１のＮウェル領域内のＰウェル領域に形成されたＮチ
ャンネル型ＭＯＳトランジスタを配置し、上記Ｎチャン
ネル型ＭＯＳトランジスタの動作時に、上記Ｐウェル領
域には負電位が印加される一方、上記第１のＮウェル領
域には昇圧電位が印加されるように構成し、上記センス
アンプ列に上記第１のＮウェル領域よりも浅い第２のＮ
ウェル領域に配置されたＰチャンネル型ＭＯＳトランジ
スタを設けておき、上記第１のウェル領域と第２のウェ
ル領域とを互いに電気的に分離しておくことができる。
【００５７】これにより、メモリセルとサブワード線駆
動回路を深いＮウェルで囲むトリプルウェル構造の半導
体集積回路であっても、トランジスタの動作時に、サブ
ワード線駆動部内のＰチャンネル型ＭＯＳトランジスタ
の基板電位である昇圧電位に維持される第１のＮウェル
領域と、センスアンプ内のＰチャンネル型ＭＯＳトラン
ジスタが形成されており内部降圧電位に維持されている
第２のＮウェル領域とが電気的に分離されているので、
電源投入時等において昇圧電位と内部降圧電位との立ち
上がり状態に差が生じ、一時的に内部降圧電位が昇圧電
位より高くなった時であっても、このセンスアンプを構
成するＰチャンネル型ＭＯＳトランジスタの基板電位よ
りソース電位が高くなることがなく、ＰＮジャンクショ
ンの順方向電流等が流れず、ラッチアップにいたるおそ
れを回避できる。
動回路を深いＮウェルで囲むトリプルウェル構造の半導
体集積回路であっても、トランジスタの動作時に、サブ
ワード線駆動部内のＰチャンネル型ＭＯＳトランジスタ
の基板電位である昇圧電位に維持される第１のＮウェル
領域と、センスアンプ内のＰチャンネル型ＭＯＳトラン
ジスタが形成されており内部降圧電位に維持されている
第２のＮウェル領域とが電気的に分離されているので、
電源投入時等において昇圧電位と内部降圧電位との立ち
上がり状態に差が生じ、一時的に内部降圧電位が昇圧電
位より高くなった時であっても、このセンスアンプを構
成するＰチャンネル型ＭＯＳトランジスタの基板電位よ
りソース電位が高くなることがなく、ＰＮジャンクショ
ンの順方向電流等が流れず、ラッチアップにいたるおそ
れを回避できる。
【００５８】上記第１の半導体集積回路装置において、
上記メモリセルアレイの端部において上記第１のＮウェ
ル領域よりも浅い第４のＮウェル領域に形成され、デー
タの記憶を行わないダミーメモリセルをさらに備え、上
記第４のＮウェル領域と上記第１のＮウェル領域とを互
いに電気的に接続しておくことができる。
上記メモリセルアレイの端部において上記第１のＮウェ
ル領域よりも浅い第４のＮウェル領域に形成され、デー
タの記憶を行わないダミーメモリセルをさらに備え、上
記第４のＮウェル領域と上記第１のＮウェル領域とを互
いに電気的に接続しておくことができる。
【００５９】これにより、トランジスタの動作時におい
て、サブワード線駆動部内のＰチャンネル型ＭＯＳトラ
ンジスタの基板電位である昇圧電位に維持される（第１
又は第３の）Ｎウェル領域と、センスアンプ内のＰチャ
ンネル型ＭＯＳトランジスタの内部降圧電位に維持され
る（第２の）Ｎウェル領域とが電気的に分離されている
ようにレイアウト配置を行う際、サブワード線駆動部の
Ｎウェル領域とセンスアンプ列のＮウェル領域の分離を
ダミーメモリセル部で行うことで、ラッチアップにいた
るおそれを回避しつつ、高集積化にあった回路構成を採
ることができる。
て、サブワード線駆動部内のＰチャンネル型ＭＯＳトラ
ンジスタの基板電位である昇圧電位に維持される（第１
又は第３の）Ｎウェル領域と、センスアンプ内のＰチャ
ンネル型ＭＯＳトランジスタの内部降圧電位に維持され
る（第２の）Ｎウェル領域とが電気的に分離されている
ようにレイアウト配置を行う際、サブワード線駆動部の
Ｎウェル領域とセンスアンプ列のＮウェル領域の分離を
ダミーメモリセル部で行うことで、ラッチアップにいた
るおそれを回避しつつ、高集積化にあった回路構成を採
ることができる。
【００６０】本発明の第２の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記半導体基板内に、上記センスアンプ列に平行
な方向に沿って複数の列を構成するように並ぶ複数のＮ
型拡散領域を形成し、上記１つのサブワード線駆動部に
上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散
領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を
有する複数のＭＯＳトランジスタを配置して、１つのサ
ブワード線非選択信号回路から延びるサブワード線非選
択信号用の配線を、その両側のサブワード線駆動部で共
通の列に属するＮ型拡散領域の上のゲート電極に接続さ
せたものである。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記半導体基板内に、上記センスアンプ列に平行
な方向に沿って複数の列を構成するように並ぶ複数のＮ
型拡散領域を形成し、上記１つのサブワード線駆動部に
上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散
領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を
有する複数のＭＯＳトランジスタを配置して、１つのサ
ブワード線非選択信号回路から延びるサブワード線非選
択信号用の配線を、その両側のサブワード線駆動部で共
通の列に属するＮ型拡散領域の上のゲート電極に接続さ
せたものである。
【００６１】これにより、各サブワード線駆動部を同じ
レイアウト配置にした場合、各サブワード線駆動部にお
いて、複数のサブワード線駆動信号が接続される配線の
順番が共通化される。よって、各メモリセルアレイにお
けるサブワード線の物理的アドレス配置が簡単化でき
る。
レイアウト配置にした場合、各サブワード線駆動部にお
いて、複数のサブワード線駆動信号が接続される配線の
順番が共通化される。よって、各メモリセルアレイにお
けるサブワード線の物理的アドレス配置が簡単化でき
る。
【００６２】本発明の第３の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記半導体基板内に、上記センスアンプ列に平行
な方向に沿って複数の列を構成するように並ぶ複数のＮ
型拡散領域を形成し、上記１つのサブワード線駆動部に
上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散
領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を
有する複数のＭＯＳトランジスタを配置して、１つのサ
ブワード線非選択信号回路から延びるサブワード線非選
択信号用の配線を、その両側のサブワード線駆動部で互
いに異なる列に属するＮ型拡散領域の上のゲート電極に
接続されている。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記半導体基板内に、上記センスアンプ列に平行
な方向に沿って複数の列を構成するように並ぶ複数のＮ
型拡散領域を形成し、上記１つのサブワード線駆動部に
上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散
領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を
有する複数のＭＯＳトランジスタを配置して、１つのサ
ブワード線非選択信号回路から延びるサブワード線非選
択信号用の配線を、その両側のサブワード線駆動部で互
いに異なる列に属するＮ型拡散領域の上のゲート電極に
接続されている。
【００６３】これにより、交差領域のレイアウト構成を
同じにすることが可能となるため、各交差領域を一つの
セルとしてレイアウトできる。よって、半導体集積回路
のレイアウト設計の簡略化が可能となる。
同じにすることが可能となるため、各交差領域を一つの
セルとしてレイアウトできる。よって、半導体集積回路
のレイアウト設計の簡略化が可能となる。
【００６４】本発明の第４の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、複数の
ワード線と、上記複数のワード線と交差するように延び
る複数のビット線と、上記ワード線及びビット線に接続
されてマトリックス状に配置された複数のメモリセルを
含むメモリセルアレイと、上記各ビット線に接続される
複数のセンスアンプを含むセンスアンプ列と、上記各サ
ブワード線を駆動するための複数のサブワード線駆動回
路を含むサブワード線駆動部と、上記ワード線を構成す
る第１の配線層と、上記第１の配線層より低抵抗の第２
の配線層と、上記第１の配線層と上記第２の配線層とを
接続するワード線裏打ち部とを備え、上記メモリセルア
レイには、第１のＮウェル領域内のＰウェル領域に形成
されたＮチャンネル型ＭＯＳトランジスタが配置され、
かつ、上記Ｎチャンネル型ＭＯＳトランジスタの動作時
には上記Ｐウェル領域には負電位が印加されるように構
成され、上記センスアンプ列には、第２のＮウェル領域
に形成されたＰチャンネル型ＭＯＳトランジスタが配置
されている。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、複数の
ワード線と、上記複数のワード線と交差するように延び
る複数のビット線と、上記ワード線及びビット線に接続
されてマトリックス状に配置された複数のメモリセルを
含むメモリセルアレイと、上記各ビット線に接続される
複数のセンスアンプを含むセンスアンプ列と、上記各サ
ブワード線を駆動するための複数のサブワード線駆動回
路を含むサブワード線駆動部と、上記ワード線を構成す
る第１の配線層と、上記第１の配線層より低抵抗の第２
の配線層と、上記第１の配線層と上記第２の配線層とを
接続するワード線裏打ち部とを備え、上記メモリセルア
レイには、第１のＮウェル領域内のＰウェル領域に形成
されたＮチャンネル型ＭＯＳトランジスタが配置され、
かつ、上記Ｎチャンネル型ＭＯＳトランジスタの動作時
には上記Ｐウェル領域には負電位が印加されるように構
成され、上記センスアンプ列には、第２のＮウェル領域
に形成されたＰチャンネル型ＭＯＳトランジスタが配置
されている。
【００６５】これにより、階層ワード線構造でないワー
ド線構造を備えた半導体集積回路装置においても、メモ
リセルアレイ内のＮチャンネル型ＭＯＳトランジスタが
形成されており昇圧電位に維持される第１のＮウェル領
域と、センスアンプ内のＰチャンネル型ＭＯＳトランジ
スタが形成されており内部降圧電位に維持されるＮウェ
ル領域とが電気的に分離されるレイアウト配置を行うこ
とで、ラッチアップにいたるおそれを回避ことができ
る。
ド線構造を備えた半導体集積回路装置においても、メモ
リセルアレイ内のＮチャンネル型ＭＯＳトランジスタが
形成されており昇圧電位に維持される第１のＮウェル領
域と、センスアンプ内のＰチャンネル型ＭＯＳトランジ
スタが形成されており内部降圧電位に維持されるＮウェ
ル領域とが電気的に分離されるレイアウト配置を行うこ
とで、ラッチアップにいたるおそれを回避ことができ
る。
【００６６】本発明の第５の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記サブワード線駆動回路は、ゲートが上記メイ
ンワード線に接続され、ソースまたはドレインに上記サ
ブワード線駆動信号を入力として受けて上記サブワード
線を選択するためのＭＯＳトランジスタを有するととも
に、選択されていた上記サブワード線駆動回路が非選択
に変化する際には、上記サブワード線が非選択になった
後上記メインワード線駆動信号が非選択になるように構
成されている。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記サブワード線駆動回路は、ゲートが上記メイ
ンワード線に接続され、ソースまたはドレインに上記サ
ブワード線駆動信号を入力として受けて上記サブワード
線を選択するためのＭＯＳトランジスタを有するととも
に、選択されていた上記サブワード線駆動回路が非選択
に変化する際には、上記サブワード線が非選択になった
後上記メインワード線駆動信号が非選択になるように構
成されている。
【００６７】これにより、サブワード線が非選択にされ
る際に、先にサブワード線駆動信号を非選択状態である
接地電位にしてから、メインワード線駆動信号を接地電
位から非選択状態である昇圧電位に遷移させることで、
メインワード線駆動信号の状態遷移に伴ってサブワード
線駆動信号の電位である昇圧電位と接地電位との電位差
によってサブワード線駆動回路での貫通電流が生じるこ
とがなく、供給能力が比較的低い昇圧電位生成回路の電
荷供給量を削減できる。
る際に、先にサブワード線駆動信号を非選択状態である
接地電位にしてから、メインワード線駆動信号を接地電
位から非選択状態である昇圧電位に遷移させることで、
メインワード線駆動信号の状態遷移に伴ってサブワード
線駆動信号の電位である昇圧電位と接地電位との電位差
によってサブワード線駆動回路での貫通電流が生じるこ
とがなく、供給能力が比較的低い昇圧電位生成回路の電
荷供給量を削減できる。
【００６８】上記第５の半導体集積回路装置において、
上記サブワード線駆動信号に外部電源電位よりも高い昇
圧電位である状態をもたせ、上記サブワード線非選択信
号に上記外部電源電位または外部電源電位よりも低い内
部降圧電位である状態をもたせるとともに、上記サブワ
ード線駆動部と上記センスアンプ列とを互いに交差する
方向に配置し、上記サブワード線非選択信号生成回路
を、上記サブワード線駆動部と上記センスアンプ列とが
交差する交差領域に配置して、上記サブワード線駆動信
号を入力として受けるインバータにより構成することが
できる。
上記サブワード線駆動信号に外部電源電位よりも高い昇
圧電位である状態をもたせ、上記サブワード線非選択信
号に上記外部電源電位または外部電源電位よりも低い内
部降圧電位である状態をもたせるとともに、上記サブワ
ード線駆動部と上記センスアンプ列とを互いに交差する
方向に配置し、上記サブワード線非選択信号生成回路
を、上記サブワード線駆動部と上記センスアンプ列とが
交差する交差領域に配置して、上記サブワード線駆動信
号を入力として受けるインバータにより構成することが
できる。
【００６９】これにより、サブワード線非選択信号生成
回路をインバータという比較的小さな回路で構成できる
ため、比較的小さな面積である交差領域に配置しなけれ
ばならない回路量を少なくでき、高集積化に適した回路
構成を採ることができる。
回路をインバータという比較的小さな回路で構成できる
ため、比較的小さな面積である交差領域に配置しなけれ
ばならない回路量を少なくでき、高集積化に適した回路
構成を採ることができる。
【００７０】本発明の第６の半導体集積回路装置は、半
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記サブワード線駆動回路は、ゲートが上記メイ
ンワード線に接続されソースまたはドレインに上記サブ
ワード線駆動信号を入力として受けて上記サブワード線
を選択するための第１のＭＯＳトランジスタと、ゲート
に上記サブワード線非選択信号を入力として受けて上記
サブワード線を非選択にするための第２のＭＯＳトラン
ジスタとを有するとともに、上記サブワード線駆動回路
が選択される際には、上記第２のＭＯＳトランジスタが
オフした後上記サブワード線が選択される一方、選択さ
れていた上記サブワード線駆動回路が非選択に変化する
際には、上記サブワード線が非選択になった後上記メイ
ンワード線駆動信号が非選択になるように構成されてい
る。
導体基板の上に多数のＭＯＳトランジスタと配線とを集
積して構成される半導体集積回路装置であって、メイン
ワード線及びこのメインワード線から分岐して延びる複
数のサブワード線と、上記複数のサブワード線と交差す
るように延びる複数のビット線と、上記サブワード線及
びビット線に接続されてマトリックス状に配置された複
数のメモリセルを含むメモリセルアレイと、上記各ビッ
ト線に接続される複数のセンスアンプを含むセンスアン
プ列と、メインワード線駆動信号を生成するためのメイ
ンワード線駆動信号生成回路と、サブワード線駆動信号
を生成するためのサブワード線駆動信号生成回路と、サ
ブワード線非選択信号を生成するサブワード線非選択信
号生成回路と、上記メインワード線駆動信号生成回路，
サブワード線駆動信号生成回路及び上記サブワード線非
選択信号生成回路に接続されて、上記メインワード線駆
動信号，サブワード線駆動信号及びサブワード線非選択
信号に応じて上記各サブワード線を駆動するための複数
のサブワード線駆動回路を含むサブワード線駆動部とを
備え、上記サブワード線駆動回路は、ゲートが上記メイ
ンワード線に接続されソースまたはドレインに上記サブ
ワード線駆動信号を入力として受けて上記サブワード線
を選択するための第１のＭＯＳトランジスタと、ゲート
に上記サブワード線非選択信号を入力として受けて上記
サブワード線を非選択にするための第２のＭＯＳトラン
ジスタとを有するとともに、上記サブワード線駆動回路
が選択される際には、上記第２のＭＯＳトランジスタが
オフした後上記サブワード線が選択される一方、選択さ
れていた上記サブワード線駆動回路が非選択に変化する
際には、上記サブワード線が非選択になった後上記メイ
ンワード線駆動信号が非選択になるように構成されてい
る。
【００７１】これにより、メインワード線駆動信号の状
態遷移に伴ってサブワード線駆動信号の電位である昇圧
電位と接地電位との電位差によってサブワード線駆動回
路での貫通電流が生じることがなく、供給能力が比較的
低い昇圧電位生成回路の電荷供給量を削減できる。
態遷移に伴ってサブワード線駆動信号の電位である昇圧
電位と接地電位との電位差によってサブワード線駆動回
路での貫通電流が生じることがなく、供給能力が比較的
低い昇圧電位生成回路の電荷供給量を削減できる。
【００７２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００７３】（半導体記憶装置全体の概略構成）図１
は、本発明の実施形態の半導体集積回路装置であるダイ
ナミック型ＲＡＭ（半導体記憶装置）のブロック配置を
示す図である。図１に示す各ブロックを構成する回路素
子は、絶縁ゲート型電界効果トランジスタ（以下、チャ
ンネル型ＭＯＳトランジスタと略記する）により構成さ
れており、単結晶シリコンのような１個の半導体基板上
に形成されるものである。以下の回路図中のチャンネル
型ＭＯＳトランジスタにおいて、そのチャンネル（バッ
クゲート）部にチャンネル型ＭＯＳトランジスタから外
側に向かう矢印が示されているものはＰチャンネル型Ｍ
ＯＳトランジスタを表し、矢印の付されていないものは
Ｎチャンネル型ＭＯＳトランジスタを表すものとする。
は、本発明の実施形態の半導体集積回路装置であるダイ
ナミック型ＲＡＭ（半導体記憶装置）のブロック配置を
示す図である。図１に示す各ブロックを構成する回路素
子は、絶縁ゲート型電界効果トランジスタ（以下、チャ
ンネル型ＭＯＳトランジスタと略記する）により構成さ
れており、単結晶シリコンのような１個の半導体基板上
に形成されるものである。以下の回路図中のチャンネル
型ＭＯＳトランジスタにおいて、そのチャンネル（バッ
クゲート）部にチャンネル型ＭＯＳトランジスタから外
側に向かう矢印が示されているものはＰチャンネル型Ｍ
ＯＳトランジスタを表し、矢印の付されていないものは
Ｎチャンネル型ＭＯＳトランジスタを表すものとする。
【００７４】図１に示すように、本実施形態のダイナミ
ック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢ上に、基本構
成要素である４個の大メモリセルブロックＭＢ０〜ＭＢ
３と、大メモリセルブロックＭＢ０〜ＭＢ３にそれぞれ
隣接して配置された４つのメインワード線駆動回路ブロ
ックＭＷＤＢ０〜ＭＷＤＢ３とを備えている。
ック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢ上に、基本構
成要素である４個の大メモリセルブロックＭＢ０〜ＭＢ
３と、大メモリセルブロックＭＢ０〜ＭＢ３にそれぞれ
隣接して配置された４つのメインワード線駆動回路ブロ
ックＭＷＤＢ０〜ＭＷＤＢ３とを備えている。
【００７５】ここで、大メモリセルブロックＭＢ０〜Ｍ
Ｂ３は、後述するように、格子状に配置された１２８個
のサブメモリセルアレイを含んでいる。そして、単位サ
ブワード線駆動回路を含むサブワード線駆動部ＳＷＬＢ
と、サブワード線駆動回路に接続されるメインワード線
を選択する信号であるメインワード線駆動信号を生成す
るメインワード線駆動回路と、サブワード線駆動回路に
接続されサブワード線に選択電位を供給するサブワード
線駆動信号生成回路ＷＤＧと、サブワード線駆動回路に
接続され非選択にするサブワード線非選択信号生成回路
ＸＷＤＧと、単位増幅回路を含むセンスアンプＳＡＢと
を備えている。このサブメモリセルアレイＳＭＡの図中
横方向の両側にサブワード線駆動部ＳＷＬＢを、図中縦
方向の両側にセンスアンプ列をそれぞれ配置してなる部
分をサブメモリブロックとする。サブワード線駆動部Ｓ
ＷＬＢとセンスアンプ列ＳＡＢとが交差する領域である
交差領域に上記サブワード線非選択信号生成回路ＸＷＤ
Ｇを配置する。そして、このメモリセルアレイとその周
辺部とからなるサブメモリブロックを格子状に配置す
る。また、マトリックス状に配置された１２８個のサブ
メモリセルアレイの上層には、メインワード線駆動回路
により駆動されるメインワード線ＭＷＬが配置されてい
る。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブ
ロックを構成するサブメモリセルアレイの具体的構成及
び動作ならびに配置等については、後に詳細に説明す
る。
Ｂ３は、後述するように、格子状に配置された１２８個
のサブメモリセルアレイを含んでいる。そして、単位サ
ブワード線駆動回路を含むサブワード線駆動部ＳＷＬＢ
と、サブワード線駆動回路に接続されるメインワード線
を選択する信号であるメインワード線駆動信号を生成す
るメインワード線駆動回路と、サブワード線駆動回路に
接続されサブワード線に選択電位を供給するサブワード
線駆動信号生成回路ＷＤＧと、サブワード線駆動回路に
接続され非選択にするサブワード線非選択信号生成回路
ＸＷＤＧと、単位増幅回路を含むセンスアンプＳＡＢと
を備えている。このサブメモリセルアレイＳＭＡの図中
横方向の両側にサブワード線駆動部ＳＷＬＢを、図中縦
方向の両側にセンスアンプ列をそれぞれ配置してなる部
分をサブメモリブロックとする。サブワード線駆動部Ｓ
ＷＬＢとセンスアンプ列ＳＡＢとが交差する領域である
交差領域に上記サブワード線非選択信号生成回路ＸＷＤ
Ｇを配置する。そして、このメモリセルアレイとその周
辺部とからなるサブメモリブロックを格子状に配置す
る。また、マトリックス状に配置された１２８個のサブ
メモリセルアレイの上層には、メインワード線駆動回路
により駆動されるメインワード線ＭＷＬが配置されてい
る。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブ
ロックを構成するサブメモリセルアレイの具体的構成及
び動作ならびに配置等については、後に詳細に説明す
る。
【００７６】以下、本実施形態のダイナミック型ＲＡＭ
のチップレイアウトの概要について説明する。なお、レ
イアウトに関する以下の説明では、対応する配置図の位
置関係をもってチップ等の各配置面における上下左右を
表す。
のチップレイアウトの概要について説明する。なお、レ
イアウトに関する以下の説明では、対応する配置図の位
置関係をもってチップ等の各配置面における上下左右を
表す。
【００７７】図１に示す本実施形態のダイナミック型Ｒ
ＡＭは、Ｐ型半導体基板ＰＳＵＢ上に形成され、実装構
造としていわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）
形態を採り、インナーリードと半導体基板ＰＳＵＢを結
合するためのボンディングパッドや、アドレス入力バッ
ファ，データ出力バッファ，その他の制御回路等を含む
周辺回路ＰＣは、半導体基板ＰＳＵＢの縦横の中央線に
沿って設けられた十字状の領域に配置されている。さら
に、半導体基板ＰＳＵＢの左上部には大メモリセルブロ
ックＭＢ０が、その右上部には大メモリセルブロックＭ
Ｂ１が、その左下部には大メモリセルブロックＭＢ２
が、その右下部には大メモリセルブロックＭＢ３がそれ
ぞれ配置されている。また、各大メモリセルブロックＭ
Ｂ０〜ＭＢ３にそれぞれ隣接して、多数のメインワード
線駆動回路を配置してなるメインワード線駆動回路ブロ
ックＭＷＤＢ０〜ＭＷＢＤ３が配置されている。本実施
形態においては、メインワード線駆動回路ブロックＭＷ
ＤＢ０〜ＭＷＢＤ３は、半導体基板ＰＳＵＢにおける各
大メモリセルブロックＭＢ０〜ＭＢ３の外側の隣接領域
に配置されている。
ＡＭは、Ｐ型半導体基板ＰＳＵＢ上に形成され、実装構
造としていわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）
形態を採り、インナーリードと半導体基板ＰＳＵＢを結
合するためのボンディングパッドや、アドレス入力バッ
ファ，データ出力バッファ，その他の制御回路等を含む
周辺回路ＰＣは、半導体基板ＰＳＵＢの縦横の中央線に
沿って設けられた十字状の領域に配置されている。さら
に、半導体基板ＰＳＵＢの左上部には大メモリセルブロ
ックＭＢ０が、その右上部には大メモリセルブロックＭ
Ｂ１が、その左下部には大メモリセルブロックＭＢ２
が、その右下部には大メモリセルブロックＭＢ３がそれ
ぞれ配置されている。また、各大メモリセルブロックＭ
Ｂ０〜ＭＢ３にそれぞれ隣接して、多数のメインワード
線駆動回路を配置してなるメインワード線駆動回路ブロ
ックＭＷＤＢ０〜ＭＷＢＤ３が配置されている。本実施
形態においては、メインワード線駆動回路ブロックＭＷ
ＤＢ０〜ＭＷＢＤ３は、半導体基板ＰＳＵＢにおける各
大メモリセルブロックＭＢ０〜ＭＢ３の外側の隣接領域
に配置されている。
【００７８】ただし、本発明における大メモリセルブロ
ック，メインワード線駆動回路ブロックの数や位置は、
図１に示すそれらの数や位置に限定されるものではな
い。
ック，メインワード線駆動回路ブロックの数や位置は、
図１に示すそれらの数や位置に限定されるものではな
い。
【００７９】（大メモリセルブロックの構成）図２は、
図１のダイナミック型ＲＡＭに含まれる大メモリセルブ
ロックＭＢ０の本実施形態における構造を示すブロック
図である。
図１のダイナミック型ＲＡＭに含まれる大メモリセルブ
ロックＭＢ０の本実施形態における構造を示すブロック
図である。
【００８０】以下、図２を参照しながら、図１に示され
る４つの大メモリセルブロックのうちの１つの大メモリ
セルブロックＭＢ０の構成について説明するが、その他
のメモリブロックＭＢ１〜ＭＢ３もこれと同一の構成を
有している。
る４つの大メモリセルブロックのうちの１つの大メモリ
セルブロックＭＢ０の構成について説明するが、その他
のメモリブロックＭＢ１〜ＭＢ３もこれと同一の構成を
有している。
【００８１】図２に示すように、大メモリセルブロック
ＭＢ０には、１６×８のマトリックス状に配置された１
２８個のサブメモリセルアレイＳＭＡ００〜ＳＭＡＦが
配設されている。また、各サブメモリセルアレイＳＭＡ
００〜ＳＭＡＦの周辺部は、同図の縦方向に沿って配置
されたサブワード線駆動部ＳＷＬＢと、同図の横方向に
沿って配置されたセンスアンプ列ＳＡＢと、サブワード
線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢとの交差領域
ＳＤＲとに区切られている。例えば、最下行のサブメモ
リセルアレイ群（サブメモリセルアレイＳＭＡ００〜Ｓ
ＭＡ０７）の両端の領域と各サブメモリセルアレイＳＭ
Ａ００〜ＳＭＡ０７同士の間の領域とには、左端から順
に、８つのサブワード線駆動部ＳＷＬＢ００〜ＳＷＬＢ
０８が設けられている。そして、最下行のサブメモリセ
ルアレイ群の下側には左端から順に８つのセンスアンプ
列ＳＡＢ００〜ＳＡＢ０７と９つの交差領域ＳＤＲＳＤ
Ｒ００〜ＳＤＲ０８とが交互に配置され、上側には左端
から順に８つのセンスアンプ列ＳＡＢ１０〜ＳＡＢ１７
と９つの交差領域ＳＤＲ１０〜ＳＤＲ１８とが交互に配
置されている。また、最左端部のサブメモリセルアレイ
群（サブメモリセルアレイＳＭＡ００〜ＳＭＡＦ０）の
左側には下端から順に１７個のセンスアンプ列ＳＡＢ０
０〜ＳＡＢＧ０と１８個の交差領域ＳＤＲ００〜ＳＤＲ
Ｇ０とが交互に配置され、右側には下端から順に１７個
のセンスアンプ列ＳＡＢ００〜ＳＡＢＧ０と１８個の交
差領域ＳＤＲ０１〜ＳＤＲＧ１とが交互に配置されてい
る。
ＭＢ０には、１６×８のマトリックス状に配置された１
２８個のサブメモリセルアレイＳＭＡ００〜ＳＭＡＦが
配設されている。また、各サブメモリセルアレイＳＭＡ
００〜ＳＭＡＦの周辺部は、同図の縦方向に沿って配置
されたサブワード線駆動部ＳＷＬＢと、同図の横方向に
沿って配置されたセンスアンプ列ＳＡＢと、サブワード
線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢとの交差領域
ＳＤＲとに区切られている。例えば、最下行のサブメモ
リセルアレイ群（サブメモリセルアレイＳＭＡ００〜Ｓ
ＭＡ０７）の両端の領域と各サブメモリセルアレイＳＭ
Ａ００〜ＳＭＡ０７同士の間の領域とには、左端から順
に、８つのサブワード線駆動部ＳＷＬＢ００〜ＳＷＬＢ
０８が設けられている。そして、最下行のサブメモリセ
ルアレイ群の下側には左端から順に８つのセンスアンプ
列ＳＡＢ００〜ＳＡＢ０７と９つの交差領域ＳＤＲＳＤ
Ｒ００〜ＳＤＲ０８とが交互に配置され、上側には左端
から順に８つのセンスアンプ列ＳＡＢ１０〜ＳＡＢ１７
と９つの交差領域ＳＤＲ１０〜ＳＤＲ１８とが交互に配
置されている。また、最左端部のサブメモリセルアレイ
群（サブメモリセルアレイＳＭＡ００〜ＳＭＡＦ０）の
左側には下端から順に１７個のセンスアンプ列ＳＡＢ０
０〜ＳＡＢＧ０と１８個の交差領域ＳＤＲ００〜ＳＤＲ
Ｇ０とが交互に配置され、右側には下端から順に１７個
のセンスアンプ列ＳＡＢ００〜ＳＡＢＧ０と１８個の交
差領域ＳＤＲ０１〜ＳＤＲＧ１とが交互に配置されてい
る。
【００８２】また、図２には示されていないが、大メモ
リセルブロックＭＢ０の左側に配置されたメインワード
線駆動回路から横方向に延びるメインワード線が、大メ
モリセルブロックＭＢ０内のサブワード線駆動部ＳＷＤ
内の複数の単位サブワード線駆動回路に接続されてい
る。そして、外部ロウアドレスに基づき、メインワード
線駆動回路からメインワード線を経てサブワード線駆動
部ＳＷＤＢ内の複数の単位サブワード線駆動回路を選択
するように構成されている。例えば、１つのメインワー
ド線を介して、９個のサブワード線駆動部ＳＷＬＢ２０
〜ＳＷＬＢ２８内の各２個の単位サブワード線駆動回路
が同時に選択される。
リセルブロックＭＢ０の左側に配置されたメインワード
線駆動回路から横方向に延びるメインワード線が、大メ
モリセルブロックＭＢ０内のサブワード線駆動部ＳＷＤ
内の複数の単位サブワード線駆動回路に接続されてい
る。そして、外部ロウアドレスに基づき、メインワード
線駆動回路からメインワード線を経てサブワード線駆動
部ＳＷＤＢ内の複数の単位サブワード線駆動回路を選択
するように構成されている。例えば、１つのメインワー
ド線を介して、９個のサブワード線駆動部ＳＷＬＢ２０
〜ＳＷＬＢ２８内の各２個の単位サブワード線駆動回路
が同時に選択される。
【００８３】（サブメモリセルアレイの周辺部の構成）
次に、図２に示すサブメモリセルアレイの周辺部の構成
に関する各具体例について説明する。
次に、図２に示すサブメモリセルアレイの周辺部の構成
に関する各具体例について説明する。
【００８４】−第１の具体例− まず、サブメモリセルアレイの周辺部の構成に関する第
１の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
１の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
【００８５】図３は、第１の具体例に係るサブメモリセ
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。
【００８６】例えば、１つのサブメモリアレイＳＭＡ２
４の左側及び右側にはサブワード線駆動部ＳＷＬＢ２４
及びＳＷＬＢ２５が設けられ、サブメモリセルアレイＳ
ＭＡ２４の上側及び下側にはセンスアンプ列ＳＡＢ３４
及びＳＡＢ２４が配置されている。また、このサブワー
ド線駆動部とセンスアンプ列とが交差する部分である交
差領域ＳＤＲは、以下のように示されている。例えばサ
ブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５の間、か
つセンスアンプ列ＳＡＢ３４，ＳＡＢ３５の間には、交
差領域ＳＤＲ３５が存在する。ここで、本具体例の場合
は、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧが配置されており、例えば交差領域ＳＤＲ３
５にはサブワード線非選択信号生成回路ＸＷＤＧ３５＜
０，２＞が配置されている。ただし、サブワード線非選
択信号生成回路ＸＷＤＧ３５＜０，２＞とは、ワード線
非選択信号ＸＷＤ３５＜０＞及びＸＷＤ３５＜２＞な
ど，複数の信号を扱うサブワード線非選択信号生成回路
を意味する。
４の左側及び右側にはサブワード線駆動部ＳＷＬＢ２４
及びＳＷＬＢ２５が設けられ、サブメモリセルアレイＳ
ＭＡ２４の上側及び下側にはセンスアンプ列ＳＡＢ３４
及びＳＡＢ２４が配置されている。また、このサブワー
ド線駆動部とセンスアンプ列とが交差する部分である交
差領域ＳＤＲは、以下のように示されている。例えばサ
ブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５の間、か
つセンスアンプ列ＳＡＢ３４，ＳＡＢ３５の間には、交
差領域ＳＤＲ３５が存在する。ここで、本具体例の場合
は、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧが配置されており、例えば交差領域ＳＤＲ３
５にはサブワード線非選択信号生成回路ＸＷＤＧ３５＜
０，２＞が配置されている。ただし、サブワード線非選
択信号生成回路ＸＷＤＧ３５＜０，２＞とは、ワード線
非選択信号ＸＷＤ３５＜０＞及びＸＷＤ３５＜２＞な
ど，複数の信号を扱うサブワード線非選択信号生成回路
を意味する。
【００８７】そして、サブメモリセルアレイＳＭＡ２４
内には、図３の横方向に延びる５１２本のサブワード線
ＳＷ（ＳＷ０〜ＳＷ５１１）が配置されている（図３に
おいては、４本のサブワード線ＳＷ０〜ＳＷ３のみが示
されている）。また、図示されていないが、サブメモリ
セルアレイＳＭＡ２４内には、図３の縦方向に延びる２
５６組のビット線対ＢＩＴ，ＸＢＩＴ（ＢＩＴ０，ＸＢ
ＩＴ〜ＢＩＴ２５５，ＸＢＩＴ２５５）が配置されてい
る。ここで、特に明記された場合を除いて反転信号また
は反転信号用配線には、その名称のはじめに“Ｘ”を付
すものとし、以後、ビット線対ＢＩＴ０，ＸＢＩＴ０〜
ＢＩＴ２５５，ＸＢＩＴ２５５のような相補信号または
相補信号用配線には、“＊ＢＩＴ０〜＊ＢＩＴ２５５”
のように、“＊”を名称のはじめに付すものとする。
内には、図３の横方向に延びる５１２本のサブワード線
ＳＷ（ＳＷ０〜ＳＷ５１１）が配置されている（図３に
おいては、４本のサブワード線ＳＷ０〜ＳＷ３のみが示
されている）。また、図示されていないが、サブメモリ
セルアレイＳＭＡ２４内には、図３の縦方向に延びる２
５６組のビット線対ＢＩＴ，ＸＢＩＴ（ＢＩＴ０，ＸＢ
ＩＴ〜ＢＩＴ２５５，ＸＢＩＴ２５５）が配置されてい
る。ここで、特に明記された場合を除いて反転信号また
は反転信号用配線には、その名称のはじめに“Ｘ”を付
すものとし、以後、ビット線対ＢＩＴ０，ＸＢＩＴ０〜
ＢＩＴ２５５，ＸＢＩＴ２５５のような相補信号または
相補信号用配線には、“＊ＢＩＴ０〜＊ＢＩＴ２５５”
のように、“＊”を名称のはじめに付すものとする。
【００８８】なお、サブワード線やビット線対の本数
は、以上で説明した本数に限定されるものではないこと
はいうまでもない。
は、以上で説明した本数に限定されるものではないこと
はいうまでもない。
【００８９】そして、これらのサブワード線及びビット
線の交点には、情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳトランジスタからなる５１２×２５６個のダイナミ
ック型メモリセルがマトリックス状に配置されている。
これにより、本実施形態において、各サブメモリセルア
レイＳＭＡ００〜ＳＭＡＦ７は、いわゆる１２８キロビ
ットのダイナミック型の記憶容量を有し、各大メモリセ
ルブロックＭＢ０〜ＭＢ３は、１２８キロ×１２８つま
り１６メガビットの記憶容量を有し、ダイナミック型Ｒ
ＡＭは、１６メガ×４つまり６４メガビットの記憶容量
を有することになる。
線の交点には、情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳトランジスタからなる５１２×２５６個のダイナミ
ック型メモリセルがマトリックス状に配置されている。
これにより、本実施形態において、各サブメモリセルア
レイＳＭＡ００〜ＳＭＡＦ７は、いわゆる１２８キロビ
ットのダイナミック型の記憶容量を有し、各大メモリセ
ルブロックＭＢ０〜ＭＢ３は、１２８キロ×１２８つま
り１６メガビットの記憶容量を有し、ダイナミック型Ｒ
ＡＭは、１６メガ×４つまり６４メガビットの記憶容量
を有することになる。
【００９０】次に、サブワード線駆動部ＳＷＬＢ２４内
には、サブメモリセルアレイＳＭＡ２４の奇数番号のサ
ブワード線ＳＷ１，ＳＷ３，…につながる２５６個の単
位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３，…が設け
られている。一方、サブメモリセルアレイＳＭＡ２４，
ＳＭＡ２５間に配置されているサブワード線駆動部ＳＷ
ＬＢ２５内には、サブメモリセルアレイＳＭＡ２４の偶
数番号のサブワード線ＳＷ０，ＳＷ２，…につながる２
５６個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ
２，…が設けられている。つまり、各単位サブワード線
駆動回路ＳＷＤは、その両側で隣接する２個のサブメモ
リセルアレイＳＭＡの双方のメモリセルに伝達するため
のサブワード線活性化信号を生成するものである。ま
た、このことは、相隣接する２つのサブメモリセルアレ
イＳＭＡのサブワード線ＳＷは互いに電気的に接続され
ていることを意味する。
には、サブメモリセルアレイＳＭＡ２４の奇数番号のサ
ブワード線ＳＷ１，ＳＷ３，…につながる２５６個の単
位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３，…が設け
られている。一方、サブメモリセルアレイＳＭＡ２４，
ＳＭＡ２５間に配置されているサブワード線駆動部ＳＷ
ＬＢ２５内には、サブメモリセルアレイＳＭＡ２４の偶
数番号のサブワード線ＳＷ０，ＳＷ２，…につながる２
５６個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ
２，…が設けられている。つまり、各単位サブワード線
駆動回路ＳＷＤは、その両側で隣接する２個のサブメモ
リセルアレイＳＭＡの双方のメモリセルに伝達するため
のサブワード線活性化信号を生成するものである。ま
た、このことは、相隣接する２つのサブメモリセルアレ
イＳＭＡのサブワード線ＳＷは互いに電気的に接続され
ていることを意味する。
【００９１】次に、各単位サブワード線駆動回路ＳＷＤ
への入力信号の伝達経路び選択方法について説明する。
各単位サブワード線駆動回路ＳＷＤには、メインワード
線駆動信号と、サブワード線駆動信号ＷＤとサブワード
線非選択信号ＸＷＤとが入力されるように構成されてお
り、これらのメインワード線駆動信号とサブワード線駆
動信号ＷＤとサブワード線非選択信号ＸＷＤとは外部か
ら入力されたロウアドレスにより選択される。
への入力信号の伝達経路び選択方法について説明する。
各単位サブワード線駆動回路ＳＷＤには、メインワード
線駆動信号と、サブワード線駆動信号ＷＤとサブワード
線非選択信号ＸＷＤとが入力されるように構成されてお
り、これらのメインワード線駆動信号とサブワード線駆
動信号ＷＤとサブワード線非選択信号ＸＷＤとは外部か
ら入力されたロウアドレスにより選択される。
【００９２】まず、メインワード線駆動信号の伝達経路
について説明する。メインワード線駆動信号は、大メモ
リセルブロックＭＢに隣接したメインワード線駆動回路
ブロックＭＷＤＢ内のメインワード線駆動回路内で生成
され、メインワード線ＭＷＬを介して大メモリセルブロ
ックＭＢに入力されている。メインワード線ＭＷＬは、
複数のサブワード線駆動部ＳＷＬＢ内の複数の単位サブ
ワード線駆動回路ＳＷＤにそれぞれ接続されており、例
えばこの具体例では、１本のメインワード線ＭＷＬ０
が、サブワード線駆動部ＳＷＬＢ２４内の２個の単位サ
ブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード
線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動
回路ＳＷＤ０，ＳＷＤ２など、図中横方向に並ぶ各サブ
ワード線駆動部ＳＷＬＢ２０〜ＳＷＬＢ２７内における
各２個の単位サブワード線駆動回路ＳＷＤに接続されて
いる。つまり、１つのメインワード線ＭＷＬに単位サブ
ワード線駆動回路ＳＷＤが２個ずつ接続されているの
で、１つの大メモリセルブロックＭＢにおいて、１本の
メインワード線ＭＷＬに、２×９個の単位サブワード線
駆動回路ＳＷＤが共通に接続されていることになる。
について説明する。メインワード線駆動信号は、大メモ
リセルブロックＭＢに隣接したメインワード線駆動回路
ブロックＭＷＤＢ内のメインワード線駆動回路内で生成
され、メインワード線ＭＷＬを介して大メモリセルブロ
ックＭＢに入力されている。メインワード線ＭＷＬは、
複数のサブワード線駆動部ＳＷＬＢ内の複数の単位サブ
ワード線駆動回路ＳＷＤにそれぞれ接続されており、例
えばこの具体例では、１本のメインワード線ＭＷＬ０
が、サブワード線駆動部ＳＷＬＢ２４内の２個の単位サ
ブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード
線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動
回路ＳＷＤ０，ＳＷＤ２など、図中横方向に並ぶ各サブ
ワード線駆動部ＳＷＬＢ２０〜ＳＷＬＢ２７内における
各２個の単位サブワード線駆動回路ＳＷＤに接続されて
いる。つまり、１つのメインワード線ＭＷＬに単位サブ
ワード線駆動回路ＳＷＤが２個ずつ接続されているの
で、１つの大メモリセルブロックＭＢにおいて、１本の
メインワード線ＭＷＬに、２×９個の単位サブワード線
駆動回路ＳＷＤが共通に接続されていることになる。
【００９３】次に、サブワード線駆動信号ＷＤとサブワ
ード線非選択信号ＸＷＤの伝達経路について説明する。
例えば、サブワード線駆動信号ＷＤ２＜０，２＞は、周
辺回路部ＰＣまたはメインワード線駆動回路内において
生成される。そして、この具体例においては、サブワー
ド線駆動信号ＷＤ２＜０，２＞用の各配線は、センスア
ンプ列ＳＡＢ２４，ＳＡＢ２５上にメタル層等で配線さ
れ、交差領域ＳＤＲ２５で分岐して縦方向に延びてい
る。そして、サブワード線駆動信号ＷＤ２＜０，２＞用
の各分岐配線は、サブワード線駆動部ＳＷＬＢ２５上に
メタル層などで配線され、単位サブワード線駆動回路Ｓ
ＷＤ０，ＳＷＤ２にそれぞれ接続されている。例えば、
別のサブワード線駆動信号ＷＤ２＜１，３＞も同様に周
辺回路部ＰＣまたはメインワード線駆動回路内において
生成される。そして、サブワード線駆動信号ＷＤ２＜
１，３＞用の配線は、センスアンプ列ＳＡＢ２４，ＳＡ
Ｂ２５上にメタル層等で配線され、交差領域ＳＤＲ２
４，ＳＤＲ２６で分岐し、このサブワード線駆動信号Ｗ
Ｄ２＜１，３＞用の分岐配線は、サブワード線駆動部Ｓ
ＷＬＢ２４及びＳＷＬＢ２６上にメタル層などで配線さ
れ、単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３にそ
れぞれ接続されている。つまり、サブワード線駆動信号
ＷＤは、大メモリセルブロックＭＢの外で生成された
後、センスアンプ列ＳＡＢ上の配線と、横方向に数えて
奇数番目または偶数番目すなわち１個おきの交差領域Ｓ
ＤＲで分岐する分岐配線と、サブワード線駆動部ＳＷＬ
Ｂ上の配線とを経て、単位サブワード線駆動回路ＳＷＤ
に入力接続されている。よって、サブワード線駆動信号
ＷＤ２＜０，２＞が、図２におけるサブワード線駆動部
ＳＷＬＢ２１，ＳＷＬＢ２３，ＳＷＬＢ２５，ＳＷＬＢ
２７中の４個の単位サブワード線駆動回路に入力されて
選択が行なわれる。また、サブワード線駆動信号ＷＤ２
＜１，３＞が、図２におけるサブワード線駆動部ＳＷＬ
Ｂ２０，ＳＷＬＢ２２，ＳＷＬＢ２４，ＳＷＬＢ２６，
ＳＷＬＢ２８内の５個の単位サブワード線駆動回路に入
力されて選択が行なわれる。
ード線非選択信号ＸＷＤの伝達経路について説明する。
例えば、サブワード線駆動信号ＷＤ２＜０，２＞は、周
辺回路部ＰＣまたはメインワード線駆動回路内において
生成される。そして、この具体例においては、サブワー
ド線駆動信号ＷＤ２＜０，２＞用の各配線は、センスア
ンプ列ＳＡＢ２４，ＳＡＢ２５上にメタル層等で配線さ
れ、交差領域ＳＤＲ２５で分岐して縦方向に延びてい
る。そして、サブワード線駆動信号ＷＤ２＜０，２＞用
の各分岐配線は、サブワード線駆動部ＳＷＬＢ２５上に
メタル層などで配線され、単位サブワード線駆動回路Ｓ
ＷＤ０，ＳＷＤ２にそれぞれ接続されている。例えば、
別のサブワード線駆動信号ＷＤ２＜１，３＞も同様に周
辺回路部ＰＣまたはメインワード線駆動回路内において
生成される。そして、サブワード線駆動信号ＷＤ２＜
１，３＞用の配線は、センスアンプ列ＳＡＢ２４，ＳＡ
Ｂ２５上にメタル層等で配線され、交差領域ＳＤＲ２
４，ＳＤＲ２６で分岐し、このサブワード線駆動信号Ｗ
Ｄ２＜１，３＞用の分岐配線は、サブワード線駆動部Ｓ
ＷＬＢ２４及びＳＷＬＢ２６上にメタル層などで配線さ
れ、単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３にそ
れぞれ接続されている。つまり、サブワード線駆動信号
ＷＤは、大メモリセルブロックＭＢの外で生成された
後、センスアンプ列ＳＡＢ上の配線と、横方向に数えて
奇数番目または偶数番目すなわち１個おきの交差領域Ｓ
ＤＲで分岐する分岐配線と、サブワード線駆動部ＳＷＬ
Ｂ上の配線とを経て、単位サブワード線駆動回路ＳＷＤ
に入力接続されている。よって、サブワード線駆動信号
ＷＤ２＜０，２＞が、図２におけるサブワード線駆動部
ＳＷＬＢ２１，ＳＷＬＢ２３，ＳＷＬＢ２５，ＳＷＬＢ
２７中の４個の単位サブワード線駆動回路に入力されて
選択が行なわれる。また、サブワード線駆動信号ＷＤ２
＜１，３＞が、図２におけるサブワード線駆動部ＳＷＬ
Ｂ２０，ＳＷＬＢ２２，ＳＷＬＢ２４，ＳＷＬＢ２６，
ＳＷＬＢ２８内の５個の単位サブワード線駆動回路に入
力されて選択が行なわれる。
【００９４】次に、サブワード線非選択信号ＸＷＤの伝
達経路について説明する。サブワード線駆動部ＳＷＬＢ
とセンスアンプ列ＳＡＢの各交差領域ＳＤＲ内に配置さ
れたサブワード線非選択信号生成回路において、サブワ
ード線駆動信号を入力としてサブワード線非選択信号Ｘ
ＷＤが生成される。図３に示す本具体例では、センスア
ンプ列ＳＡＢ２４上の配線から伝達されるワード線駆動
信号ＷＤ２＜０，２＞が、交差領域ＳＤＲ２５内のサブ
ワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞に
入力されると、サブワード線非選択信号生成回路ＸＷＤ
Ｇ２５＜０，２＞によりサブワード線非選択信号ＸＷＤ
２５＜０，２＞が生成される。このサブワード線非選択
信号ＸＷＤ２５＜０，２＞用の配線は、サブワード線駆
動部ＳＷＬＢ上にメタル層などで形成され、各単位サブ
ワード線駆動回路ＳＷＤ０，ＳＷＤ２に接続されてい
る。共通の行に沿って並ぶ交差領域群において、サブワ
ード線非選択信号生成回路ＸＷＤＧ＜０，２＞は偶数番
目の交差領域のみに配置され、サブワード線非選択信号
生成回路ＸＷＤＧ＜１，３＞は奇数番目の交差領域のみ
に配置されている。
達経路について説明する。サブワード線駆動部ＳＷＬＢ
とセンスアンプ列ＳＡＢの各交差領域ＳＤＲ内に配置さ
れたサブワード線非選択信号生成回路において、サブワ
ード線駆動信号を入力としてサブワード線非選択信号Ｘ
ＷＤが生成される。図３に示す本具体例では、センスア
ンプ列ＳＡＢ２４上の配線から伝達されるワード線駆動
信号ＷＤ２＜０，２＞が、交差領域ＳＤＲ２５内のサブ
ワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞に
入力されると、サブワード線非選択信号生成回路ＸＷＤ
Ｇ２５＜０，２＞によりサブワード線非選択信号ＸＷＤ
２５＜０，２＞が生成される。このサブワード線非選択
信号ＸＷＤ２５＜０，２＞用の配線は、サブワード線駆
動部ＳＷＬＢ上にメタル層などで形成され、各単位サブ
ワード線駆動回路ＳＷＤ０，ＳＷＤ２に接続されてい
る。共通の行に沿って並ぶ交差領域群において、サブワ
ード線非選択信号生成回路ＸＷＤＧ＜０，２＞は偶数番
目の交差領域のみに配置され、サブワード線非選択信号
生成回路ＸＷＤＧ＜１，３＞は奇数番目の交差領域のみ
に配置されている。
【００９５】また、上述のように、サブワード線駆動信
号ＷＤ用の配線と、サブワード線非選択信号ＸＷＤ用の
配線とは、共通のサブワード線駆動部ＳＷＬＢ内に配置
されている全部の単位サブワード線駆動回路ＳＷＤでは
なく１つおきの単位サブワード線駆動回路ＳＷＤに接続
されている。よって、サブワード線駆動信号ＷＤ用の配
線も、サブワード線非選択信号ＸＷＤ用の配線も、各サ
ブワード駆動部ＳＷＬＢ内で１２８個の単位サブワード
線駆動回路ＳＷＤに共通接続されている。
号ＷＤ用の配線と、サブワード線非選択信号ＸＷＤ用の
配線とは、共通のサブワード線駆動部ＳＷＬＢ内に配置
されている全部の単位サブワード線駆動回路ＳＷＤでは
なく１つおきの単位サブワード線駆動回路ＳＷＤに接続
されている。よって、サブワード線駆動信号ＷＤ用の配
線も、サブワード線非選択信号ＸＷＤ用の配線も、各サ
ブワード駆動部ＳＷＬＢ内で１２８個の単位サブワード
線駆動回路ＳＷＤに共通接続されている。
【００９６】以上のように、メインワード線駆動信号と
サブワード線駆動信号ＷＤとサブワード線非選択信号Ｘ
ＷＤとにより、各単位サブワード線駆動回路ＳＷＤの動
作が制御される。この各単位サブワード線駆動回路ＳＷ
Ｄの動作の例については後述することとし、サブメモリ
セルアレイの周辺部の構成についての他の具体例につい
てさらに説明する。
サブワード線駆動信号ＷＤとサブワード線非選択信号Ｘ
ＷＤとにより、各単位サブワード線駆動回路ＳＷＤの動
作が制御される。この各単位サブワード線駆動回路ＳＷ
Ｄの動作の例については後述することとし、サブメモリ
セルアレイの周辺部の構成についての他の具体例につい
てさらに説明する。
【００９７】本具体例によると、従来例ではサブワード
線非選択信号ＸＷＤ用の配線が複数の例えば９個のサブ
ワード線駆動部ＳＷＬＢに共通接続されていたのに対
し、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧを配置することにより、１つのサブワード線
駆動信号ＷＤによって駆動されるＭＯＳトランジスタの
数が少なくなり、サブワード線駆動信号ＷＤの電位の遷
移速度が速くなる。特に、サブワード線ＳＷの選択時
に、このサブワード線駆動信号ＷＤの電位が高電位から
低電位（接地電位）への遷移速度が速くなることで、サ
ブワード線駆動回路ＳＷＤ内における過渡的な貫通電流
を抑制することができる。この作用の詳細については後
述するが、この貫通電流の抑制により、消費電力の低減
効果を発揮することができる。
線非選択信号ＸＷＤ用の配線が複数の例えば９個のサブ
ワード線駆動部ＳＷＬＢに共通接続されていたのに対
し、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧを配置することにより、１つのサブワード線
駆動信号ＷＤによって駆動されるＭＯＳトランジスタの
数が少なくなり、サブワード線駆動信号ＷＤの電位の遷
移速度が速くなる。特に、サブワード線ＳＷの選択時
に、このサブワード線駆動信号ＷＤの電位が高電位から
低電位（接地電位）への遷移速度が速くなることで、サ
ブワード線駆動回路ＳＷＤ内における過渡的な貫通電流
を抑制することができる。この作用の詳細については後
述するが、この貫通電流の抑制により、消費電力の低減
効果を発揮することができる。
【００９８】−第２の具体例− 次に、サブメモリセルアレイの周辺部の構成に関する第
２の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
２の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
【００９９】図４は、第２の具体例に係るサブメモリセ
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。ここでは、図
３に示す第１の具体例との相違点のみについて説明す
る。
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。ここでは、図
３に示す第１の具体例との相違点のみについて説明す
る。
【０１００】第１の具体例においては、サブワード線非
選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに２個ず
つ配置されていたが、第２の具体例においては、各交差
領域ＳＤＲに１つのサブワード線非選択信号生成回路Ｘ
ＷＤＧのみが配置されている。具体的に説明すると、図
４に示すように、交差領域ＳＤＲ２５にはサブワード線
非選択信号ＸＷＤ２５＜０＞を生成するためのサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞だけが配置
され、交差領域ＳＤＲ２６にはサブワード線非選択信号
ＸＷＤ３５＜２＞を生成するためのサブワード線非選択
信号生成回路ＸＷＤＧ３５＜２＞だけが配置され、交差
領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ４５
＜０＞を生成するためのサブワード線非選択信号生成回
路ＸＷＤＧ４５＜０＞だけが配置されている。そして、
サブワード線非選択信号ＸＷＤ２５＜０＞用の配線は上
下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ２
５に接続されており、サブワード線非選択信号ＸＷＤ３
５＜２＞用の配線は上下２個のサブワード線駆動部ＳＷ
ＬＢ２５，ＳＷＬＢ３５に接続されており、サブワード
線非選択信号ＸＷＤ４５＜０＞用の配線は上下２個のサ
ブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５に接続さ
れている。
選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに２個ず
つ配置されていたが、第２の具体例においては、各交差
領域ＳＤＲに１つのサブワード線非選択信号生成回路Ｘ
ＷＤＧのみが配置されている。具体的に説明すると、図
４に示すように、交差領域ＳＤＲ２５にはサブワード線
非選択信号ＸＷＤ２５＜０＞を生成するためのサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞だけが配置
され、交差領域ＳＤＲ２６にはサブワード線非選択信号
ＸＷＤ３５＜２＞を生成するためのサブワード線非選択
信号生成回路ＸＷＤＧ３５＜２＞だけが配置され、交差
領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ４５
＜０＞を生成するためのサブワード線非選択信号生成回
路ＸＷＤＧ４５＜０＞だけが配置されている。そして、
サブワード線非選択信号ＸＷＤ２５＜０＞用の配線は上
下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ２
５に接続されており、サブワード線非選択信号ＸＷＤ３
５＜２＞用の配線は上下２個のサブワード線駆動部ＳＷ
ＬＢ２５，ＳＷＬＢ３５に接続されており、サブワード
線非選択信号ＸＷＤ４５＜０＞用の配線は上下２個のサ
ブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５に接続さ
れている。
【０１０１】そして、図２の縦方向に沿った偶数番目
（ｎ番目）の交差領域ＳＤＲｎ５（横方向に沿った偶数
番目の交差領域の一例）にはサブワード線非選択信号Ｘ
ＷＤｎ５＜０＞の生成回路ＸＷＤＧｎ５＜０＞が配置さ
れ、縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤ
Ｒｍ５にはサブワード線非選択信号ＸＷＤｍ５＜２＞の
生成回路ＸＷＤＧｍ５＜２＞が配置されている。また、
図２の縦方向に沿った偶数番目（ｎ番目）の交差領域Ｓ
ＤＲｎ４（横方向に奇数番目の交差領域の一例）にはサ
ブワード線非選択信号ＸＷＤｎ４＜１＞の生成回路ＸＷ
ＤＧｎ４＜１＞が配置され、縦方向に沿った奇数番目
（ｍ番目）の交差領域ＳＤＲｍ４にはサブワード線非選
択信号ＸＷＤｍ４＜３＞の生成回路ＸＷＤＧｍ４＜３＞
が配置されている。
（ｎ番目）の交差領域ＳＤＲｎ５（横方向に沿った偶数
番目の交差領域の一例）にはサブワード線非選択信号Ｘ
ＷＤｎ５＜０＞の生成回路ＸＷＤＧｎ５＜０＞が配置さ
れ、縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤ
Ｒｍ５にはサブワード線非選択信号ＸＷＤｍ５＜２＞の
生成回路ＸＷＤＧｍ５＜２＞が配置されている。また、
図２の縦方向に沿った偶数番目（ｎ番目）の交差領域Ｓ
ＤＲｎ４（横方向に奇数番目の交差領域の一例）にはサ
ブワード線非選択信号ＸＷＤｎ４＜１＞の生成回路ＸＷ
ＤＧｎ４＜１＞が配置され、縦方向に沿った奇数番目
（ｍ番目）の交差領域ＳＤＲｍ４にはサブワード線非選
択信号ＸＷＤｍ４＜３＞の生成回路ＸＷＤＧｍ４＜３＞
が配置されている。
【０１０２】つまり、図２の横方向に沿った偶数番目
（ｘ番目）で縦方向に沿った偶数番目（ｎ番目）の交差
領域ＳＤＲｎｘにはサブワード線非選択信号ＸＷＤｎｘ
＜０＞の生成回路ＸＷＤＧｎｘ＜０＞が配置され、横方
向に沿った偶数番目（ｘ番目）で縦方向に沿った奇数番
目（ｍ番目）の交差領域ＳＤＲｍｘにはサブワード線非
選択信号ＸＷＤｍｘ＜２＞の生成回路ＸＷＤＧｍｘ＜２
＞が配置されている。また、図２の横方向に沿った奇数
番目（ｙ番目）で縦方向に沿った偶数番目（ｎ番目）の
交差領域ＳＤＲｎｙにはサブワード線非選択信号ＸＷＤ
ｎｙ＜１＞の生成回路ＸＷＤＧｎｙ＜１＞が配置され、
横方向に沿った奇数番目（ｙ番目）で縦方向に沿った奇
数番目（ｍ番目）の交差領域ＳＤＲｍｙにはサブワード
線非選択信号ＸＷＤｍｙ＜３＞の生成回路ＸＷＤＧｍｙ
＜３＞が配置されている。本具体例における各回路及び
配線の構成や信号の伝達経路は、図３に示す第１の具体
例と同様である。
（ｘ番目）で縦方向に沿った偶数番目（ｎ番目）の交差
領域ＳＤＲｎｘにはサブワード線非選択信号ＸＷＤｎｘ
＜０＞の生成回路ＸＷＤＧｎｘ＜０＞が配置され、横方
向に沿った偶数番目（ｘ番目）で縦方向に沿った奇数番
目（ｍ番目）の交差領域ＳＤＲｍｘにはサブワード線非
選択信号ＸＷＤｍｘ＜２＞の生成回路ＸＷＤＧｍｘ＜２
＞が配置されている。また、図２の横方向に沿った奇数
番目（ｙ番目）で縦方向に沿った偶数番目（ｎ番目）の
交差領域ＳＤＲｎｙにはサブワード線非選択信号ＸＷＤ
ｎｙ＜１＞の生成回路ＸＷＤＧｎｙ＜１＞が配置され、
横方向に沿った奇数番目（ｙ番目）で縦方向に沿った奇
数番目（ｍ番目）の交差領域ＳＤＲｍｙにはサブワード
線非選択信号ＸＷＤｍｙ＜３＞の生成回路ＸＷＤＧｍｙ
＜３＞が配置されている。本具体例における各回路及び
配線の構成や信号の伝達経路は、図３に示す第１の具体
例と同様である。
【０１０３】本具体例においては、サブワード線駆動部
ＳＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で
構成されるため、両者の交差する部分にある交差領域Ｓ
ＤＲも比較的小さな面積しか確保することができない
が、上述のように、交差領域ＳＤＲには１つのサブワー
ド線非選択信号生成回路ＸＷＤＧを配置すればよいの
で、各交差領域ＳＤＲにレイアウトしなければならない
回路を削減することができ、高集積化に適した回路構成
を採ることができる。
ＳＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で
構成されるため、両者の交差する部分にある交差領域Ｓ
ＤＲも比較的小さな面積しか確保することができない
が、上述のように、交差領域ＳＤＲには１つのサブワー
ド線非選択信号生成回路ＸＷＤＧを配置すればよいの
で、各交差領域ＳＤＲにレイアウトしなければならない
回路を削減することができ、高集積化に適した回路構成
を採ることができる。
【０１０４】−第３の具体例− 次に、サブメモリセルアレイの周辺部の構成に関する第
３の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５，
ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５５の周
辺部を例にとって説明する。
３の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５，
ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５５の周
辺部を例にとって説明する。
【０１０５】図５は、第３の具体例に係るサブメモリセ
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５，ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５
５及びその周辺部の構成を示す部分ブロック回路図であ
る。ただし、他のサブメモリセルアレイの周辺部につい
ても、これらと同じ構成を有している。ここでは、図３
に示す第１の具体例との相違点のみについて説明する。
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５，ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５
５及びその周辺部の構成を示す部分ブロック回路図であ
る。ただし、他のサブメモリセルアレイの周辺部につい
ても、これらと同じ構成を有している。ここでは、図３
に示す第１の具体例との相違点のみについて説明する。
【０１０６】第１の具体例においては、サブワード線非
選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲには２個
ずつ配置されていたが、第３の具体例においては、第２
の具体例と同様に、各交差領域ＳＤＲには１個のサブワ
ード線非選択信号生成回路ＸＷＤＧのみが配置されてい
る。また、各サブワード線駆動部ＳＷＬＢには、４本の
サブワード線駆動信号ＷＤ用の配線が順次単位サブワー
ド線駆動回路ＳＷＤに接続され、サブワード線非選択信
号ＸＷＤも４本順次単位サブワード線駆動回路ＳＷＤに
接続されている。具体的には、図５に示すように、交差
領域ＳＤＲ２５にはサブワード線非選択信号ＸＷＤ２５
＜０＞を生成するためのサブワード線非選択信号生成回
路ＸＷＤＧ２５＜０＞だけが配置され、交差領域ＳＤＲ
２６にはサブワード線非選択信号ＸＷＤ３５＜２＞を生
成するためのサブワード線非選択信号生成回路ＸＷＤＧ
３５＜２＞だけが配置され、交差領域ＳＤＲ４５にはサ
ブワード線非選択信号ＸＷＤ４５＜４＞を生成するため
のサブワード線非選択信号生成回路ＸＷＤＧ４５＜４＞
だけが配置され、交差領域ＳＤＲ５５にはサブワード線
非選択信号ＸＷＤ５５＜６＞を生成するためのサブワー
ド線非選択信号生成回路ＸＷＤＧ５５＜６＞だけが配置
されている。このサブワード線非選択信号ＸＷＤ２５＜
０＞，ＸＷＤ３５＜２＞，ＸＷＤ４５＜４＞，ＸＷＤ５
５＜６＞用の各配線は、それぞれ少なくとも４個のサブ
ワード線駆動部ＳＷＬＢ２５〜５５に接続されている。
選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲには２個
ずつ配置されていたが、第３の具体例においては、第２
の具体例と同様に、各交差領域ＳＤＲには１個のサブワ
ード線非選択信号生成回路ＸＷＤＧのみが配置されてい
る。また、各サブワード線駆動部ＳＷＬＢには、４本の
サブワード線駆動信号ＷＤ用の配線が順次単位サブワー
ド線駆動回路ＳＷＤに接続され、サブワード線非選択信
号ＸＷＤも４本順次単位サブワード線駆動回路ＳＷＤに
接続されている。具体的には、図５に示すように、交差
領域ＳＤＲ２５にはサブワード線非選択信号ＸＷＤ２５
＜０＞を生成するためのサブワード線非選択信号生成回
路ＸＷＤＧ２５＜０＞だけが配置され、交差領域ＳＤＲ
２６にはサブワード線非選択信号ＸＷＤ３５＜２＞を生
成するためのサブワード線非選択信号生成回路ＸＷＤＧ
３５＜２＞だけが配置され、交差領域ＳＤＲ４５にはサ
ブワード線非選択信号ＸＷＤ４５＜４＞を生成するため
のサブワード線非選択信号生成回路ＸＷＤＧ４５＜４＞
だけが配置され、交差領域ＳＤＲ５５にはサブワード線
非選択信号ＸＷＤ５５＜６＞を生成するためのサブワー
ド線非選択信号生成回路ＸＷＤＧ５５＜６＞だけが配置
されている。このサブワード線非選択信号ＸＷＤ２５＜
０＞，ＸＷＤ３５＜２＞，ＸＷＤ４５＜４＞，ＸＷＤ５
５＜６＞用の各配線は、それぞれ少なくとも４個のサブ
ワード線駆動部ＳＷＬＢ２５〜５５に接続されている。
【０１０７】例えば、図２の横方向に数えて偶数番目の
列においては、縦方向に４ブロックごとの交差領域ＳＤ
Ｒにそれぞれサブワード線非選択信号ＸＷＤ＜０，２，
４，６＞を生成するためのサブワード線非選択信号生成
回路ＸＷＤＧ＜０，２，４，６＞が順次配置され、横方
向に数えて奇数番目の列においては、縦方向に４ブロッ
クごとの交差領域ＳＤＲにそれぞれサブワード線非選択
信号ＸＷＤ＜１，３，５，７＞を生成するためのワード
線非選択信号生成回路ＸＷＤＧ＜１，３，５，７＞が順
次配置されている。各回路及び配線の構成や信号伝達経
路は図３に示す第１の具体例と同様である。なお、理解
を容易にするために図５には示されていないが、サブワ
ード線選択信号ＷＤは、上記第２の具体例と同様に構成
されている。
列においては、縦方向に４ブロックごとの交差領域ＳＤ
Ｒにそれぞれサブワード線非選択信号ＸＷＤ＜０，２，
４，６＞を生成するためのサブワード線非選択信号生成
回路ＸＷＤＧ＜０，２，４，６＞が順次配置され、横方
向に数えて奇数番目の列においては、縦方向に４ブロッ
クごとの交差領域ＳＤＲにそれぞれサブワード線非選択
信号ＸＷＤ＜１，３，５，７＞を生成するためのワード
線非選択信号生成回路ＸＷＤＧ＜１，３，５，７＞が順
次配置されている。各回路及び配線の構成や信号伝達経
路は図３に示す第１の具体例と同様である。なお、理解
を容易にするために図５には示されていないが、サブワ
ード線選択信号ＷＤは、上記第２の具体例と同様に構成
されている。
【０１０８】本具体例によると、サブワード線駆動部Ｓ
ＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構
成されるため、両者の交差する部分にある交差領域ＳＤ
Ｒも比較的小さな面積しか確保することができないが、
上述のように、交差領域ＳＤＲには１つのサブワード線
非選択信号生成回路ＸＷＤＧを配置すればよいので、各
交差領域ＳＤＲにレイアウトしなければならない回路を
削減することができ、高集積化に適した回路構成を採る
ことができる。
ＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構
成されるため、両者の交差する部分にある交差領域ＳＤ
Ｒも比較的小さな面積しか確保することができないが、
上述のように、交差領域ＳＤＲには１つのサブワード線
非選択信号生成回路ＸＷＤＧを配置すればよいので、各
交差領域ＳＤＲにレイアウトしなければならない回路を
削減することができ、高集積化に適した回路構成を採る
ことができる。
【０１０９】加えて、本具体例では、サブワード線駆動
信号ＷＤの選択数を第１の具体例の２分の１から４分の
１にしているため、メインワード線ＭＷＬによる選択数
を減らせることができ、従ってメインワード線ＭＷＬの
ピッチを２倍にできる。これによりメインワード線ＭＷ
Ｌの製造工程が容易になり、メインワード線間の短絡な
どによる不具合が起こる確率を減少できる。
信号ＷＤの選択数を第１の具体例の２分の１から４分の
１にしているため、メインワード線ＭＷＬによる選択数
を減らせることができ、従ってメインワード線ＭＷＬの
ピッチを２倍にできる。これによりメインワード線ＭＷ
Ｌの製造工程が容易になり、メインワード線間の短絡な
どによる不具合が起こる確率を減少できる。
【０１１０】−第４の具体例− 次に、サブメモリセルアレイの周辺部の構成に関する第
４の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
４の具体例について、図２に示す４つのメモリセルアレ
イＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の
周辺部を例にとって説明する。
【０１１１】図６は、第４の具体例に係るサブメモリセ
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。ここでは、図
３に示す第１の具体例との相違点のみについて説明す
る。
ルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ
３５及びその周辺部の構成を示す部分ブロック回路図で
ある。ただし、他のサブメモリセルアレイの周辺部につ
いても、これらと同じ構成を有している。ここでは、図
３に示す第１の具体例との相違点のみについて説明す
る。
【０１１２】第１の具体例においては、２つのサブワー
ド線非選択信号生成回路ＸＷＤＧが配置される交差領域
ＳＤＲのみが存在していたが、第４の具体例ではサブワ
ード線駆動信号生成回路ＷＤＧのみが配置される交差領
域ＳＤＲも設けられている。つまり、サブワード線非選
択信号生成回路ＸＷＤＧを有する交差領域ＳＤＲと、サ
ブワード線駆動信号生成回路ＷＤＧを有する交差領域Ｓ
ＤＲとが縦方向に交互に配置されている。具体的には、
図６に示すように、交差領域ＳＤＲ２５にはサブワード
線非選択信号ＸＷＤ２５＜０，２＞を生成するためのサ
ブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞
だけが配置され、交差領域ＳＤＲ３５にはサブワード線
駆動信号ＷＤ３５＜０，２＞を生成するサブワード線駆
動信号生成回路ＷＤＧ３５＜０，２＞だけが配置され、
交差領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ
４５＜０，２＞を生成するサブワード線非選択信号生成
回路ＸＷＤＧ４５＜０，２＞だけが配置されている。サ
ブワード線非選択信号ＸＷＤ２５＜０，２＞用の配線は
上下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ
２５に接続されており、サブワード線駆動信号ＷＤ３５
＜０，２＞用の配線は、上下２個のサブワード線駆動部
ＳＷＬＢ２５，ＳＷＬＢ３５に接続されており、サブワ
ード線非選択信号ＸＷＤ４５＜０，２＞用の配線は上下
２個のサブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５
に接続されている。本具体例における各回路及び配線の
構成や信号の伝達経路は、図３に示す第１の具体例と同
様である。
ド線非選択信号生成回路ＸＷＤＧが配置される交差領域
ＳＤＲのみが存在していたが、第４の具体例ではサブワ
ード線駆動信号生成回路ＷＤＧのみが配置される交差領
域ＳＤＲも設けられている。つまり、サブワード線非選
択信号生成回路ＸＷＤＧを有する交差領域ＳＤＲと、サ
ブワード線駆動信号生成回路ＷＤＧを有する交差領域Ｓ
ＤＲとが縦方向に交互に配置されている。具体的には、
図６に示すように、交差領域ＳＤＲ２５にはサブワード
線非選択信号ＸＷＤ２５＜０，２＞を生成するためのサ
ブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞
だけが配置され、交差領域ＳＤＲ３５にはサブワード線
駆動信号ＷＤ３５＜０，２＞を生成するサブワード線駆
動信号生成回路ＷＤＧ３５＜０，２＞だけが配置され、
交差領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ
４５＜０，２＞を生成するサブワード線非選択信号生成
回路ＸＷＤＧ４５＜０，２＞だけが配置されている。サ
ブワード線非選択信号ＸＷＤ２５＜０，２＞用の配線は
上下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ
２５に接続されており、サブワード線駆動信号ＷＤ３５
＜０，２＞用の配線は、上下２個のサブワード線駆動部
ＳＷＬＢ２５，ＳＷＬＢ３５に接続されており、サブワ
ード線非選択信号ＸＷＤ４５＜０，２＞用の配線は上下
２個のサブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５
に接続されている。本具体例における各回路及び配線の
構成や信号の伝達経路は、図３に示す第１の具体例と同
様である。
【０１１３】本具体例によると、サブワード線駆動部Ｓ
ＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構
成されるため、両者の交差する部分にある交差領域ＳＤ
Ｒも比較的小さな面積しか確保することができないが、
上述のように、交差領域ＳＤＲには１つのサブワード線
非選択信号生成回路ＸＷＤＧを配置すればよいので、各
交差領域ＳＤＲにレイアウトしなければならない回路を
削減することができ、高集積化に適した回路構成を採る
ことができる。
ＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構
成されるため、両者の交差する部分にある交差領域ＳＤ
Ｒも比較的小さな面積しか確保することができないが、
上述のように、交差領域ＳＤＲには１つのサブワード線
非選択信号生成回路ＸＷＤＧを配置すればよいので、各
交差領域ＳＤＲにレイアウトしなければならない回路を
削減することができ、高集積化に適した回路構成を採る
ことができる。
【０１１４】（サブワード線駆動部の構成）次に、図２
に示すサブワード線駆動部ＳＷＬＢの構成に関する各具
体例について説明する。
に示すサブワード線駆動部ＳＷＬＢの構成に関する各具
体例について説明する。
【０１１５】−第１の具体例− 図７（ａ），（ｂ）は、第１の具体例におけるサブワー
ド線駆動部の構成を示す回路図及び回路動作を示すタイ
ミングチャート図である。本具体例においては、図３に
示すサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５と、
そのサブワード線ＳＷ０〜ＳＷ３と、そのサブワード線
に接続されたメモリセルＭＣと、単位サブワード線駆動
回路ＳＷＤ０〜ＳＷＤ３と、交差領域ＳＤＲ２５内に配
置されたサブワード線非選択信号生成回路ＸＷＤＧ２５
＜０，２＞とに関する構成や動作などを例にとって説明
する。ただし、メモリセルアレイの周辺部の構成が図４
〜図６に示す第２〜第４の具体例の構成であっても、本
具体例のサブワード線駆動部ＳＷＬＢの構造を適用する
ことができる。
ド線駆動部の構成を示す回路図及び回路動作を示すタイ
ミングチャート図である。本具体例においては、図３に
示すサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５と、
そのサブワード線ＳＷ０〜ＳＷ３と、そのサブワード線
に接続されたメモリセルＭＣと、単位サブワード線駆動
回路ＳＷＤ０〜ＳＷＤ３と、交差領域ＳＤＲ２５内に配
置されたサブワード線非選択信号生成回路ＸＷＤＧ２５
＜０，２＞とに関する構成や動作などを例にとって説明
する。ただし、メモリセルアレイの周辺部の構成が図４
〜図６に示す第２〜第４の具体例の構成であっても、本
具体例のサブワード線駆動部ＳＷＬＢの構造を適用する
ことができる。
【０１１６】すでに説明したように、メインワード線Ｍ
ＷＬ０は大メモリセルブロックＭＢに隣接して配置され
たメインワード線生成回路ＭＷＤＢ０から延びて、図７
に示されるサブワード線駆動部ＳＷＬＢ２４内の多数の
単位サブワード線駆動回路ＳＷＤのうちの２個の単位サ
ブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード
線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動
回路ＳＷＤ０，ＳＷＤ２となど、横方向に並ぶ各サブワ
ード線駆動部ＳＷＬＢ内の２個のサブワード線駆動回路
ＳＷＤに共通に接続されている。さらに詳細には、メイ
ンワード線ＭＷＬ０は、各単位サブワード線駆動回路Ｓ
ＷＤ０〜ＳＷＤ３のサブワード線ＳＷ０〜ＳＷ３の電位
を有効レベルである内部昇圧電位ＶＰＰまで上昇させる
ためのＰチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ３
１のゲート電極と、サブワード線ＳＷの電位を無効レベ
ルである接地電位ＶＳＳまで引き下げるためのＮチャン
ネル型ＭＯＳトランジスタＮ０１〜Ｎ３１のゲート電極
とに接続されている。
ＷＬ０は大メモリセルブロックＭＢに隣接して配置され
たメインワード線生成回路ＭＷＤＢ０から延びて、図７
に示されるサブワード線駆動部ＳＷＬＢ２４内の多数の
単位サブワード線駆動回路ＳＷＤのうちの２個の単位サ
ブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード
線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動
回路ＳＷＤ０，ＳＷＤ２となど、横方向に並ぶ各サブワ
ード線駆動部ＳＷＬＢ内の２個のサブワード線駆動回路
ＳＷＤに共通に接続されている。さらに詳細には、メイ
ンワード線ＭＷＬ０は、各単位サブワード線駆動回路Ｓ
ＷＤ０〜ＳＷＤ３のサブワード線ＳＷ０〜ＳＷ３の電位
を有効レベルである内部昇圧電位ＶＰＰまで上昇させる
ためのＰチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ３
１のゲート電極と、サブワード線ＳＷの電位を無効レベ
ルである接地電位ＶＳＳまで引き下げるためのＮチャン
ネル型ＭＯＳトランジスタＮ０１〜Ｎ３１のゲート電極
とに接続されている。
【０１１７】また、サブワード線駆動信号ＷＤ２＜０〜
３＞は、すでに説明したように、周辺回路部ＰＣまたは
メインワード線生成回路ＭＷＤＢ内で生成され、図２の
横方向に沿った奇数番目または偶数番目のサブワード線
駆動部ＳＷＬＢ内の単位サブワード線駆動回路ＳＷＤに
接続されているとともに、図２の横方向に沿った奇数番
目または偶数番目の交差領域ＳＤＲ内のサブワード線非
選択信号生成回路ＸＷＤＧに接続されている。さらに詳
細には、図７に示すように、サブワード線駆動信号ＷＤ
２＜０＞用の配線は、交差領域ＳＤＲ２５内のサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞であるイン
バータの入力ゲートに接続されるとともに、サブワード
線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路Ｓ
Ｗ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソ
ース領域に接続されている。また、別のサブワード線駆
動信号ＷＤ２＜２＞用の配線は、交差領域ＳＤＲ２５内
のサブワード線非選択信号生成回路ＸＷＤＧ２５＜２＞
であるインバータの入力ゲートに接続されるとともに、
サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線
駆動回路ＳＷ２内のＰチャンネル型ＭＯＳトランジスタ
Ｐ２１のソース領域に接続されている。
３＞は、すでに説明したように、周辺回路部ＰＣまたは
メインワード線生成回路ＭＷＤＢ内で生成され、図２の
横方向に沿った奇数番目または偶数番目のサブワード線
駆動部ＳＷＬＢ内の単位サブワード線駆動回路ＳＷＤに
接続されているとともに、図２の横方向に沿った奇数番
目または偶数番目の交差領域ＳＤＲ内のサブワード線非
選択信号生成回路ＸＷＤＧに接続されている。さらに詳
細には、図７に示すように、サブワード線駆動信号ＷＤ
２＜０＞用の配線は、交差領域ＳＤＲ２５内のサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞であるイン
バータの入力ゲートに接続されるとともに、サブワード
線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路Ｓ
Ｗ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソ
ース領域に接続されている。また、別のサブワード線駆
動信号ＷＤ２＜２＞用の配線は、交差領域ＳＤＲ２５内
のサブワード線非選択信号生成回路ＸＷＤＧ２５＜２＞
であるインバータの入力ゲートに接続されるとともに、
サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線
駆動回路ＳＷ２内のＰチャンネル型ＭＯＳトランジスタ
Ｐ２１のソース領域に接続されている。
【０１１８】次に、サブワード線非選択信号ＸＷＤは、
各交差領域ＳＤＲ内に配置されたサブワード線非選択信
号生成回路ＸＷＤＧにより、サブワード線駆動信号ＷＤ
を入力として生成され、その交差領域に隣接した上方に
配置されているサブワード線駆動部ＳＷＬＢ内の単位サ
ブワード線駆動回路ＳＷＤに入力される。詳細には、サ
ブワード線非選択信号ＸＷＤ２５＜０＞は、サブワード
線駆動信号ＷＤ２＜０＞を入力として、交差領域ＳＤＲ
２５内のサブワード線非選択回路ＸＷＤＧ２５＜０＞で
あるインバータで生成される。そして、サブワード線非
選択信号ＸＷＤ２５＜０＞用の配線は、交差領域ＳＤＲ
２５の上側に配置されているサブワード線駆動部ＳＷＬ
Ｂ２５内の単位サブワード線駆動回路ＳＷＤ０を構成す
るＮチャンネル型ＭＯＳトランジスタＮ０２のゲート電
極に接続されている。また、別のサブワード線非選択信
号ＸＷＤ２５＜２＞は、サブワード線駆動信号ＷＤ２＜
２＞を入力として、交差領域ＳＤＲ２５内のサブワード
線非選択回路ＸＷＤＧ２５＜２＞であるインバータで生
成される。そして、サブワード線非選択信号ＸＷＤ２５
＜２＞用の配線は、交差領域ＳＤＲ２５の上方に配置さ
れているサブワード線駆動部ＳＷＬＢ２５内の単位サブ
ワード線駆動回路ＳＷＤ２を構成するＮチャンネル型Ｍ
ＯＳトランジスタＮ２２のゲート電極に接続されてい
る。なお、この具体例ではサブワード線非選択信号生成
回路はインバータによって構成されているが、ＮＡＮＤ
回路やＮＯＲ回路等により構成されていてもよく、また
複数の論理回路を組み合わせた回路にサブワード線非選
択信号を生成する機能を持たせるようにしてもよい。
各交差領域ＳＤＲ内に配置されたサブワード線非選択信
号生成回路ＸＷＤＧにより、サブワード線駆動信号ＷＤ
を入力として生成され、その交差領域に隣接した上方に
配置されているサブワード線駆動部ＳＷＬＢ内の単位サ
ブワード線駆動回路ＳＷＤに入力される。詳細には、サ
ブワード線非選択信号ＸＷＤ２５＜０＞は、サブワード
線駆動信号ＷＤ２＜０＞を入力として、交差領域ＳＤＲ
２５内のサブワード線非選択回路ＸＷＤＧ２５＜０＞で
あるインバータで生成される。そして、サブワード線非
選択信号ＸＷＤ２５＜０＞用の配線は、交差領域ＳＤＲ
２５の上側に配置されているサブワード線駆動部ＳＷＬ
Ｂ２５内の単位サブワード線駆動回路ＳＷＤ０を構成す
るＮチャンネル型ＭＯＳトランジスタＮ０２のゲート電
極に接続されている。また、別のサブワード線非選択信
号ＸＷＤ２５＜２＞は、サブワード線駆動信号ＷＤ２＜
２＞を入力として、交差領域ＳＤＲ２５内のサブワード
線非選択回路ＸＷＤＧ２５＜２＞であるインバータで生
成される。そして、サブワード線非選択信号ＸＷＤ２５
＜２＞用の配線は、交差領域ＳＤＲ２５の上方に配置さ
れているサブワード線駆動部ＳＷＬＢ２５内の単位サブ
ワード線駆動回路ＳＷＤ２を構成するＮチャンネル型Ｍ
ＯＳトランジスタＮ２２のゲート電極に接続されてい
る。なお、この具体例ではサブワード線非選択信号生成
回路はインバータによって構成されているが、ＮＡＮＤ
回路やＮＯＲ回路等により構成されていてもよく、また
複数の論理回路を組み合わせた回路にサブワード線非選
択信号を生成する機能を持たせるようにしてもよい。
【０１１９】次に、単位サブワード線駆動回路回路ＳＷ
Ｄの動作について、図７（ｂ）を参照しながら説明す
る。ここでは、図７（ｂ）のタイミングチャートに示さ
れているように、サブワード線駆動部ＳＷＬＢ２５内の
単位サブワード線駆動回路ＳＷＤ０が選択され、サブワ
ード線ＳＷ０の電位が有効レベルである内部昇圧電位Ｖ
ＰＰに上昇する動作と、単位サブワード線駆動回路ＳＷ
Ｄ０が非選択にされ、サブワード線ＳＷ０の電位が無効
レベルである接地電位ＶＳＳに降下する動作とについて
説明する。
Ｄの動作について、図７（ｂ）を参照しながら説明す
る。ここでは、図７（ｂ）のタイミングチャートに示さ
れているように、サブワード線駆動部ＳＷＬＢ２５内の
単位サブワード線駆動回路ＳＷＤ０が選択され、サブワ
ード線ＳＷ０の電位が有効レベルである内部昇圧電位Ｖ
ＰＰに上昇する動作と、単位サブワード線駆動回路ＳＷ
Ｄ０が非選択にされ、サブワード線ＳＷ０の電位が無効
レベルである接地電位ＶＳＳに降下する動作とについて
説明する。
【０１２０】まず、図７（ｂ）のタイミングチャートの
３段目に示すように、タイミングｔ０１において、外部
入力されたロウアドレスに基づいて、メインワード線Ｍ
ＷＬ０の電位がその無効レベルである内部昇圧電位ＶＰ
Ｐからその有効レベルである接地電位ＶＳＳまで引き下
げられることにより単位サブワード線駆動回路ＳＷＤ０
が選択され、サブワード線駆動部ＳＷＬＢ２４，ＳＷＬ
Ｂ２５内の単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ
３を構成するＭＯＳトランジスタの状態が変化する。そ
の内容を説明すると、メインワード線ＭＷＬ０は単位サ
ブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳ
トランジスタＰ０１とＮチャンネル型ＭＯＳトランジス
タＮ０１のゲート電極に接続されており、その電位が内
部昇圧電位ＶＰＰから接地電位ＶＳＳに変化するため、
このＮチャンネル型ＭＯＳトランジスタＮ０１はオン状
態からオフ状態に変化する。同様に、各単位サブワード
線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯ
ＳトランジスタＮ１１〜Ｎ３１はオン状態からオフ状態
に変化する。しかし、メインワード線ＭＷＬ０の電位が
有効レベルである接地電位ＶＳＳになったとしても、各
サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである
接地電位ＶＳＳのままである。それは、各単位サブワー
ド線駆動信号ＷＤ２＜０〜３＞がまだ無効レベルである
接地電位ＶＳＳのままで、単位サブワード線非選択信号
ＸＷＤ２４＜１，３＞，ＸＷＤ２５＜０，２＞がまだ内
部降圧電位ＶＩＮＴのままであり、各単位サブワード線
駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネル型ＭＯＳ
トランジスタＮ０１〜Ｎ３１はオン状態であるので、こ
れらのＭＯＳトランジスタにより各サブワード線ＳＷ０
〜ＳＷ３の電位は接地電位ＶＳＳに引き下げられたまま
であるからである。
３段目に示すように、タイミングｔ０１において、外部
入力されたロウアドレスに基づいて、メインワード線Ｍ
ＷＬ０の電位がその無効レベルである内部昇圧電位ＶＰ
Ｐからその有効レベルである接地電位ＶＳＳまで引き下
げられることにより単位サブワード線駆動回路ＳＷＤ０
が選択され、サブワード線駆動部ＳＷＬＢ２４，ＳＷＬ
Ｂ２５内の単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ
３を構成するＭＯＳトランジスタの状態が変化する。そ
の内容を説明すると、メインワード線ＭＷＬ０は単位サ
ブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳ
トランジスタＰ０１とＮチャンネル型ＭＯＳトランジス
タＮ０１のゲート電極に接続されており、その電位が内
部昇圧電位ＶＰＰから接地電位ＶＳＳに変化するため、
このＮチャンネル型ＭＯＳトランジスタＮ０１はオン状
態からオフ状態に変化する。同様に、各単位サブワード
線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯ
ＳトランジスタＮ１１〜Ｎ３１はオン状態からオフ状態
に変化する。しかし、メインワード線ＭＷＬ０の電位が
有効レベルである接地電位ＶＳＳになったとしても、各
サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである
接地電位ＶＳＳのままである。それは、各単位サブワー
ド線駆動信号ＷＤ２＜０〜３＞がまだ無効レベルである
接地電位ＶＳＳのままで、単位サブワード線非選択信号
ＸＷＤ２４＜１，３＞，ＸＷＤ２５＜０，２＞がまだ内
部降圧電位ＶＩＮＴのままであり、各単位サブワード線
駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネル型ＭＯＳ
トランジスタＮ０１〜Ｎ３１はオン状態であるので、こ
れらのＭＯＳトランジスタにより各サブワード線ＳＷ０
〜ＳＷ３の電位は接地電位ＶＳＳに引き下げられたまま
であるからである。
【０１２１】次に、タイミングチャートの１段目に示す
ように、タイミングｔ０２において、サブワード線駆動
信号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳか
ら有効レベルである内部昇圧電位ＶＰＰまで引き上げら
れる。その結果、まず交差領域ＳＤＲ２５内のサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力され
たサブワード線駆動信号ＷＤ２＜０＞により、タイミン
グチャートの２段目に示すように、タイミングｔ０３に
おいて、サブワード線非選択信号ＸＷＤ２５＜０＞が内
部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げら
れる。
ように、タイミングｔ０２において、サブワード線駆動
信号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳか
ら有効レベルである内部昇圧電位ＶＰＰまで引き上げら
れる。その結果、まず交差領域ＳＤＲ２５内のサブワー
ド線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力され
たサブワード線駆動信号ＷＤ２＜０＞により、タイミン
グチャートの２段目に示すように、タイミングｔ０３に
おいて、サブワード線非選択信号ＸＷＤ２５＜０＞が内
部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げら
れる。
【０１２２】ここで、サブワード線非選択信号生成回路
ＸＷＤＧには選択内部降圧電位ＶＸＷＤを供給する配線
が接続されており、この選択内部降圧電位ＶＸＷＤが回
路の電源電位として用いられる。本具体例においては、
この選択内部降圧電位ＶＸＷＤの有効レベルは、内部降
圧電位ＶＩＮＴである。このため、サブワード線非選択
信号ＸＷＤの無効レベルも内部降圧電位ＶＩＮＴとな
る。なお、ここでは選択内部降圧電位ＶＸＷＤの有効レ
ベルを内部降圧電位ＶＩＮＴとしたが、外部電源電位Ｖ
ＤＤとしてもよい。この選択内部降圧電位ＶＸＷＤの制
御については後で述べる。本具体例においては、内部昇
圧電位ＶＰＰは約４Ｖ、内部降圧電位ＶＩＮＴは約２．
５Ｖ、接地電位は約０Ｖ、外部電源電位ＶＤＤは約３．
３Ｖである。
ＸＷＤＧには選択内部降圧電位ＶＸＷＤを供給する配線
が接続されており、この選択内部降圧電位ＶＸＷＤが回
路の電源電位として用いられる。本具体例においては、
この選択内部降圧電位ＶＸＷＤの有効レベルは、内部降
圧電位ＶＩＮＴである。このため、サブワード線非選択
信号ＸＷＤの無効レベルも内部降圧電位ＶＩＮＴとな
る。なお、ここでは選択内部降圧電位ＶＸＷＤの有効レ
ベルを内部降圧電位ＶＩＮＴとしたが、外部電源電位Ｖ
ＤＤとしてもよい。この選択内部降圧電位ＶＸＷＤの制
御については後で述べる。本具体例においては、内部昇
圧電位ＶＰＰは約４Ｖ、内部降圧電位ＶＩＮＴは約２．
５Ｖ、接地電位は約０Ｖ、外部電源電位ＶＤＤは約３．
３Ｖである。
【０１２３】また、サブワード線駆動信号ＷＤ２＜０＞
用の配線は、単位サブワード線駆動回路ＳＷＤ０内のＰ
チャンネル型ＭＯＳトランジスタＰ０１のソース領域に
接続されており、既にメインワード線ＭＷＬ０によりこ
のＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電
位は接地電位ＶＳＳになっているので、上述のようにサ
ブワード線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから
内部昇圧電位ＶＰＰまで引き上げられると、サブワード
線ＳＷ０の電位もタイミングｔ０４において無効レベル
である接地電位ＶＳＳから有効レベルである内部昇圧電
位ＶＰＰまで引き上げられる。このとき、サブワード線
非選択信号ＸＷＤ２５＜０＞がすでに内部降圧電位ＶＩ
ＮＴから接地電位ＶＳＳに変化しているため、単位サブ
ワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳト
ランジスタＮ０２はオフ状態となっており、サブワード
線ＳＷ０の電位が接地電位ＶＳＳに引き下げられること
はない。
用の配線は、単位サブワード線駆動回路ＳＷＤ０内のＰ
チャンネル型ＭＯＳトランジスタＰ０１のソース領域に
接続されており、既にメインワード線ＭＷＬ０によりこ
のＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電
位は接地電位ＶＳＳになっているので、上述のようにサ
ブワード線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから
内部昇圧電位ＶＰＰまで引き上げられると、サブワード
線ＳＷ０の電位もタイミングｔ０４において無効レベル
である接地電位ＶＳＳから有効レベルである内部昇圧電
位ＶＰＰまで引き上げられる。このとき、サブワード線
非選択信号ＸＷＤ２５＜０＞がすでに内部降圧電位ＶＩ
ＮＴから接地電位ＶＳＳに変化しているため、単位サブ
ワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳト
ランジスタＮ０２はオフ状態となっており、サブワード
線ＳＷ０の電位が接地電位ＶＳＳに引き下げられること
はない。
【０１２４】このとき、別のサブワード線駆動信号ＷＤ
２＜１，２，３＞は無効レベルである接地電位ＶＳＳの
ままであるため、別のサブワード線非選択信号ＸＷＤ２
５＜２＞，ＸＷＤ２４＜１，３＞は内部降圧電位ＶＩＮ
Ｔのままである。そのため、選択されていない単位サブ
ワード線駆動回路ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチ
ャンネル型ＭＯＳトランジスタＮ１２，Ｎ２２，Ｎ３２
はオン状態であり、これらに接続されている各サブワー
ド線は接地電位ＶＳＳに電位固定されたままである。こ
れにより、サブワード線がハイインピーダンスになるこ
とを回避している。
２＜１，２，３＞は無効レベルである接地電位ＶＳＳの
ままであるため、別のサブワード線非選択信号ＸＷＤ２
５＜２＞，ＸＷＤ２４＜１，３＞は内部降圧電位ＶＩＮ
Ｔのままである。そのため、選択されていない単位サブ
ワード線駆動回路ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチ
ャンネル型ＭＯＳトランジスタＮ１２，Ｎ２２，Ｎ３２
はオン状態であり、これらに接続されている各サブワー
ド線は接地電位ＶＳＳに電位固定されたままである。こ
れにより、サブワード線がハイインピーダンスになるこ
とを回避している。
【０１２５】引き続き、図７（ｂ）のタイミングチャー
トを参照しながら、単位サブワード線駆動回路ＳＷＤ０
が非選択にされ、サブワード線ＳＷ０が無効レベルであ
る接地電位ＶＳＳに降下する動作について説明する。
トを参照しながら、単位サブワード線駆動回路ＳＷＤ０
が非選択にされ、サブワード線ＳＷ０が無効レベルであ
る接地電位ＶＳＳに降下する動作について説明する。
【０１２６】図７（ｂ）のタイミングチャートの１段目
に示すように、タイミングｔ０５において、サブワード
線駆動信号ＷＤ２＜０＞が有効レベルである内部昇圧電
位ＶＰＰから無効レベルである接地電位ＶＳＳまで引き
下げられると、まず交差領域ＳＤＲ２５内のサブワード
線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力された
サブワード線駆動信号ＷＤ２＜０＞により、タイミング
チャートの２段目に示すように、タイミングｔ０６にお
いてサブワード線非選択信号ＸＷＤ２５＜０＞が接地電
位ＶＳＳから内部降圧電位ＶＩＮＴまで引き上げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル
型ＭＯＳトランジスタＰ０１のソース領域に接続されて
おり、メインワード線ＭＷＬ０の電位に等しいＰチャン
ネル型ＭＯＳトランジスタＰ０１のゲート電位は接地電
位ＶＳＳになっていることから、タイミングｔ０５にお
いてサブワード線駆動信号ＷＤ２＜０＞が内部昇圧電位
ＶＰＰから接地電位ＶＳＳまで引き下げられると、サブ
ワード線ＳＷ０の電位は、有効レベルである内部昇圧電
位ＶＰＰから無効レベルである接地電位ＶＳＳにＰチャ
ンネル型ＭＯＳトランジスタＰ０１のスレッシュホール
ド電圧Ｖｔｐを加算した電位まで引き下げられる。その
後、サブワード線非選択信号ＸＷＤ２５＜０＞が接地電
位ＶＳＳから内部降圧電位ＶＩＮＴに変化するため、単
位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型Ｍ
ＯＳトランジスタＮ０２はオン状態となり、タイミング
チャートの４段目に示すように、サブワード線ＳＷ０の
電位は接地電位ＶＳＳまで引き下げられる。このサブワ
ード線ＳＷ０の電位の変化をタイミングチャートの４段
目に示す。
に示すように、タイミングｔ０５において、サブワード
線駆動信号ＷＤ２＜０＞が有効レベルである内部昇圧電
位ＶＰＰから無効レベルである接地電位ＶＳＳまで引き
下げられると、まず交差領域ＳＤＲ２５内のサブワード
線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力された
サブワード線駆動信号ＷＤ２＜０＞により、タイミング
チャートの２段目に示すように、タイミングｔ０６にお
いてサブワード線非選択信号ＸＷＤ２５＜０＞が接地電
位ＶＳＳから内部降圧電位ＶＩＮＴまで引き上げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル
型ＭＯＳトランジスタＰ０１のソース領域に接続されて
おり、メインワード線ＭＷＬ０の電位に等しいＰチャン
ネル型ＭＯＳトランジスタＰ０１のゲート電位は接地電
位ＶＳＳになっていることから、タイミングｔ０５にお
いてサブワード線駆動信号ＷＤ２＜０＞が内部昇圧電位
ＶＰＰから接地電位ＶＳＳまで引き下げられると、サブ
ワード線ＳＷ０の電位は、有効レベルである内部昇圧電
位ＶＰＰから無効レベルである接地電位ＶＳＳにＰチャ
ンネル型ＭＯＳトランジスタＰ０１のスレッシュホール
ド電圧Ｖｔｐを加算した電位まで引き下げられる。その
後、サブワード線非選択信号ＸＷＤ２５＜０＞が接地電
位ＶＳＳから内部降圧電位ＶＩＮＴに変化するため、単
位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型Ｍ
ＯＳトランジスタＮ０２はオン状態となり、タイミング
チャートの４段目に示すように、サブワード線ＳＷ０の
電位は接地電位ＶＳＳまで引き下げられる。このサブワ
ード線ＳＷ０の電位の変化をタイミングチャートの４段
目に示す。
【０１２７】この後、タイミングチャートの３段目に示
すように、タイミングｔ０７において、メインワード線
ＭＷＬ０の電位が有効レベルである接地電位ＶＳＳから
無効レベルである内部昇圧電位ＶＰＰまで引き上げられ
る。メインワード線ＭＷＬ０は単位サブワード線駆動回
路ＳＷＤ０を構成するＰチャンネル型ＭＯＳトランジス
タＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１の
ゲート電極に接続されていることから、メインワード線
ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰ
Ｐに変化すると、Ｐチャンネル型ＭＯＳトランジスタＰ
０１はオン状態からオフ状態に変化し、Ｎチャンネル型
ＭＯＳトランジスタＮ０１はオフ状態からオン状態に変
化する。同様に、各単位サブワード線駆動回路ＳＷＤ１
〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１
１〜Ｎ３１はオフ状態からオン状態に変化する。このよ
うに、メインワード線ＭＷＬ０の電位が無効レベルであ
る内部昇圧電位ＶＰＰになるので、メインワード線ＭＷ
Ｌ０にゲート電極が接続されたＮチャンネル型ＭＯＳト
ランジスタＮ０１〜Ｎ３１によっても、各サブワード線
ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳ
Ｓに固定される。
すように、タイミングｔ０７において、メインワード線
ＭＷＬ０の電位が有効レベルである接地電位ＶＳＳから
無効レベルである内部昇圧電位ＶＰＰまで引き上げられ
る。メインワード線ＭＷＬ０は単位サブワード線駆動回
路ＳＷＤ０を構成するＰチャンネル型ＭＯＳトランジス
タＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１の
ゲート電極に接続されていることから、メインワード線
ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰ
Ｐに変化すると、Ｐチャンネル型ＭＯＳトランジスタＰ
０１はオン状態からオフ状態に変化し、Ｎチャンネル型
ＭＯＳトランジスタＮ０１はオフ状態からオン状態に変
化する。同様に、各単位サブワード線駆動回路ＳＷＤ１
〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１
１〜Ｎ３１はオフ状態からオン状態に変化する。このよ
うに、メインワード線ＭＷＬ０の電位が無効レベルであ
る内部昇圧電位ＶＰＰになるので、メインワード線ＭＷ
Ｌ０にゲート電極が接続されたＮチャンネル型ＭＯＳト
ランジスタＮ０１〜Ｎ３１によっても、各サブワード線
ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳ
Ｓに固定される。
【０１２８】ここで、サブワード線非選択信号ＸＷＤ用
の配線は、すでに説明したように、各単位サブワード線
駆動部ＳＷＬＢ内の多くの各単位サブワード線駆動回路
ＳＷＤのＮチャンネル型ＭＯＳトランジスタのゲート電
極に接続されている。この具体例では、サブワード線非
選択信号ＸＷＤ用の配線は、各サブワード線駆動部内の
１２８個のＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続されている。また、すでに説明したように、
図２に示される通常サブワード線駆動部ＳＷＬＢ２０〜
ＳＷＬＢ２８のうちの４個または５個が同時に動作す
る。よって、この具体例では、同時に少なくとも１２８
×４個のＮチャンネル型ＭＯＳトランジスタが動作する
ので、サブワード線非選択トランジスタのＮチャンネル
型ＭＯＳトランジスタＮ０１の容量値をＣｎとすると、
Ｃｎ×１２８×４個という大きな容量を充放電する必要
がある。
の配線は、すでに説明したように、各単位サブワード線
駆動部ＳＷＬＢ内の多くの各単位サブワード線駆動回路
ＳＷＤのＮチャンネル型ＭＯＳトランジスタのゲート電
極に接続されている。この具体例では、サブワード線非
選択信号ＸＷＤ用の配線は、各サブワード線駆動部内の
１２８個のＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続されている。また、すでに説明したように、
図２に示される通常サブワード線駆動部ＳＷＬＢ２０〜
ＳＷＬＢ２８のうちの４個または５個が同時に動作す
る。よって、この具体例では、同時に少なくとも１２８
×４個のＮチャンネル型ＭＯＳトランジスタが動作する
ので、サブワード線非選択トランジスタのＮチャンネル
型ＭＯＳトランジスタＮ０１の容量値をＣｎとすると、
Ｃｎ×１２８×４個という大きな容量を充放電する必要
がある。
【０１２９】ここで、本具体例によると、このサブワー
ド線非選択の動作のために必要なトランジスタのゲート
の充放電における電位差を、従来の内部昇圧電位ＶＰＰ
−接地電位ＶＳＳ間の電位差から、内部降圧電位ＶＩＮ
Ｔ−接地電位ＶＳＳ間の電位差に低減することで、電位
差が小さくなった分だけ消費電力を小さくすることがで
きる。言い換えると、サブワード線非選択信号ＸＷＤ用
の駆動源を内部昇圧電位生成回路ではなく、内部昇圧電
位ＶＰＰ（本具体例では４Ｖ）よりも低い内部降圧電位
ＶＩＮＴ（本具体例では２．５Ｖ）を生成する内部降圧
電位生成回路に切り換えることにより、回路全体の消費
電力を低減することができる。
ド線非選択の動作のために必要なトランジスタのゲート
の充放電における電位差を、従来の内部昇圧電位ＶＰＰ
−接地電位ＶＳＳ間の電位差から、内部降圧電位ＶＩＮ
Ｔ−接地電位ＶＳＳ間の電位差に低減することで、電位
差が小さくなった分だけ消費電力を小さくすることがで
きる。言い換えると、サブワード線非選択信号ＸＷＤ用
の駆動源を内部昇圧電位生成回路ではなく、内部昇圧電
位ＶＰＰ（本具体例では４Ｖ）よりも低い内部降圧電位
ＶＩＮＴ（本具体例では２．５Ｖ）を生成する内部降圧
電位生成回路に切り換えることにより、回路全体の消費
電力を低減することができる。
【０１３０】また、上述のように、従来例ではサブワー
ド線非選択信号ＸＷＤ用の配線が複数の例えば９個のサ
ブワード線駆動部ＳＷＬＢに共通接続されているが、上
記メモリセルアレイの周辺部に関する各具体例のよう
に、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧを配置することにより、共通のサブワード線
非選択信号ＸＷＤ用の配線に接続されるＮチャンネル型
ＭＯＳトランジスタの数が少なくなり、このサブワード
線非選択信号ＸＷＤの遷移速度が速くなる。サブワード
線ＳＷの選択時に、このサブワード線非選択信号ＸＷＤ
の内部降圧電位ＶＩＮＴから接地電位ＶＳＳへの遷移速
度が遅い場合には、内部昇圧電位ＶＰＰに保持されてい
るサブワード線駆動信号ＷＤ用の配線から、Ｐチャンネ
ル型ＭＯＳトランジスタＰ０１とＮチャンネル型トラン
ジスタＮ０２を介して、接地に貫通電流が流れてしま
う。これは、先にメインワード線ＭＷＬ０が接地電位Ｖ
ＳＳになってチャンネル型ＭＯＳトランジスタＰ０１が
オン状態になっており、サブワード線駆動信号ＷＤも内
部昇圧電位ＶＰＰになるが、Ｎチャンネル型ＭＯＳトラ
ンジスタＮ０２がなかなかオフ状態にならないことによ
り起こってしまう。そこで、以上のように、サブワード
線非選択信号ＸＷＤの内部降圧電位ＶＩＮＴから接地電
位ＶＳＳへの遷移速度が速くなれば、貫通電流を削減す
ることが可能となる。つまり、貫通電流に起因する内部
昇圧電位生成回路の無駄な消費を抑制することにより、
内部昇圧電位生成回路の消費電力を低減することができ
る。
ド線非選択信号ＸＷＤ用の配線が複数の例えば９個のサ
ブワード線駆動部ＳＷＬＢに共通接続されているが、上
記メモリセルアレイの周辺部に関する各具体例のよう
に、各交差領域ＳＤＲにサブワード線非選択信号生成回
路ＸＷＤＧを配置することにより、共通のサブワード線
非選択信号ＸＷＤ用の配線に接続されるＮチャンネル型
ＭＯＳトランジスタの数が少なくなり、このサブワード
線非選択信号ＸＷＤの遷移速度が速くなる。サブワード
線ＳＷの選択時に、このサブワード線非選択信号ＸＷＤ
の内部降圧電位ＶＩＮＴから接地電位ＶＳＳへの遷移速
度が遅い場合には、内部昇圧電位ＶＰＰに保持されてい
るサブワード線駆動信号ＷＤ用の配線から、Ｐチャンネ
ル型ＭＯＳトランジスタＰ０１とＮチャンネル型トラン
ジスタＮ０２を介して、接地に貫通電流が流れてしま
う。これは、先にメインワード線ＭＷＬ０が接地電位Ｖ
ＳＳになってチャンネル型ＭＯＳトランジスタＰ０１が
オン状態になっており、サブワード線駆動信号ＷＤも内
部昇圧電位ＶＰＰになるが、Ｎチャンネル型ＭＯＳトラ
ンジスタＮ０２がなかなかオフ状態にならないことによ
り起こってしまう。そこで、以上のように、サブワード
線非選択信号ＸＷＤの内部降圧電位ＶＩＮＴから接地電
位ＶＳＳへの遷移速度が速くなれば、貫通電流を削減す
ることが可能となる。つまり、貫通電流に起因する内部
昇圧電位生成回路の無駄な消費を抑制することにより、
内部昇圧電位生成回路の消費電力を低減することができ
る。
【０１３１】また、このサブワード線ＳＷを非選択にす
る過程で、先にサブワード線駆動信号ＷＤ２＜０＞を接
地電位ＶＳＳに引き下げてから、十分時間をとってメイ
ンワード線ＭＷＬ０の電位を上昇させる方式を採ってい
る。これにより、単位サブワード線駆動回路ＳＷＤ０内
でサブワード線駆動信号ＷＤ２＜０＞に応じてＰチャン
ネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯ
ＳトランジスタＮ０１とを通過して接地に至る貫通電流
が生じるのを防止している。もし、先にメインワード線
ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰ
Ｐに上昇された後、サブワード線駆動信号ＷＤが内部昇
圧電位ＶＰＰから接地電位ＶＳＳに引き下げられたとす
ると、メインワード線ＭＷＬ０の電位が（接地電位ＶＳ
Ｓ＋Ｎチャンネル型ＭＯＳトランジスタＮ０１のスレッ
シュホールド電圧Ｖｔｎ）から（内部昇圧電位ＶＰＰ−
Ｐチャンネル型ＭＯＳトランジスタＰ０１のスレッシュ
ホールド電圧Ｖｔｐ）に上昇される間、単位サブワード
線駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタ
Ｐ０１とＮチャンネル型ＭＯＳトランジスタＮ０１とが
同時にオンする状態が存在するので、これにより、サブ
ワード線駆動信号ＷＤ用の配線から接地に達する貫通電
流が発生する。これを回避するために、サブワード線Ｓ
Ｗを非選択にする際には、先にサブワード線駆動信号Ｗ
Ｄ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分
時間が経過した後にメインワード線ＭＷＬ０の電位を上
昇する方式をとる。つまり、この貫通電流に起因する内
部昇圧電位生成回路の無駄な消費を抑制することによっ
ても、内部昇圧電位生成回路の消費電力を低減すること
ができる。
る過程で、先にサブワード線駆動信号ＷＤ２＜０＞を接
地電位ＶＳＳに引き下げてから、十分時間をとってメイ
ンワード線ＭＷＬ０の電位を上昇させる方式を採ってい
る。これにより、単位サブワード線駆動回路ＳＷＤ０内
でサブワード線駆動信号ＷＤ２＜０＞に応じてＰチャン
ネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯ
ＳトランジスタＮ０１とを通過して接地に至る貫通電流
が生じるのを防止している。もし、先にメインワード線
ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰ
Ｐに上昇された後、サブワード線駆動信号ＷＤが内部昇
圧電位ＶＰＰから接地電位ＶＳＳに引き下げられたとす
ると、メインワード線ＭＷＬ０の電位が（接地電位ＶＳ
Ｓ＋Ｎチャンネル型ＭＯＳトランジスタＮ０１のスレッ
シュホールド電圧Ｖｔｎ）から（内部昇圧電位ＶＰＰ−
Ｐチャンネル型ＭＯＳトランジスタＰ０１のスレッシュ
ホールド電圧Ｖｔｐ）に上昇される間、単位サブワード
線駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタ
Ｐ０１とＮチャンネル型ＭＯＳトランジスタＮ０１とが
同時にオンする状態が存在するので、これにより、サブ
ワード線駆動信号ＷＤ用の配線から接地に達する貫通電
流が発生する。これを回避するために、サブワード線Ｓ
Ｗを非選択にする際には、先にサブワード線駆動信号Ｗ
Ｄ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分
時間が経過した後にメインワード線ＭＷＬ０の電位を上
昇する方式をとる。つまり、この貫通電流に起因する内
部昇圧電位生成回路の無駄な消費を抑制することによっ
ても、内部昇圧電位生成回路の消費電力を低減すること
ができる。
【０１３２】そして、本具体例の半導体記憶装置におい
ては、以上のように内部昇圧電位生成回路の消費電力を
低減することにより、半導体記憶装置全体の低消費電力
化を効果的に実現することができる。その詳細につい
て、以下に説明する。
ては、以上のように内部昇圧電位生成回路の消費電力を
低減することにより、半導体記憶装置全体の低消費電力
化を効果的に実現することができる。その詳細につい
て、以下に説明する。
【０１３３】内部昇圧電位ＶＰＰは、通常、内部昇圧電
位生成回路であるチャージポンプ方式の回路により生成
される。すなわち、巨大なポンプ容量に電圧ＶＤＤを有
する外部電源等などから電荷を蓄積した後、このポンプ
容量の電位差を更に押し上げて内部昇圧電位ＶＰＰを生
成するのである。しかし、チャージポンプ方式は、電源
の生成効率が低く、内部昇圧電位生成回路への供給電荷
量に対して、内部昇圧電位ＶＰＰを生成するための外部
電源の消費電荷量が理想的にも２００％以上必要であ
り、また、外部電源電位ＶＤＤが低電圧の時にはいっそ
う生成効率が下がってしまうという特性を有している。
また、このポンプ容量も非常に大きいため、内部昇圧電
位生成回路用の回路のために大きなレイアウト面積を要
する。よって、本発明のように、内部昇圧電位生成回路
の消費電力を削減することで、全体の電源の消費電力を
低減するために大きな効果をあげることができ、かつ、
レイアウト面積の削減にも大きな効果をあげることがで
きる。
位生成回路であるチャージポンプ方式の回路により生成
される。すなわち、巨大なポンプ容量に電圧ＶＤＤを有
する外部電源等などから電荷を蓄積した後、このポンプ
容量の電位差を更に押し上げて内部昇圧電位ＶＰＰを生
成するのである。しかし、チャージポンプ方式は、電源
の生成効率が低く、内部昇圧電位生成回路への供給電荷
量に対して、内部昇圧電位ＶＰＰを生成するための外部
電源の消費電荷量が理想的にも２００％以上必要であ
り、また、外部電源電位ＶＤＤが低電圧の時にはいっそ
う生成効率が下がってしまうという特性を有している。
また、このポンプ容量も非常に大きいため、内部昇圧電
位生成回路用の回路のために大きなレイアウト面積を要
する。よって、本発明のように、内部昇圧電位生成回路
の消費電力を削減することで、全体の電源の消費電力を
低減するために大きな効果をあげることができ、かつ、
レイアウト面積の削減にも大きな効果をあげることがで
きる。
【０１３４】−第２の具体例− 図８（ａ），（ｂ）は、第２の具体例におけるサブワー
ド線駆動部の構成を示す回路図及び回路動作を示すタイ
ミングチャート図である。本具体例においては、サブメ
モリセルアレイＳＭＡ２４，ＳＭＡ２５と、そのサブワ
ード線ＳＷ０〜ＳＷ３と、そのサブワード線ＳＷ０〜Ｓ
Ｗ３に接続されたメモリセルＭＣと、単位サブワード線
駆動回路ＳＷＤ０〜ＳＷＤ３とに関する構成や動作など
を例にとって説明する。以下の説明においては、主とし
て上述した図７に示す第１の具体例の構成及び動作との
違いについて説明する。
ド線駆動部の構成を示す回路図及び回路動作を示すタイ
ミングチャート図である。本具体例においては、サブメ
モリセルアレイＳＭＡ２４，ＳＭＡ２５と、そのサブワ
ード線ＳＷ０〜ＳＷ３と、そのサブワード線ＳＷ０〜Ｓ
Ｗ３に接続されたメモリセルＭＣと、単位サブワード線
駆動回路ＳＷＤ０〜ＳＷＤ３とに関する構成や動作など
を例にとって説明する。以下の説明においては、主とし
て上述した図７に示す第１の具体例の構成及び動作との
違いについて説明する。
【０１３５】第１の具体例においてはサブワード線非選
択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに配置され
ていたが、第２の具体例においては、サブワード線非選
択信号生成回路ＸＷＤＧは、サブワード線駆動回路ＷＤ
と同様に、周辺回路部ＰＣまたはメインワード線駆動回
路に配置されている。そのため、サブワード線非選択信
号ＸＷＤ用の配線は、サブワード線駆動信号ＷＤ用の配
線と同様に、センスアンプ列ＳＡＢ上を経由して、各交
差領域ＳＤＲにおいて分岐し、各サブワード線駆動部Ｓ
ＷＤに接続される構成となっている。すなわち、図３〜
図６に示すようなサブメモリセルアレイの周辺部の構成
を前提とはしていない。
択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに配置され
ていたが、第２の具体例においては、サブワード線非選
択信号生成回路ＸＷＤＧは、サブワード線駆動回路ＷＤ
と同様に、周辺回路部ＰＣまたはメインワード線駆動回
路に配置されている。そのため、サブワード線非選択信
号ＸＷＤ用の配線は、サブワード線駆動信号ＷＤ用の配
線と同様に、センスアンプ列ＳＡＢ上を経由して、各交
差領域ＳＤＲにおいて分岐し、各サブワード線駆動部Ｓ
ＷＤに接続される構成となっている。すなわち、図３〜
図６に示すようなサブメモリセルアレイの周辺部の構成
を前提とはしていない。
【０１３６】このような構成においては、サブワード線
駆動信号ＷＤに応じてサブワード線非選択信号ＸＷＤを
生成していた第１の具体例とは異なり、サブワード線駆
動信号ＷＤとサブワード線非選択信号ＸＷＤとの生成時
期の制限がないため、この２つの信号遷移の順番を制御
することにより消費電流を低減することができる。この
効果については、以下、本具体例における各部の構成と
動作について説明することにより明らかにする。
駆動信号ＷＤに応じてサブワード線非選択信号ＸＷＤを
生成していた第１の具体例とは異なり、サブワード線駆
動信号ＷＤとサブワード線非選択信号ＸＷＤとの生成時
期の制限がないため、この２つの信号遷移の順番を制御
することにより消費電流を低減することができる。この
効果については、以下、本具体例における各部の構成と
動作について説明することにより明らかにする。
【０１３７】まず、単位サブワード線駆動回路回路ＳＷ
Ｄの動作について、図８（ａ）に示す本具体例のサブワ
ード線駆動部の構成と、図８（ｂ）に示す各信号のタイ
ミングチャートとを参照しながら説明する。ここでは、
特に、サブワード線駆動部ＳＷＬＢ２５内の単位サブワ
ード線駆動回路ＳＷＤ０が選択され、サブワード線ＳＷ
０の電位が有効レベルである内部昇圧電位ＶＰＰに上昇
する動作と、単位サブワード線駆動回路ＳＷＤ０が非選
択にされ、サブワード線ＳＷ０の電位が無効レベルであ
る接地電位ＶＳＳに降下する動作とについて説明する。
本具体例においては、内部昇圧電位ＶＰＰは約４Ｖ、内
部降圧電位ＶＩＮＴは約２．５Ｖ、接地電位は約０Ｖで
ある。また、外部電源電位ＶＤＤは約３．３Ｖである。
Ｄの動作について、図８（ａ）に示す本具体例のサブワ
ード線駆動部の構成と、図８（ｂ）に示す各信号のタイ
ミングチャートとを参照しながら説明する。ここでは、
特に、サブワード線駆動部ＳＷＬＢ２５内の単位サブワ
ード線駆動回路ＳＷＤ０が選択され、サブワード線ＳＷ
０の電位が有効レベルである内部昇圧電位ＶＰＰに上昇
する動作と、単位サブワード線駆動回路ＳＷＤ０が非選
択にされ、サブワード線ＳＷ０の電位が無効レベルであ
る接地電位ＶＳＳに降下する動作とについて説明する。
本具体例においては、内部昇圧電位ＶＰＰは約４Ｖ、内
部降圧電位ＶＩＮＴは約２．５Ｖ、接地電位は約０Ｖで
ある。また、外部電源電位ＶＤＤは約３．３Ｖである。
【０１３８】まず、図８（ｂ）のタイミングチャートの
３段目に示すように、外部入力されたロウアドレスに基
づいて、タイミングｔ１１において、メインワード線Ｍ
ＷＬ０の電位が、その無効レベルである内部昇圧電位Ｖ
ＰＰからその有効レベルである接地電位ＶＳＳまで引き
下げられることにより、単位サブワード線駆動回路ＳＷ
Ｄ０が選択される。メインワード線ＭＷＬ０は、単位サ
ブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型
ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトラ
ンジスタＮ０１のゲート電極に接続されており、メイン
ワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地
電位ＶＳＳに変化すると、このＮチャンネル型ＭＯＳト
ランジスタＮ０１はオン状態からオフ状態に変化する。
同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ
３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３
１はオン状態からオフ状態に変化する。しかし、メイン
ワード線ＭＷＬ０の電位が有効レベルである接地電位Ｖ
ＳＳになったとしても、各サブワード線ＳＷ０〜ＳＷ３
の電位は無効レベルである接地電位ＶＳＳのままであ
る。それは、各単位サブワード線駆動信号ＷＤ２＜０〜
３＞がまだ無効レベルである接地電位ＶＳＳのままで、
単位サブワード線非選択信号ＸＷＤ２＜０，１，２，３
＞がまだ内部降圧電位ＶＩＮＴのままであり、各単位サ
ブワード線駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネ
ル型ＭＯＳトランジスタＮ０１〜Ｎ３１はオン状態であ
るので、これらのＭＯＳトランジスタにより各サブワー
ド線ＳＷ０〜ＳＷ３は接地電位ＶＳＳに引き下げられた
ままである。
３段目に示すように、外部入力されたロウアドレスに基
づいて、タイミングｔ１１において、メインワード線Ｍ
ＷＬ０の電位が、その無効レベルである内部昇圧電位Ｖ
ＰＰからその有効レベルである接地電位ＶＳＳまで引き
下げられることにより、単位サブワード線駆動回路ＳＷ
Ｄ０が選択される。メインワード線ＭＷＬ０は、単位サ
ブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型
ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトラ
ンジスタＮ０１のゲート電極に接続されており、メイン
ワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地
電位ＶＳＳに変化すると、このＮチャンネル型ＭＯＳト
ランジスタＮ０１はオン状態からオフ状態に変化する。
同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ
３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３
１はオン状態からオフ状態に変化する。しかし、メイン
ワード線ＭＷＬ０の電位が有効レベルである接地電位Ｖ
ＳＳになったとしても、各サブワード線ＳＷ０〜ＳＷ３
の電位は無効レベルである接地電位ＶＳＳのままであ
る。それは、各単位サブワード線駆動信号ＷＤ２＜０〜
３＞がまだ無効レベルである接地電位ＶＳＳのままで、
単位サブワード線非選択信号ＸＷＤ２＜０，１，２，３
＞がまだ内部降圧電位ＶＩＮＴのままであり、各単位サ
ブワード線駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネ
ル型ＭＯＳトランジスタＮ０１〜Ｎ３１はオン状態であ
るので、これらのＭＯＳトランジスタにより各サブワー
ド線ＳＷ０〜ＳＷ３は接地電位ＶＳＳに引き下げられた
ままである。
【０１３９】次に、第１の具体例とは異なり、先にタイ
ミングチャートの２段目に示すように、タイミングｔ１
２においてサブワード線非選択信号ＸＷＤ２＜０＞が内
部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げら
れる。これにより、まず単位サブワード線駆動回路ＳＷ
Ｄ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオ
フ状態となる。
ミングチャートの２段目に示すように、タイミングｔ１
２においてサブワード線非選択信号ＸＷＤ２＜０＞が内
部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げら
れる。これにより、まず単位サブワード線駆動回路ＳＷ
Ｄ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオ
フ状態となる。
【０１４０】次に、タイミングチャートの１段目に示す
ように、タイミングｔ１３においてサブワード線駆動信
号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳから
有効レベルである内部昇圧電位ＶＰＰまで引き上げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は、単位サブワード線駆動回路ＳＷＤ０内のＰチャンネ
ル型ＭＯＳトランジスタＰ０１のソース領域に接続され
ており、メインワード線ＭＷＬ０に接続されているＰチ
ャンネル型ＭＯＳトランジスタＰ０１のゲート電極の電
位はすでに接地電位ＶＳＳになっているので、サブワー
ド線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから内部昇
圧電位ＶＰＰまで引き上げられると、タイミングチャー
トの４段目に示すように、タイミングｔ１４においてサ
ブワード線ＳＷ０の電位は無効レベルである接地電位Ｖ
ＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き
上げられる。
ように、タイミングｔ１３においてサブワード線駆動信
号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳから
有効レベルである内部昇圧電位ＶＰＰまで引き上げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は、単位サブワード線駆動回路ＳＷＤ０内のＰチャンネ
ル型ＭＯＳトランジスタＰ０１のソース領域に接続され
ており、メインワード線ＭＷＬ０に接続されているＰチ
ャンネル型ＭＯＳトランジスタＰ０１のゲート電極の電
位はすでに接地電位ＶＳＳになっているので、サブワー
ド線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから内部昇
圧電位ＶＰＰまで引き上げられると、タイミングチャー
トの４段目に示すように、タイミングｔ１４においてサ
ブワード線ＳＷ０の電位は無効レベルである接地電位Ｖ
ＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き
上げられる。
【０１４１】このとき、別のサブワード線駆動信号ＷＤ
２＜１，２，３＞は無効レベルである接地電位ＶＳＳの
ままであるため、別のサブワード線非選択信号ＸＷＤ２
＜１，２，３＞は内部降圧電位ＶＩＮＴのままである。
そのため、選択されていない単位サブワード線駆動回路
ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチャンネル型ＭＯＳ
トランジスタＮ１２，Ｎ２２，Ｎ３２はオン状態であ
り、これらに接続されている各サブワード線は接地電位
ＶＳＳに電位固定されたままである。これにより、サブ
ワード線がハイインピーダンスになることを回避してい
る。
２＜１，２，３＞は無効レベルである接地電位ＶＳＳの
ままであるため、別のサブワード線非選択信号ＸＷＤ２
＜１，２，３＞は内部降圧電位ＶＩＮＴのままである。
そのため、選択されていない単位サブワード線駆動回路
ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチャンネル型ＭＯＳ
トランジスタＮ１２，Ｎ２２，Ｎ３２はオン状態であ
り、これらに接続されている各サブワード線は接地電位
ＶＳＳに電位固定されたままである。これにより、サブ
ワード線がハイインピーダンスになることを回避してい
る。
【０１４２】このように、本具体例においては、このサ
ブワード線ＳＷ０を選択する過程で、先にサブワード線
非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げ
てから、充分時間が経過した後でサブワード線駆動信号
ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させる方式
を採っている。これにより、単位サブワード線駆動回路
ＳＷＤ０におけるサブワード線駆動信号ＷＤ２＜０＞用
の配線からＰチャンネル型ＭＯＳトランジスタＰ０１と
Ｎチャンネル型ＭＯＳトランジスタＮ０２を経て接地に
達する貫通電流の発生を防止している。
ブワード線ＳＷ０を選択する過程で、先にサブワード線
非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げ
てから、充分時間が経過した後でサブワード線駆動信号
ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させる方式
を採っている。これにより、単位サブワード線駆動回路
ＳＷＤ０におけるサブワード線駆動信号ＷＤ２＜０＞用
の配線からＰチャンネル型ＭＯＳトランジスタＰ０１と
Ｎチャンネル型ＭＯＳトランジスタＮ０２を経て接地に
達する貫通電流の発生を防止している。
【０１４３】すなわち、先にサブワード線駆動信号ＷＤ
２＜０＞を内部昇圧電位ＶＰＰまで上昇させた後、サブ
ワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに
引き下げるとすると、サブワード線駆動信号ＷＤ２＜０
＞を内部昇圧電位ＶＰＰまで上昇させてからサブワード
線非選択信号ＸＷＤ２＜０＞が（接地電位ＶＳＳ＋Ｎチ
ャンネル型ＭＯＳトランジスタＮ０２のスレッシュホー
ルド電圧Ｖｔｎ）まで降下する間に、単位サブワード線
駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタＰ
０１とＮチャンネル型ＭＯＳトランジスタＮ０２とが同
時にオンする状態が存在し、これにより内部昇圧電位Ｖ
ＰＰに維持されているサブワード線駆動信号ＷＤ用の配
線から接地に達する貫通電流が発生する。これを回避す
るために、先にサブワード線非選択信号ＸＷＤ２＜０＞
を接地電位ＶＳＳに引き下げ、それから充分時間が経過
した後に、サブワード線駆動信号ＷＤ２＜０＞を内部昇
圧電位ＶＰＰまで上昇させる方式を採っている。
２＜０＞を内部昇圧電位ＶＰＰまで上昇させた後、サブ
ワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに
引き下げるとすると、サブワード線駆動信号ＷＤ２＜０
＞を内部昇圧電位ＶＰＰまで上昇させてからサブワード
線非選択信号ＸＷＤ２＜０＞が（接地電位ＶＳＳ＋Ｎチ
ャンネル型ＭＯＳトランジスタＮ０２のスレッシュホー
ルド電圧Ｖｔｎ）まで降下する間に、単位サブワード線
駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタＰ
０１とＮチャンネル型ＭＯＳトランジスタＮ０２とが同
時にオンする状態が存在し、これにより内部昇圧電位Ｖ
ＰＰに維持されているサブワード線駆動信号ＷＤ用の配
線から接地に達する貫通電流が発生する。これを回避す
るために、先にサブワード線非選択信号ＸＷＤ２＜０＞
を接地電位ＶＳＳに引き下げ、それから充分時間が経過
した後に、サブワード線駆動信号ＷＤ２＜０＞を内部昇
圧電位ＶＰＰまで上昇させる方式を採っている。
【０１４４】引き続き、図８（ｂ）のタイミングチャー
トを参照しながら、単位サブワード線駆動回路ＳＷＤ０
が非選択にされ、サブワード線ＳＷ０の電位が無効レベ
ルである接地電位ＶＳＳに降下する動作について説明す
る。
トを参照しながら、単位サブワード線駆動回路ＳＷＤ０
が非選択にされ、サブワード線ＳＷ０の電位が無効レベ
ルである接地電位ＶＳＳに降下する動作について説明す
る。
【０１４５】まず、タイミングチャートの１段目に示す
ように、タイミングｔ１５においてサブワード線駆動信
号ＷＤ２＜０＞が有効レベルである内部昇圧電位ＶＰＰ
から無効レベルである接地電位ＶＳＳまで引き下げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル
型ＭＯＳトランジスタＰ０１のソース領域に接続されて
おり、メインワード線ＭＷＬ０に接続されているＰチャ
ンネル型ＭＯＳトランジスタＰ０１のゲート電位は接地
電位ＶＳＳになっているので、サブワード線駆動信号Ｗ
Ｄ２＜０＞が内部昇圧電位ＶＰＰから接地電位ＶＳＳま
で引き下げられると、サブワード線ＳＷ０の電位は有効
レベルである内部昇圧電位ＶＰＰから無効レベルである
接地電位ＶＳＳにＰチャンネル型ＭＯＳトランジスタＰ
０１のスレッシュホールド電圧Ｖｔｐを加算した電位ま
で引き下げられる。この時から充分時間が経過した後
に、タイミングチャートの２段目に示すように、タイミ
ングｔ１６においてサブワード線非選択信号ＸＷＤ５＜
０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴまで引
き上げられる。このとき、単位サブワード線駆動回路Ｓ
ＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２は
オン状態となり、サブワード線ＳＷ０は接地電位ＶＳＳ
まで引き下げられる。このサブワード線ＳＷ０の電位の
変化は、タイミングチャートの４段目に示されている。
ように、タイミングｔ１５においてサブワード線駆動信
号ＷＤ２＜０＞が有効レベルである内部昇圧電位ＶＰＰ
から無効レベルである接地電位ＶＳＳまで引き下げられ
る。また、サブワード線駆動信号ＷＤ２＜０＞用の配線
は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル
型ＭＯＳトランジスタＰ０１のソース領域に接続されて
おり、メインワード線ＭＷＬ０に接続されているＰチャ
ンネル型ＭＯＳトランジスタＰ０１のゲート電位は接地
電位ＶＳＳになっているので、サブワード線駆動信号Ｗ
Ｄ２＜０＞が内部昇圧電位ＶＰＰから接地電位ＶＳＳま
で引き下げられると、サブワード線ＳＷ０の電位は有効
レベルである内部昇圧電位ＶＰＰから無効レベルである
接地電位ＶＳＳにＰチャンネル型ＭＯＳトランジスタＰ
０１のスレッシュホールド電圧Ｖｔｐを加算した電位ま
で引き下げられる。この時から充分時間が経過した後
に、タイミングチャートの２段目に示すように、タイミ
ングｔ１６においてサブワード線非選択信号ＸＷＤ５＜
０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴまで引
き上げられる。このとき、単位サブワード線駆動回路Ｓ
ＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２は
オン状態となり、サブワード線ＳＷ０は接地電位ＶＳＳ
まで引き下げられる。このサブワード線ＳＷ０の電位の
変化は、タイミングチャートの４段目に示されている。
【０１４６】この後、タイミングチャートの３段目に示
すように、タイミングｔ１７において、メインワード線
ＭＷＬ０の電位がその有効レベルである接地電位ＶＳＳ
からその無効レベルである内部昇圧電位ＶＰＰまで引き
上げられる。ここで、メインワード線ＭＷＬ０は単位サ
ブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型
ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトラ
ンジスタＮ０１のゲート電極に接続されており、メイン
ワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地
電位ＶＳＳに変化するため、このＰチャンネル型ＭＯＳ
トランジスタＰ０１はオン状態からオフ状態に変化し、
Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態か
らオン状態に変化する。同様に、各単位サブワード線駆
動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳト
ランジスタＮ１１〜Ｎ３１はオフ状態からオン状態に変
化する。この状態でメインワード線ＭＷＬ０の電位が無
効レベルである内部昇圧電位ＶＰＰになるので、ゲート
電極がメインワード線ＭＷＬ０に接続さているＮチャン
ネル型ＭＯＳトランジスタＮ０１〜Ｎ３１によっても、
各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルであ
る接地電位ＶＳＳに電位固定される。
すように、タイミングｔ１７において、メインワード線
ＭＷＬ０の電位がその有効レベルである接地電位ＶＳＳ
からその無効レベルである内部昇圧電位ＶＰＰまで引き
上げられる。ここで、メインワード線ＭＷＬ０は単位サ
ブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型
ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトラ
ンジスタＮ０１のゲート電極に接続されており、メイン
ワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地
電位ＶＳＳに変化するため、このＰチャンネル型ＭＯＳ
トランジスタＰ０１はオン状態からオフ状態に変化し、
Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態か
らオン状態に変化する。同様に、各単位サブワード線駆
動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳト
ランジスタＮ１１〜Ｎ３１はオフ状態からオン状態に変
化する。この状態でメインワード線ＭＷＬ０の電位が無
効レベルである内部昇圧電位ＶＰＰになるので、ゲート
電極がメインワード線ＭＷＬ０に接続さているＮチャン
ネル型ＭＯＳトランジスタＮ０１〜Ｎ３１によっても、
各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルであ
る接地電位ＶＳＳに電位固定される。
【０１４７】また、このサブワード線ＳＷ０を非選択に
する過程で、先にサブワード線駆動信号ＷＤ２＜０＞を
接地電位ＶＳＳに引き下げてから充分時間を経過した後
に、サブワード線非選択信号ＸＷＤ２＜０＞を内部昇圧
電位ＶＰＰに上昇させる方式を採っている（図８（ｂ）
のタイミングｔ１５〜ｔ１６参照）。これにより、サブ
ワード線駆動信号ＷＤ２＜０＞用の配線から、単位サブ
ワード線駆動回路ＳＷＤ０におけるＰチャンネル型ＭＯ
ＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジ
スタＮ０２を通過して接地に達する貫通電流を防止する
ようにしている。一方、先にサブワード線非選択信号Ｘ
ＷＤ２＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮ
Ｔに上昇した後、サブワード線駆動信号ＷＤが内部昇圧
電位ＶＰＰから接地電位ＶＳＳに引き下げられる場合に
は、サブワード線非選択信号ＸＷＤ２＜０＞が（接地電
位ＶＳＳ＋Ｎチャンネル型ＭＯＳトランジスタＮ０２の
スレッシュホールド電圧Ｖｔｎ）に上昇してからサブワ
ード線駆動信号ＷＤ２＜０＞が降下するまでの間に、単
位サブワード線駆動回路ＳＷ０のＰチャンネル型ＭＯＳ
トランジスタＰ０１とＮチャンネル型ＭＯＳトランジス
タＮ０２とが同時にオンする状態が存在し、これによ
り、内部昇圧電位ＶＰＰに維持されているサブワード線
駆動信号ＷＤ用配線から接地に達する貫通電流が発生す
る。これを回避するために、先にサブワード線駆動信号
ＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから充分時
間が経過した後に、サブワード線非選択信号ＸＷＤ２＜
０＞を内部昇圧電位ＶＰＰに上昇させる方式をとる。
する過程で、先にサブワード線駆動信号ＷＤ２＜０＞を
接地電位ＶＳＳに引き下げてから充分時間を経過した後
に、サブワード線非選択信号ＸＷＤ２＜０＞を内部昇圧
電位ＶＰＰに上昇させる方式を採っている（図８（ｂ）
のタイミングｔ１５〜ｔ１６参照）。これにより、サブ
ワード線駆動信号ＷＤ２＜０＞用の配線から、単位サブ
ワード線駆動回路ＳＷＤ０におけるＰチャンネル型ＭＯ
ＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジ
スタＮ０２を通過して接地に達する貫通電流を防止する
ようにしている。一方、先にサブワード線非選択信号Ｘ
ＷＤ２＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮ
Ｔに上昇した後、サブワード線駆動信号ＷＤが内部昇圧
電位ＶＰＰから接地電位ＶＳＳに引き下げられる場合に
は、サブワード線非選択信号ＸＷＤ２＜０＞が（接地電
位ＶＳＳ＋Ｎチャンネル型ＭＯＳトランジスタＮ０２の
スレッシュホールド電圧Ｖｔｎ）に上昇してからサブワ
ード線駆動信号ＷＤ２＜０＞が降下するまでの間に、単
位サブワード線駆動回路ＳＷ０のＰチャンネル型ＭＯＳ
トランジスタＰ０１とＮチャンネル型ＭＯＳトランジス
タＮ０２とが同時にオンする状態が存在し、これによ
り、内部昇圧電位ＶＰＰに維持されているサブワード線
駆動信号ＷＤ用配線から接地に達する貫通電流が発生す
る。これを回避するために、先にサブワード線駆動信号
ＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから充分時
間が経過した後に、サブワード線非選択信号ＸＷＤ２＜
０＞を内部昇圧電位ＶＰＰに上昇させる方式をとる。
【０１４８】すなわち、本具体例では、図８（ｂ）のタ
イミングチャートに示すように、サブワード線ＳＷ０を
選択する際には、先にサブワード線非選択信号ＸＷＤ２
＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間
が経過した後にサブワード線駆動信号ＷＤ２＜０＞を内
部昇圧電位ＶＰＰまで上昇させるとともに、サブワード
線を非選択にする際には、先にサブワード線駆動信号Ｗ
Ｄ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分
時間が経過した後にサブワード線非選択信号ＸＷＤ２＜
０＞を内部昇圧電位ＶＰＰに上昇させる方式を採ること
により、上記第１の具体例において説明したように、内
部昇圧電位生成回路の消費電力を削減することができ、
大幅な低消費電力化が可能となる。
イミングチャートに示すように、サブワード線ＳＷ０を
選択する際には、先にサブワード線非選択信号ＸＷＤ２
＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間
が経過した後にサブワード線駆動信号ＷＤ２＜０＞を内
部昇圧電位ＶＰＰまで上昇させるとともに、サブワード
線を非選択にする際には、先にサブワード線駆動信号Ｗ
Ｄ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分
時間が経過した後にサブワード線非選択信号ＸＷＤ２＜
０＞を内部昇圧電位ＶＰＰに上昇させる方式を採ること
により、上記第１の具体例において説明したように、内
部昇圧電位生成回路の消費電力を削減することができ、
大幅な低消費電力化が可能となる。
【０１４９】（内部降圧電位を供給するための構成）次
に、図７（ａ），（ｂ）に示す選択内部降圧電位ＶＸＷ
Ｄの制御及び内部降圧電位生成回路について説明する。
に、図７（ａ），（ｂ）に示す選択内部降圧電位ＶＸＷ
Ｄの制御及び内部降圧電位生成回路について説明する。
【０１５０】図７に示すサブワード線非選択信号生成回
路ＸＷＤＧは、サブワード線駆動部ＳＷＬＢとセンスア
ンプ列ＳＡＢとの交差領域ＳＤＲに配置されており、サ
ブワード線駆動部ＳＷＬＢとは図中縦方向に沿って交互
に隣接して配置されているため、サブワード線駆動部Ｓ
ＷＬＢの比較的浅いＮウェルと交差領域ＳＤＲのＮウェ
ルとは、互いに電気的に接続されている場合が比較的多
い。その理由を説明すると、例えばトリプルウェル構成
の半導体集積回路装置において、大メモリセルブロック
ＭＢ全体が比較的深いＮウェルであるバリアーＮウェル
によってＰ型半導体基板から分離されていたとすると、
このバリアーＮウェルは大メモリセルブロックＭＢの下
部全体を下方から覆っている。また、バリアーＮウェル
は通常比較的浅いＮウェル領域の底面部とはつながって
いるので、バリアーＮウェル上の比較的浅いＮウェル領
域同士は全て電気的に接続されている。つまり、トリプ
ルウェル構成を有する半導体集積回路装置で、大メモリ
セルブロックＭＢの下部全体がバリアーＮウェルに覆わ
れている場合、大メモリセルブロックＭＢ内の比較的浅
いＮウェル領域同士は全て電気的に接続されており、同
電位になっている。そして、このサブワード線駆動部Ｓ
ＷＬＢの単位サブワード線駆動回路ＳＷＤ内に設けられ
たＰチャンネル型ＭＯＳトランジスタＰ０１，Ｐ１１，
…の基板電位は内部昇圧電位ＶＰＰであるため、サブワ
ード線非選択信号生成回路ＸＷＤＧを構成するインバー
タのＰチャンネル型ＭＯＳトランジスタ（図示せず）の
基板電位も内部昇圧電位ＶＰＰである。
路ＸＷＤＧは、サブワード線駆動部ＳＷＬＢとセンスア
ンプ列ＳＡＢとの交差領域ＳＤＲに配置されており、サ
ブワード線駆動部ＳＷＬＢとは図中縦方向に沿って交互
に隣接して配置されているため、サブワード線駆動部Ｓ
ＷＬＢの比較的浅いＮウェルと交差領域ＳＤＲのＮウェ
ルとは、互いに電気的に接続されている場合が比較的多
い。その理由を説明すると、例えばトリプルウェル構成
の半導体集積回路装置において、大メモリセルブロック
ＭＢ全体が比較的深いＮウェルであるバリアーＮウェル
によってＰ型半導体基板から分離されていたとすると、
このバリアーＮウェルは大メモリセルブロックＭＢの下
部全体を下方から覆っている。また、バリアーＮウェル
は通常比較的浅いＮウェル領域の底面部とはつながって
いるので、バリアーＮウェル上の比較的浅いＮウェル領
域同士は全て電気的に接続されている。つまり、トリプ
ルウェル構成を有する半導体集積回路装置で、大メモリ
セルブロックＭＢの下部全体がバリアーＮウェルに覆わ
れている場合、大メモリセルブロックＭＢ内の比較的浅
いＮウェル領域同士は全て電気的に接続されており、同
電位になっている。そして、このサブワード線駆動部Ｓ
ＷＬＢの単位サブワード線駆動回路ＳＷＤ内に設けられ
たＰチャンネル型ＭＯＳトランジスタＰ０１，Ｐ１１，
…の基板電位は内部昇圧電位ＶＰＰであるため、サブワ
ード線非選択信号生成回路ＸＷＤＧを構成するインバー
タのＰチャンネル型ＭＯＳトランジスタ（図示せず）の
基板電位も内部昇圧電位ＶＰＰである。
【０１５１】ところで、上述のように、内部昇圧電位生
成回路の低消費電力化のためサブワード線非選択信号Ｘ
ＷＤの有効レベルを内部降圧電位としていることを説明
したが、このような構成では、サブワード線非選択信号
生成回路ＸＷＤＧを構成するインバータのＰチャンネル
型ＭＯＳトランジスタのソース領域の最も高い電位は内
部降圧電位ＶＩＮＴであり、基板領域の最も高い電位は
内部昇圧電位ＶＰＰである。ここで、Ｐチャンネル型Ｍ
ＯＳトランジスタのソース領域はＰ型半導体領域であ
り、基板領域はＮ型半導体領域であるので、両者によっ
てＰＮ接続のダイオードが形成されている。したがっ
て、Ｎ型の基板電位がＰ型のソース領域の電位より高け
れば逆バイアスがこのダイオードに印加されており、大
電流がこのＰＮ接続のダイオードに流れることはない
が、基板電位がソース電位よりある程度以上低ければ順
バイアスがダイオードに印加されたことになって、大電
流がこのＰＮ接続のダイオードに流れてしまう。一方、
内部昇圧電位ＶＰＰや内部降圧電位ＶＩＮＴなどの内部
で生成される電位は外部電源電位ＶＤＤを利用して半導
体集積回路装置内で生成するため、外部電源電位ＶＤＤ
を供給時したときに内部生成電位によって昇圧される速
さが異なる。上述のように、内部昇圧電位生成回路はチ
ャージポンプ方式等で構成されているため生成効率が低
いことから、外部電源電位の投入時も内部昇圧電位ＶＰ
Ｐが上昇するのは遅く、内部降圧電位ＶＩＮＴが上昇す
るのは比較的早い。もし、サブワード線非選択信号生成
回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソ
ース領域が内部降圧電位ＶＩＮＴ用の配線につながって
いるとすると、内部昇圧電位ＶＰＰより先に内部降圧電
位ＶＩＮＴが上昇するので、Ｎ型の基板電位がＰ型のソ
ース領域の電位よりある程度以上低く順バイアスであ
り、大電流がこのＰＮ接続のダイオードに流れ、ラッチ
アップを引き起こす可能性がある。これを回避するた
め、選択内部降圧電位ＶＸＷＤをサブワード線非選択信
号生成回路ＸＷＤＧの制御信号として用いる構成を採
る。
成回路の低消費電力化のためサブワード線非選択信号Ｘ
ＷＤの有効レベルを内部降圧電位としていることを説明
したが、このような構成では、サブワード線非選択信号
生成回路ＸＷＤＧを構成するインバータのＰチャンネル
型ＭＯＳトランジスタのソース領域の最も高い電位は内
部降圧電位ＶＩＮＴであり、基板領域の最も高い電位は
内部昇圧電位ＶＰＰである。ここで、Ｐチャンネル型Ｍ
ＯＳトランジスタのソース領域はＰ型半導体領域であ
り、基板領域はＮ型半導体領域であるので、両者によっ
てＰＮ接続のダイオードが形成されている。したがっ
て、Ｎ型の基板電位がＰ型のソース領域の電位より高け
れば逆バイアスがこのダイオードに印加されており、大
電流がこのＰＮ接続のダイオードに流れることはない
が、基板電位がソース電位よりある程度以上低ければ順
バイアスがダイオードに印加されたことになって、大電
流がこのＰＮ接続のダイオードに流れてしまう。一方、
内部昇圧電位ＶＰＰや内部降圧電位ＶＩＮＴなどの内部
で生成される電位は外部電源電位ＶＤＤを利用して半導
体集積回路装置内で生成するため、外部電源電位ＶＤＤ
を供給時したときに内部生成電位によって昇圧される速
さが異なる。上述のように、内部昇圧電位生成回路はチ
ャージポンプ方式等で構成されているため生成効率が低
いことから、外部電源電位の投入時も内部昇圧電位ＶＰ
Ｐが上昇するのは遅く、内部降圧電位ＶＩＮＴが上昇す
るのは比較的早い。もし、サブワード線非選択信号生成
回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソ
ース領域が内部降圧電位ＶＩＮＴ用の配線につながって
いるとすると、内部昇圧電位ＶＰＰより先に内部降圧電
位ＶＩＮＴが上昇するので、Ｎ型の基板電位がＰ型のソ
ース領域の電位よりある程度以上低く順バイアスであ
り、大電流がこのＰＮ接続のダイオードに流れ、ラッチ
アップを引き起こす可能性がある。これを回避するた
め、選択内部降圧電位ＶＸＷＤをサブワード線非選択信
号生成回路ＸＷＤＧの制御信号として用いる構成を採
る。
【０１５２】次に、この選択内部降圧電位ＶＸＷＤに応
じて内部降圧電位ＶＩＮＴを供給する制御を行なうため
の内部降圧電位生成回路に関する２つの具体例について
説明する。
じて内部降圧電位ＶＩＮＴを供給する制御を行なうため
の内部降圧電位生成回路に関する２つの具体例について
説明する。
【０１５３】−第１の具体例− 図９（ａ），（ｂ）は、選択内部降圧電位生成回路の第
１の具体例を示すブロック回路図及びタイミングチャー
ト図である。
１の具体例を示すブロック回路図及びタイミングチャー
ト図である。
【０１５４】選択内部降圧電位生成回路の第１の具体例
においては、外部電源電位ＶＤＤを入力として受けて内
部降圧電位ＶＩＮＴを生成する内部降圧回路１１と、内
部昇圧電位ＶＰＰを入力として受けて制御信号を生成す
る制御信号生成回路１２と、内部降圧電位ＶＩＮＴをソ
ース領域に制御信号ＸＳＥＬをゲート電極に入力として
受けるＰチャンネルトランジスタを配設した選択内部降
圧電位生成回路１３とを備えている。
においては、外部電源電位ＶＤＤを入力として受けて内
部降圧電位ＶＩＮＴを生成する内部降圧回路１１と、内
部昇圧電位ＶＰＰを入力として受けて制御信号を生成す
る制御信号生成回路１２と、内部降圧電位ＶＩＮＴをソ
ース領域に制御信号ＸＳＥＬをゲート電極に入力として
受けるＰチャンネルトランジスタを配設した選択内部降
圧電位生成回路１３とを備えている。
【０１５５】この構成の選択内部降圧電位生成回路の動
作を説明すると、まず外部電源が投入されて、内部降圧
回路１１の入力が外部電源電位ＶＤＤまで上昇する。そ
れにより、内部降圧電位ＶＩＮＴと内部昇圧電位ＶＰＰ
とが上昇し始めるが、上述のように、内部降圧電位ＶＩ
ＮＴは内部昇圧電位ＶＰＰより速く上昇する。そして、
内部昇圧電位ＶＰＰの値を検知している制御信号生成回
路１２において内部昇圧電位ＶＰＰが所定値に上昇した
ときに、制御信号ＸＳＥＬが無効レベルから有効レベル
である接地電位ＶＳＳまで降下する。これにより、選択
内部電位生成回路１３内のＰチャンネル型ＭＯＳトラン
ジスタがオン状態となり、選択内部降圧電位ＶＸＷＤと
して内部降圧電位ＶＩＮＴがＰチャンネル型ＭＯＳトラ
ンジスタを介して供給されるので、選択内部降圧電位Ｖ
ＸＷＤが内部降圧電位ＶＩＮＴまで上昇する。選択内部
降圧電位生成回路１３がこのように動作することによ
り、内部昇圧電位ＶＰＰが所定電位に到達してから、サ
ブワード線非選択信号生成回路ＸＷＤＧのＰチャンネル
型ＭＯＳトランジスタのソース電位が内部降圧電位ＶＩ
ＮＴに上昇し始める。そのため、外部電源投入時であっ
ても、常にＮ型の基板領域の電位（内部昇圧電位ＶＰ
Ｐ）がＰ型のソース領域の電位より高い状態であるよう
に逆バイアスに設定できるので、大電流がこのＰＮ接続
のダイオードに流れることはなく、ラッチアップ状態に
なるのを回避することができる。
作を説明すると、まず外部電源が投入されて、内部降圧
回路１１の入力が外部電源電位ＶＤＤまで上昇する。そ
れにより、内部降圧電位ＶＩＮＴと内部昇圧電位ＶＰＰ
とが上昇し始めるが、上述のように、内部降圧電位ＶＩ
ＮＴは内部昇圧電位ＶＰＰより速く上昇する。そして、
内部昇圧電位ＶＰＰの値を検知している制御信号生成回
路１２において内部昇圧電位ＶＰＰが所定値に上昇した
ときに、制御信号ＸＳＥＬが無効レベルから有効レベル
である接地電位ＶＳＳまで降下する。これにより、選択
内部電位生成回路１３内のＰチャンネル型ＭＯＳトラン
ジスタがオン状態となり、選択内部降圧電位ＶＸＷＤと
して内部降圧電位ＶＩＮＴがＰチャンネル型ＭＯＳトラ
ンジスタを介して供給されるので、選択内部降圧電位Ｖ
ＸＷＤが内部降圧電位ＶＩＮＴまで上昇する。選択内部
降圧電位生成回路１３がこのように動作することによ
り、内部昇圧電位ＶＰＰが所定電位に到達してから、サ
ブワード線非選択信号生成回路ＸＷＤＧのＰチャンネル
型ＭＯＳトランジスタのソース電位が内部降圧電位ＶＩ
ＮＴに上昇し始める。そのため、外部電源投入時であっ
ても、常にＮ型の基板領域の電位（内部昇圧電位ＶＰ
Ｐ）がＰ型のソース領域の電位より高い状態であるよう
に逆バイアスに設定できるので、大電流がこのＰＮ接続
のダイオードに流れることはなく、ラッチアップ状態に
なるのを回避することができる。
【０１５６】−第２の具体例− 図１０（ａ），（ｂ）は、選択内部降圧電位生成回路の
第２の具体例を示すブロック回路図及びタイミングチャ
ート図である。
第２の具体例を示すブロック回路図及びタイミングチャ
ート図である。
【０１５７】選択内部降圧電位生成回路に関する第２の
具体例においては、外部電源電位ＶＤＤを入力として受
けて内部降圧電位ＶＩＮＴを生成する内部降圧回路２１
と、外部電源電位ＶＤＤを入力として受けて制御信号を
生成する制御信号生成回路２２と、内部降圧電位ＶＩＮ
Ｔをソース領域に制御信号ＸＳＥＬをゲート電極に入力
として受けるＰチャンネルトランジスタを配設した選択
内部電位生成回路２３とを備えている。本具体例では、
制御信号生成回路２３には、外部電源電位ＶＤＤが投入
された時に立ち上がり、その後所定時間が経過したとき
に降下するように調整されたタイマー回路付きの電源投
入時検出信号ＰＯＲを生成する回路が組み込まれてい
る。
具体例においては、外部電源電位ＶＤＤを入力として受
けて内部降圧電位ＶＩＮＴを生成する内部降圧回路２１
と、外部電源電位ＶＤＤを入力として受けて制御信号を
生成する制御信号生成回路２２と、内部降圧電位ＶＩＮ
Ｔをソース領域に制御信号ＸＳＥＬをゲート電極に入力
として受けるＰチャンネルトランジスタを配設した選択
内部電位生成回路２３とを備えている。本具体例では、
制御信号生成回路２３には、外部電源電位ＶＤＤが投入
された時に立ち上がり、その後所定時間が経過したとき
に降下するように調整されたタイマー回路付きの電源投
入時検出信号ＰＯＲを生成する回路が組み込まれてい
る。
【０１５８】この構成の選択内部降圧電位生成回路２３
の動作を説明すると、まず外部電源が投入されて、内部
降圧回路２１の入力である外部電源電位ＶＤＤが次第に
上昇する。それに応じて、内部昇圧電位ＶＰＰも上昇し
始める。また、制御信号生成回路１２２内において、外
部電源電位ＶＤＤが立ち上がったことを受けて、電源投
入時検出信号ＰＯＲが無効レベルである接地電位ＶＳＳ
から有効レベルに上昇する。ここで、制御信号生成回路
２２において、電源投入時検出信号ＰＯＲが立ち上が
り、その後所定時間が経過するとタイマー回路のタイム
アップに応じて電源投入検出信号ＰＯＲが有効レベルか
ら再び無効レベルである接地電位ＶＳＳまで降下する。
この信号の降下をうけて、制御信号ＸＳＥＬが無効レベ
ルから有効レベルである接地電位ＶＳＳまで降下する。
これにより、選択内部電位生成回路２３内のＰチャンネ
ル型ＭＯＳトランジスタがオン状態となり、選択内部降
圧電位ＶＸＷＤとして内部降圧電位ＶＩＮＴがＰチャン
ネル型ＭＯＳトランジスタを介して供給されるので、選
択内部降圧電位ＶＸＷＤが内部降圧電位ＶＩＮＴまで上
昇する。選択内部降圧電位生成回路１３がこのように動
作することにより、内部昇圧電位ＶＰＰが充分高くなる
所定時間が経過してから、サブワード線非選択信号生成
回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソ
ース電位が内部降圧電位ＶＩＮＴに上昇し始める。その
ため、外部電源投入時であっても、常にＮ型の基板領域
の電位（内部昇圧電位ＶＰＰ）がＰ型のソース領域の電
位より高い状態であるように逆バイアスに設定できるの
で、大電流がこのＰＮ接続のダイオードの順方向に流れ
ることはなく、ラッチアップ状態になるのを回避するこ
とができる。
の動作を説明すると、まず外部電源が投入されて、内部
降圧回路２１の入力である外部電源電位ＶＤＤが次第に
上昇する。それに応じて、内部昇圧電位ＶＰＰも上昇し
始める。また、制御信号生成回路１２２内において、外
部電源電位ＶＤＤが立ち上がったことを受けて、電源投
入時検出信号ＰＯＲが無効レベルである接地電位ＶＳＳ
から有効レベルに上昇する。ここで、制御信号生成回路
２２において、電源投入時検出信号ＰＯＲが立ち上が
り、その後所定時間が経過するとタイマー回路のタイム
アップに応じて電源投入検出信号ＰＯＲが有効レベルか
ら再び無効レベルである接地電位ＶＳＳまで降下する。
この信号の降下をうけて、制御信号ＸＳＥＬが無効レベ
ルから有効レベルである接地電位ＶＳＳまで降下する。
これにより、選択内部電位生成回路２３内のＰチャンネ
ル型ＭＯＳトランジスタがオン状態となり、選択内部降
圧電位ＶＸＷＤとして内部降圧電位ＶＩＮＴがＰチャン
ネル型ＭＯＳトランジスタを介して供給されるので、選
択内部降圧電位ＶＸＷＤが内部降圧電位ＶＩＮＴまで上
昇する。選択内部降圧電位生成回路１３がこのように動
作することにより、内部昇圧電位ＶＰＰが充分高くなる
所定時間が経過してから、サブワード線非選択信号生成
回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソ
ース電位が内部降圧電位ＶＩＮＴに上昇し始める。その
ため、外部電源投入時であっても、常にＮ型の基板領域
の電位（内部昇圧電位ＶＰＰ）がＰ型のソース領域の電
位より高い状態であるように逆バイアスに設定できるの
で、大電流がこのＰＮ接続のダイオードの順方向に流れ
ることはなく、ラッチアップ状態になるのを回避するこ
とができる。
【０１５９】（交差領域の構成）次に、交差領域ＳＤＲ
にサブワード線非選択信号生成回路ＸＷＤＧを設けた場
合における交差領域ＳＤＲの回路構成及びレイアウト構
成に関する具体例について説明する。ここでは、例えば
図４に示す交差領域ＳＤＲ２５のように、交差領域ＳＤ
Ｒに１つのサブワード線非選択信号生成回路ＸＷＤＧの
みを備えている場合を例にとって説明する。
にサブワード線非選択信号生成回路ＸＷＤＧを設けた場
合における交差領域ＳＤＲの回路構成及びレイアウト構
成に関する具体例について説明する。ここでは、例えば
図４に示す交差領域ＳＤＲ２５のように、交差領域ＳＤ
Ｒに１つのサブワード線非選択信号生成回路ＸＷＤＧの
みを備えている場合を例にとって説明する。
【０１６０】−具体例− 図１１は、例えば図４に示すように１つのサブワード線
非選択信号生成回路ＸＷＤＧのみを備えた交差領域ＳＤ
Ｒの回路構成を示すブロック回路図である。
非選択信号生成回路ＸＷＤＧのみを備えた交差領域ＳＤ
Ｒの回路構成を示すブロック回路図である。
【０１６１】図１１に示すように、交差領域ＳＤＲに
は、サブワード線非選択信号生成回路ＸＷＤＧとセンス
アンプ駆動回路ＳＡＤとが配設されている。サブワード
線非選択信号生成回路ＸＷＤＧは、選択内部降圧電位Ｖ
ＸＷＤを供給する端子と接地との間に、Ｐチャンネル型
ＭＯＳトランジスタＰ４とＮチャンネル型ＭＯＳトラン
ジスタＮ４を直列に接続してなるインバータを備えてい
る。このインバータは、サブワード線駆動信号ＷＤを制
御信号として受け、サブワード線非選択信号ＸＷＤを生
成するものである。そして、インバータ出力であるサブ
ワード線非選択信号ＸＷＤは、前述の通り、複数のサブ
ワード線駆動回路ＳＷＤに接続されている。一方、セン
スアンプ駆動回路ＳＡＤは、選択内部降圧電位ＶＸＷＤ
を電源電位とし反転センスアンプ駆動制御信号ＸＳＥを
ゲート入力とするＰチャンネル型ＭＯＳトランジスタＰ
３と、接地電位ＶＳＳを電源電位とし非反転センスアン
プ駆動制御信号ＳＥをゲート入力とするＮチャンネル型
ＭＯＳトランジスタＮ３とを備えている。センスアンプ
駆動回路ＳＡＤ内のＰチャンネル型ＭＯＳトランジスタ
Ｐ３及びＮチャンネル型ＭＯＳトランジスタＮ３は、セ
ンスアンプ列ＳＡＢ内の各センスアンプ（単位増幅回
路）のＰチャンネル型ＭＯＳトランジスタ，Ｎチャンネ
ル型ＭＯＳトランジスタ（図示せず）にそれぞれ接続さ
れている。すなわち、センスアンプ駆動回路により生成
されたＰ型センスアンプ駆動信号ＳＡＰは、センスアン
プ列ＳＡＢ内の各センスアンプのＰチャンネル型ＭＯＳ
トランジスタの電源電位となり、Ｎ型センスアンプ駆動
信号ＳＡＮはセンスアンプ列ＳＡＢ内の各センスアンプ
のＮチャンネル型ＭＯＳトランジスタの電源電位とな
る。
は、サブワード線非選択信号生成回路ＸＷＤＧとセンス
アンプ駆動回路ＳＡＤとが配設されている。サブワード
線非選択信号生成回路ＸＷＤＧは、選択内部降圧電位Ｖ
ＸＷＤを供給する端子と接地との間に、Ｐチャンネル型
ＭＯＳトランジスタＰ４とＮチャンネル型ＭＯＳトラン
ジスタＮ４を直列に接続してなるインバータを備えてい
る。このインバータは、サブワード線駆動信号ＷＤを制
御信号として受け、サブワード線非選択信号ＸＷＤを生
成するものである。そして、インバータ出力であるサブ
ワード線非選択信号ＸＷＤは、前述の通り、複数のサブ
ワード線駆動回路ＳＷＤに接続されている。一方、セン
スアンプ駆動回路ＳＡＤは、選択内部降圧電位ＶＸＷＤ
を電源電位とし反転センスアンプ駆動制御信号ＸＳＥを
ゲート入力とするＰチャンネル型ＭＯＳトランジスタＰ
３と、接地電位ＶＳＳを電源電位とし非反転センスアン
プ駆動制御信号ＳＥをゲート入力とするＮチャンネル型
ＭＯＳトランジスタＮ３とを備えている。センスアンプ
駆動回路ＳＡＤ内のＰチャンネル型ＭＯＳトランジスタ
Ｐ３及びＮチャンネル型ＭＯＳトランジスタＮ３は、セ
ンスアンプ列ＳＡＢ内の各センスアンプ（単位増幅回
路）のＰチャンネル型ＭＯＳトランジスタ，Ｎチャンネ
ル型ＭＯＳトランジスタ（図示せず）にそれぞれ接続さ
れている。すなわち、センスアンプ駆動回路により生成
されたＰ型センスアンプ駆動信号ＳＡＰは、センスアン
プ列ＳＡＢ内の各センスアンプのＰチャンネル型ＭＯＳ
トランジスタの電源電位となり、Ｎ型センスアンプ駆動
信号ＳＡＮはセンスアンプ列ＳＡＢ内の各センスアンプ
のＮチャンネル型ＭＯＳトランジスタの電源電位とな
る。
【０１６２】ここで、通常ダイナミック型ＲＡＭでは、
その製造コストの低コスト化のためできるだけそのチッ
プサイズを縮小することが好ましい。特に、大メモリセ
ルブロックＭＢの縮小化はそのチップサイズを決定する
要素の大きなものであり、大メモリセルブロックＭＢの
縮小化のため、それを構成するサブメモリセルアレイＳ
ＭＡやサブワード線駆動部ＳＷＬＢやセンスアンプ列Ｓ
ＡＢの低面積化を図ることが望まれる。つまり、交差領
域ＳＤＲの面積も当然小さくすることが要求されるの
で、この小さな面積を有する交差領域ＳＤＲにサブワー
ド線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回
路ＳＡＤという２つの回路をレイアウトしなければなら
ない。そこで、これらの回路のレイアウト面積効率を上
げるためのレイアウト構成について、以下に説明する。
その製造コストの低コスト化のためできるだけそのチッ
プサイズを縮小することが好ましい。特に、大メモリセ
ルブロックＭＢの縮小化はそのチップサイズを決定する
要素の大きなものであり、大メモリセルブロックＭＢの
縮小化のため、それを構成するサブメモリセルアレイＳ
ＭＡやサブワード線駆動部ＳＷＬＢやセンスアンプ列Ｓ
ＡＢの低面積化を図ることが望まれる。つまり、交差領
域ＳＤＲの面積も当然小さくすることが要求されるの
で、この小さな面積を有する交差領域ＳＤＲにサブワー
ド線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回
路ＳＡＤという２つの回路をレイアウトしなければなら
ない。そこで、これらの回路のレイアウト面積効率を上
げるためのレイアウト構成について、以下に説明する。
【０１６３】図１２（ａ），（ｂ）は、それぞれ交差領
域ＳＤＲの一部におけるレイアウトを示す平面図であ
る。上述のように、サブワード線非選択信号ＸＷＤの有
効レベルをセンスアンプ駆動信号ＳＡＰの有効レベルと
同じ内部降圧電位ＶＩＮＴとしたことの効果として、本
具体例の構成を採ることができる。
域ＳＤＲの一部におけるレイアウトを示す平面図であ
る。上述のように、サブワード線非選択信号ＸＷＤの有
効レベルをセンスアンプ駆動信号ＳＡＰの有効レベルと
同じ内部降圧電位ＶＩＮＴとしたことの効果として、本
具体例の構成を採ることができる。
【０１６４】図１１に示すように、交差領域ＳＤＲ内の
Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ４のソース
領域ＰＳ３，ＰＳ４はともに選択内部降圧電位ＶＸＷＤ
用の配線に接続され、Ｎチャンネル型ＭＯＳトランジス
タＮ３，Ｎ４のソース領域ＮＳ３，ＮＳ４はともに接地
に接続されている。そこで、図１２（ａ），（ｂ）に示
すように、Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ
４とＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４との
いずれにおいても、ソース領域を共通したレイアウト構
成を採ることができる。
Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ４のソース
領域ＰＳ３，ＰＳ４はともに選択内部降圧電位ＶＸＷＤ
用の配線に接続され、Ｎチャンネル型ＭＯＳトランジス
タＮ３，Ｎ４のソース領域ＮＳ３，ＮＳ４はともに接地
に接続されている。そこで、図１２（ａ），（ｂ）に示
すように、Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ
４とＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４との
いずれにおいても、ソース領域を共通したレイアウト構
成を採ることができる。
【０１６５】まず、Ｐチャンネル型ＭＯＳトランジスタ
Ｐ３，Ｐ４のレイアウトは、Ｐ型拡散領域に、ポリシリ
コンまたはポリサイドにより、反転センスアンプ駆動制
御信号ＸＳＥ用の配線に電気的に接続されたゲート電極
ＧＰ３とサブワード線駆動信号ＷＤ用の配線に電気的に
接続されたゲート電極ＧＰ４が形成された構成となって
いる。そして、これらのゲート電極ＧＰ３，ＧＰ４間に
挟まれたＰ型拡散領域（ソース領域）ＰＳ３，ＰＳ４に
選択内部降圧電位ＶＸＷＤ用の配線を接続する。そし
て、ゲート電極ＧＰ３の左方のＰ型拡散領域ＰＤ３（ド
レイン領域）にＰ型センスアンプ駆動信号ＳＡＰ用の配
線を接続し、ゲート電極ＧＰ４の右方のＰ型拡散領域Ｐ
Ｄ４（ドレイン領域）にサブワード線非選択信号ＸＷＤ
用の配線を接続する。一方、Ｎチャンネル型ＭＯＳトラ
ンジスタＮ３，Ｎ４のレイアウトは、Ｎ型拡散領域に、
ポリシリコンまたはポリサイドにより、非反転センスア
ンプ駆動制御信号ＳＥ用の配線に電気的に接続されたゲ
ート電極ＧＮ３とサブワード線駆動信号ＷＤ用の配線に
電気的に接続されたゲート電極ＧＮ４とが形成された構
成となっている。そして、これらのゲート電極ＧＮ３，
ＧＮ４に挟まれたＮ型拡散領域（ソース領域）ＮＳ３，
ＮＳ４を接地に接続する。そして、ゲート電極ＧＮ３の
左方のＮ型拡散領域（ドレイン領域）ＮＤ３にＮ型セン
スアンプ駆動信号ＳＡＮ用の配線を接続し、ゲート電極
ＧＮ４の右方のＮ型拡散領域（ドレイン領域）ＮＤ４に
サブワード線非選択信号ＸＷＤを接続する。
Ｐ３，Ｐ４のレイアウトは、Ｐ型拡散領域に、ポリシリ
コンまたはポリサイドにより、反転センスアンプ駆動制
御信号ＸＳＥ用の配線に電気的に接続されたゲート電極
ＧＰ３とサブワード線駆動信号ＷＤ用の配線に電気的に
接続されたゲート電極ＧＰ４が形成された構成となって
いる。そして、これらのゲート電極ＧＰ３，ＧＰ４間に
挟まれたＰ型拡散領域（ソース領域）ＰＳ３，ＰＳ４に
選択内部降圧電位ＶＸＷＤ用の配線を接続する。そし
て、ゲート電極ＧＰ３の左方のＰ型拡散領域ＰＤ３（ド
レイン領域）にＰ型センスアンプ駆動信号ＳＡＰ用の配
線を接続し、ゲート電極ＧＰ４の右方のＰ型拡散領域Ｐ
Ｄ４（ドレイン領域）にサブワード線非選択信号ＸＷＤ
用の配線を接続する。一方、Ｎチャンネル型ＭＯＳトラ
ンジスタＮ３，Ｎ４のレイアウトは、Ｎ型拡散領域に、
ポリシリコンまたはポリサイドにより、非反転センスア
ンプ駆動制御信号ＳＥ用の配線に電気的に接続されたゲ
ート電極ＧＮ３とサブワード線駆動信号ＷＤ用の配線に
電気的に接続されたゲート電極ＧＮ４とが形成された構
成となっている。そして、これらのゲート電極ＧＮ３，
ＧＮ４に挟まれたＮ型拡散領域（ソース領域）ＮＳ３，
ＮＳ４を接地に接続する。そして、ゲート電極ＧＮ３の
左方のＮ型拡散領域（ドレイン領域）ＮＤ３にＮ型セン
スアンプ駆動信号ＳＡＮ用の配線を接続し、ゲート電極
ＧＮ４の右方のＮ型拡散領域（ドレイン領域）ＮＤ４に
サブワード線非選択信号ＸＷＤを接続する。
【０１６６】以上の構成により、Ｐ，Ｎチャンネル型Ｍ
ＯＳトランジスタともにソース領域（ＮＳ３，ＮＳ４，
ＰＳ３，ＰＳ４）の面積を縮小することができる。
ＯＳトランジスタともにソース領域（ＮＳ３，ＮＳ４，
ＰＳ３，ＰＳ４）の面積を縮小することができる。
【０１６７】すなわち、サブワード線非選択信号ＸＷＤ
の有効レベルをセンスアンプ駆動信号ＳＡＰの有効レベ
ルと同じ内部降圧電位ＶＩＮＴとした構成と、上記図１
２（ａ），（ｂ）に示すレイアウト構成とを採ること
で、半導体集積回路装置のレイアウト効率を上げること
ができ、比較的小さな面積の交差領域ＳＤＲにサブワー
ド線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回
路ＳＡＤとをレイアウトすることができる。
の有効レベルをセンスアンプ駆動信号ＳＡＰの有効レベ
ルと同じ内部降圧電位ＶＩＮＴとした構成と、上記図１
２（ａ），（ｂ）に示すレイアウト構成とを採ること
で、半導体集積回路装置のレイアウト効率を上げること
ができ、比較的小さな面積の交差領域ＳＤＲにサブワー
ド線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回
路ＳＡＤとをレイアウトすることができる。
【０１６８】なお、本具体例においては、交差領域ＳＤ
Ｒを構成するＰチャンネル型ＭＯＳトランジスタＰ３，
Ｐ４のソース領域に選択内部降圧電位ＶＸＷＤ用の配線
を接続した例を示したが、本発明はかかる例に限定され
るものではなく、例えばＰチャンネル型ＭＯＳトランジ
スタのソース領域が選択内部降圧電位ＶＸＷＤの代わり
に、内部降圧電位ＶＩＮＴ用の配線や外部電源電位ＶＤ
Ｄ用の配線に接続されていてもよい。
Ｒを構成するＰチャンネル型ＭＯＳトランジスタＰ３，
Ｐ４のソース領域に選択内部降圧電位ＶＸＷＤ用の配線
を接続した例を示したが、本発明はかかる例に限定され
るものではなく、例えばＰチャンネル型ＭＯＳトランジ
スタのソース領域が選択内部降圧電位ＶＸＷＤの代わり
に、内部降圧電位ＶＩＮＴ用の配線や外部電源電位ＶＤ
Ｄ用の配線に接続されていてもよい。
【０１６９】（内部昇圧電位及び内部降圧電位の制御）
図１３は、本実施形態における内部昇圧電位ＶＰＰと内
部降圧電位ＶＩＮＴの外部電源電位依存性を示す図であ
る。このような外部電源電位依存性をもたせることの意
味について、以下に説明する。
図１３は、本実施形態における内部昇圧電位ＶＰＰと内
部降圧電位ＶＩＮＴの外部電源電位依存性を示す図であ
る。このような外部電源電位依存性をもたせることの意
味について、以下に説明する。
【０１７０】上述のように、単位サブワード線駆動回路
ＳＷＤに入力される信号の有効レベルの電位は内部昇圧
電位ＶＰＰと内部降圧電位ＶＩＮＴと異なった電位であ
る。ところで、ダイナミック型ＲＡＭ等の半導体集積回
路装置には、外部電源電位ＶＤＤの下限値が仕様によっ
て定まっており、外部電源電位ＶＤＤはその下限値以上
の範囲に安定して維持されなければならない。しかも、
内部で生成される電位は外部電源電位ＶＤＤと異なって
いる場合が多い。よって、内部昇圧電位ＶＰＰに等しい
電位を有効レベルとするサブワード線駆動信号ＷＤの外
部電源電位ＶＤＤの変化に応じた生成タイミングなどの
変化特性と、内部降圧電位ＶＩＮＴを有効レベルとする
サブワード線非選択信号ＸＷＤの外部電源電位ＶＤＤの
変化に応じた生成タイミングなどの変化特性とは異なっ
てしまう可能性がある。その場合、外部電源電位ＶＤＤ
の変化時（投入時など）に外部電源電位ＶＤＤがある値
になる時点では、サブワード線駆動信号ＷＤ及びサブワ
ード線非選択信号ＸＷＤを入力として受けて動作するＸ
ＷＤ単位サブワード線駆動回路ＳＷＤが誤動作してしま
うこともありえる。
ＳＷＤに入力される信号の有効レベルの電位は内部昇圧
電位ＶＰＰと内部降圧電位ＶＩＮＴと異なった電位であ
る。ところで、ダイナミック型ＲＡＭ等の半導体集積回
路装置には、外部電源電位ＶＤＤの下限値が仕様によっ
て定まっており、外部電源電位ＶＤＤはその下限値以上
の範囲に安定して維持されなければならない。しかも、
内部で生成される電位は外部電源電位ＶＤＤと異なって
いる場合が多い。よって、内部昇圧電位ＶＰＰに等しい
電位を有効レベルとするサブワード線駆動信号ＷＤの外
部電源電位ＶＤＤの変化に応じた生成タイミングなどの
変化特性と、内部降圧電位ＶＩＮＴを有効レベルとする
サブワード線非選択信号ＸＷＤの外部電源電位ＶＤＤの
変化に応じた生成タイミングなどの変化特性とは異なっ
てしまう可能性がある。その場合、外部電源電位ＶＤＤ
の変化時（投入時など）に外部電源電位ＶＤＤがある値
になる時点では、サブワード線駆動信号ＷＤ及びサブワ
ード線非選択信号ＸＷＤを入力として受けて動作するＸ
ＷＤ単位サブワード線駆動回路ＳＷＤが誤動作してしま
うこともありえる。
【０１７１】そこで、これを回避し、広い外部電源電位
ＶＤＤの範囲で安定動作させるために、本実施形態の半
導体集積回路装置においては、内部昇圧電位ＶＰＰと内
部降圧電位ＶＩＮＴの外部電源電位ＶＤＤに対する変化
率を同程度にしている。
ＶＤＤの範囲で安定動作させるために、本実施形態の半
導体集積回路装置においては、内部昇圧電位ＶＰＰと内
部降圧電位ＶＩＮＴの外部電源電位ＶＤＤに対する変化
率を同程度にしている。
【０１７２】すなわち、図１３に示すように、外部電源
電位ＶＤＤが変化するときの所定範囲で、内部降圧電位
ＶＩＮＴと内部昇圧電位ＶＰＰがそれぞれ互いに異なる
一定値ＣVINT，ＣVPP になるようにしている。このよう
に、内部降圧電位ＶＩＮＴ及び内部昇圧電位ＶＰＰ共
に、外部電源電位依存性がほとんどない一定値ＣVINT，
ＣVPP にすることで、外部電源電位ＶＤＤの変化に応じ
た両者の生成タイミングをほぼ同じにするなど、内部電
源電位の変化特性の調整が可能となる。よって、単位サ
ブワード線駆動回路ＳＷＤを外部電源電位ＶＤＤの所定
範囲で安定動作させることができる。
電位ＶＤＤが変化するときの所定範囲で、内部降圧電位
ＶＩＮＴと内部昇圧電位ＶＰＰがそれぞれ互いに異なる
一定値ＣVINT，ＣVPP になるようにしている。このよう
に、内部降圧電位ＶＩＮＴ及び内部昇圧電位ＶＰＰ共
に、外部電源電位依存性がほとんどない一定値ＣVINT，
ＣVPP にすることで、外部電源電位ＶＤＤの変化に応じ
た両者の生成タイミングをほぼ同じにするなど、内部電
源電位の変化特性の調整が可能となる。よって、単位サ
ブワード線駆動回路ＳＷＤを外部電源電位ＶＤＤの所定
範囲で安定動作させることができる。
【０１７３】また、半導体集積回路装置の仕様で定まっ
ている外部電源電位ＶＤＤの上限値を越えた高レベル領
域での電圧加速試験等を行う場合があり、これに対応す
るためにも、所定範囲における外部電源電位依存性が少
ない領域と、外部電源電位ＶＤＤに対する依存性が比較
的大きい領域とを有していることが好ましい。そこで、
本実施形態の半導体集積回路装置においては、図１３に
示すように、高レベル領域においては、外部電源電位Ｖ
ＤＤの上限値を超えた領域である高レベル領域において
は、外部電源電位ＶＤＤの変化に対する内部昇圧電位Ｖ
ＰＰの変化率と内部降圧電位ＶＩＮＴの変化率とをほぼ
同じにすることにより、単位サブワード線駆動回路ＳＷ
Ｄを外部電源電位ＶＤＤの幅広い変化範囲で安定動作さ
せるようにしている。
ている外部電源電位ＶＤＤの上限値を越えた高レベル領
域での電圧加速試験等を行う場合があり、これに対応す
るためにも、所定範囲における外部電源電位依存性が少
ない領域と、外部電源電位ＶＤＤに対する依存性が比較
的大きい領域とを有していることが好ましい。そこで、
本実施形態の半導体集積回路装置においては、図１３に
示すように、高レベル領域においては、外部電源電位Ｖ
ＤＤの上限値を超えた領域である高レベル領域において
は、外部電源電位ＶＤＤの変化に対する内部昇圧電位Ｖ
ＰＰの変化率と内部降圧電位ＶＩＮＴの変化率とをほぼ
同じにすることにより、単位サブワード線駆動回路ＳＷ
Ｄを外部電源電位ＶＤＤの幅広い変化範囲で安定動作さ
せるようにしている。
【０１７４】（サブワード線駆動回路の構成）次に、サ
ブワード線駆動部の回路構成とレイアウト構成との具体
例について、図４に示すサブメモリセルアレイの周辺部
の第２の具体例中のサブワード線駆動部ＳＷＬＢを例に
とって、図１４〜図１６を参照しながら説明する。図４
に示す構成では、交差領域ＳＤＲにサブワード線非選択
信号生成回路ＸＷＤＧ＜０＞とＸＷＤＧ＜２＞が交互に
配置されており、各交差領域ＳＤＲにはサブワード線非
選択信号生成回路ＸＷＤＧが１個ずつ配置されている。
ここで、図４においては＜＞を用いた信号線名の表記は
添え字を表すものであるが、図１４〜図１６において
は、図４に示すＷＤ＜０＞はＷＤ０と、図４に示すＸＷ
Ｄ＜０＞はＸＷＤ０と表している。また、図１４〜図１
６においては、簡単化のためＷＤ２５＜０＞の２５など
のブロック名の添え字を省略してＷＤ０として説明す
る。
ブワード線駆動部の回路構成とレイアウト構成との具体
例について、図４に示すサブメモリセルアレイの周辺部
の第２の具体例中のサブワード線駆動部ＳＷＬＢを例に
とって、図１４〜図１６を参照しながら説明する。図４
に示す構成では、交差領域ＳＤＲにサブワード線非選択
信号生成回路ＸＷＤＧ＜０＞とＸＷＤＧ＜２＞が交互に
配置されており、各交差領域ＳＤＲにはサブワード線非
選択信号生成回路ＸＷＤＧが１個ずつ配置されている。
ここで、図４においては＜＞を用いた信号線名の表記は
添え字を表すものであるが、図１４〜図１６において
は、図４に示すＷＤ＜０＞はＷＤ０と、図４に示すＸＷ
Ｄ＜０＞はＸＷＤ０と表している。また、図１４〜図１
６においては、簡単化のためＷＤ２５＜０＞の２５など
のブロック名の添え字を省略してＷＤ０として説明す
る。
【０１７５】−第１の具体例− 図１４は、第１及び第２具体例に共通のサブワード線駆
動部ＳＷＬＢの回路構成を示す図である。ここでは、４
個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２，Ｓ
ＷＤ４，ＳＷＤ６のみが表示されている。
動部ＳＷＬＢの回路構成を示す図である。ここでは、４
個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２，Ｓ
ＷＤ４，ＳＷＤ６のみが表示されている。
【０１７６】図１４に示すように、各単位サブワード線
駆動回路ＳＷＤ０，ＳＷＤ２，ＳＷＤ４，ＳＷＤ６は、
それぞれ、インバータを構成するＰチャンネル型ＭＯＳ
トランジスタＰ５，Ｐ６，Ｐ７，Ｐ８及びＮチャンネル
型ＭＯＳトランジスタＰ５１，Ｐ６１，Ｐ７１，Ｐ８１
と、１個のＮチャンネル型ＭＯＳトランジスタＮ５２，
Ｎ６２，Ｎ７２，Ｎ８２とを備えている。そして、２つ
の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２内の各
Ｐチャンネル型ＭＯＳトランジスタＰ５，Ｐ６及びＮチ
ャンネル型ＭＯＳトランジスタＰ５１，Ｐ６１のゲート
電極は、共通のメインワード線ＭＷＬ０に接続されてい
る。また、２つの単位サブワード線駆動回路ＳＷＤ４，
ＳＷＤ６内の各Ｐチャンネル型ＭＯＳトランジスタＰ
７，Ｐ８及びＮチャンネル型ＭＯＳトランジスタＰ７
１，Ｐ８１のゲート電極は、共通のメインワード線ＭＷ
Ｌ１に接続されている。一方、１個おきの単位サブワー
ド線駆動回路ＳＷＤ０，ＳＷＤ４において、各Ｎチャン
ネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電極
に共通のサブワード線非選択信号ＸＷＤ０用の配線が接
続されており、各Ｐチャンネル型ＭＯＳトランジスタＰ
５，Ｐ７のドレイン領域に共通のサブワード線選択信号
ＷＤ０用の配線が接続されている。また、１個おきの単
位サブワード線駆動回路ＳＷＤ２，ＳＷＤ６において、
各Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２の
ゲート電極に共通のサブワード線非選択信号ＸＷＤ２用
の配線が接続されており、各Ｐチャンネル型ＭＯＳトラ
ンジスタＰ６，Ｐ８のドレイン領域に共通のサブワード
線選択信号ＷＤ２用の配線が接続されている。
駆動回路ＳＷＤ０，ＳＷＤ２，ＳＷＤ４，ＳＷＤ６は、
それぞれ、インバータを構成するＰチャンネル型ＭＯＳ
トランジスタＰ５，Ｐ６，Ｐ７，Ｐ８及びＮチャンネル
型ＭＯＳトランジスタＰ５１，Ｐ６１，Ｐ７１，Ｐ８１
と、１個のＮチャンネル型ＭＯＳトランジスタＮ５２，
Ｎ６２，Ｎ７２，Ｎ８２とを備えている。そして、２つ
の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２内の各
Ｐチャンネル型ＭＯＳトランジスタＰ５，Ｐ６及びＮチ
ャンネル型ＭＯＳトランジスタＰ５１，Ｐ６１のゲート
電極は、共通のメインワード線ＭＷＬ０に接続されてい
る。また、２つの単位サブワード線駆動回路ＳＷＤ４，
ＳＷＤ６内の各Ｐチャンネル型ＭＯＳトランジスタＰ
７，Ｐ８及びＮチャンネル型ＭＯＳトランジスタＰ７
１，Ｐ８１のゲート電極は、共通のメインワード線ＭＷ
Ｌ１に接続されている。一方、１個おきの単位サブワー
ド線駆動回路ＳＷＤ０，ＳＷＤ４において、各Ｎチャン
ネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電極
に共通のサブワード線非選択信号ＸＷＤ０用の配線が接
続されており、各Ｐチャンネル型ＭＯＳトランジスタＰ
５，Ｐ７のドレイン領域に共通のサブワード線選択信号
ＷＤ０用の配線が接続されている。また、１個おきの単
位サブワード線駆動回路ＳＷＤ２，ＳＷＤ６において、
各Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２の
ゲート電極に共通のサブワード線非選択信号ＸＷＤ２用
の配線が接続されており、各Ｐチャンネル型ＭＯＳトラ
ンジスタＰ６，Ｐ８のドレイン領域に共通のサブワード
線選択信号ＷＤ２用の配線が接続されている。
【０１７７】図１５は、第１の具体例のサブワード線駆
動部ＳＷＬＢのレイアウト構成を示す平面図である。同
図において、ＮＳはソース領域を、ＮＤはドレイン領域
をそれぞれ表している。図１５においては、交差領域Ｓ
ＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤ
Ｒ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されている
サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内にお
けるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６
１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジス
タＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が
示されている。
動部ＳＷＬＢのレイアウト構成を示す平面図である。同
図において、ＮＳはソース領域を、ＮＤはドレイン領域
をそれぞれ表している。図１５においては、交差領域Ｓ
ＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤ
Ｒ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されている
サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内にお
けるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６
１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジス
タＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が
示されている。
【０１７８】図１５に示すように、サブワード線駆動部
ＳＷＬＢ２５，ＳＷＬＢ３５内において、サブワード線
非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル
型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード
線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチ
ャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に、図中下側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
また、サブワード線非選択信号ＸＷＤ２をゲート電極に
受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８
２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲ
ート接続されるＮチャンネル型ＭＯＳトランジスタＮ６
１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置され
ている。すなわち、図中左方からＮチャンネル型ＭＯＳ
トランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配
置されている。
ＳＷＬＢ２５，ＳＷＬＢ３５内において、サブワード線
非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル
型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード
線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチ
ャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に、図中下側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
また、サブワード線非選択信号ＸＷＤ２をゲート電極に
受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８
２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲ
ート接続されるＮチャンネル型ＭＯＳトランジスタＮ６
１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置され
ている。すなわち、図中左方からＮチャンネル型ＭＯＳ
トランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配
置されている。
【０１７９】本具体例によると、図１５に示す構成によ
り、Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７１
同士と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ
８１同士とは、いずれも接地に接続されるソース領域Ｎ
Ｓを共有化するようにレイアウトされているので、半導
体集積回路装置のレイアウト面積の縮小化を図ることが
できる。
り、Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７１
同士と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ
８１同士とは、いずれも接地に接続されるソース領域Ｎ
Ｓを共有化するようにレイアウトされているので、半導
体集積回路装置のレイアウト面積の縮小化を図ることが
できる。
【０１８０】そして、交差領域ＳＤＲ３５で生成された
サブワード線非選択信号ＸＷＤ２を伝達するための配線
が、交差領域３５に隣接する両側のサブワード線駆動部
ＳＷＬＢ２５，ＳＷＬＢ３５内の共通のＮ型拡散領域上
に設けられた各Ｎチャンネル型ＭＯＳトランジスタＮ６
２，Ｎ８２のゲート電極に接続されている。また、交差
領域ＳＤＲ２５で生成されたサブワード線非選択信号Ｘ
ＷＤ０がその隣接する両側のサブワード線駆動部ＳＷＬ
Ｂ１５，２５（サブワード線駆動部ＳＷＬＢ１５は図示
せず）内の共通のＮ型拡散領域上に設けられた各Ｎチャ
ンネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電
極に接続されている。
サブワード線非選択信号ＸＷＤ２を伝達するための配線
が、交差領域３５に隣接する両側のサブワード線駆動部
ＳＷＬＢ２５，ＳＷＬＢ３５内の共通のＮ型拡散領域上
に設けられた各Ｎチャンネル型ＭＯＳトランジスタＮ６
２，Ｎ８２のゲート電極に接続されている。また、交差
領域ＳＤＲ２５で生成されたサブワード線非選択信号Ｘ
ＷＤ０がその隣接する両側のサブワード線駆動部ＳＷＬ
Ｂ１５，２５（サブワード線駆動部ＳＷＬＢ１５は図示
せず）内の共通のＮ型拡散領域上に設けられた各Ｎチャ
ンネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電
極に接続されている。
【０１８１】このように、各交差領域ＳＤＲで生成され
たサブワード線非選択信号ＸＷＤがその両側のサブワー
ド線駆動部ＳＷＬＢ内の共通のＮ型拡散領域上に設けら
れた２つのＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続されていることにより、各サブワード線駆動
部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるサブワード線
ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の位置関係が共通化さ
れたレイアウトとすることができる。これによって、各
サブワード線ＳＷの配置順序がどのサブワード線駆動部
ＳＷＬＢにおいても共通化されていることから、各サブ
メモリセルアレイ内における物理的なアドレスの配置順
序を同じくすることができ、解析及び検査を簡略化する
ことができる。
たサブワード線非選択信号ＸＷＤがその両側のサブワー
ド線駆動部ＳＷＬＢ内の共通のＮ型拡散領域上に設けら
れた２つのＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続されていることにより、各サブワード線駆動
部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるサブワード線
ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の位置関係が共通化さ
れたレイアウトとすることができる。これによって、各
サブワード線ＳＷの配置順序がどのサブワード線駆動部
ＳＷＬＢにおいても共通化されていることから、各サブ
メモリセルアレイ内における物理的なアドレスの配置順
序を同じくすることができ、解析及び検査を簡略化する
ことができる。
【０１８２】−第２の具体例− 本具体例においても、サブワード線駆動部ＳＷＬＢの回
路構成は、図１４に示す第１の具体例と同じあるが、レ
イアウト構成が第１の具体例とは異なる。
路構成は、図１４に示す第１の具体例と同じあるが、レ
イアウト構成が第１の具体例とは異なる。
【０１８３】図１６は、第２の具体例のサブワード線駆
動部ＳＷＬＢのレイアウト構成を示す平面図である。同
図において、ＮＳはソース領域を、ＮＤはドレイン領域
をそれぞれ表している。図１６においても、交差領域Ｓ
ＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤ
Ｒ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されている
サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内にお
けるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６
１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジス
タＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が
示されている。
動部ＳＷＬＢのレイアウト構成を示す平面図である。同
図において、ＮＳはソース領域を、ＮＤはドレイン領域
をそれぞれ表している。図１６においても、交差領域Ｓ
ＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤ
Ｒ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されている
サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内にお
けるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６
１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジス
タＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が
示されている。
【０１８４】図１６に示すように、サブワード線駆動部
ＳＷＬＢ２５内において、サブワード線非選択信号ＸＷ
Ｄ０をゲート電極に受けるＮチャンネル型ＭＯＳトラン
ジスタＮ６２，Ｎ８２は、メインワード線ＭＷＬ０，Ｍ
ＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯ
ＳトランジスタＮ６１，Ｎ８１と交互に、図中下側のＮ
型拡散領域に配置されている。すなわち、図中左方から
Ｎチャンネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ
８１，Ｎ８２の順に配置されている。また、サブワード
線非選択信号ＸＷＤ２をゲート電極に受けるＮチャンネ
ル型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワー
ド線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮ
チャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に図中上側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
ＳＷＬＢ２５内において、サブワード線非選択信号ＸＷ
Ｄ０をゲート電極に受けるＮチャンネル型ＭＯＳトラン
ジスタＮ６２，Ｎ８２は、メインワード線ＭＷＬ０，Ｍ
ＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯ
ＳトランジスタＮ６１，Ｎ８１と交互に、図中下側のＮ
型拡散領域に配置されている。すなわち、図中左方から
Ｎチャンネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ
８１，Ｎ８２の順に配置されている。また、サブワード
線非選択信号ＸＷＤ２をゲート電極に受けるＮチャンネ
ル型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワー
ド線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮ
チャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に図中上側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
【０１８５】しかし、サブワード線駆動部ＳＷＬＢ３５
においては、サブワード線非選択信号ＸＷＤ０，ＸＷＤ
２をゲート電極に受けるトランジスタの配置関係がサブ
ワード線駆動部ＳＷＬＢ２５内とは異なっている。サブ
ワード線駆動部ＳＷＬＢ３５内において、サブワード線
非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル
型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード
線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチ
ャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に、図中下側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
また、サブワード線非選択信号ＸＷＤ２をゲート電極に
受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８
２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲ
ート接続されるＮチャンネル型ＭＯＳトランジスタＮ６
１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置され
ている。すなわち、図中左方からＮチャンネル型ＭＯＳ
トランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配
置されている。つまり、図１５に示す第１の具体例にお
けるサブワード線駆動部ＳＷＬＢ３５と同じレイアウト
構成を有する。
においては、サブワード線非選択信号ＸＷＤ０，ＸＷＤ
２をゲート電極に受けるトランジスタの配置関係がサブ
ワード線駆動部ＳＷＬＢ２５内とは異なっている。サブ
ワード線駆動部ＳＷＬＢ３５内において、サブワード線
非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル
型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード
線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチ
ャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互
に、図中下側のＮ型拡散領域に配置されている。すなわ
ち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ
５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。
また、サブワード線非選択信号ＸＷＤ２をゲート電極に
受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８
２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲ
ート接続されるＮチャンネル型ＭＯＳトランジスタＮ６
１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置され
ている。すなわち、図中左方からＮチャンネル型ＭＯＳ
トランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配
置されている。つまり、図１５に示す第１の具体例にお
けるサブワード線駆動部ＳＷＬＢ３５と同じレイアウト
構成を有する。
【０１８６】第２の具体例によっても、図１６に示す構
成により、Ｎチャンネル型ＭＯＳトランジスタＮ５２，
Ｎ７１と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，
Ｎ８１とは、いずれも接地に接続されるソース領域ＮＳ
を共有化するようにレイアウトされているので、半導体
集積回路装置のレイアウト面積の縮小化を図ることがで
きる。
成により、Ｎチャンネル型ＭＯＳトランジスタＮ５２，
Ｎ７１と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，
Ｎ８１とは、いずれも接地に接続されるソース領域ＮＳ
を共有化するようにレイアウトされているので、半導体
集積回路装置のレイアウト面積の縮小化を図ることがで
きる。
【０１８７】ここで、本具体例によると、交差領域ＳＤ
Ｒで生成されたサブワード線非選択信号ＸＷＤ０，ＸＷ
Ｄ２を伝達するための配線は、いずれも交差領域ＳＤＲ
の右方で隣接するサブワード線駆動部ＳＷＬＢにおいて
は上側のＮ型拡散領域上に設けられたＮチャンネル型Ｍ
ＯＳトランジスタのゲート電極に入力され、左方で隣接
するサブワード線駆動部ＳＷＬＢにおいては下側のＮ型
拡散領域上に設けられたＮチャンネル型ＭＯＳトランジ
スタのゲート電極に接続されている。このような構成を
採ることにより、各サブワード線駆動部ＳＷＬＢ２５，
ＳＷＬＢ３５内におけるサブワード線ＳＷ０，ＳＷ２，
ＳＷ４，ＳＷ６の位置関係は共通化されていないもの
の、サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内
の上側の各Ｎ型拡散領域におけるサブワード線ＳＷ０，
ＳＷ２，ＳＷ４，ＳＷ６の配置位置と、各サブワード線
駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内の下側の各Ｎ型拡
散領域におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，
ＳＷ６の配置位置とが回転対称の関係にある。つまり、
各交差領域ＳＤＲのレイアウト構成を共通化することが
できる。これによって、交差領域ＳＤＲのレイアウトセ
ル数を１個にでき、レイアウト工数の削減を図ることが
できる。
Ｒで生成されたサブワード線非選択信号ＸＷＤ０，ＸＷ
Ｄ２を伝達するための配線は、いずれも交差領域ＳＤＲ
の右方で隣接するサブワード線駆動部ＳＷＬＢにおいて
は上側のＮ型拡散領域上に設けられたＮチャンネル型Ｍ
ＯＳトランジスタのゲート電極に入力され、左方で隣接
するサブワード線駆動部ＳＷＬＢにおいては下側のＮ型
拡散領域上に設けられたＮチャンネル型ＭＯＳトランジ
スタのゲート電極に接続されている。このような構成を
採ることにより、各サブワード線駆動部ＳＷＬＢ２５，
ＳＷＬＢ３５内におけるサブワード線ＳＷ０，ＳＷ２，
ＳＷ４，ＳＷ６の位置関係は共通化されていないもの
の、サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内
の上側の各Ｎ型拡散領域におけるサブワード線ＳＷ０，
ＳＷ２，ＳＷ４，ＳＷ６の配置位置と、各サブワード線
駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内の下側の各Ｎ型拡
散領域におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，
ＳＷ６の配置位置とが回転対称の関係にある。つまり、
各交差領域ＳＤＲのレイアウト構成を共通化することが
できる。これによって、交差領域ＳＤＲのレイアウトセ
ル数を１個にでき、レイアウト工数の削減を図ることが
できる。
【０１８８】（半導体集積回路装置の断面構造）次に、
半導体集積回路装置においてトリプルウェル構造を採用
した場合におけるメモリセルアレイ及び周辺部の断面構
造の具体例について、図１７〜図１９を参照しながら、
説明する。
半導体集積回路装置においてトリプルウェル構造を採用
した場合におけるメモリセルアレイ及び周辺部の断面構
造の具体例について、図１７〜図１９を参照しながら、
説明する。
【０１８９】通常、ダイナミック型ＲＡＭでは、メモリ
セルへの少数キャリアの注入による記憶情報の破壊防止
や、記憶情報保持特性の向上や、拡散容量の低減等のた
め、情報を記憶するメモリセルの基板領域であるＰウェ
ルの電位（基板電位ＶＢＢ）として、接地電位ＶＳＳよ
り低いレベルである負電位を用いている。ところが、負
電圧である基板電位ＶＢＢも半導体集積回路装置内部で
生成させる必要があり、この基板電位ＶＢＢを生成させ
る基板電位生成回路もチャージポンプ方式で構成される
のが一般的であるが、この基板電位生成回路は電流供給
能力が比較的低い。そのため、基板電位ＶＢＢを生成す
るための電力消費量が大きくなる。
セルへの少数キャリアの注入による記憶情報の破壊防止
や、記憶情報保持特性の向上や、拡散容量の低減等のた
め、情報を記憶するメモリセルの基板領域であるＰウェ
ルの電位（基板電位ＶＢＢ）として、接地電位ＶＳＳよ
り低いレベルである負電位を用いている。ところが、負
電圧である基板電位ＶＢＢも半導体集積回路装置内部で
生成させる必要があり、この基板電位ＶＢＢを生成させ
る基板電位生成回路もチャージポンプ方式で構成される
のが一般的であるが、この基板電位生成回路は電流供給
能力が比較的低い。そのため、基板電位ＶＢＢを生成す
るための電力消費量が大きくなる。
【０１９０】そこで、本実施形態においては、半導体集
積回路装置の消費電力量をできるだけ低減するために、
基板電位ＶＢＢが印加される負荷の容量をできるだけ低
減するための工夫を行なっている。
積回路装置の消費電力量をできるだけ低減するために、
基板電位ＶＢＢが印加される負荷の容量をできるだけ低
減するための工夫を行なっている。
【０１９１】また、ＤＲＡＭ等においては、周辺回路を
構成するトランジスタの電流能力の増加のためや、ウェ
ル分離のレイアウト面積の削減のために、周辺部のＰウ
ェルには接地電位ＶＳＳを印加することが多い。そのた
め、メモリセルアレイのＰウェルと周辺回路部のＰウェ
ルとは比較的深いＮウェルであるバリアーＮウェルで分
離されている。ところで、通常サブワード線駆動回部を
構成するＰチャンネル型ＭＯＳトランジスタはそのソー
ス電位の有効レベルが内部昇圧電位ＶＰＰであるため、
サブワード線駆動部のＰチャンネル型ＭＯＳトランジス
タの基板電位に等しい比較的浅いＮウェルの電位は、内
部昇圧電位ＶＰＰ以上の電圧でなければならない。ま
た、通常センスアンプを構成するＰチャンネル型ＭＯＳ
トランジスタのソース電位の有効レベルが内部降圧電位
ＶＩＮＴであるため、センスアンプのＰチャンネル型Ｍ
ＯＳトランジスタの基板電位に等しい比較的浅いＮウェ
ルの電位は内部降圧電位ＶＩＮＴ以上であればよい。と
ころが、上述のように、大メモリセルブロックＭＢ全体
の下部をバリアーＮウェルで覆うような構成にすると、
大メモリセルブロックＭＢの中に配置されている回路の
全ての比較的浅いＮウェルがバリアーＮウェルを介して
電気的に接続されるので、比較的浅い各Ｎウェルの電位
は共通の電位となる。そして、内部昇圧電位ＶＰＰが内
部降圧電位ＶＩＮＴより高いため、サブワード線駆動部
のＰチャンネル型ＭＯＳトランジスタの基板電位である
比較的浅いＮウェルの電位を内部昇圧電位ＶＰＰとする
と、センスアンプのＰチャンネル型ＭＯＳトランジスタ
の基板電位である比較的浅いＮウェルの電位も内部昇圧
電位ＶＰＰとなってしまう。この場合、センスアンプの
Ｐチャンネル型ＭＯＳトランジスタのソース電位の有効
レベルは内部降圧電位ＶＩＮＴであり、基板電位が内部
昇圧電位ＶＰＰであると、バックバイアス効果により、
このＭＯＳトランジスタのスレッシュホールド電圧の絶
対値が大きくなり、電流供給能力が低下してしまう。
構成するトランジスタの電流能力の増加のためや、ウェ
ル分離のレイアウト面積の削減のために、周辺部のＰウ
ェルには接地電位ＶＳＳを印加することが多い。そのた
め、メモリセルアレイのＰウェルと周辺回路部のＰウェ
ルとは比較的深いＮウェルであるバリアーＮウェルで分
離されている。ところで、通常サブワード線駆動回部を
構成するＰチャンネル型ＭＯＳトランジスタはそのソー
ス電位の有効レベルが内部昇圧電位ＶＰＰであるため、
サブワード線駆動部のＰチャンネル型ＭＯＳトランジス
タの基板電位に等しい比較的浅いＮウェルの電位は、内
部昇圧電位ＶＰＰ以上の電圧でなければならない。ま
た、通常センスアンプを構成するＰチャンネル型ＭＯＳ
トランジスタのソース電位の有効レベルが内部降圧電位
ＶＩＮＴであるため、センスアンプのＰチャンネル型Ｍ
ＯＳトランジスタの基板電位に等しい比較的浅いＮウェ
ルの電位は内部降圧電位ＶＩＮＴ以上であればよい。と
ころが、上述のように、大メモリセルブロックＭＢ全体
の下部をバリアーＮウェルで覆うような構成にすると、
大メモリセルブロックＭＢの中に配置されている回路の
全ての比較的浅いＮウェルがバリアーＮウェルを介して
電気的に接続されるので、比較的浅い各Ｎウェルの電位
は共通の電位となる。そして、内部昇圧電位ＶＰＰが内
部降圧電位ＶＩＮＴより高いため、サブワード線駆動部
のＰチャンネル型ＭＯＳトランジスタの基板電位である
比較的浅いＮウェルの電位を内部昇圧電位ＶＰＰとする
と、センスアンプのＰチャンネル型ＭＯＳトランジスタ
の基板電位である比較的浅いＮウェルの電位も内部昇圧
電位ＶＰＰとなってしまう。この場合、センスアンプの
Ｐチャンネル型ＭＯＳトランジスタのソース電位の有効
レベルは内部降圧電位ＶＩＮＴであり、基板電位が内部
昇圧電位ＶＰＰであると、バックバイアス効果により、
このＭＯＳトランジスタのスレッシュホールド電圧の絶
対値が大きくなり、電流供給能力が低下してしまう。
【０１９２】そこで、本実施形態においては、このよう
な電流供給能力の低下を回避するために、以下の各具体
例に示すような断面構造を採用している。
な電流供給能力の低下を回避するために、以下の各具体
例に示すような断面構造を採用している。
【０１９３】−第１の具体例− 図１７（ａ），（ｂ）は、第１の具体例のメモリセルア
レイ及びサブワード線駆動部の断面構造と、メモリセル
アレイ及びセンスアンプ列の断面構造とをそれぞれ示す
断面図である。
レイ及びサブワード線駆動部の断面構造と、メモリセル
アレイ及びセンスアンプ列の断面構造とをそれぞれ示す
断面図である。
【０１９４】図１７（ａ）に示すように、Ｐ型半導体基
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷ
Ｍと基板本体部ＰＢＢとを分離するための比較的深いバ
リアーＮウェルＮＷＤとが形成されており、メモリセル
アレイ部の両端にトリプルウェル内の比較的浅いＰウェ
ルＰＷＭとトリプルウェル外の比較的浅いＰウェルＰＷ
Ｗとを電気的に分離するための比較的浅いＮウェルＮＷ
１が形成されている。また、トリプルウェル外のサブワ
ード線駆動部には比較的浅いＮウェルＮＷＷと比較的浅
いＰウェルＰＷＷとが形成されている。ここで、バリア
ーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウ
ェルＮＷ１とは互いに電気的に接続されており、両者の
電位は同電位となる。また、基板本体部ＰＢＢとトリプ
ルウェル外の比較的浅いＰウェルＰＷＷとは互いに電気
的に接続されており、両者の電位は同電位となる。
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷ
Ｍと基板本体部ＰＢＢとを分離するための比較的深いバ
リアーＮウェルＮＷＤとが形成されており、メモリセル
アレイ部の両端にトリプルウェル内の比較的浅いＰウェ
ルＰＷＭとトリプルウェル外の比較的浅いＰウェルＰＷ
Ｗとを電気的に分離するための比較的浅いＮウェルＮＷ
１が形成されている。また、トリプルウェル外のサブワ
ード線駆動部には比較的浅いＮウェルＮＷＷと比較的浅
いＰウェルＰＷＷとが形成されている。ここで、バリア
ーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウ
ェルＮＷ１とは互いに電気的に接続されており、両者の
電位は同電位となる。また、基板本体部ＰＢＢとトリプ
ルウェル外の比較的浅いＰウェルＰＷＷとは互いに電気
的に接続されており、両者の電位は同電位となる。
【０１９５】このウェル構成の半導体集積回路における
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加されており、このＰウ
ェルＰＷＭと基板本体部ＰＢＢとを分離するためのバリ
アーＮウェルＮＷＤと、それに接続されている比較的浅
いＮウェルＮＷ１には内部昇圧電位ＶＰＰが印加され
る。サブワード線駆動部においては、比較的浅いＮウェ
ルＮＷＷには内部昇圧電位ＶＰＰが印加され、比較的浅
いＰウェルＰＷＷには接地電位ＶＳＳが印加される。
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加されており、このＰウ
ェルＰＷＭと基板本体部ＰＢＢとを分離するためのバリ
アーＮウェルＮＷＤと、それに接続されている比較的浅
いＮウェルＮＷ１には内部昇圧電位ＶＰＰが印加され
る。サブワード線駆動部においては、比較的浅いＮウェ
ルＮＷＷには内部昇圧電位ＶＰＰが印加され、比較的浅
いＰウェルＰＷＷには接地電位ＶＳＳが印加される。
【０１９６】また、図１７（ｂ）に示すように、Ｐ型半
導体基板ＰＳＵＢの基板本体部ＰＢの上には、トリプル
ウェル内の比較的浅いＰウェルＰＷＭと、このＰウェル
ＰＷＭと基板本体部ＰＢＢとを電気的に分離するための
比較的深いバリアーＮウェルＮＷＤとが形成されてお
り、メモリセルアレイ部の両端にトリプルウェル内の比
較的浅いＰウェルＰＷＭとトリプルウェル外の比較的浅
いＰウェルＰＷＳとを電気的に分離するための比較的浅
いＮウェルＮＷ１が形成されている。また、トリプルウ
ェル外のサセンスアンプ列には比較的浅いＮウェルＮＷ
Ｓと比較的浅いＰウェルＰＷＳとが形成されている。こ
こで、バリアーＮウェルＮＷＤとトリプルウェル内の比
較的浅いＮウェルＮＷ１とは互いに電気的に接続されて
おり、両者の電位は同電位となる。また、基板本体部Ｐ
ＢＢとトリプルウェル外の比較的浅いＰウェルＰＷＳと
は互いに電気的に接続されており、両者の電位は同電位
となる。
導体基板ＰＳＵＢの基板本体部ＰＢの上には、トリプル
ウェル内の比較的浅いＰウェルＰＷＭと、このＰウェル
ＰＷＭと基板本体部ＰＢＢとを電気的に分離するための
比較的深いバリアーＮウェルＮＷＤとが形成されてお
り、メモリセルアレイ部の両端にトリプルウェル内の比
較的浅いＰウェルＰＷＭとトリプルウェル外の比較的浅
いＰウェルＰＷＳとを電気的に分離するための比較的浅
いＮウェルＮＷ１が形成されている。また、トリプルウ
ェル外のサセンスアンプ列には比較的浅いＮウェルＮＷ
Ｓと比較的浅いＰウェルＰＷＳとが形成されている。こ
こで、バリアーＮウェルＮＷＤとトリプルウェル内の比
較的浅いＮウェルＮＷ１とは互いに電気的に接続されて
おり、両者の電位は同電位となる。また、基板本体部Ｐ
ＢＢとトリプルウェル外の比較的浅いＰウェルＰＷＳと
は互いに電気的に接続されており、両者の電位は同電位
となる。
【０１９７】このウェル構成の半導体集積回路における
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、このＰウェルＰ
ＷＭと基板本体部ＰＢＢとを分離するためのバリアーＮ
ウェルＮＷＤと、それに接続されている比較的浅いＮウ
ェルＮＷ１とには内部昇圧電位ＶＰＰが印加される。サ
ブワード線駆動部において、比較的浅いＮウェルＮＷＷ
には内部降圧電位ＶＩＮＴが印加され、比較的浅いＰウ
ェルＰＷＷには接地電位ＶＳＳが印加される。
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、このＰウェルＰ
ＷＭと基板本体部ＰＢＢとを分離するためのバリアーＮ
ウェルＮＷＤと、それに接続されている比較的浅いＮウ
ェルＮＷ１とには内部昇圧電位ＶＰＰが印加される。サ
ブワード線駆動部において、比較的浅いＮウェルＮＷＷ
には内部降圧電位ＶＩＮＴが印加され、比較的浅いＰウ
ェルＰＷＷには接地電位ＶＳＳが印加される。
【０１９８】本具体例によると、このような構成を採る
ことにより、サブワード線駆動部のＮウェルＮＷＷとセ
ンスアンプ列のＮウェルＮＷＳとがバリアーＮウェルＮ
ＷＤを介して互いに電気的に接続されることがなく、両
者の電位を相異ならせることができる。そのため、セン
スアンプ列のＮウェルＮＷＳには、内部昇圧電位ＶＰＰ
ではなく内部降圧電位ＶＩＮＴを印加することが可能に
なり、センスアンプ内のＰチャンネル型ＭＯＳトランジ
スタにおいて、バックバイアス効果によりＭＯＳトラン
ジスタのスレッシュホールド電圧の絶対値が大きくなる
ことに起因する電流能力の低下を回避することができ
る。
ことにより、サブワード線駆動部のＮウェルＮＷＷとセ
ンスアンプ列のＮウェルＮＷＳとがバリアーＮウェルＮ
ＷＤを介して互いに電気的に接続されることがなく、両
者の電位を相異ならせることができる。そのため、セン
スアンプ列のＮウェルＮＷＳには、内部昇圧電位ＶＰＰ
ではなく内部降圧電位ＶＩＮＴを印加することが可能に
なり、センスアンプ内のＰチャンネル型ＭＯＳトランジ
スタにおいて、バックバイアス効果によりＭＯＳトラン
ジスタのスレッシュホールド電圧の絶対値が大きくなる
ことに起因する電流能力の低下を回避することができ
る。
【０１９９】また、図１７（ａ），（ｂ）にはあえて図
示されていないが、周辺部における交差領域（ＳＤＲ）
は、サブワード線駆動部とセンスアンプ列と同様に、ト
リプルウェル外の領域でありバリアーＮウェルＭＷＤが
形成される領域ではないため、交差領域のＮウェルの電
位も内部降圧電位ＶＩＮＴにするなど自由に設定できる
ので、上述したような電源投入時にラッチアップにいた
るおそれを有効に回避することができる。
示されていないが、周辺部における交差領域（ＳＤＲ）
は、サブワード線駆動部とセンスアンプ列と同様に、ト
リプルウェル外の領域でありバリアーＮウェルＭＷＤが
形成される領域ではないため、交差領域のＮウェルの電
位も内部降圧電位ＶＩＮＴにするなど自由に設定できる
ので、上述したような電源投入時にラッチアップにいた
るおそれを有効に回避することができる。
【０２００】なお、図１７（ａ），（ｂ）においては、
メモリセルアレイ部のバリアーＮウェルＮＷＤには内部
昇圧電位ＶＰＰが印加されることを例示したが、これに
は特に制限がなく、バリアーＮウェルＮＷＤに外部電源
電位ＶＤＤや内部降圧電位ＶＩＮＴを印加するようにし
てもよい。
メモリセルアレイ部のバリアーＮウェルＮＷＤには内部
昇圧電位ＶＰＰが印加されることを例示したが、これに
は特に制限がなく、バリアーＮウェルＮＷＤに外部電源
電位ＶＤＤや内部降圧電位ＶＩＮＴを印加するようにし
てもよい。
【０２０１】また、比較的浅いＮウェルＮＷ１上にダミ
ーセルを形成することで、段差の低減などを図り、高集
積化に適した構成とすることができる。
ーセルを形成することで、段差の低減などを図り、高集
積化に適した構成とすることができる。
【０２０２】−第２の具体例− 図１８（ａ），（ｂ）は、第２の具体例のメモリセルア
レイ及びサブワード線駆動部の断面構造と、メモリセル
アレイ及びセンスアンプ列の断面構造とをそれぞれ示す
断面図である。
レイ及びサブワード線駆動部の断面構造と、メモリセル
アレイ及びセンスアンプ列の断面構造とをそれぞれ示す
断面図である。
【０２０３】本具体例の構造が図１７（ａ），（ｂ）に
示す第１の具体例と異なる点は、サブワード線駆動部も
トリプルウェル内に形成し、その比較的浅いＮウェルＮ
ＷＷもバリアーＮウェルＮＷＤに接続されている構成と
している点にある。
示す第１の具体例と異なる点は、サブワード線駆動部も
トリプルウェル内に形成し、その比較的浅いＮウェルＮ
ＷＷもバリアーＮウェルＮＷＤに接続されている構成と
している点にある。
【０２０４】図１８（ａ）に示すように、Ｐ型半導体基
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭ，ＰＷＷと、この比較
的浅いＰウェルＰＷＭ，ＰＷＷと基板本体部ＰＢＢとを
電気的に分離するための比較的深いバリアーＮウェルＮ
ＷＤとが形成されており、メモリセルアレイ部の両端に
トリプルウェル内の比較的浅いＰウェルＰＷＭと比較的
浅いＰウェルＰＷＷとを電気的に分離するための比較的
浅いＮウェルＮＷ１が形成されている。また、トリプル
ウェル内にサブワード線駆動部の比較的浅いＮウェルＮ
ＷＷと比較的浅いＰウェルＰＷＷとが形成されている。
ここで、バリアーＮウェルＮＷＤとトリプルウェル内の
比較的浅いＮウェルＮＷ１とサブワード線駆動部の比較
的浅いＮウェルＮＷＷとは互いに電気的に接続されてお
り、３者の電位は同電位となる。
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭ，ＰＷＷと、この比較
的浅いＰウェルＰＷＭ，ＰＷＷと基板本体部ＰＢＢとを
電気的に分離するための比較的深いバリアーＮウェルＮ
ＷＤとが形成されており、メモリセルアレイ部の両端に
トリプルウェル内の比較的浅いＰウェルＰＷＭと比較的
浅いＰウェルＰＷＷとを電気的に分離するための比較的
浅いＮウェルＮＷ１が形成されている。また、トリプル
ウェル内にサブワード線駆動部の比較的浅いＮウェルＮ
ＷＷと比較的浅いＰウェルＰＷＷとが形成されている。
ここで、バリアーＮウェルＮＷＤとトリプルウェル内の
比較的浅いＮウェルＮＷ１とサブワード線駆動部の比較
的浅いＮウェルＮＷＷとは互いに電気的に接続されてお
り、３者の電位は同電位となる。
【０２０５】このウェル構成の半導体集積回路における
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、基板本体部ＰＢ
Ｂと分離するためのバリアーＮウェルＮＷＤとそれに接
続されている比較的浅いＮウェルＮＷ１とサブワード線
駆動部の比較的浅いＮウェルＮＷＷとには内部昇圧電位
ＶＰＰが印加される。サブワード線駆動部において、比
較的浅いＮウェルＮＷＷには内部昇圧電位ＶＰＰが印加
され、比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが
印加される。
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、基板本体部ＰＢ
Ｂと分離するためのバリアーＮウェルＮＷＤとそれに接
続されている比較的浅いＮウェルＮＷ１とサブワード線
駆動部の比較的浅いＮウェルＮＷＷとには内部昇圧電位
ＶＰＰが印加される。サブワード線駆動部において、比
較的浅いＮウェルＮＷＷには内部昇圧電位ＶＰＰが印加
され、比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが
印加される。
【０２０６】また、図１８（ｂ）に示すように、Ｐ型半
導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプ
ルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェ
ルＰＷＭと基板本体部ＰＢＢとを電気的に分離するため
の比較的深いバリアーＮウェルＮＷＤとが形成されてお
り、メモリセルアレイ部の両端にトリプルウェル内の比
較的浅いＰウェルＰＷＮとトリプルウェル外の比較的浅
いＰウェルＰＷＳとを電気的に分離するための比較的浅
いＮウェルＮＷ１が形成されている。また、トリプルウ
ェル外のセンスアンプ列には比較的浅いＮウェルＮＷＳ
と比較的浅いＰウェルＰＷＳとが形成されている。ここ
で、バリアーＮウェルＮＷＤとトリプルウェル内の比較
的浅いＮウェルＮＷ１とは互いに電気的に接続されてお
り、両者の電位は同電位となる。また、基板本体部ＰＢ
Ｂとトリプルウェル外の比較的浅いＰウェルＰＷＳとは
互いに電気的に接続されており、両者の電位は同電位と
なる。
導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプ
ルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェ
ルＰＷＭと基板本体部ＰＢＢとを電気的に分離するため
の比較的深いバリアーＮウェルＮＷＤとが形成されてお
り、メモリセルアレイ部の両端にトリプルウェル内の比
較的浅いＰウェルＰＷＮとトリプルウェル外の比較的浅
いＰウェルＰＷＳとを電気的に分離するための比較的浅
いＮウェルＮＷ１が形成されている。また、トリプルウ
ェル外のセンスアンプ列には比較的浅いＮウェルＮＷＳ
と比較的浅いＰウェルＰＷＳとが形成されている。ここ
で、バリアーＮウェルＮＷＤとトリプルウェル内の比較
的浅いＮウェルＮＷ１とは互いに電気的に接続されてお
り、両者の電位は同電位となる。また、基板本体部ＰＢ
Ｂとトリプルウェル外の比較的浅いＰウェルＰＷＳとは
互いに電気的に接続されており、両者の電位は同電位と
なる。
【０２０７】このウェル構成の半導体集積回路における
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、Ｐ型半導体基板
と分離するためのバリアーＮウェルとそれに接続されて
いる比較的浅いＮウェルＮＷ１には内部昇圧電位ＶＰＰ
が印加される。前述の通りサブワード線駆動部の比較的
浅いＮウェルＮＷＷには内部降圧電位ＶＩＮＴが印加さ
れ、その比較的浅いＰウェルＰＷＷには接地電位ＶＳＳ
が印加される。
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、Ｐ型半導体基板
と分離するためのバリアーＮウェルとそれに接続されて
いる比較的浅いＮウェルＮＷ１には内部昇圧電位ＶＰＰ
が印加される。前述の通りサブワード線駆動部の比較的
浅いＮウェルＮＷＷには内部降圧電位ＶＩＮＴが印加さ
れ、その比較的浅いＰウェルＰＷＷには接地電位ＶＳＳ
が印加される。
【０２０８】本具体例によると、このような構成を採る
ことにより、メモリセルアレイ部の両端のＮウェルＮＷ
１とサブワード線駆動部のＮウェルＮＷＷとがバリアー
ＮウェルＮＷＤを介して接続されるだけで、サブワード
線駆動部のＮウェルＮＷＷとセンスアンプ列のＮウェル
ＮＷＳとがバリアーＮウェルＮＷＤを介して互いに電気
的に接続されることがなく、両者の電位を相異ならせる
ことができる。そのため、センスアンプ列のＮウェルＮ
ＷＳには、内部昇圧電位ＶＰＰではなく内部降圧電位Ｖ
ＩＮＴを印加することが可能になり、センスアンプ内の
Ｐチャンネル型ＭＯＳトランジスタにおいて、バックバ
イアス効果によりＭＯＳトランジスタのスレッシュホー
ルド電圧の絶対値が大きくなることに起因する電流能力
の低下を回避することができる。
ことにより、メモリセルアレイ部の両端のＮウェルＮＷ
１とサブワード線駆動部のＮウェルＮＷＷとがバリアー
ＮウェルＮＷＤを介して接続されるだけで、サブワード
線駆動部のＮウェルＮＷＷとセンスアンプ列のＮウェル
ＮＷＳとがバリアーＮウェルＮＷＤを介して互いに電気
的に接続されることがなく、両者の電位を相異ならせる
ことができる。そのため、センスアンプ列のＮウェルＮ
ＷＳには、内部昇圧電位ＶＰＰではなく内部降圧電位Ｖ
ＩＮＴを印加することが可能になり、センスアンプ内の
Ｐチャンネル型ＭＯＳトランジスタにおいて、バックバ
イアス効果によりＭＯＳトランジスタのスレッシュホー
ルド電圧の絶対値が大きくなることに起因する電流能力
の低下を回避することができる。
【０２０９】また、上記第１の具体例と同様に、交差領
域のＮウェルの電位も内部降圧電位ＶＩＮＴにするなど
自由に設定できるので、上述したような電源投入時にラ
ッチアップにいたるおそれを有効に回避することができ
る。
域のＮウェルの電位も内部降圧電位ＶＩＮＴにするなど
自由に設定できるので、上述したような電源投入時にラ
ッチアップにいたるおそれを有効に回避することができ
る。
【０２１０】なお、図１８（ａ），（ｂ）においては、
サブワード線駆動部の比較的浅いＰウェルＰＷＭには接
地電位ＶＳＳが印加されることを例示したが、本発明は
これ二元て利されるものではなく、比較的浅いＰウェル
ＰＷＭに基板電位ＶＢＢを印加するようにしてもよい。
サブワード線駆動部の比較的浅いＰウェルＰＷＭには接
地電位ＶＳＳが印加されることを例示したが、本発明は
これ二元て利されるものではなく、比較的浅いＰウェル
ＰＷＭに基板電位ＶＢＢを印加するようにしてもよい。
【０２１１】また、本具体例においても、比較的浅いＮ
ウェルＮＷ１上にダミーセルを形成することで、段差の
低減などを図り、高集積化に適した構成とすることがで
きる。
ウェルＮＷ１上にダミーセルを形成することで、段差の
低減などを図り、高集積化に適した構成とすることがで
きる。
【０２１２】−第３の具体例− 図１９（ａ），（ｂ）は、第３の具体例のメモリセルア
レイ及びワード線裏打ち部の断面構造と、メモリセルア
レイ及びセンスアンプ列の断面構造とをそれぞれ示す断
面図である。
レイ及びワード線裏打ち部の断面構造と、メモリセルア
レイ及びセンスアンプ列の断面構造とをそれぞれ示す断
面図である。
【０２１３】本具体例の構造が、図１７（ａ），（ｂ）
に示す第１の具体例と異なる点は、第３の具体例は階層
構成を有したワード線構成ではなく裏打ち構成のワード
線構成を採用している点である。ワード線裏打ち構成
は、階層構成と異なり、ワード線１本の長さが長い場合
にメモリセルトランジスタのゲートを形成する比較的抵
抗値の高いポリサイド配線とその抵抗による遅延を抑制
すべくポリサイド配線と同電位で比較的抵抗値の低いメ
タル配線により各メモリセルアレイ部のポリサイド配線
を接続するようにした構成である。このメモリセルアレ
イ部とワード線裏打ち部とをトリプルウェル内に形成
し、その両端の比較的浅いＮウェルＮＷ１がバリアーＮ
ウェルＮＷＤに接続された構成とするのである。
に示す第１の具体例と異なる点は、第３の具体例は階層
構成を有したワード線構成ではなく裏打ち構成のワード
線構成を採用している点である。ワード線裏打ち構成
は、階層構成と異なり、ワード線１本の長さが長い場合
にメモリセルトランジスタのゲートを形成する比較的抵
抗値の高いポリサイド配線とその抵抗による遅延を抑制
すべくポリサイド配線と同電位で比較的抵抗値の低いメ
タル配線により各メモリセルアレイ部のポリサイド配線
を接続するようにした構成である。このメモリセルアレ
イ部とワード線裏打ち部とをトリプルウェル内に形成
し、その両端の比較的浅いＮウェルＮＷ１がバリアーＮ
ウェルＮＷＤに接続された構成とするのである。
【０２１４】図１９（ａ）に示すように、Ｐ型半導体基
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷ
Ｍと基板本体部ＰＢＢとを電気的に分離するための比較
的深いバリアーＮウェルＮＷＤとが形成されており、メ
モリセルアレイ部の両端にトリプルウェル内の比較的浅
いＰウェルＰＷＭと周辺部の比較的浅いＰウェルとを電
気的に分離するための比較的浅いＮウェルＮＷ１が形成
されている。
板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェ
ル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷ
Ｍと基板本体部ＰＢＢとを電気的に分離するための比較
的深いバリアーＮウェルＮＷＤとが形成されており、メ
モリセルアレイ部の両端にトリプルウェル内の比較的浅
いＰウェルＰＷＭと周辺部の比較的浅いＰウェルとを電
気的に分離するための比較的浅いＮウェルＮＷ１が形成
されている。
【０２１５】このウェル構成の半導体集積回路における
各ウェルへ電圧の印加方法は、以下の通りである。上述
のように、メモリセルアレイのＰウェルＰＷＭには負電
位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭと
基板本体部ＰＢＢとを電気的に分離するためのバリアー
Ｎウェルと、それに接続されている比較的浅いＮウェル
ＮＷ１とには内部昇圧電位ＶＰＰが印加される。
各ウェルへ電圧の印加方法は、以下の通りである。上述
のように、メモリセルアレイのＰウェルＰＷＭには負電
位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭと
基板本体部ＰＢＢとを電気的に分離するためのバリアー
Ｎウェルと、それに接続されている比較的浅いＮウェル
ＮＷ１とには内部昇圧電位ＶＰＰが印加される。
【０２１６】また、図１９（ｂ）に示すように、Ｐ型半
導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプ
ルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェ
ルＰＷＭとＰ型半導体基板ＰＳＵＢを分離するための比
較的深いバリアーＮウェルＮＷＤとが形成されており、
メモリセルアレイ部の両端にトリプルウェル内の比較的
浅いＰウェルＰＷＭとトリプルウェル外の比較的浅いＰ
ウェルＰＷＳとを分離するための比較的浅いＮウェルＮ
Ｗ１が形成されている。また、トリプルウェル外のセン
スアンプ列には比較的浅いＮウェルＮＷＳと比較的浅い
ＰウェルＰＷＳとが形成されている。ここで、バリアー
ＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェ
ルＮＷ１とは互いに電気的に接続されており、両者の電
位は同電位となる。また、半導体基板ＰＳＵＢとトリプ
ルウェル外の比較的浅いＰウェルＰＷＳとは互いに電気
的に接続されており、両者の電位は同電位となる。
導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプ
ルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェ
ルＰＷＭとＰ型半導体基板ＰＳＵＢを分離するための比
較的深いバリアーＮウェルＮＷＤとが形成されており、
メモリセルアレイ部の両端にトリプルウェル内の比較的
浅いＰウェルＰＷＭとトリプルウェル外の比較的浅いＰ
ウェルＰＷＳとを分離するための比較的浅いＮウェルＮ
Ｗ１が形成されている。また、トリプルウェル外のセン
スアンプ列には比較的浅いＮウェルＮＷＳと比較的浅い
ＰウェルＰＷＳとが形成されている。ここで、バリアー
ＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェ
ルＮＷ１とは互いに電気的に接続されており、両者の電
位は同電位となる。また、半導体基板ＰＳＵＢとトリプ
ルウェル外の比較的浅いＰウェルＰＷＳとは互いに電気
的に接続されており、両者の電位は同電位となる。
【０２１７】このウェル構成の半導体集積回路における
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭ
と基板本体部ＰＢＢとを電気的に分離するためのバリア
ーＮウェルＮＷＤとそれに接続されている比較的浅いＮ
ウェルＮＷ１には内部昇圧電位ＶＰＰが印加される。
各ウェルへの電圧の印加方法は、以下の通りである。上
述のように、メモリセルアレイのＰウェルＰＷＭには負
電位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭ
と基板本体部ＰＢＢとを電気的に分離するためのバリア
ーＮウェルＮＷＤとそれに接続されている比較的浅いＮ
ウェルＮＷ１には内部昇圧電位ＶＰＰが印加される。
【０２１８】本具体例によると、このような構成を採る
ことにより、裏打ち構成のワード線構成であってもメモ
リセルアレイ部の両端のＮウェルＮＷ１とサブワード線
駆動部のＮウェルＮＷＷとがバリアーＮウェルＮＷＤに
より接続されるだけで、サブワード線駆動部のＮウェル
ＮＷＷとセンスアンプ列のＮウェルＮＷＳとがバリアー
ＮウェルＮＷＤを介して互いに電気的に接続されること
がなく、両者の電位を相異ならせることができる。その
ため、センスアンプ列のＮウェルＮＷＳには、内部昇圧
電位ＶＰＰではなく内部降圧電位ＶＩＮＴを印加するこ
とが可能になり、センスアンプ内のＰチャンネル型ＭＯ
Ｓトランジスタにおいて、バックバイアス効果によりＭ
ＯＳトランジスタのスレッシュホールド電圧の絶対値が
大きくなることに起因する電流能力の低下を回避するこ
とができる。
ことにより、裏打ち構成のワード線構成であってもメモ
リセルアレイ部の両端のＮウェルＮＷ１とサブワード線
駆動部のＮウェルＮＷＷとがバリアーＮウェルＮＷＤに
より接続されるだけで、サブワード線駆動部のＮウェル
ＮＷＷとセンスアンプ列のＮウェルＮＷＳとがバリアー
ＮウェルＮＷＤを介して互いに電気的に接続されること
がなく、両者の電位を相異ならせることができる。その
ため、センスアンプ列のＮウェルＮＷＳには、内部昇圧
電位ＶＰＰではなく内部降圧電位ＶＩＮＴを印加するこ
とが可能になり、センスアンプ内のＰチャンネル型ＭＯ
Ｓトランジスタにおいて、バックバイアス効果によりＭ
ＯＳトランジスタのスレッシュホールド電圧の絶対値が
大きくなることに起因する電流能力の低下を回避するこ
とができる。
【０２１９】なお、本具体例においては、センスアンプ
列の比較的浅いＰウェルＰＷＭには接地電位ＶＳＳが印
加されることを例示したが、本発明はこれに限定される
ものではなく、比較的浅いＰウェルＰＷＭに基板電位Ｖ
ＢＢを印加するようにしてもよい。
列の比較的浅いＰウェルＰＷＭには接地電位ＶＳＳが印
加されることを例示したが、本発明はこれに限定される
ものではなく、比較的浅いＰウェルＰＷＭに基板電位Ｖ
ＢＢを印加するようにしてもよい。
【０２２０】（その他の例）以上、本発明の具体例につ
いて説明したが、この発明は、上記具体例に限定される
ものではなく、それら以外の構成を採ることも可能であ
ることは言うまでもない。
いて説明したが、この発明は、上記具体例に限定される
ものではなく、それら以外の構成を採ることも可能であ
ることは言うまでもない。
【０２２１】例えば、図１において、ダイナミック型Ｒ
ＡＭは、任意の記憶容量、任意数のメモリブロックを備
えることができ、基板配置や半導体基板の形状等は、図
１に示す構成に限定されるものではない。
ＡＭは、任意の記憶容量、任意数のメモリブロックを備
えることができ、基板配置や半導体基板の形状等は、図
１に示す構成に限定されるものではない。
【０２２２】また、外部電源電位ＶＤＤは任意の電位を
採りうるし、さらに、ダイナミック型ＲＡＭのブロック
構成や起動制御信号の名称及び組み合わせならびに各メ
モリブロックの構成等は、種々の構成を採りうる。
採りうるし、さらに、ダイナミック型ＲＡＭのブロック
構成や起動制御信号の名称及び組み合わせならびに各メ
モリブロックの構成等は、種々の構成を採りうる。
【０２２３】図２において、メモリブロックＭＢ０〜Ｍ
Ｂ３のそれぞれは、任意数のサブメモリセルアレイを備
えることができるし、サブメモリセルアレイの対構成の
組み合わせや各信号線の配置方向等は、種々の構成を採
りうる。
Ｂ３のそれぞれは、任意数のサブメモリセルアレイを備
えることができるし、サブメモリセルアレイの対構成の
組み合わせや各信号線の配置方向等は、種々の構成を採
りうる。
【０２２４】また、図３，図４，図５，図６において、
サブワード線駆動部の単位サブワード線駆動回路とメモ
リアレイのサブワード線との関係は、種々の組み合わせ
を採りうる。
サブワード線駆動部の単位サブワード線駆動回路とメモ
リアレイのサブワード線との関係は、種々の組み合わせ
を採りうる。
【０２２５】さらに、メインワード線ＭＷＬは、例えば
２，４，８，１６本のサブワード線に対応して設けても
よい。
２，４，８，１６本のサブワード線に対応して設けても
よい。
【０２２６】図７，図８において、サブワード線駆動部
の各単位サブワード線駆動回路は、例えばメインワード
線ＭＷＬ０とサブワード線駆動信号ＷＤとサブワード線
非選択信号ＸＷＤを入力として受けるＮＭＯＳのみの構
成としてもよい。この場合、サブワード線駆動回路にお
いて比較的浅いＮウェル領域がなくなるためバリアーＮ
ウェルの電位を自由に設定することができる。単位サブ
ワード線駆動回路の具体的構成は、種々の具体例を採り
うる。
の各単位サブワード線駆動回路は、例えばメインワード
線ＭＷＬ０とサブワード線駆動信号ＷＤとサブワード線
非選択信号ＸＷＤを入力として受けるＮＭＯＳのみの構
成としてもよい。この場合、サブワード線駆動回路にお
いて比較的浅いＮウェル領域がなくなるためバリアーＮ
ウェルの電位を自由に設定することができる。単位サブ
ワード線駆動回路の具体的構成は、種々の具体例を採り
うる。
【０２２７】図１１において、内部昇圧電位ＶＰＰと内
部降圧電位ＶＩＮＴの外部電源電位特性は図の特性のみ
に制限されない。
部降圧電位ＶＩＮＴの外部電源電位特性は図の特性のみ
に制限されない。
【０２２８】図１３，図１４，図１５は各ウェルの配置
位置やその順序ならびに金属配線層等の素材等は、この
具体例による制約を受けない。また、Ｐ型半導体基板上
に設けられることがダイナミック型ＲＡＭの必須条件と
なる訳ではなくＮ型基板上でもかまわない。さらに、各
具体例における具体的なウェル構造や基板電圧ならびに
その組み合わせ等は、種々の構成を採りうる。
位置やその順序ならびに金属配線層等の素材等は、この
具体例による制約を受けない。また、Ｐ型半導体基板上
に設けられることがダイナミック型ＲＡＭの必須条件と
なる訳ではなくＮ型基板上でもかまわない。さらに、各
具体例における具体的なウェル構造や基板電圧ならびに
その組み合わせ等は、種々の構成を採りうる。
【０２２９】以上の説明では、本発明の半導体集積回路
装置を主としてダイナミック型ＲＡＭに適用した場合に
ついて説明したが、本発明はそれに限定されるものでは
なく、例えば、シンクロナスＤＲＡＭ，スタティック型
ＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ
集積回路を内蔵するデジタル集積回路装置に適用した場
合にも、上記実施形態と同様の効果，つまり低消費電力
化などの効果を発揮することができる。
装置を主としてダイナミック型ＲＡＭに適用した場合に
ついて説明したが、本発明はそれに限定されるものでは
なく、例えば、シンクロナスＤＲＡＭ，スタティック型
ＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ
集積回路を内蔵するデジタル集積回路装置に適用した場
合にも、上記実施形態と同様の効果，つまり低消費電力
化などの効果を発揮することができる。
【０２３０】また、この発明は、少なくともワード線の
階層構造が効果的となる半導体記憶装置ならびにこのよ
うな半導体記憶装置を内蔵する装置及びシステムに広く
適用でき、上記実施形態と同様の効果を発揮することが
できる。
階層構造が効果的となる半導体記憶装置ならびにこのよ
うな半導体記憶装置を内蔵する装置及びシステムに広く
適用でき、上記実施形態と同様の効果を発揮することが
できる。
【０２３１】
【発明の効果】本発明の第１の半導体集積回路装置によ
れば、階層ワード線構造を有する半導体集積回路装置に
おいて、サブワード線駆動信号に外部電源電位よりも高
い昇圧電位である状態をもたせ、サブワード線非選択信
号に外部電源電位または外部電源電位よりも低い内部降
圧電位である状態をもたせることにより、サブワード線
非選択信号に接続された回路による消費を生成効率の悪
い内部昇圧電位生成回路から生成効率の良い内部降圧電
位生成回路にすることで、大幅な低消費電力化が可能と
なる。
れば、階層ワード線構造を有する半導体集積回路装置に
おいて、サブワード線駆動信号に外部電源電位よりも高
い昇圧電位である状態をもたせ、サブワード線非選択信
号に外部電源電位または外部電源電位よりも低い内部降
圧電位である状態をもたせることにより、サブワード線
非選択信号に接続された回路による消費を生成効率の悪
い内部昇圧電位生成回路から生成効率の良い内部降圧電
位生成回路にすることで、大幅な低消費電力化が可能と
なる。
【０２３２】本発明の第２の半導体集積回路装置によれ
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、複数の列を構成するＮ型拡散領域を形成し、１つ
のサブワード線非選択信号回路から延びるサブワード線
非選択信号用の配線を、その両側のサブワード線駆動部
で共通の列に属するＮ型拡散領域の上のゲート電極に接
続させることにより、各サブワード線駆動部において、
複数のサブワード線駆動信号が接続される配線の順番を
共通化することができ、よって、サブワード線の物理的
アドレス配置の簡素化を図ることができる。
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、複数の列を構成するＮ型拡散領域を形成し、１つ
のサブワード線非選択信号回路から延びるサブワード線
非選択信号用の配線を、その両側のサブワード線駆動部
で共通の列に属するＮ型拡散領域の上のゲート電極に接
続させることにより、各サブワード線駆動部において、
複数のサブワード線駆動信号が接続される配線の順番を
共通化することができ、よって、サブワード線の物理的
アドレス配置の簡素化を図ることができる。
【０２３３】本発明の第３の半導体集積回路装置によれ
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、複数の列を構成するＮ型拡散領域を形成し、１つ
のサブワード線非選択信号回路から延びるサブワード線
非選択信号用の配線を、その両側のサブワード線駆動部
で互いになる列に属するＮ型拡散領域の上のゲート電極
に接続させることにより、交差領域のレイアウト構成を
共通化して各交差領域を一つのセルとしてレイアウトす
ることができ、よって、半導体集積回路のレイアウト設
計の簡略化を図ることができる。
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、複数の列を構成するＮ型拡散領域を形成し、１つ
のサブワード線非選択信号回路から延びるサブワード線
非選択信号用の配線を、その両側のサブワード線駆動部
で互いになる列に属するＮ型拡散領域の上のゲート電極
に接続させることにより、交差領域のレイアウト構成を
共通化して各交差領域を一つのセルとしてレイアウトす
ることができ、よって、半導体集積回路のレイアウト設
計の簡略化を図ることができる。
【０２３４】本発明の第４の半導体集積回路装置によれ
ば、階層構造でないワード線構造を有する半導体集積回
路装置において、ワード線を構成する第１の配線層と低
抵抗の第２の配線層とを接続するワード線裏打ち部を設
け、メモリセル部を囲む昇圧電位に維持される第１のＮ
ウェル領域と、センスアンプ内のＰチャンネル型ＭＯＳ
トランジスタが形成される内部降圧電位に維持されるＮ
ウェル領域とが電気的に分離されるレイアウト配置を行
うようにしたので、ラッチアップの防止を図ることがで
きる。
ば、階層構造でないワード線構造を有する半導体集積回
路装置において、ワード線を構成する第１の配線層と低
抵抗の第２の配線層とを接続するワード線裏打ち部を設
け、メモリセル部を囲む昇圧電位に維持される第１のＮ
ウェル領域と、センスアンプ内のＰチャンネル型ＭＯＳ
トランジスタが形成される内部降圧電位に維持されるＮ
ウェル領域とが電気的に分離されるレイアウト配置を行
うようにしたので、ラッチアップの防止を図ることがで
きる。
【０２３５】本発明の第５の半導体集積回路装置によれ
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、サブワード線駆動回路に、ゲートがメインワード
線に接続されソースまたはドレインにサブワード線駆動
信号を入力として受けるＭＯＳトランジスタを設け、選
択状態から非選択状態に変化する際には、サブワード線
が非選択になった後上記メインワード線駆動信号が非選
択になるように構成することにより、サブワード線が非
選択にされる際に、サブワード線駆動信号の電位である
昇圧電位と接地電位との電位差によってサブワード線駆
動回路での貫通電流が生じるのを防止することができ、
供給能力が低い昇圧電位生成回路の電荷供給量の削減を
図ることができる。
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、サブワード線駆動回路に、ゲートがメインワード
線に接続されソースまたはドレインにサブワード線駆動
信号を入力として受けるＭＯＳトランジスタを設け、選
択状態から非選択状態に変化する際には、サブワード線
が非選択になった後上記メインワード線駆動信号が非選
択になるように構成することにより、サブワード線が非
選択にされる際に、サブワード線駆動信号の電位である
昇圧電位と接地電位との電位差によってサブワード線駆
動回路での貫通電流が生じるのを防止することができ、
供給能力が低い昇圧電位生成回路の電荷供給量の削減を
図ることができる。
【０２３６】本発明の第６の半導体集積回路装置によれ
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、サブワード線駆動回路に、ゲートがメインワード
線に接続されソースまたはドレインにサブワード線駆動
信号を入力として受ける第１のＭＯＳトランジスタとゲ
ートにサブワード線非選択信号を受ける第２のＭＯＳト
ランジスタとを設け、選択される際には第２のＭＯＳト
ランジスタがオフした後サブワード線が選択される一
方、選択状態から非選択状態にはサブワード線が非選択
になった後メインワード線駆動信号が非選択になるよう
に構成することにより、メインワード線駆動信号の状態
遷移に伴ってサブワード線駆動信号の電位である昇圧電
位と接地電位との電位差によってサブワード線駆動回路
での貫通電流が生じるのを防止することができ、供給能
力が比較的低い内部昇圧電位生成回路の電荷供給量の削
減を図ることができる。
ば、階層ワード線構造を有する半導体集積回路装置にお
いて、サブワード線駆動回路に、ゲートがメインワード
線に接続されソースまたはドレインにサブワード線駆動
信号を入力として受ける第１のＭＯＳトランジスタとゲ
ートにサブワード線非選択信号を受ける第２のＭＯＳト
ランジスタとを設け、選択される際には第２のＭＯＳト
ランジスタがオフした後サブワード線が選択される一
方、選択状態から非選択状態にはサブワード線が非選択
になった後メインワード線駆動信号が非選択になるよう
に構成することにより、メインワード線駆動信号の状態
遷移に伴ってサブワード線駆動信号の電位である昇圧電
位と接地電位との電位差によってサブワード線駆動回路
での貫通電流が生じるのを防止することができ、供給能
力が比較的低い内部昇圧電位生成回路の電荷供給量の削
減を図ることができる。
【図１】本発明が適用されるダイナミック型ＲＡＭの実
施形態を示すブロック配置図である。
施形態を示すブロック配置図である。
【図２】本発明の実施形態におけるダイナミック型ＲＡ
Ｍ中の大メモリセルブロックの構成を示すブロック図で
ある。
Ｍ中の大メモリセルブロックの構成を示すブロック図で
ある。
【図３】図２中のダイナミック型ＲＡＭに含まれるサブ
メモリセルアレイの周辺部の第１の具体例を示すブロッ
ク図である。
メモリセルアレイの周辺部の第１の具体例を示すブロッ
ク図である。
【図４】図２中のダイナミック型ＲＡＭに含まれるサブ
メモリセルアレイの周辺部の第２の具体例を示すブロッ
ク図である。
メモリセルアレイの周辺部の第２の具体例を示すブロッ
ク図である。
【図５】図２中のダイナミック型ＲＡＭに含まれるサブ
メモリセルアレイの周辺部の第３の具体例を示すブロッ
ク図である。
メモリセルアレイの周辺部の第３の具体例を示すブロッ
ク図である。
【図６】図２中のダイナミック型ＲＡＭに含まれるサブ
メモリセルアレイの周辺部の第４の具体例を示すブロッ
ク図である。
メモリセルアレイの周辺部の第４の具体例を示すブロッ
ク図である。
【図７】図３中のサブワード線駆動部の第１の具体例に
おける構成を示す回路図及び回路動作を示すタイミング
チャート図である。
おける構成を示す回路図及び回路動作を示すタイミング
チャート図である。
【図８】図２中のサブワード線駆動部の第２の具体例に
おける構成を示す回路図及び回路動作を示すタイミング
チャート図である。
おける構成を示す回路図及び回路動作を示すタイミング
チャート図である。
【図９】図７の交差領域に含まれる選択内部降圧電位生
成回路の第１の具体例を示すブロック回路図及びタイミ
ングチャート図である。
成回路の第１の具体例を示すブロック回路図及びタイミ
ングチャート図である。
【図１０】図７の交差領域に含まれる選択内部降圧電位
生成回路の第２の具体例を示すブロック回路図及びタイ
ミングチャート図である。
生成回路の第２の具体例を示すブロック回路図及びタイ
ミングチャート図である。
【図１１】図４に示すような１つのサブワード線非選択
信号生成回路のみを備えた交差領域の回路構成を示すブ
ロック回路図である。
信号生成回路のみを備えた交差領域の回路構成を示すブ
ロック回路図である。
【図１２】図１１に示す交差領域の一部におけるレイア
ウトを示す平面図である。
ウトを示す平面図である。
【図１３】本発明の実施形態における内部昇圧電位と内
部降圧電位の外部電源電位依存性を示す図である。
部降圧電位の外部電源電位依存性を示す図である。
【図１４】図７のサブワード線駆動部の第１，第２の具
体例を示す部分的な回路図及びレイアウト構成図であ
る。
体例を示す部分的な回路図及びレイアウト構成図であ
る。
【図１５】図７のサブワード線駆動部の第１の具体例の
レイアウト構成を示す平面図である。
レイアウト構成を示す平面図である。
【図１６】図７のサブワード線駆動部の第２の具体例の
レイアウト構成を示す平面図である。
レイアウト構成を示す平面図である。
【図１７】本実施形態におけるメモリアレイ及び周辺部
の第１の具体例におけるメモリセルアレイ及びサブワー
ド線駆動部の断面構造と、メモリセルアレイ及びセンス
アンプ列の断面構造とをそれぞれ示す断面図である。
の第１の具体例におけるメモリセルアレイ及びサブワー
ド線駆動部の断面構造と、メモリセルアレイ及びセンス
アンプ列の断面構造とをそれぞれ示す断面図である。
【図１８】本実施形態におけるメモリアレイ及び周辺部
の第２の具体例におけるメモリセルアレイ及びサブワー
ド線駆動部の断面構造と、メモリセルアレイ及びセンス
アンプ列の断面構造とをそれぞれ示す断面図である。
の第２の具体例におけるメモリセルアレイ及びサブワー
ド線駆動部の断面構造と、メモリセルアレイ及びセンス
アンプ列の断面構造とをそれぞれ示す断面図である。
【図１９】本実施形態におけるメモリアレイ及び周辺部
の第３の具体例におけるメモリセルアレイ及びワード線
裏打ち部の断面構造と、メモリセルアレイ及びセンスア
ンプ列の断面構造とをそれぞれ示す断面図である。
の第３の具体例におけるメモリセルアレイ及びワード線
裏打ち部の断面構造と、メモリセルアレイ及びセンスア
ンプ列の断面構造とをそれぞれ示す断面図である。
ＭＢ 大メモリセルブロック ＭＷＤＢ メインワード線駆動回路 ＰＳＵＢ Ｐ型半導体基板 ＰＢＢ 基板本体部 ＰＣ 周辺回路 ＳＭＡ サブメモリセルアレイ ＳＷＬＢ サブワード線駆動部 ＳＡＢ センスアンプ列 ＳＤＲ 交差領域 ＸＷＤＧ サブワード線非選択信号生成回路 ＭＷＬ メインワード線 ＳＷ サブワード線 ＷＤ サブワード線駆動信号 ＸＷＤ サブワード線非選択信号 ＳＷＤ 単位サブワード線駆動回路 ＢＬ ビット線 ＳＡ 単位センスアンプ回路 ＳＡＤ センスアンプ駆動回路 ＳＡＰ，ＳＡＮ センスアンプ駆動信号線 ＳＥ，ＸＳＥ センスアンプ制御信号線 ＶＤＤ 外部電源電位 ＶＰＰ 内部昇圧電位 ＶＩＮＴ 内部降圧電位 ＶＳＳ 接地電位 ＮＷ Ｎウェル ＰＷ Ｐウェル ＭＣ メモリセル ＰＭＯＳ Ｐチャンネル型ＭＯＳトランジスタ ＮＭＯＳ Ｎチャンネル型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３５４Ｆ 21/822 ３７１Ｋ Ｈ０１Ｌ 27/04 Ｄ 27/10 ６８１Ｆ Ｆターム(参考） 5B015 HH01 HH03 JJ03 KA22 KA23 KA24 KA25 KB63 KB64 KB66 KB89 PP01 PP02 PP07 5B024 AA01 BA13 BA21 BA27 CA07 CA11 CA16 CA21 5F038 AV06 BB01 BB10 BG06 BG10 CA01 CA03 DF05 5F083 BS00 GA01 GA05 GA09 HA04 KA03 LA03 LA16 LA30
Claims (21)
- 【請求項１】 半導体基板の上に多数のＭＯＳトランジ
スタと配線とを集積して構成される半導体集積回路装置
であって、 メインワード線及びこのメインワード線から分岐して延
びる複数のサブワード線と、 上記複数のサブワード線と交差するように延びる複数の
ビット線と、 上記サブワード線及びビット線に接続されてマトリック
ス状に配置された複数のメモリセルを含むメモリセルア
レイと、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 メインワード線駆動信号を生成するためのメインワード
線駆動信号生成回路と、 サブワード線駆動信号を生成するためのサブワード線駆
動信号生成回路と、 サブワード線非選択信号を生成するサブワード線非選択
信号生成回路と、 上記メインワード線駆動信号生成回路，サブワード線駆
動信号生成回路及び上記サブワード線非選択信号生成回
路に接続されて、上記メインワード線駆動信号，サブワ
ード線駆動信号及びサブワード線非選択信号に応じて上
記各サブワード線を駆動するための複数のサブワード線
駆動回路を含むサブワード線駆動部とを備えるととも
に、 上記サブワード線駆動信号は外部電源電位よりも高い昇
圧電位である状態を有し、上記サブワード線非選択信号
は上記外部電源電位または外部電源電位よりも低い内部
降圧電位である状態を有することを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記サブワード線駆動部と上記センスアンプ列とは互い
に交差する方向に配置されており、 上記サブワード線非選択信号生成回路は、上記サブワー
ド線駆動部と上記センスアンプ列とが交差する交差領域
に配置されていることを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、 上記サブワード線非選択信号生成回路は、上記サブワー
ド線駆動信号を入力として受けて上記サブワード線非選
択信号を生成するように構成されていることを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体集積回路装置において、 上記昇圧電位及び上記内部降圧電位は、上記外部電源電
位を入力として受けて生成されるものであり、 上記昇圧電位及び内部降圧電位は、上記外部電源電位の
値が所定範囲内のときにはそれぞれほぼ一定であること
を特徴とする半導体集積回路装置。 - 【請求項５】 請求項２記載の半導体集積回路装置にお
いて、 上記交差領域に配置され、上記センスアンプを駆動する
ためのセンスアンプ駆動回路をさらに備え、 上記センスアンプ駆動回路及び上記サブワード線非選択
信号生成回路には、上記半導体基板内に形成された共通
のソースまたはドレインを有するＭＯＳトランジスタが
それぞれ配置されていることを特徴とする半導体集積回
路装置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、 上記サブワード線非選択信号生成回路は、上記サブワー
ド線駆動部の両側に配置されており、 上記サブワード線駆動部は、上記両側のサブワード線非
選択信号生成回路からのサブワード線非選択信号を入力
信号として受けるものであることを特徴とする半導体集
積回路装置。 - 【請求項７】 請求項２記載の半導体集積回路装置にお
いて、 上記サブワード線駆動部には、４本以上の上記サブワー
ド線非選択信号用の配線が接続されており、 上記サブワード線非選択信号生成回路と上記サブワード
線駆動部とは、互いに隣接しながら交互に配置されてお
り、 端部に配置されたものを除く上記サブワード線非選択信
号生成回路で生成された上記サブワード線非選択信号
は、その両隣を含む４ブロック以上の上記サブワード線
駆動部に入力されることを特徴とする半導体集積回路装
置。 - 【請求項８】 請求項２記載の半導体集積回路装置にお
いて、 上記サブワード線駆動部と上記サブワード線非選択信号
生成回路とは、互いに隣接しながら交互に配置されてお
り、 上記サブワード線駆動信号は、上記サブワード線駆動部
の両側から上記サブワード線駆動部に入力され、 上記サブワード線非選択信号は、上記サブワード線駆動
部の両側の上記サブワード線非選択信号生成回路から上
記サブワード線駆動部に入力されることを特徴とする半
導体集積回路装置。 - 【請求項９】 請求項２記載の半導体集積回路装置にお
いて、 上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、 上記内部降圧電位生成回路で生成された内部降圧電位を
駆動源とするＭＯＳトランジスタを備え、上記内部降圧
電位の変化に応じて変化する選択内部降圧電位生成回路
と、 上記選択内部降圧電位生成回路から延びて上記サブワー
ド線非選択信号生成回路に接続される選択内部降圧電位
供給用配線とをさらに備え、 上記選択内部降圧電位供給用配線は上記センスアンプ列
の上に配置されていることを特徴とする半導体集積回路
装置。 - 【請求項１０】 請求項２記載の半導体集積回路装置に
おいて、 上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、 上記内部降圧電位生成回路で生成された内部降圧電位を
駆動源とするＭＯＳトランジスタを有し、上記内部降圧
電位の変化に応じて変化する選択内部降圧電位生成回路
と、 上記選択内部降圧電位生成回路から延びて上記サブワー
ド線非選択信号生成回路に接続される選択内部降圧電位
供給用配線とをさらに備え、 上記選択内部降圧電位供給用配線は上記サブワード線駆
動部の上に配置されていることを特徴とする半導体集積
回路装置。 - 【請求項１１】 請求項２記載の半導体集積回路装置に
おいて、 上記外部電源電位を入力として受けて上記内部降圧電位
を生成する内部降圧電位生成回路と、 上記内部降圧電位生成回路で生成された内部降圧電位を
駆動源とするＭＯＳトランジスタを有し、上記内部降圧
電位の変化に応じて変化する選択内部降圧電位生成回路
と、 上記選択内部降圧電位生成回路から延びて上記サブワー
ド線非選択信号生成回路に接続される選択内部降圧電位
供給用配線と、 上記昇圧電位を入力として受け、上記昇圧電位が所定電
位に達するまで上記選択内部降圧電位供給用配線への電
荷の供給を停止させるように上記ＭＯＳトランジスタを
制御する制御回路とをさらに備えていることを特徴とす
る半導体集積回路装置。 - 【請求項１２】 請求項９または１０記載の半導体集積
回路装置において、 上記外部電源電位を入力として受け、外部電源が投入さ
れてから所定時間が経過するまで上記選択内部降圧電位
供給用配線への電荷の供給を停止させるように上記ＭＯ
Ｓトランジスタを制御する制御回路をさらに備えている
ことを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項１記載の半導体集積回路装置に
おいて、 上記メモリセルアレイには、第１のＮウェル領域内のＰ
ウェル領域に形成されたＮチャンネル型ＭＯＳトランジ
スタが配置され、かつ、上記Ｎチャンネル型ＭＯＳトラ
ンジスタの動作時には上記Ｐウェル領域には負電位が印
加されるように構成され、 上記センスアンプ列には、上記第１のＮウェル領域より
も浅い第２のＮウェル領域に形成されたＰチャンネル型
ＭＯＳトランジスタが配置され、 上記サブワード線駆動部には、上記第１のＮウェル領域
よりも浅い第３のＮウェル領域に形成されたＰチャンネ
ル型ＭＯＳトランジスタが配置されており、 上記第２のウェル領域と第３のウェル領域とは、互いに
電気的に分離されていることを特徴とする半導体集積回
路装置。 - 【請求項１４】 請求項１記載の半導体集積回路装置に
おいて、 上記メモリセルアレイ及び上記サブワード線駆動部に
は、第１のＮウェル領域内のＰウェル領域に形成された
Ｎチャンネル型ＭＯＳトランジスタが配置され、 上記Ｎチャンネル型ＭＯＳトランジスタの動作時に、上
記Ｐウェル領域には負電位が印加される一方、上記第１
のＮウェル領域には昇圧電位が印加されるように構成さ
れており、、 上記センスアンプ列には、上記第１のＮウェル領域より
も浅い第２のＮウェル領域に配置されたＰチャンネル型
ＭＯＳトランジスタが設けられていて、 上記第１のウェル領域と第２のウェル領域とは、互いに
電気的に分離されていることを特徴とする半導体集積回
路装置。 - 【請求項１５】 請求項１３又は１４記載の半導体集積
回路装置において、 上記メモリセルアレイの端部において上記第１のＮウェ
ル領域よりも浅い第４のＮウェル領域に形成され、デー
タの記憶を行わないダミーメモリセルをさらに備え、 上記第４のＮウェル領域と上記第１のＮウェル領域とは
互いに電気的に接続されていることを特徴とする半導体
集積回路装置。 - 【請求項１６】 半導体基板の上に多数のＭＯＳトラン
ジスタと配線とを集積して構成される半導体集積回路装
置であって、 メインワード線及びこのメインワード線から分岐して延
びる複数のサブワード線と、 上記複数のサブワード線と交差するように延びる複数の
ビット線と、 上記サブワード線及びビット線に接続されてマトリック
ス状に配置された複数のメモリセルを含むメモリセルア
レイと、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 メインワード線駆動信号を生成するためのメインワード
線駆動信号生成回路と、 サブワード線駆動信号を生成するためのサブワード線駆
動信号生成回路と、 サブワード線非選択信号を生成するサブワード線非選択
信号生成回路と、 上記メインワード線駆動信号生成回路，サブワード線駆
動信号生成回路及び上記サブワード線非選択信号生成回
路に接続されて、上記メインワード線駆動信号，サブワ
ード線駆動信号及びサブワード線非選択信号に応じて上
記各サブワード線を駆動するための複数のサブワード線
駆動回路を含むサブワード線駆動部とを備え、 上記半導体基板内には、上記センスアンプ列に平行な方
向に沿って複数の列を構成するように並ぶ複数のＮ型拡
散領域が形成されており、 上記１つのサブワード線駆動部には、上記Ｎ型拡散領域
の複数の列に含まれる複数のＮ型拡散領域が存在し、 上記各Ｎ型拡散領域上に各々ゲート電極を有する複数の
ＭＯＳトランジスタが配置されており、 １つのサブワード線非選択信号回路から延びるサブワー
ド線非選択信号用の配線が、その両側のサブワード線駆
動部で共通の列に属するＮ型拡散領域の上のゲート電極
に接続されていることを特徴とする半導体集積回路装
置。 - 【請求項１７】 半導体基板の上に多数のＭＯＳトラン
ジスタと配線とを集積して構成される半導体集積回路装
置であって、 メインワード線及びこのメインワード線から分岐して延
びる複数のサブワード線と、 上記複数のサブワード線と交差するように延びる複数の
ビット線と、 上記サブワード線及びビット線に接続されてマトリック
ス状に配置された複数のメモリセルを含むメモリセルア
レイと、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 メインワード線駆動信号を生成するためのメインワード
線駆動信号生成回路と、 サブワード線駆動信号を生成するためのサブワード線駆
動信号生成回路と、 サブワード線非選択信号を生成するサブワード線非選択
信号生成回路と、 上記メインワード線駆動信号生成回路，サブワード線駆
動信号生成回路及び上記サブワード線非選択信号生成回
路に接続されて、上記メインワード線駆動信号，サブワ
ード線駆動信号及びサブワード線非選択信号に応じて上
記各サブワード線を駆動するための複数のサブワード線
駆動回路を含むサブワード線駆動部とを備え、 上記半導体基板内には、上記センスアンプ列に平行な方
向に沿って複数の列を構成するように並ぶ複数のＮ型拡
散領域が形成されており、 上記１つのサブワード線駆動部には、上記Ｎ型拡散領域
の複数の列に含まれる複数のＮ型拡散領域が存在し、 上記各Ｎ型拡散領域上に各々ゲート電極を有する複数の
ＭＯＳトランジスタが配置されており、 １つのサブワード線非選択信号回路から延びるサブワー
ド線非選択信号用の配線が、その両側のサブワード線駆
動部で互いに異なる列に属するＮ型拡散領域の上のゲー
ト電極に接続されていることを特徴とする半導体集積回
路装置。 - 【請求項１８】 半導体基板の上に多数のＭＯＳトラン
ジスタと配線とを集積して構成される半導体集積回路装
置であって、 複数のワード線と、 上記複数のワード線と交差するように延びる複数のビッ
ト線と、 上記ワード線及びビット線に接続されてマトリックス状
に配置された複数のメモリセルを含むメモリセルアレイ
と、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 上記各サブワード線を駆動するための複数のサブワード
線駆動回路を含むサブワード線駆動部と、 上記ワード線を構成する第１の配線層と、 上記第１の配線層より低抵抗の第２の配線層と、 上記第１の配線層と上記第２の配線層とを接続するワー
ド線裏打ち部とを備え、 上記メモリセルアレイには、第１のＮウェル領域内のＰ
ウェル領域に形成されたＮチャンネル型ＭＯＳトランジ
スタが配置され、かつ、上記Ｎチャンネル型ＭＯＳトラ
ンジスタの動作時には上記Ｐウェル領域には負電位が印
加されるように構成され、 上記センスアンプ列には、第２のＮウェル領域に形成さ
れたＰチャンネル型ＭＯＳトランジスタが配置されてい
ることを特徴とする半導体集積回路装置。 - 【請求項１９】 半導体基板の上に多数のＭＯＳトラン
ジスタと配線とを集積して構成される半導体集積回路装
置であって、 メインワード線及びこのメインワード線から分岐して延
びる複数のサブワード線と、 上記複数のサブワード線と交差するように延びる複数の
ビット線と、 上記サブワード線及びビット線に接続されてマトリック
ス状に配置された複数のメモリセルを含むメモリセルア
レイと、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 メインワード線駆動信号を生成するためのメインワード
線駆動信号生成回路と、 サブワード線駆動信号を生成するためのサブワード線駆
動信号生成回路と、 サブワード線非選択信号を生成するサブワード線非選択
信号生成回路と、 上記メインワード線駆動信号生成回路，サブワード線駆
動信号生成回路及び上記サブワード線非選択信号生成回
路に接続されて、上記メインワード線駆動信号，サブワ
ード線駆動信号及びサブワード線非選択信号に応じて上
記各サブワード線を駆動するための複数のサブワード線
駆動回路を含むサブワード線駆動部とを備え、 上記サブワード線駆動回路は、ゲートが上記メインワー
ド線に接続され、ソースまたはドレインに上記サブワー
ド線駆動信号を入力として受けて上記サブワード線を選
択するためのＭＯＳトランジスタを有するとともに、選
択されていた上記サブワード線駆動回路が非選択に変化
する際には、上記サブワード線が非選択になった後上記
メインワード線駆動信号が非選択になるように構成され
ていることを特徴とする半導体集積回路装置。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
において、 上記サブワード線駆動信号は外部電源電位よりも高い昇
圧電位である状態を有し、上記サブワード線非選択信号
は上記外部電源電位または外部電源電位よりも低い内部
降圧電位である状態を有するとともに、 上記サブワード線駆動部と上記センスアンプ列とは互い
に交差する方向に配置されており、 上記サブワード線非選択信号生成回路は、上記サブワー
ド線駆動部と上記センスアンプ列とが交差する交差領域
に配置されて、上記サブワード線駆動信号を入力として
受けるインバータにより構成されていることを特徴とす
る半導体集積回路装置。 - 【請求項２１】 半導体基板の上に多数のＭＯＳトラン
ジスタと配線とを集積して構成される半導体集積回路装
置であって、 メインワード線及びこのメインワード線から分岐して延
びる複数のサブワード線と、 上記複数のサブワード線と交差するように延びる複数の
ビット線と、 上記サブワード線及びビット線に接続されてマトリック
ス状に配置された複数のメモリセルを含むメモリセルア
レイと、 上記各ビット線に接続される複数のセンスアンプを含む
センスアンプ列と、 メインワード線駆動信号を生成するためのメインワード
線駆動信号生成回路と、 サブワード線駆動信号を生成するためのサブワード線駆
動信号生成回路と、 サブワード線非選択信号を生成するサブワード線非選択
信号生成回路と、 上記メインワード線駆動信号生成回路，サブワード線駆
動信号生成回路及び上記サブワード線非選択信号生成回
路に接続されて、上記メインワード線駆動信号，サブワ
ード線駆動信号及びサブワード線非選択信号に応じて上
記各サブワード線を駆動するための複数のサブワード線
駆動回路を含むサブワード線駆動部とを備え、 上記サブワード線駆動回路は、ゲートが上記メインワー
ド線に接続されソースまたはドレインに上記サブワード
線駆動信号を入力として受けて上記サブワード線を選択
するための第１のＭＯＳトランジスタと、ゲートに上記
サブワード線非選択信号を入力として受けて上記サブワ
ード線を非選択にするための第２のＭＯＳトランジスタ
とを有するとともに、上記サブワード線駆動回路が選択
される際には、上記第２のＭＯＳトランジスタがオフし
た後上記サブワード線が選択される一方、選択されてい
た上記サブワード線駆動回路が非選択に変化する際に
は、上記サブワード線が非選択になった後上記メインワ
ード線駆動信号が非選択になるように構成されているこ
とを特徴とする半導体集積回路装置。
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