JPH0786535A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路の高速化を実現しつつ、効率のよいレイ
アウト設計が可能な半導体集積回路装置を提供する。 【構成】 基本セルがアレイ状に配置されてなる複数の
第１の論理回路ブロックを設け、上記論理ブロックとレ
イアウト上の整合性を以て構成され、その入出力部が対
向するように配置されてなる一対のメモリブロックを設
けるとともに、かかる一対のメモリブロックに挟まれた
領域に上記入出力部と信号の授受を行う第２の論理回路
ブロックを設ける。 【効果】 論理回路ブロックに対して任意の位置にメモ
リブロックをはめ込むことができるから効率のよいレイ
アウト設計が可能になるとともに、メモリブロックを一
対としてそれに挟まれた部分にそのデータを扱う論理回
路ブロックが存在して最短距離によりデータの授受がで
きるから高速動作化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、メモリブロックを含むゲートアレイのような半
導体集積回路装置に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ゲートアレイとメモリブロックを含む半
導体集積回路装置として、チップ端又はチップの両端に
ＲＡＭ（ランダム・アクセス・メモリ）を配置し、チッ
プの中央部に論理部（ゲートアレイ）を配置するものが
ある。このような半導体集積回路装置の例として、社団
法人電子情報通信学会、平成２年９月２０日発行『Ｂｉ
ＣＭＯＳ技術』久保征治著、頁１４６〜頁１５１があ
る。

【０００３】

【発明が解決しようとする課題】上記のような構成の半
導体集積回路装置ではチップ端又はチップ両端にメモリ
ブロック（ＲＡＭ）を配置し、チップ中央部に論理回路
ブロックが配置しているため、メモリブロック間の距離
が長くなってしまう。このため、複数のメモリブロック
の出力データが論理回路ブロックに伝達されるとき、あ
るいは論理回路ブロックが複数のメモリブロックを制御
するときにおいて、論理回路ブロックとメモリブロック
との配線長が長くなり、そのために信号伝播遅延時間が
長くなってしまう。

【０００４】この発明の目的は、回路の高速化を実現し
つつ、効率のよいレイアウト設計が可能な半導体集積回
路装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、基本セルがアレイ状に配置
されてなる複数の第１の論理回路ブロックを設け、上記
論理ブロックとレイアウト上の整合性を以て構成され、
その入出力部が対向するように配置されてなる一対のメ
モリブロックを設けるとともに、かかる一対のメモリブ
ロックに挟まれた領域に上記入出力部と信号の授受を行
う第２の論理回路ブロックを設ける。

【０００６】

【作用】上記した手段によれば、論理回路ブロックに対
して任意の位置にメモリブロックをはめ込むことができ
るから効率のよいレイアウト設計が可能になるととも
に、メモリブロックを一対としてそれに挟まれた部分に
そのデータを扱う論理回路ブロックが存在して最短距離
によりデータの授受ができるから高速動作化が可能にな
る。

【０００７】

【実施例】図１には、この発明に係る半導体集積回路装
置（論理ＬＳＩ）の一実施例の概略構成図が示されてい
る。同図には、特に制限されないが、ゲートアレイを念
頭においたべースチップに３対のメモリブロック（ラン
ダム・アクセス・メモリ以下単にＲＡＭという）が搭載
された例が示されている。

【０００８】ベースチップの基本構成は、８×９の枡目
からなる単位回路からなる基本セル２０が横方向に並べ
られる。上下に２個ずつ分けて配列された基本セル２０
により構成される内部ゲートアレイ間にはＩ／Ｏ（入出
力回路）列１３〜１９が設けられる。このＩ／Ｏ列と直
角方向に並ぶ基本セル２０の間に電源供給用の配線エリ
アが設けられる。

【０００９】この実施例では、メモリ回路（メモリセル
アレイ部）１〜６は、メモリ回路１と４、２と５及び３
と６が対とされる。上記横方向に並べられた３個のメモ
リ回路１〜３によりメモリブロック７が構成され、メモ
リ回路４〜６によりメモリブロック９が構成される。こ
れのようにメモリブロック７と９が一対とされて設けら
れる。上記メモリ回路１〜６の横方向の大きさが基本セ
ル２０の４個分の大きさとされて、上記ベースチップに
おける内部ゲートアレイとレアウト上の整合性が採られ
る。また、縦方向に対しては、上記メモリブロック７と
９に設けられる入出力部１１と１２及び、メモリ回路の
データ処理や制御を行う論理回路を構成する論理部８と
が基本セル２０が４個分の大きさとされる。

【００１０】上記メモリ回路１〜６と、その入出力部及
び論理回路部を含む回路を内部ゲートアレイに対して、
レイアウト上の整合性を採るようにすることにより、半
導体集積回路装置（ゲートアレイ）に搭載されるメモリ
ブロックに必要とされる記憶容量に対応して、種々の組
み合わせのＲＡＭを作り出すことができる。すなわち、
最小単位（マクロセル）として、基本セルの縦横４個分
の大きさで一対のメモリブロックできるようにしてお
き、上記ベースチップの大きさの範囲で整数倍のメモリ
ブロックを予め設計しておくことにより、ユーザー種々
な半導体集積回路装置の仕様に対応した設計開発工程の
合理化を図ることができる。

【００１１】この実施例では、上記のようにメモリブロ
ックを含む半導体集積回路装置として、内部ゲートアレ
イからなる論理部１０と、上記一対のメモリブロック７
と９及びそれに挟まれた領域に形成された入出力部と論
理回路８からなるメモリ部とに分けられる。このように
論理部１０とメモリ部とに分けることにより、後述する
説明からも理解されるように、論理部での信号処理、メ
モリ部での信号処理が合理的に行うことができ、しかも
その信号伝播距離を短くできるから高速化が可能にな
る。

【００１２】図２には、上記半導体集積回路装置の入出
力端子としての半田バンプの一実施例の配置図が示され
ている。これらの入出力端子は、チップの全面に配置さ
れており、プリント配線基板等の実装基板に対してはＣ
ＣＢ（Controlled CollapseBonding)方式により接続さ
れる。

【００１３】図１のＩ／Ｏ列に対応して設けられた黒丸
印３７は、入出力端子を示している。この入出力端子
は、信号の入力や出力を行う外部端子として使用され
る。これに対して、白丸印３６は、電源供給用の外部端
子として使用される。すなわち、図１の入出力回路列１
３〜１９に対応して設けられる黒丸印の半田パンプ２
２、２４，２６，２８，３０，３２，３４は、信号接続
用の半田バンプを示しており、それ以外の領域に形成さ
れた半田パンプ２１，２３，２５，２７，２９，３１，
３３，３５は、電源接続用の半田パンプを示している。

【００１４】図３には、上記メモリ回路とその周辺部の
一実施例の拡大ブロック図が示されている。同図の各回
路ブロックは、半導体基板上の実際の幾何学的な配置に
合わせて描かれている。この実施例のメモリ回路（ＲＡ
Ｍマクロセル）は、特に制限されないが、高集積化と低
消費電力化のために、メモリセルがＣＭＯＳ回路から構
成される。これにより、比較的小さなエリアに対して相
対的に大きな記憶容量を持つＲＡＭマクロセルを形成す
ることができる。

【００１５】メモリ回路は、左右対称に配置された一対
の回路から構成される。メモリセルアレイ３９と４０に
は、上記ＣＭＯＳ構成のメモリセルがマトリックス配置
される。このメモリセルアレイ３９と４０に挟まれた領
域には、ワード線駆動回路４１が設けられる。このワー
ド線駆動回路４１は、上記左右対称的に設けられたメモ
リセルアレイ３９と４０に対して共通に設けられる。ワ
ード線駆動回路４１の下側には、アドレスデコーダ回路
４７が設けられる。

【００１６】メモリセルアレイ３９には、その相補ビッ
ト線（又はデータ線）の信号を増幅するセンス回路４２
が設けられる。上記相補ビット線は、ビット線スイッチ
回路４３（カラム選択スイッチ）により選択される。ビ
ット線スイッチ回路４３は、ビット線選択回路４４によ
り形成された選択信号にスイッチ制御が行われる。ビッ
ト線スイッチ回路４３を介して書き込み回路４５が設け
られる。この書き込み回路４５は、次に説明する入力回
路から供給された書き込みデータを受けて、ビット線ス
イッチ回路４３により選択された相補ビット線に対して
ハイレベルとロウレベルの書き込み信号を供給する。こ
れにより、上記選択された相補ビット線と、選択された
ワード線に接続されているメモリセルに対してデータの
書き込みが行われる。

【００１７】電源回路４６は、上記メモリセルやセンス
回路及び書き込み回路の動作に必要な電源電圧や基準電
圧を形成する。他方のメモリセルアレイ４０に対して
も、上記同様なセンス回路４８、ビット線スイッチ回路
４９、ビット線選択回路５０、書き込み回路５１及び電
源回路５２が設けられる。上記２つの回路の間に挟まれ
た領域に形成されたアドレスデコーダ４７は、上記ワー
ド線選択信号や、ビット線選択信号を形成する。

【００１８】入出力回路１１及び上記メモリ回路に対し
て制御信号を形成したり、それに対応したデータを形成
したり、あるいはメモリ回路間のデータの比較や転送制
御を行う論理回路が、前記基本セル２０を用いたゲート
アレイにより構成される。特に制限されないが、上記入
出力回路１１も上記基本セル２０を用いるか、あるいは
それと同じ大きさの基本セルを用いて構成される。この
ような構成を採ることによって、入出力データのビット
数の設定や、上記メモリ機能の設定等を柔軟に行うこと
ができるとともに、ゲートアレイとの整合性を採ること
ができる。

【００１９】３８は、上記入出力回路列１３に対応した
単位の入出力回路であり、データが外部端子から入力さ
れるときには、前記半田バンプによる外部端子を用いて
入力されたデータを取り込むものである。メモリ回路の
データを外部に出力させるときには、前記半田バンプに
よる外部端子を介してデータを出力させる。このよう
に、メモリ回路に対して外部からデータの入力や出力を
行うときには、メモリ回路に対して最短距離を以てデー
タの授受が行われるから、実質的な動作の高速化を図る
ことができる。５３〜５５は、電源回路であり、上記基
本セル２０用や入出力回路３８に必要とされる電圧を形
成する。

【００２０】図４には、この発明に係る半導体集積回路
装置を用いて構成される電子式計算機システムに設けら
れるメモリ制御回路の一実施例のブロック図が示されて
いる。この実施例のメモリ制御回路は、大きく分けて仮
想アドレス変換部（ＴＬＢ）と、バッファメモリ制御部
（ＢＡＡ）及び記憶部から構成される。

【００２１】仮想アドレス変換部ＴＬＢは、入力された
論理アドレスをメモリ部と比較回路とを用いて実アドレ
スに変換する。この仮想アドレス変換部ＴＬＢに設けら
れた比較回路６０は、上記の処理を並列で行うための論
理アドレスとメモリ出力を比較する。このように形成さ
れた実アドレスは、バッファメモリ制御部ＢＡＡにおい
て、メモリ部によって構成されたバッファアドレス制御
テーブルと比較回路６１によって比較され、比較された
結果を用いて記憶部のバッファメモリＢＳのデータを選
択回路６２によって選択する。この選択された結果のデ
ータを用いて、演算回路６３により演算が実行される。
このメモリ制御回路での信号遅延は、電子式計算機シス
テムの演算命令の実行時間を決定する。

【００２２】図５には、上記メモリ制御回路を２つの半
導体集積回路装置で構成した場合の一実施例のレイアウ
ト構成図が示されている。同図には、発明の理解を容易
にするために、信号のデータの流れを示す矢印も合わせ
て描かれている。

【００２３】同図上側の半導体集積回路装置６６には、
バッファメモリＢＳが形成される。バッファメモリＢＳ
は、この実施例では、比較的大きな記憶容量のバッファ
メモリＢＳを得るために、チップの左端に３対のメモリ
ブロックが、チップの右端に３対の前記のようなメモリ
ブロックが構成されて、それぞれがバッファメモリＢＳ
として用いられる。チップの左端に対とされて設けられ
たメモリ回路の間には、選択回路６２が形成される。こ
の選択回路６２は、上記のような基本セル２０を用いて
構成される。チップの右端に対とされて設けられたメモ
リ回路の間にも同様な選択回路６２’が形成される。そ
して、チップの中央部には主記憶部からのデータの転送
を行う書き込み制御回路６４が設けられる。

【００２４】同図下側の半導体集積回路装置６５には、
仮想アドレス変換部ＴＬＢ、バッファメモリ制御部ＢＡ
Ａ及び演算回路６３が形成される。仮想アドレス変換部
ＴＬＢのメモリブロックはメモリ部として用いられ、メ
モリ部に挟まれた領域には比較回路６０が基本セル２０
により形成される。そして、入出力部により論理アドレ
スが入力される。メモリ制御部ＢＡＡのメモリブロック
は同様にメモリ部として用いられ、そのメモリ部に挟ま
れた領域には比較回路６１が基本セル２０により形成さ
れる。そして、ここで形成された実アドレスは、入出力
部より出力されて、図示しないプリント基板等の実装基
板に形成されたプリント配線を通して上記半導体集積回
路装置６６の選択回路６２，６２’に対応した入出力回
路列に入力される。

【００２５】上記半導体集積回路装置６６の選択回路６
２，６２’に対応した入出力回路列により選択されたデ
ータが出力されて、上記プリント配線を介して半導体集
積回路装置６５に設けられた演算回路６３における入出
力回路列を通して入力される。この演算回路６３は、上
記のようなゲートアレイを組み合わせて、演算命令に対
応したデータ演算動作を行う。このように、この実施例
では、上記メモリ制御回路が、演算回路６３まで含めて
２つの半導体集積回路装置により構成され、それぞれの
信号伝達距離が最短により構成されるから、電子式計算
機システムの演算命令の実行時間の短縮化を図ることが
できる。

【００２６】図６には、上記基本セル２０の一実施例の
素子配置図が示されている。すなわち、同図にはゲート
アレイを構成する基本セルの下地となる素子配置のみが
が示されており、マスタースライス方式により各素子間
の結線を行うアルミニュウム配線が省略されている。こ
の実施例の基本セルＵＣＢは、Ｘ線方向に対して左右対
称に回路が構成され、Ｙ線方向に対して上下対称に回路
が構成される。すなわち、同図においては、基本セルＵ
ＣＢは、４個の回路ブロックＢＣ１〜ＢＣ４から構成さ
れる。

【００２７】上記４個の基本回路のうち、左上の１個の
回路において代表として例示的に示されているように、
Ｐ１とＰ２はＰチャンネル型ＭＯＳＦＥＴが形成される
部分である。Ｎ１〜Ｎ６はＮチャンネル型ＭＯＳＦＥＴ
が形成される部分である。このうち、Ｎ４とＮ５により
形成されるＮチャンネル型ＭＯＳＦＥＴは、その素子サ
イズが小さくされる。そして、これらのＭＯＳＦＥＴに
対して共通のゲートＧが形成されて、ＣＭＯＳ構成の複
数対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴが形成される。また、回路ブロックＢＣ１の
中央下側に１個離れてＮ６のように小さなサイズのＮチ
ャンネル型ＭＯＳＦＥＴが形成される。Ｇはそのゲート
電極である。Ｂ１とＢ２は、バイポーラ型トランジスタ
が形成される領域であり、Ｂはベース領域を示し、Ｅは
エミッタ領域を示し、Ｃはコレクタ接続領域を示してい
る。そして、ＷＡは配線領域を示している。

【００２８】図７には、上記１つの回路ブロックＢＣ１
の等価回路図が示されている。同図の各素子の配置は、
前記図６の回路ブロックＢＣ１における素子配置図に対
応して描かれている。

【００２９】同図において、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ₁₀₂ は、上記大きなサイズのＰチャンネル型ＭＯＳ
ＦＥＴであり、ＭＯＳＦＥＴＱ₁₀₃ は上記小さなサイズ
のＮチャンネル型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ
₁₀₄ は大きなサイズのＮチャンネル型ＭＯＳＦＥＴであ
り、そしてＭＯＳＦＥＴＱ₁₀₅ は、１個離れて形成され
るＮチャンネル型ＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ
₁₀₀ とＱ₁₀₁ は、主としてその上下に配置されたバイポ
ーラ型トランジスタＢ１，Ｂ２と組み合わされてＢｉ−
ＣＭＯＳ構成の出力回路を構成するために使用される。

【００３０】図８には、上記回路ブロックを用いて構成
される論理回路の一実施例を示す配線構成図であり、図
９にはそれに対応した論理回路図が示されている。図８
の実施例においては、２つの回路ブロックＢＣ１とＢＣ
２を用いて図９に示すような論理回路を構成する例が示
されている。

【００３１】図８において、基本セル内での結線は同図
に点線で示されているような第１層目のアルミニュウム
層配線層のような金属配線層により構成され、基本セル
間の結線は第２〜第５層目のアルミニュウム配線層のよ
うな金属配線層により構成される。また、第６層目の金
属配線層は電源配線として用いるものである。

【００３２】図８のＣＮＲ２は、図９の入力信号Ａを含
む３入力のＣＭＯＳ構成のノアゲート回路を構成する。
図８のＢＮＤは、図９の入力信号Ｂを含む３入力のナン
ドゲート回路を構成し、出力部がバイポーラ型トランジ
スタＢ１，Ｂ３及びＢ２，Ｂ４により構成される。図８
のＣＮＲ１は、入力信号Ｃを含む２入力のＣＭＯＳ構成
のノアゲート回路を構成する。図８のＣＩＶ２は、図９
の入力信号Ｄを受けるＣＭＯＳインバータ回路を構成す
る。図８のＣＩＶ３は、図９のＣＭＯＳインバータ回路
を構成する。図８のＣＮＤは図９の入力信号ＥとＦを受
ける２入力のＣＭＯＳ構成のナンドゲート回路を構成す
る。ＣＩＶ１は、入力信号Ｇを受けるＣＭＯＳインバー
タ回路を構成する。

【００３３】図１０には、この実施例の半導体集積回路
装置に搭載されるメモリブロックの一実施例の概略ブロ
ック図が示されている。メモリセルアレイ７７は、前記
のようにＣＭＯＳ構成のメモリセルがマトリッスク配置
されて構成される。メモリセルアレイ７７の相補ビット
線は、Ｙアドレスデコーダ・ドライバ７６により形成さ
れる選択信号により選択される。メモリセルアレイ７７
のワード線は、Ｘアドレスデコーダ・ドライバにより選
択される。

【００３４】メモリセルアレイ７７の選択された相補ビ
ット線には、センスアンプＳＡとライトアンプＷＡが接
続される。すなわち、ラッチ回路７３に取り込まれた制
御信号／ＷＥがハイレベルなら、センスアンプＳＡが動
作状態にされて選択された相補ビット線に読み出された
記憶情報を増幅して出力回路７４を通して出力端子Ｄｏ
から出力させる。上記制御信号／ＷＥがロウレベルな
ら、ライトアンプＷＡが動作状態にされて、ラッチ回路
７２に取り込まれた書き込みデータを選択された相補ビ
ット線を介してメモリセルに書き込ませる。

【００３５】上記Ｙアドレスデコーダ・ドライバ７６及
びＸアドレスデコーダ・ドライバ７５には、アドレス信
号ＡＤＤを取り込むラッチ回路７０，７１等の出力信号
が伝えられる。これらのラッチ回路７０と７１等と上記
書き込みデータＤｉを取り込むラッチ回路７２及び制御
信号／ＷＥを取り込むラッチ回路７３は、クロック信号
ＣＬＫに同期した各入力信号を取り込む。すなわち、こ
の実施例のＲＡＭは、クロックＣＬＫに同期して、書き
込み／読み出し動作を行うようにされる。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 基本セルがアレイ状に配置されてなる複数の第
１の論理回路ブロックを設け、上記論理ブロックとレイ
アウト上の整合性を以て構成され、その入出力部が対向
するように配置されてなる一対のメモリブロックを設け
るとともに、かかる一対のメモリブロックに挟まれた領
域に上記入出力部と信号の授受を行う第２の論理回路ブ
ロックを設ける。この構成では、論理回路ブロックに対
して任意の位置にメモリブロックをはめ込みことができ
るから効率のよいレイアウト設計が可能になるととも
に、メモリブロックを一対としてそれに挟まれた部分に
そのデータを扱う論理回路ブロックが存在してメモリ相
互のデータ比較やデータの転送が最短距離に構成できる
から高速動作化が可能になるという効果が得られる。

【００３７】（２） （１）の一対のメモリブロックに
挟まれた領域には、メモリブロックの入出力回路に接続
される入出力ピンを配置させることにより、外部回路に
対するデータの入出力も最短距離により伝達することが
できるから、高速動作化が可能になるという効果が得ら
れる。

【００３８】（３） （１）の一対のメモリブロックに
挟まれた領域に形成される第２の論理回路ブロックを第
１の論理ブロックと同様なゲートアレイにより構成する
ことにより、上記メモリブロックの整合性を採るのに都
合がよく、しかもメモリブロックに対して種々の論理機
能を付加することができるという効果が得られる。

【００３９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リブロックとしてはＲＡＭの他に、ＲＯＭマクロセルを
用意しておいて、これもＲＡＭマクロセルとと同様に扱
うようにしてもよい。さらに、論理ブロックも演算器等
のような特定機能を持つ回路をマクロセル化して、上記
ＲＡＭ又はＲＯＭマクロセルと同様に扱うようにしても
よい。

【００４０】この発明に係る半導体集積回路装置は、ゲ
ートアレイを下地にしてメモリブロックが搭載されてな
る特定用途向の各種半導体集積回路装置等に広く利用で
きる。この場合、ゲートアレイはＣＭＯＳ構成、ＣＭＯ
Ｓ回路とバイポーラ型トランジスタとを組み合わせたも
の、あるいはＥＣＬゲートアレイ、ＴＴＬゲートアレイ
等種々の実施形態を採ることができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、基本セルがアレイ状に配置
されてなる複数の第１の論理回路ブロックを設け、上記
論理ブロックとレイアウト上の整合性を以て構成され、
その入出力部が対向するように配置されてなる一対のメ
モリブロックを設けるとともに、かかる一対のメモリブ
ロックに挟まれた領域に上記入出力部と信号の授受を行
う第２の論理回路ブロックを設けることにより、上記論
理回路ブロックに対して任意の位置にメモリブロックを
はめ込むことができるから効率のよいレイアウト設計が
可能になるとともに、メモリブロックを一対としてそれ
に挟まれた部分にそのデータを扱う論理回路ブロックが
存在するためにメモリ相互のデータ比較やデータの転送
が最短距離となり、高速動作化が実現できる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置（論理ＬＳ
Ｉ）の一実施例を示す概略構成図である。

【図２】上記半導体集積回路装置の入出力端子としての
半田バンプの一実施例を示す配置図である。

【図３】上記半導体集積回路装置に搭載されるメモリ回
路とその周辺部の一実施例の拡大ブロック図である。

【図４】この発明に係る半導体集積回路装置を用いて構
成される電子式計算機システムに設けられるメモリ制御
回路の一実施例を示すブロック図である。

【図５】図４のメモリ制御回路を２つの半導体集積回路
装置で構成した場合の一実施例を示すレイアウト構成図
である。

【図６】上記半導体集積回路装置の基本セルの一実施例
を示す素子配置図である。

【図７】上記基本セルを構成する１つの回路ブロックを
示す等価回路図である。

【図８】図６の回路ブロックを用いて構成される論理回
路の一実施例を示す配線構成図である。

【図９】図８に対応した論理回路図である。

【図１０】この発明に係る半導体集積回路装置に搭載さ
れるメモリブロックの一実施例を示す概略ブロック図で
ある。

【符号の説明】

１〜６…メモリ回路、７，９…メモリブロック、８，１
０…論理回路ブロック、１１，１２…メモリの入出力回
路、１３〜１９…半導体集積回路装置の入出力回路ブロ
ック、２０…基本セル、２１，２３，２５，２７，２
９，３１，３３，３５…電源用バンプ列、２２，２４，
２６，２８，３０，３２，３４…信号用パップ列、３６
…電源用バンプ、３７…信号用パンプ、３８…半導体集
積回路装置の入出力回路、３９，４０…メモリセルアレ
イ、４１…ワード線駆動回路、４２，４８…センス回
路、４３，４９…ビット線スイッチ回路、４４，５０…
ビット線選択回路、４５，５１…書き込み回路、４６，
５２〜５５…電源回路、４７…アドレスデコーダ回路、
６０，６１…比較回路、６２，６２’…選択回路、６３
…演算回路、６４…書き込み制御回路、６５…半導体集
積回路装置、６６…半導体集積回路装置、７０〜７３…
ラッチ回路、７４…出力回路、７５…Ｘアドレスデコー
ダ・ドライバ、７６…Ｙアドレスデコーダ・ドライバ、
７７…メモリセルアレイ、７８…ＳＡ／ＷＡ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基本セルがアレイ状に配置されてなる複
   数の第１の論理回路ブロックと、上記基本セルからなる
   論理ブロックとレイアウト上の整合性を以て構成され、
   その入出力部が対向するように配置されてなる一対のメ
   モリブロックと、上記一対のメモリブロックに挟まれた
   領域に形成され、上記入出力部と信号の授受を行う第２
   の論理回路ブロックとを備えてなることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 上記一対のメモリブロックに挟まれた領
   域には、メモリブロックの入出力回路に接続される入出
   力ピンが配置されるものであることを特徴とする請求項
   １の半導体集積回路装置。
3. 【請求項３】 上記第２の論理回路ブロックは、上記第
   １の論理回路ブロックと同様にアレイ状に配置されてな
   る基本セルにより構成されるものであることを特徴とす
   る請求項１又は請求項２の半導体集積回路装置。
4. 【請求項４】 上記第２の論理回路ブロックは、メモリ
   ブロックからの出力信号を選択する回路を含むものであ
   ることを特徴とする請求項１、請求項２又は請求項３の
   半導体集積回路装置。
5. 【請求項５】 上記第２の論理回路ブロックは、メモリ
   ブロックからの出力信号と他のデータとを比較する回路
   を含むものであることを特徴とする請求項１、請求項２
   又は請求項３の半導体集積回路装置。