JP2000231790A

JP2000231790A - 半導体装置

Info

Publication number: JP2000231790A
Application number: JP11030639A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Kazuhiko Kajitani; 一彦梶谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-02-08
Filing date: 1999-02-08
Publication date: 2000-08-22

Abstract

(57)【要約】【課題】昇圧レベルを使わずに、接合リーク電流とサ
ブスレッショルドリーク電流の両方を低減してデータ保
持時間を向上できる半導体装置を提供する。【解決手段】２５６ＭのＳＤＲＡＭであって、読み出
し動作では、ワード線ＷＬ０を活性化し、ビット線ＢＬ
０Ｔ／Ｂ上に信号量を得てから、シェアード信号線ＳＨ
Ｒをオフし、ビット線ＢＬ０Ｔ／Ｂをセンスアンプ回路
から切り離す。その後、センスアンプ回路を用いて、セ
ンスアンプ回路内のビット線ＢＬ０Ｔ／Ｂのみを増幅す
る（図中の破線）。リセット時は、ワード線ＷＬ０を閉
じる前に、シェアード信号線ＳＨＲをオンし、ビット線
ＢＬ０Ｔ／Ｂを電源電圧Ｖｃｃと接地電圧Ｖｓｓに増幅
して、メモリセルに再書き込みを行う。よって、センス
アンプ回路で増幅してデータを読み出しても、Ｌｏｗ側
のビット線ＢＬ０Ｂは接地電圧Ｖｓｓにならないため、
非選択セルのディスターブは起こらない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のアレ
イ制御技術に関し、特にデータ保持時間の決定要因とな
る、メモリセル部の接合リーク電流とサブスレッショル
ドリーク電流とを考慮したＤＲＡＭ、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）などの半導体装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体装置の一例としてのＤＲＡＭにおいて、この
ＤＲＡＭのデータ保持時間は、リフレッシュによる損失
時間の増加を防ぐため、大容量化に伴い向上する必要が
ある。このデータ保持時間を決める要因としては、メモ
リセル部の接合リーク電流とサブスレッショルドリーク
電流が考えられる。

【０００３】すなわち、ＤＲＡＭのデータ保持時間を向
上するためには、接合リーク電流とサブスレッショルド
リーク電流の両方を低減する必要がある。ここで、接合
リーク電流を低減するため、基板濃度を下げるとしきい
値電圧が下がり、サブスレッショルドリーク電流が増加
する矛盾が生じる。そこで、サブスレッショルドリーク
電流を低減する方式が必要となり、たとえばサブスレッ
ショルドリーク電流を回路的に低減する方式としてブー
ステッドセンスグランド（ＢＳＧ）方式が考えられる。

【０００４】なお、このようなＤＲＡＭなどの半導体装
置に関する技術としては、たとえば１９９４年１１月５
日、株式会社培風館発行の「アドバンストエレクトロ
ニクスＩ−９超ＬＳＩメモリ」に記載される技術など
が挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭにおいて、サブスレッショルドリーク電流を
回路的に低減するＢＳＧ方式では、0.５Ｖ程度の昇圧グ
ランドレベル（ビット線のＬｏｗレベル）をチップ内部
で作る必要がある。このような電源電圧に近いレベルを
高精度に発生するジェネレータの設計は非常に難しく、
新規回路を開発する必要が生じる。

【０００６】また、ＤＲＡＭのアレイ制御技術として、
たとえば特開平６−２４３６８３号公報に記載されるよ
うな技術が挙げられる。この技術は、データの読み出し
動作を高速化するために、シェアードＭＯＳトランジス
タを一時的にオフしてビット線の容量を見えないように
し、Ｙ選択信号線の活性化タイミングを早くする技術で
あり、本発明とは後述する目的およびシェアードＭＯＳ
トランジスタのオン／オフのタイミング、メモリセルの
構造などにおいて異なる。

【０００７】すなわち、本発明の目的は、データ保持時
間の決定要因となる、メモリセル部の接合リーク電流と
サブスレッショルドリーク電流とを考慮し、ＢＳＧ方式
のような昇圧レベルを使わずに、接合リーク電流とサブ
スレッショルドリーク電流の両方を低減してデータ保持
時間を向上することができる半導体装置を提供するもの
である。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体装置は、メ
モリセルへの読み出し・書き込み時はセンスアンプ回路
のみ増幅し、ビット線はフル振幅（Ｈｉｇｈ側：電源電
圧Ｖｃｃ、Ｌｏｗ側：接地電圧Ｖｓｓ）させず、かつメ
モリセルへの再書き込み時のみビット線をフル振幅させ
るアレイ制御方式を採用するものである。

【００１１】この構成において、メモリアレイは、セン
スアンプ回路、プリチャージ回路およびＹスイッチ回路
を有し、これらの回路を一対のビット線で共有する構成
にしたり、あるいはプリチャージ回路を一対のビット線
で共有しない構成にして、特にＤＲＡＭ、ＳＤＲＡＭな
どに適用するようにしたものである。

【００１２】よって、前記半導体装置によれば、読み出
し・書き込み時に、ビット線がフル振幅、特に接地電圧
Ｖｓｓになる時間を最小限（メモリセルへの再書き込み
に必要な時間）にすることができ、非選択セルのサブス
レッショルドリーク電流を低減することができる。この
結果、データ保持時間の向上によるリフレッシュ特性の
向上が可能である。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１４】図１は本発明の一実施の形態である半導体
装置を示す機能ブロック図、図２は本実施の形態の半導
体装置において、メモリセルの断面構造を示す概略図、
図３はメモリアレイを示す回路図、図４および図５は図
３における読み出し動作、書き込み動作を示す波形図、
図６は他のメモリアレイを示す回路図、図７および図８
は図６における読み出し動作を示す波形図である。

【００１５】まず、図１により本実施の形態の半導体装
置の構成の一例を説明する。

【００１６】本実施の形態の半導体装置は、たとえば２
５６ＭのＳＤＲＡＭとされ、ワード線ＷＬとビット線Ｂ
Ｌとの交点に配置される複数のメモリセルＭＣからなる
メモリアレイ１と、このメモリアレイ１内の任意のメモ
リセルＭＣを選択するためのアドレスバッファ２、ロウ
系／カラム系のラッチ回路３，４、プリデコーダ５，
６、救済回路７，８およびデコーダ９，１０と、読み出
し／書き込みのためのセンスアンプ１１、メインアンプ
１２、入力バッファ１３および出力バッファ１４と、メ
インコントロール回路／クロック発生回路１５、リフレ
ッシュカウンタ１６および内部電圧発生回路１７などか
ら構成されている。

【００１７】このＳＤＲＡＭは、外部からアドレス信号
Ａｄｄが入力され、アドレスバッファ２によりロウアド
レス信号、カラムアドレス信号が生成されて、ロウアド
レス信号はロウ系のラッチ回路３、プリデコーダ５、救
済回路７を介してデコーダ９に入力され、カラムアドレ
ス信号はカラム系のラッチ回路４、プリデコーダ６、救
済回路８を介してデコーダ１０に入力され、ロウ系／カ
ラム系のデコーダ９，１０のアドレス指定によりメモリ
アレイ１内の任意のメモリセルＭＣが選択される。そし
て、書き込み時には、入力データＩ／Ｏが入力バッファ
１３、メインアンプ１２を介してメモリアレイ１内のメ
モリセルＭＣに書き込まれ、読み出し時にはメモリアレ
イ１内のメモリセルＭＣからセンスアンプ１１、メイン
アンプ１２、出力バッファ１４を介して出力データＩ／
Ｏとして読み出される。

【００１８】また、ＳＤＲＡＭには、クロック信号ＣＬ
Ｋの他に、制御信号として、ロウアドレスストローブ信
号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥ、チップセレクト信号ＣＳが入力
され、これらの制御信号に基づいてメインコントロール
回路／クロック発生回路１５によりコマンド、内部制御
信号が生成され、このコマンド、内部制御信号により内
部回路の動作が制御される。さらに、外部電源として、
電源電圧Ｖｃｃ、接地電圧Ｖｓｓが供給され、内部電圧
発生回路１７により内部電圧が発生されるようになって
いる。

【００１９】以上のように構成されるＳＤＲＡＭでは、
一般に、ワード線ＷＬ、センスアンプ１１などの制御を
工夫することにより、データ保持時間や動作速度を向上
する手法が採られている。そこで、本実施の形態では、
データの保持時間（リフレッシュ）特性を向上するアレ
イ制御方式、すなわち接合リーク電流を低減したときの
副作用であるサブスレッショルドリーク電流を回路的に
低減し、結果的にデータ保持時間の向上が可能となる制
御方式を提案し、以下において図２〜図８に基づいて詳
細に説明する。

【００２０】図２は、メモリセルＭＣのトランジスタ構
造を示し、一例として、一般的なメモリセルＭＣのトラ
ンスファＭＯＳトランジスタの断面構造を図示してい
る。図２のように、メモリセルＭＣのトランスファＭＯ
Ｓトランジスタは、Ｐ形シリコン基板２１のウェル領域
２２に、ｎ＋拡散層によるドレイン領域２３およびソー
ス領域２４が形成され、この主面上に酸化膜２５を挟ん
でゲート２６が積層されて形成され、トランジスタ１素
子によって１つのメモリセルＭＣが構成されている。こ
のメモリセルＭＣのゲート２６はワード線ＷＬ、ドレイ
ン領域２３はビット線ＢＬにそれぞれ接続され、またソ
ース領域２４がストレージノードＳＮとなる。

【００２１】ＳＤＲＡＭでは、データ保持時間を決める
要因として、メモリセルＭＣのトランスファＭＯＳトラ
ンジスタのサブスレッショルドリーク電流およびストレ
ージノードＳＮの接合リーク電流がある。ここで、接合
リーク電流を低減するためには、シリコン基板２１の不
純物濃度を下げて、ｐｎ接合のポテンシャル障壁を緩和
する方法が一般的に採られている。しかし、副作用とし
て、トランスファＭＯＳトランジスタのしきい値電圧が
下がり、サブスレッショルドリーク電流が増加し、結果
的にデータ保持時間が向上しなくなってしまう。そこ
で、本実施の形態では、接合リーク電流を低減した副作
用として、しきい値電圧が下がってもサブスレッショル
ドリーク電流を増加させない読み出し方式を提案する。

【００２２】なお、前記特開平６−２４３６８３号公報
に記載される技術では、トランスファＭＯＳトランジス
タのしきい値電圧を上げるための技術であり、本実施の
形態とは異なるものである。すなわち、前記公報の技術
は、しきい値電圧を上げるためにシリコン基板２１の不
純物濃度を上げ、これによりウェル領域２２の濃度が上
がって接合リーク電流が増加する技術である。これに対
して、本実施の形態においては、微細化に伴って問題と
なってきた、この接合リーク電流を小さくする技術であ
る。

【００２３】図３は、メモリアレイ１の回路構成を示
し、一例として、センスアンプ回路、プリチャージ回
路、Ｙスイッチ回路を左右のビット線で共有した構成を
示し、ワード線ＷＬ＊（０，１）、ビット線ＢＬ＊（０
〜２）Ｔ／ＢＬ＊（０〜２）Ｂのみを例示的に図示して
いる。図３のように、メモリアレイ１は、ワード線ＷＬ
＊と一対のビット線ＢＬ＊Ｔ／ＢＬ＊Ｂとの交点に配置
されたメモリセルＭＣからなるアレイ回路３１と、この
アレイ回路３１に隣接して、ビット線ＢＬ＊Ｔ／ＢＬ＊
Ｂを共有する、第１のシェアード回路３２、センスアン
プ回路３３、プリチャージ回路３４、Ｙスイッチ回路３
５、第２のシェアード回路３６からなり、第１および第
２のシェアード回路３２，３６により隣接される一方
（第２のシェアード回路３６側にも図示しないアレイ回
路３１が隣接して配置）のアレイ回路３１が選択される
シェアードセンス方式となっている。

【００２４】第１のシェアード回路３２は、シェアード
信号線ＳＨＲによりゲート制御されるＮＭＯＳトランジ
スタＴＮ１，ＴＮ２からなり、各ＮＭＯＳトランジスタ
ＴＮ１，ＴＮ２のソースおよびドレインはビット線ＢＬ
＊Ｔまたはビット線ＢＬ＊Ｂの途中に介在されて接続さ
れている。

【００２５】センスアンプ回路３３は、ビット線ＢＬ＊
Ｔによりゲート制御されるＰＭＯＳトランジスタＴＰ１
およびＮＭＯＳトランジスタＴＮ３と、ビット線ＢＬ＊
Ｂによりゲート制御されるＰＭＯＳトランジスタＴＰ２
およびＮＭＯＳトランジスタＴＮ４とからなり、ＰＭＯ
ＳトランジスタＴＰ１，ＴＰ２のソースは共通にセンス
アンプ信号線ＳＰに接続され、ドレインはそれぞれビッ
ト線ＢＬ＊Ｂ，ＢＬ＊Ｔに接続され、またＮＭＯＳトラ
ンジスタＴＮ３，ＴＮ４のソースは共通にセンスアンプ
信号線ＳＮに接続され、ドレインはそれぞれビット線Ｂ
Ｌ＊Ｂ，ＢＬ＊Ｔに接続されている。

【００２６】プリチャージ回路３４は、プリチャージ信
号線ＰＣによりゲート制御されるＮＭＯＳトランジスタ
ＴＮ５〜ＴＮ７からなり、ＮＭＯＳトランジスタＴＮ５
のソースおよびドレインはビット線ＢＬ＊Ｂ，ＢＬ＊Ｔ
間に接続され、またＮＭＯＳトランジスタＴＮ６，ＴＮ
７のドレインはそれぞれビット線ＢＬ＊Ｔ，ＢＬ＊Ｂに
接続され、ソースは共通にプリチャージ信号線Ｖｓｓ／
２に接続されている。

【００２７】Ｙスイッチ回路３５は、Ｙ選択信号線ＹＳ
＊によりゲート制御されるＮＭＯＳトランジスタＴＮ
８，ＴＮ９からなり、各ＮＭＯＳトランジスタＴＮ８，
ＴＮ９のドレインはそれぞれビット線ＢＬ＊Ｔ，ＢＬ＊
Ｂに接続され、ソースはそれぞれ入出力線ＩＯＴ，ＩＯ
Ｂに接続されている。

【００２８】第２のシェアード回路３６は、第１のシェ
アード回路３２と同様に、シェアード信号線ＳＨＬによ
りゲート制御されるＮＭＯＳトランジスタＴＮ１０，Ｔ
Ｎ１１からなり、各ＮＭＯＳトランジスタＴＮ１０，Ｔ
Ｎ１１のソースおよびドレインはビット線ＢＬ＊Ｔまた
はビット線ＢＬ＊Ｂの途中に介在されて接続されてい
る。

【００２９】図４は、読み出し動作の波形を示し、一例
として、ワード線ＷＬ０と一対のビット線ＢＬ０Ｔ／Ｂ
Ｌ０Ｂとの交点に配置された複数のメモリセルＭＣから
なるアレイ回路３１において、選択されたメモリセルＭ
Ｃからのデータの読み出し動作の波形を図示している。
他のワード線ＷＬ＊とビット線ＢＬ＊Ｔ／ＢＬ＊Ｂとの
交点に配置された複数のメモリセルＭＣからなるアレイ
回路３１においても同様である。

【００３０】読み出し動作においては、ワード線ＷＬ０
を活性化し、ビット線ＢＬ０Ｔ／ＢＬ０Ｂ上に信号量を
得てから、たとえば一方のシェアード信号線ＳＨＲをオ
フし、ビット線ＢＬ０Ｔ／ＢＬ０Ｂをセンスアンプ回路
３３から切り離す。このとき、他方のシェアード信号線
ＳＨＲ、プリチャージ信号線ＰＣはそれぞれオフ状態と
なっている。その後、センスアンプ回路３３を用いて、
センスアンプ信号線ＳＮ／ＳＰを反転させ、センスアン
プ回路３３内のビット線ＢＬ０Ｔ／ＢＬ０Ｂのみを増幅
する（図中の破線）。

【００３１】また、ロウアドレスストローブ信号ＲＡＳ
のリセット時に、ワード線ＷＬ０を閉じる前に、一方の
シェアード信号線ＳＨＲをオンし、ビット線ＢＬ０Ｔ／
ＢＬ０Ｂを電源電圧Ｖｃｃと接地電圧Ｖｓｓに増幅し
て、メモリセルＭＣに再書き込みを行う。そして、ワー
ド線ＷＬ０をオフし、プリチャージ信号線ＰＣのオンに
よりビット線ＢＬ０Ｔ／ＢＬ０Ｂをプリチャージしてア
クセス終了となる。このプリチャージのタイミングで、
他方のシェアード信号線ＳＨＲがオンとなり、またセン
スアンプ信号線ＳＮ／ＳＰが反転する。この読み出し動
作、後述する書き込み動作においては、逆に他方のシェ
アード信号線ＳＨＬを活性化する場合も同様である。

【００３２】従って、選択されたメモリセルＭＣからの
データの読み出し動作において、センスアンプ回路３３
で増幅してデータを読み出しても、Ｌｏｗ側のビット線
ＢＬ０Ｂはフル振幅の接地電圧Ｖｓｓにならないため
（本実施の形態では電源電圧Ｖｃｃの１／２の電圧）、
非選択セルのディスターブは起こらない。また、再書き
込み時にビット線ＢＬ０Ｂをフル振幅の接地電圧Ｖｓｓ
にするが、この時間ｔ１は数ｎｓｅｃ程度であり、問題
がない。

【００３３】本実施の形態の読み出し動作においては、
ワード線ＷＬ０を活性化してシェアード信号線ＳＨＲを
オフにする制御はアクティブコマンドの発行により行
い、シェアード信号線ＳＨＲのオンはプリチャージコマ
ンドの発行により制御している。これに対して、前記特
開平６−２４３６８３号公報に記載される技術では、ワ
ード線ＷＬ０を活性化してシェアード信号線ＳＨＲをオ
フにする制御、シェアード信号線ＳＨＲをオンしてワー
ド線ＷＬ０をオフにする制御をいずれもアクティブコマ
ンドの発行により行っており、本実施の形態とは制御方
式が異なるものである。

【００３４】図５は、書き込み動作の波形を示し、一例
として、図４と同様にワード線ＷＬ０と一対のビット線
ＢＬ０Ｔ／ＢＬ０Ｂとの交点に配置された複数のメモリ
セルＭＣからなるアレイ回路３１において、選択された
メモリセルＭＣに対するデータの書き込み動作の波形を
図示している。

【００３５】読み出し動作後、書き込みデータが入力さ
れると、センスアンプ回路３３にデータを書き込む（図
中の破線）。メモリセルＭＣへの書き込みは、再書き込
み時に同時に行う。従って、ビット線ＢＬ０Ｔ／ＢＬ０
Ｂの波形は、読み出し動作と同様であり、フル振幅の接
地電圧Ｖｓｓになる時間ｔ１は数ｎｓｅｃ程度で一定で
ある。

【００３６】図６は、メモリアレイ１の回路構成を示
し、図３と異なり、センスアンプ回路３３、プリチャー
ジ回路３４、Ｙスイッチ回路３５のうち、プリチャージ
回路３４を左右のビット線ＢＬ＊Ｔ／ＢＬ＊Ｂで共有し
ない構成を図示している。すなわち、図６のように、メ
モリアレイ１は、アレイ回路３１に隣接して、ビット線
ＢＬ＊Ｔ／ＢＬ＊Ｂを共有する、第１のシェアード回路
３２、センスアンプ回路３３、Ｙスイッチ回路３５、第
２のシェアード回路３６と、ビット線ＢＬ＊Ｔ／ＢＬ＊
Ｂを共有しない、第１のプリチャージ回路３４ａ、第２
のプリチャージ回路３４ｂとからなり、一方のアレイ回
路３１と第１のシェアード回路３２との間に第１のプリ
チャージ回路３４ａ、他方（図示せず）のアレイ回路３
１と第２のシェアード回路３６との間に第２のプリチャ
ージ回路３４ｂがそれぞれ配置されて接続されている。

【００３７】よって、このメモリアレイ１の構成におい
ては、ワード線ＷＬ＊の選択後、たとえば第１のシェア
ード回路３２のシェアード信号線ＳＨＲをオフしたら、
第１のプリチャージ回路３４ａでビット線ＢＬ＊Ｔ／Ｂ
Ｌ＊Ｂをプリチャージする。同様に、第２のシェアード
回路３６のシェアード信号線ＳＨＬをオフしたら、第２
のプリチャージ回路３４ｂでビット線ＢＬ＊Ｔ／ＢＬ＊
Ｂをプリチャージする。これにより、アレイノイズなど
によってビット線ＢＬ＊Ｔ／ＢＬ＊Ｂのレベルが変動し
ても、非選択セルのデータがディスターブするのを防ぐ
ことができる。

【００３８】図７は、図６に対応する読み出し動作の波
形を示し、図４と同様に、ワード線ＷＬ０と一対のビッ
ト線ＢＬ０Ｔ／ＢＬ０Ｂとの交点に配置された複数のメ
モリセルＭＣからなるアレイ回路３１において、選択さ
れたメモリセルＭＣからのデータの読み出し動作の波形
を図示している。

【００３９】この読み出し動作においては、ワード線Ｗ
Ｌ０を選択して、ビット線ＢＬ０Ｔ／ＢＬ０Ｂ上に信号
が現れたら、たとえばシェアード信号線ＳＨＲをオフす
る。その後、センスアンプ回路３３で増幅し、ビット線
ＢＬ０Ｔ／ＢＬ０Ｂは、プリチャージ信号線ＰＣのオン
によりプリチャージ回路３４をオンして電源電圧Ｖｃｃ
／２にプリチャージする。また、ワード線ＷＬ０をオフ
する前に、シェアード信号線ＳＨＲをオンし、プリチャ
ージ信号線ＰＣをオフして再書き込みを行う。よって、
ロウアドレスストローブ信号ＲＡＳのＬｏｗ時にアレイ
ノイズなどでビット線ＢＬ０Ｔ／ＢＬ０Ｂのレベルが変
動しようとしても、プリチャージ回路３４で固定してい
るため、ディスターブは起こらない。

【００４０】図８は、図６に対応する別の読み出し動作
の波形を示し、ここでは前記に示した方式とＢＳＧ方式
とを組み合わせて動作させる場合を図示している。すな
わち、再書き込み時のビット線ＢＬ０Ｔ／ＢＬ０ＢのＬ
ｏｗレベルを電圧Ｖｓｇ（0.５Ｖ程度）とすることによ
り、ビット線ＢＬ０Ｔ／ＢＬ０Ｂは接地電圧Ｖｓｓにな
らないため、ＢＳＧ方式と同様の効果が得られる。ま
た、ＢＳＧ方式と比べ、ビット線ＢＬ０Ｔ／ＢＬ０Ｂが
Ｌｏｗレベルになっている時間は圧倒的に小さいため、
ＢＳＧ方式よりもさらにリーク電流低減の効果は大き
い。

【００４１】従って、本実施の形態のＳＤＲＡＭによれ
ば、読み出し・書き込み時に、ビット線ＢＬ＊Ｔ／ＢＬ
＊Ｂがフル振幅の接地電圧Ｖｓｓになる時間を、メモリ
セルＭＣへの再書き込みに必要な時間ｔ１の最小限にす
ることができるので、非選択セルのサブスレッショルド
リーク電流を低減することができる。すなわち、接合リ
ーク電流を低減したときの副作用であるサブスレッショ
ルドリーク電流を回路的に低減し、結果的にデータ保持
時間を向上させることができるので、リフレッシュ特性
の向上が可能となる。

【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４３】たとえば、前記実施の形態においては、２
５６ＭのＳＤＲＡＭに適用した場合について説明した
が、これに限定されるものではなく、６４Ｍ、あるいは
１Ｇなどの大容量化の傾向にあるＳＤＲＡＭについても
広く適用可能であり、このように大容量の構成とするこ
とにより本発明の効果はますます大きくなる。また、Ｓ
ＤＲＡＭに限らず、汎用のＤＲＡＭや、さらにＤＲＡＭ
を用いたＬＳＩ全般に広く適用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４５】(1).メモリセルへの読み出し・書き込み時
はセンスアンプ回路のみ増幅し、ビット線はフル振幅さ
せず、かつメモリセルへの再書き込み時のみビット線を
フル振幅させるアレイ制御方式を採用することで、読み
出し・書き込み時に、ビット線がフル振幅になる時間を
最小限にすることができるので、非選択セルのサブスレ
ッショルドリーク電流を低減することが可能となる。

【００４６】(2).前記(1) により、データ保持時間の決
定要因となる、メモリセル部の接合リーク電流とサブス
レッショルドリーク電流とを考慮したＤＲＡＭ、ＳＤＲ
ＡＭなどの半導体装置において、昇圧レベルを使わず
に、接合リーク電流とサブスレッショルドリーク電流の
両方を低減することができるので、データ保持時間の向
上によるリフレッシュ特性の向上が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を示す
機能ブロック図である。

【図２】本発明の一実施の形態の半導体装置において、
メモリセルの断面構造を示す概略図である。

【図３】本発明の一実施の形態の半導体装置において、
メモリアレイを示す回路図である。

【図４】本発明の一実施の形態の半導体装置において、
図３における読み出し動作を示す波形図である。

【図５】本発明の一実施の形態の半導体装置において、
図３における書き込み動作を示す波形図である。

【図６】本発明の一実施の形態の半導体装置において、
他のメモリアレイを示す回路図である。

【図７】本発明の一実施の形態の半導体装置において、
図６における読み出し動作を示す波形図である。

【図８】本発明の一実施の形態の半導体装置において、
図６における他の読み出し動作を示す波形図である。

【符号の説明】

１メモリアレイ２アドレスバッファ３，４ラッチ回路５，６プリデコーダ７，８救済回路９，１０デコーダ１１センスアンプ１２メインアンプ１３入力バッファ１４出力バッファ１５メインコントロール回路／クロック発生回路１６リフレッシュカウンタ１７内部電圧発生回路２１シリコン基板２２ウェル領域２３ドレイン領域２４ソース領域２５酸化膜２６ゲート３１アレイ回路３２シェアード回路３３センスアンプ回路３４，３４ａ，３４ｂプリチャージ回路３５Ｙスイッチ回路３６シェアード回路ＷＬワード線ＢＬビット線ＭＣメモリセルＴＮ１〜ＴＮ１１ＮＭＯＳトランジスタＴＰ１，ＴＰ２ＰＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】ワード線とビット線との交点に配置され
た複数のメモリセルからなるメモリアレイと、前記メモ
リアレイ内のメモリセルのうち、選択されたメモリセル
に対する読み出し・書き込みのためにデータを増幅する
センスアンプ回路とを含む半導体装置であって、前記メ
モリセルに対する読み出し・書き込み時は、前記センス
アンプ回路のみ増幅して前記ビット線をフル振幅させ
ず、前記メモリセルに対する再書き込み時のみ前記ビッ
ト線をフル振幅させるように制御することを特徴とする
半導体装置。
【請求項２】請求項１記載の半導体装置であって、前
記メモリアレイは、前記センスアンプ回路と、前記ビッ
ト線をプリチャージするプリチャージ回路と、前記ビッ
ト線を入出力線に接続するＹスイッチ回路とを有し、前
記センスアンプ回路、前記プリチャージ回路および前記
Ｙスイッチ回路を一対のビット線で共有する構成である
ことを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置であって、前
記メモリアレイは、前記センスアンプ回路と、前記ビッ
ト線をプリチャージするプリチャージ回路と、前記ビッ
ト線を入出力線に接続するＹスイッチ回路とを有し、前
記プリチャージ回路を一対のビット線で共有しない構成
であることを特徴とする半導体装置。
【請求項４】請求項１、２または３記載の半導体装置
であって、前記半導体装置は、ＤＲＡＭ、シンクロナス
ＤＲＡＭであることを特徴とする半導体装置。