JP2000231790A - 半導体装置 - Google Patents

半導体装置

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JP2000231790A
JP2000231790A JP11030639A JP3063999A JP2000231790A JP 2000231790 A JP2000231790 A JP 2000231790A JP 11030639 A JP11030639 A JP 11030639A JP 3063999 A JP3063999 A JP 3063999A JP 2000231790 A JP2000231790 A JP 2000231790A
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line
bit line
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JP11030639A
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Inventor
Hiroki Fujisawa
宏樹 藤澤
Kazuhiko Kajitani
一彦 梶谷
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 昇圧レベルを使わずに、接合リーク電流とサ
ブスレッショルドリーク電流の両方を低減してデータ保
持時間を向上できる半導体装置を提供する。 【解決手段】 256MのSDRAMであって、読み出
し動作では、ワード線WL0を活性化し、ビット線BL
0T/B上に信号量を得てから、シェアード信号線SH
Rをオフし、ビット線BL0T/Bをセンスアンプ回路
から切り離す。その後、センスアンプ回路を用いて、セ
ンスアンプ回路内のビット線BL0T/Bのみを増幅す
る(図中の破線)。リセット時は、ワード線WL0を閉
じる前に、シェアード信号線SHRをオンし、ビット線
BL0T/Bを電源電圧Vccと接地電圧Vssに増幅
して、メモリセルに再書き込みを行う。よって、センス
アンプ回路で増幅してデータを読み出しても、Low側
のビット線BL0Bは接地電圧Vssにならないため、
非選択セルのディスターブは起こらない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置のアレ
イ制御技術に関し、特にデータ保持時間の決定要因とな
る、メモリセル部の接合リーク電流とサブスレッショル
ドリーク電流とを考慮したDRAM、シンクロナスDR
AM(SDRAM)などの半導体装置に適用して有効な
技術に関する。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体装置の一例としてのDRAMにおいて、この
DRAMのデータ保持時間は、リフレッシュによる損失
時間の増加を防ぐため、大容量化に伴い向上する必要が
ある。このデータ保持時間を決める要因としては、メモ
リセル部の接合リーク電流とサブスレッショルドリーク
電流が考えられる。
【0003】すなわち、DRAMのデータ保持時間を向
上するためには、接合リーク電流とサブスレッショルド
リーク電流の両方を低減する必要がある。ここで、接合
リーク電流を低減するため、基板濃度を下げるとしきい
値電圧が下がり、サブスレッショルドリーク電流が増加
する矛盾が生じる。そこで、サブスレッショルドリーク
電流を低減する方式が必要となり、たとえばサブスレッ
ショルドリーク電流を回路的に低減する方式としてブー
ステッドセンスグランド(BSG)方式が考えられる。
【0004】なお、このようなDRAMなどの半導体装
置に関する技術としては、たとえば1994年11月5
日、株式会社培風館発行の「アドバンスト エレクトロ
ニクスI−9 超LSIメモリ」に記載される技術など
が挙げられる。
【0005】
【発明が解決しようとする課題】ところで、前記のよう
なDRAMにおいて、サブスレッショルドリーク電流を
回路的に低減するBSG方式では、0.5V程度の昇圧グ
ランドレベル(ビット線のLowレベル)をチップ内部
で作る必要がある。このような電源電圧に近いレベルを
高精度に発生するジェネレータの設計は非常に難しく、
新規回路を開発する必要が生じる。
【0006】また、DRAMのアレイ制御技術として、
たとえば特開平6−243683号公報に記載されるよ
うな技術が挙げられる。この技術は、データの読み出し
動作を高速化するために、シェアードMOSトランジス
タを一時的にオフしてビット線の容量を見えないように
し、Y選択信号線の活性化タイミングを早くする技術で
あり、本発明とは後述する目的およびシェアードMOS
トランジスタのオン/オフのタイミング、メモリセルの
構造などにおいて異なる。
【0007】すなわち、本発明の目的は、データ保持時
間の決定要因となる、メモリセル部の接合リーク電流と
サブスレッショルドリーク電流とを考慮し、BSG方式
のような昇圧レベルを使わずに、接合リーク電流とサブ
スレッショルドリーク電流の両方を低減してデータ保持
時間を向上することができる半導体装置を提供するもの
である。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0010】すなわち、本発明による半導体装置は、メ
モリセルへの読み出し・書き込み時はセンスアンプ回路
のみ増幅し、ビット線はフル振幅(High側:電源電
圧Vcc、Low側:接地電圧Vss)させず、かつメ
モリセルへの再書き込み時のみビット線をフル振幅させ
るアレイ制御方式を採用するものである。
【0011】この構成において、メモリアレイは、セン
スアンプ回路、プリチャージ回路およびYスイッチ回路
を有し、これらの回路を一対のビット線で共有する構成
にしたり、あるいはプリチャージ回路を一対のビット線
で共有しない構成にして、特にDRAM、SDRAMな
どに適用するようにしたものである。
【0012】よって、前記半導体装置によれば、読み出
し・書き込み時に、ビット線がフル振幅、特に接地電圧
Vssになる時間を最小限(メモリセルへの再書き込み
に必要な時間)にすることができ、非選択セルのサブス
レッショルドリーク電流を低減することができる。この
結果、データ保持時間の向上によるリフレッシュ特性の
向上が可能である。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【0014】図1は本発明の一実施の形態である半導体
装置を示す機能ブロック図、図2は本実施の形態の半導
体装置において、メモリセルの断面構造を示す概略図、
図3はメモリアレイを示す回路図、図4および図5は図
3における読み出し動作、書き込み動作を示す波形図、
図6は他のメモリアレイを示す回路図、図7および図8
は図6における読み出し動作を示す波形図である。
【0015】まず、図1により本実施の形態の半導体装
置の構成の一例を説明する。
【0016】本実施の形態の半導体装置は、たとえば2
56MのSDRAMとされ、ワード線WLとビット線B
Lとの交点に配置される複数のメモリセルMCからなる
メモリアレイ1と、このメモリアレイ1内の任意のメモ
リセルMCを選択するためのアドレスバッファ2、ロウ
系/カラム系のラッチ回路3,4、プリデコーダ5,
6、救済回路7,8およびデコーダ9,10と、読み出
し/書き込みのためのセンスアンプ11、メインアンプ
12、入力バッファ13および出力バッファ14と、メ
インコントロール回路/クロック発生回路15、リフレ
ッシュカウンタ16および内部電圧発生回路17などか
ら構成されている。
【0017】このSDRAMは、外部からアドレス信号
Addが入力され、アドレスバッファ2によりロウアド
レス信号、カラムアドレス信号が生成されて、ロウアド
レス信号はロウ系のラッチ回路3、プリデコーダ5、救
済回路7を介してデコーダ9に入力され、カラムアドレ
ス信号はカラム系のラッチ回路4、プリデコーダ6、救
済回路8を介してデコーダ10に入力され、ロウ系/カ
ラム系のデコーダ9,10のアドレス指定によりメモリ
アレイ1内の任意のメモリセルMCが選択される。そし
て、書き込み時には、入力データI/Oが入力バッファ
13、メインアンプ12を介してメモリアレイ1内のメ
モリセルMCに書き込まれ、読み出し時にはメモリアレ
イ1内のメモリセルMCからセンスアンプ11、メイン
アンプ12、出力バッファ14を介して出力データI/
Oとして読み出される。
【0018】また、SDRAMには、クロック信号CL
Kの他に、制御信号として、ロウアドレスストローブ信
号RAS、カラムアドレスストローブ信号CAS、ライ
トイネーブル信号WE、チップセレクト信号CSが入力
され、これらの制御信号に基づいてメインコントロール
回路/クロック発生回路15によりコマンド、内部制御
信号が生成され、このコマンド、内部制御信号により内
部回路の動作が制御される。さらに、外部電源として、
電源電圧Vcc、接地電圧Vssが供給され、内部電圧
発生回路17により内部電圧が発生されるようになって
いる。
【0019】以上のように構成されるSDRAMでは、
一般に、ワード線WL、センスアンプ11などの制御を
工夫することにより、データ保持時間や動作速度を向上
する手法が採られている。そこで、本実施の形態では、
データの保持時間(リフレッシュ)特性を向上するアレ
イ制御方式、すなわち接合リーク電流を低減したときの
副作用であるサブスレッショルドリーク電流を回路的に
低減し、結果的にデータ保持時間の向上が可能となる制
御方式を提案し、以下において図2〜図8に基づいて詳
細に説明する。
【0020】図2は、メモリセルMCのトランジスタ構
造を示し、一例として、一般的なメモリセルMCのトラ
ンスファMOSトランジスタの断面構造を図示してい
る。図2のように、メモリセルMCのトランスファMO
Sトランジスタは、P形シリコン基板21のウェル領域
22に、n+拡散層によるドレイン領域23およびソー
ス領域24が形成され、この主面上に酸化膜25を挟ん
でゲート26が積層されて形成され、トランジスタ1素
子によって1つのメモリセルMCが構成されている。こ
のメモリセルMCのゲート26はワード線WL、ドレイ
ン領域23はビット線BLにそれぞれ接続され、またソ
ース領域24がストレージノードSNとなる。
【0021】SDRAMでは、データ保持時間を決める
要因として、メモリセルMCのトランスファMOSトラ
ンジスタのサブスレッショルドリーク電流およびストレ
ージノードSNの接合リーク電流がある。ここで、接合
リーク電流を低減するためには、シリコン基板21の不
純物濃度を下げて、pn接合のポテンシャル障壁を緩和
する方法が一般的に採られている。しかし、副作用とし
て、トランスファMOSトランジスタのしきい値電圧が
下がり、サブスレッショルドリーク電流が増加し、結果
的にデータ保持時間が向上しなくなってしまう。そこ
で、本実施の形態では、接合リーク電流を低減した副作
用として、しきい値電圧が下がってもサブスレッショル
ドリーク電流を増加させない読み出し方式を提案する。
【0022】なお、前記特開平6−243683号公報
に記載される技術では、トランスファMOSトランジス
タのしきい値電圧を上げるための技術であり、本実施の
形態とは異なるものである。すなわち、前記公報の技術
は、しきい値電圧を上げるためにシリコン基板21の不
純物濃度を上げ、これによりウェル領域22の濃度が上
がって接合リーク電流が増加する技術である。これに対
して、本実施の形態においては、微細化に伴って問題と
なってきた、この接合リーク電流を小さくする技術であ
る。
【0023】図3は、メモリアレイ1の回路構成を示
し、一例として、センスアンプ回路、プリチャージ回
路、Yスイッチ回路を左右のビット線で共有した構成を
示し、ワード線WL*(0,1)、ビット線BL*(0
〜2)T/BL*(0〜2)Bのみを例示的に図示して
いる。図3のように、メモリアレイ1は、ワード線WL
*と一対のビット線BL*T/BL*Bとの交点に配置
されたメモリセルMCからなるアレイ回路31と、この
アレイ回路31に隣接して、ビット線BL*T/BL*
Bを共有する、第1のシェアード回路32、センスアン
プ回路33、プリチャージ回路34、Yスイッチ回路3
5、第2のシェアード回路36からなり、第1および第
2のシェアード回路32,36により隣接される一方
(第2のシェアード回路36側にも図示しないアレイ回
路31が隣接して配置)のアレイ回路31が選択される
シェアードセンス方式となっている。
【0024】第1のシェアード回路32は、シェアード
信号線SHRによりゲート制御されるNMOSトランジ
スタTN1,TN2からなり、各NMOSトランジスタ
TN1,TN2のソースおよびドレインはビット線BL
*Tまたはビット線BL*Bの途中に介在されて接続さ
れている。
【0025】センスアンプ回路33は、ビット線BL*
Tによりゲート制御されるPMOSトランジスタTP1
およびNMOSトランジスタTN3と、ビット線BL*
Bによりゲート制御されるPMOSトランジスタTP2
およびNMOSトランジスタTN4とからなり、PMO
SトランジスタTP1,TP2のソースは共通にセンス
アンプ信号線SPに接続され、ドレインはそれぞれビッ
ト線BL*B,BL*Tに接続され、またNMOSトラ
ンジスタTN3,TN4のソースは共通にセンスアンプ
信号線SNに接続され、ドレインはそれぞれビット線B
L*B,BL*Tに接続されている。
【0026】プリチャージ回路34は、プリチャージ信
号線PCによりゲート制御されるNMOSトランジスタ
TN5〜TN7からなり、NMOSトランジスタTN5
のソースおよびドレインはビット線BL*B,BL*T
間に接続され、またNMOSトランジスタTN6,TN
7のドレインはそれぞれビット線BL*T,BL*Bに
接続され、ソースは共通にプリチャージ信号線Vss/
2に接続されている。
【0027】Yスイッチ回路35は、Y選択信号線YS
*によりゲート制御されるNMOSトランジスタTN
8,TN9からなり、各NMOSトランジスタTN8,
TN9のドレインはそれぞれビット線BL*T,BL*
Bに接続され、ソースはそれぞれ入出力線IOT,IO
Bに接続されている。
【0028】第2のシェアード回路36は、第1のシェ
アード回路32と同様に、シェアード信号線SHLによ
りゲート制御されるNMOSトランジスタTN10,T
N11からなり、各NMOSトランジスタTN10,T
N11のソースおよびドレインはビット線BL*Tまた
はビット線BL*Bの途中に介在されて接続されてい
る。
【0029】図4は、読み出し動作の波形を示し、一例
として、ワード線WL0と一対のビット線BL0T/B
L0Bとの交点に配置された複数のメモリセルMCから
なるアレイ回路31において、選択されたメモリセルM
Cからのデータの読み出し動作の波形を図示している。
他のワード線WL*とビット線BL*T/BL*Bとの
交点に配置された複数のメモリセルMCからなるアレイ
回路31においても同様である。
【0030】読み出し動作においては、ワード線WL0
を活性化し、ビット線BL0T/BL0B上に信号量を
得てから、たとえば一方のシェアード信号線SHRをオ
フし、ビット線BL0T/BL0Bをセンスアンプ回路
33から切り離す。このとき、他方のシェアード信号線
SHR、プリチャージ信号線PCはそれぞれオフ状態と
なっている。その後、センスアンプ回路33を用いて、
センスアンプ信号線SN/SPを反転させ、センスアン
プ回路33内のビット線BL0T/BL0Bのみを増幅
する(図中の破線)。
【0031】また、ロウアドレスストローブ信号RAS
のリセット時に、ワード線WL0を閉じる前に、一方の
シェアード信号線SHRをオンし、ビット線BL0T/
BL0Bを電源電圧Vccと接地電圧Vssに増幅し
て、メモリセルMCに再書き込みを行う。そして、ワー
ド線WL0をオフし、プリチャージ信号線PCのオンに
よりビット線BL0T/BL0Bをプリチャージしてア
クセス終了となる。このプリチャージのタイミングで、
他方のシェアード信号線SHRがオンとなり、またセン
スアンプ信号線SN/SPが反転する。この読み出し動
作、後述する書き込み動作においては、逆に他方のシェ
アード信号線SHLを活性化する場合も同様である。
【0032】従って、選択されたメモリセルMCからの
データの読み出し動作において、センスアンプ回路33
で増幅してデータを読み出しても、Low側のビット線
BL0Bはフル振幅の接地電圧Vssにならないため
(本実施の形態では電源電圧Vccの1/2の電圧)、
非選択セルのディスターブは起こらない。また、再書き
込み時にビット線BL0Bをフル振幅の接地電圧Vss
にするが、この時間t1は数nsec程度であり、問題
がない。
【0033】本実施の形態の読み出し動作においては、
ワード線WL0を活性化してシェアード信号線SHRを
オフにする制御はアクティブコマンドの発行により行
い、シェアード信号線SHRのオンはプリチャージコマ
ンドの発行により制御している。これに対して、前記特
開平6−243683号公報に記載される技術では、ワ
ード線WL0を活性化してシェアード信号線SHRをオ
フにする制御、シェアード信号線SHRをオンしてワー
ド線WL0をオフにする制御をいずれもアクティブコマ
ンドの発行により行っており、本実施の形態とは制御方
式が異なるものである。
【0034】図5は、書き込み動作の波形を示し、一例
として、図4と同様にワード線WL0と一対のビット線
BL0T/BL0Bとの交点に配置された複数のメモリ
セルMCからなるアレイ回路31において、選択された
メモリセルMCに対するデータの書き込み動作の波形を
図示している。
【0035】読み出し動作後、書き込みデータが入力さ
れると、センスアンプ回路33にデータを書き込む(図
中の破線)。メモリセルMCへの書き込みは、再書き込
み時に同時に行う。従って、ビット線BL0T/BL0
Bの波形は、読み出し動作と同様であり、フル振幅の接
地電圧Vssになる時間t1は数nsec程度で一定で
ある。
【0036】図6は、メモリアレイ1の回路構成を示
し、図3と異なり、センスアンプ回路33、プリチャー
ジ回路34、Yスイッチ回路35のうち、プリチャージ
回路34を左右のビット線BL*T/BL*Bで共有し
ない構成を図示している。すなわち、図6のように、メ
モリアレイ1は、アレイ回路31に隣接して、ビット線
BL*T/BL*Bを共有する、第1のシェアード回路
32、センスアンプ回路33、Yスイッチ回路35、第
2のシェアード回路36と、ビット線BL*T/BL*
Bを共有しない、第1のプリチャージ回路34a、第2
のプリチャージ回路34bとからなり、一方のアレイ回
路31と第1のシェアード回路32との間に第1のプリ
チャージ回路34a、他方(図示せず)のアレイ回路3
1と第2のシェアード回路36との間に第2のプリチャ
ージ回路34bがそれぞれ配置されて接続されている。
【0037】よって、このメモリアレイ1の構成におい
ては、ワード線WL*の選択後、たとえば第1のシェア
ード回路32のシェアード信号線SHRをオフしたら、
第1のプリチャージ回路34aでビット線BL*T/B
L*Bをプリチャージする。同様に、第2のシェアード
回路36のシェアード信号線SHLをオフしたら、第2
のプリチャージ回路34bでビット線BL*T/BL*
Bをプリチャージする。これにより、アレイノイズなど
によってビット線BL*T/BL*Bのレベルが変動し
ても、非選択セルのデータがディスターブするのを防ぐ
ことができる。
【0038】図7は、図6に対応する読み出し動作の波
形を示し、図4と同様に、ワード線WL0と一対のビッ
ト線BL0T/BL0Bとの交点に配置された複数のメ
モリセルMCからなるアレイ回路31において、選択さ
れたメモリセルMCからのデータの読み出し動作の波形
を図示している。
【0039】この読み出し動作においては、ワード線W
L0を選択して、ビット線BL0T/BL0B上に信号
が現れたら、たとえばシェアード信号線SHRをオフす
る。その後、センスアンプ回路33で増幅し、ビット線
BL0T/BL0Bは、プリチャージ信号線PCのオン
によりプリチャージ回路34をオンして電源電圧Vcc
/2にプリチャージする。また、ワード線WL0をオフ
する前に、シェアード信号線SHRをオンし、プリチャ
ージ信号線PCをオフして再書き込みを行う。よって、
ロウアドレスストローブ信号RASのLow時にアレイ
ノイズなどでビット線BL0T/BL0Bのレベルが変
動しようとしても、プリチャージ回路34で固定してい
るため、ディスターブは起こらない。
【0040】図8は、図6に対応する別の読み出し動作
の波形を示し、ここでは前記に示した方式とBSG方式
とを組み合わせて動作させる場合を図示している。すな
わち、再書き込み時のビット線BL0T/BL0BのL
owレベルを電圧Vsg(0.5V程度)とすることによ
り、ビット線BL0T/BL0Bは接地電圧Vssにな
らないため、BSG方式と同様の効果が得られる。ま
た、BSG方式と比べ、ビット線BL0T/BL0Bが
Lowレベルになっている時間は圧倒的に小さいため、
BSG方式よりもさらにリーク電流低減の効果は大き
い。
【0041】従って、本実施の形態のSDRAMによれ
ば、読み出し・書き込み時に、ビット線BL*T/BL
*Bがフル振幅の接地電圧Vssになる時間を、メモリ
セルMCへの再書き込みに必要な時間t1の最小限にす
ることができるので、非選択セルのサブスレッショルド
リーク電流を低減することができる。すなわち、接合リ
ーク電流を低減したときの副作用であるサブスレッショ
ルドリーク電流を回路的に低減し、結果的にデータ保持
時間を向上させることができるので、リフレッシュ特性
の向上が可能となる。
【0042】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0043】たとえば、前記実施の形態においては、2
56MのSDRAMに適用した場合について説明した
が、これに限定されるものではなく、64M、あるいは
1Gなどの大容量化の傾向にあるSDRAMについても
広く適用可能であり、このように大容量の構成とするこ
とにより本発明の効果はますます大きくなる。また、S
DRAMに限らず、汎用のDRAMや、さらにDRAM
を用いたLSI全般に広く適用することができる。
【0044】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0045】(1).メモリセルへの読み出し・書き込み時
はセンスアンプ回路のみ増幅し、ビット線はフル振幅さ
せず、かつメモリセルへの再書き込み時のみビット線を
フル振幅させるアレイ制御方式を採用することで、読み
出し・書き込み時に、ビット線がフル振幅になる時間を
最小限にすることができるので、非選択セルのサブスレ
ッショルドリーク電流を低減することが可能となる。
【0046】(2).前記(1) により、データ保持時間の決
定要因となる、メモリセル部の接合リーク電流とサブス
レッショルドリーク電流とを考慮したDRAM、SDR
AMなどの半導体装置において、昇圧レベルを使わず
に、接合リーク電流とサブスレッショルドリーク電流の
両方を低減することができるので、データ保持時間の向
上によるリフレッシュ特性の向上が可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置を示す
機能ブロック図である。
【図2】本発明の一実施の形態の半導体装置において、
メモリセルの断面構造を示す概略図である。
【図3】本発明の一実施の形態の半導体装置において、
メモリアレイを示す回路図である。
【図4】本発明の一実施の形態の半導体装置において、
図3における読み出し動作を示す波形図である。
【図5】本発明の一実施の形態の半導体装置において、
図3における書き込み動作を示す波形図である。
【図6】本発明の一実施の形態の半導体装置において、
他のメモリアレイを示す回路図である。
【図7】本発明の一実施の形態の半導体装置において、
図6における読み出し動作を示す波形図である。
【図8】本発明の一実施の形態の半導体装置において、
図6における他の読み出し動作を示す波形図である。
【符号の説明】
1 メモリアレイ 2 アドレスバッファ 3,4 ラッチ回路 5,6 プリデコーダ 7,8 救済回路 9,10 デコーダ 11 センスアンプ 12 メインアンプ 13 入力バッファ 14 出力バッファ 15 メインコントロール回路/クロック発生回路 16 リフレッシュカウンタ 17 内部電圧発生回路 21 シリコン基板 22 ウェル領域 23 ドレイン領域 24 ソース領域 25 酸化膜 26 ゲート 31 アレイ回路 32 シェアード回路 33 センスアンプ回路 34,34a,34b プリチャージ回路 35 Yスイッチ回路 36 シェアード回路 WL ワード線 BL ビット線 MC メモリセル TN1〜TN11 NMOSトランジスタ TP1,TP2 PMOSトランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 ワード線とビット線との交点に配置され
    た複数のメモリセルからなるメモリアレイと、前記メモ
    リアレイ内のメモリセルのうち、選択されたメモリセル
    に対する読み出し・書き込みのためにデータを増幅する
    センスアンプ回路とを含む半導体装置であって、前記メ
    モリセルに対する読み出し・書き込み時は、前記センス
    アンプ回路のみ増幅して前記ビット線をフル振幅させ
    ず、前記メモリセルに対する再書き込み時のみ前記ビッ
    ト線をフル振幅させるように制御することを特徴とする
    半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置であって、前
    記メモリアレイは、前記センスアンプ回路と、前記ビッ
    ト線をプリチャージするプリチャージ回路と、前記ビッ
    ト線を入出力線に接続するYスイッチ回路とを有し、前
    記センスアンプ回路、前記プリチャージ回路および前記
    Yスイッチ回路を一対のビット線で共有する構成である
    ことを特徴とする半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置であって、前
    記メモリアレイは、前記センスアンプ回路と、前記ビッ
    ト線をプリチャージするプリチャージ回路と、前記ビッ
    ト線を入出力線に接続するYスイッチ回路とを有し、前
    記プリチャージ回路を一対のビット線で共有しない構成
    であることを特徴とする半導体装置。
  4. 【請求項4】 請求項1、2または3記載の半導体装置
    であって、前記半導体装置は、DRAM、シンクロナス
    DRAMであることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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