KR100834746B1 - 센스 앰프를 포함하는 반도체 소자 - Google Patents

센스 앰프를 포함하는 반도체 소자 Download PDF

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Abstract

게이트 전극들이 평행하고, 정션 영역들을 공유하는 트랜지스터들을 가진 센스 앰프를 포함하는 반도체 소자가 설명된다. 본 발명의 실시예에 의한 센스 앰프를 포함하는 반도체 소자는, 비트 라인과 게이트 전극이 전기적으로 연결되고 상보 비트 라인과 제1 전극이 전기적으로 연결된 제1 NMOS, 상보 비트 라인과 게이트 전극이 전기적으로 연결되고, 비트 라인과 제1 전극이 전기적으로 연결된 제2 NMOS, 제1 NMOS의 게이트 전극과 제2 NMOS의 게이트 전극의 사이에 배치된 이퀄라이징 트랜지스터를 포함하며, 제1 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제1 전극이 전기적으로 연결되고, 제2 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제2 전극이 전기적으로 연결되는 센스 앰프를 포함한다.
센스 앰프, NMOS, 이퀄라이징, 평행, 정션 공유

Description

센스 앰프를 포함하는 반도체 소자{Semiconductor Device having Sense Amplifiers}
도 1은 반도체 소자에 사용되는 전형적인 센스 앰프의 회로도이다.
도 1b는 도 1a에 도시된 센스 앰프의 NMOS부와 이퀄라이징부의 전형적인 레이 아웃을 개략적으로 도시한 도면이다.
도 2a는 본 발명의 실시예에 의한 센스 앰프의 NMOS부와 이퀄라이징부의 레이 아웃을 개략적으로 도시한 도면이다.
도 2b는 본 발명의 실시예에 따른 센스 앰프의 응용 실시예를 도시한 도면이다.
도 3a는 본 발명의 실시예에 의한 센스 앰프에서, NMOS들과 이퀄라이징 트랜지스터가 정션 영역을 공유하는 것을 설명하기 위한 도면이다.
도 3b는 본 발명의 실시예에 의한 센스 앰프에서, NMOS들 및 이퀄라이징 트랜지스터의 채널 영역을 리세스된 채널로 형성한 것을 도시한 도면이다.
도 4는 본 발명의 응용 실시예에 의한 센스 앰프의 레이 아웃을 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200, 300: 센스 앰프
110, 210, 310: 기판
120, 220, 320: 정션 영역
330: 리세스된 채널
본 발명은 반도체 소자의 레이 아웃에 관한 것으로서, 특히 센스 앰프의 NMOS와 이퀄라이징 트랜지스터가 평행하고 정션을 공유하는 모양을 가진 반도체 소자의 레이 아웃에 관한 것이다.
차세대 반도체 소자에서, 해결해야 할 기술적 과제는 고속 동작, 저전력, 대용량, 보다 작은 크기 등이라 할 수 있다. 이러한 기술적 과제들은 각기 독립적이기 보다, 서로 연관성을 갖고 있다고 볼 수 있다. 예를 들어, 고속 동작을 위하여 신호의 폭을 작게 하여야 스위칭 속도가 빨라지며, 신호가 전달되는 경로(path)를 짧게 하여야 한다. 신호의 폭을 작게하는 것은 저전압을 사용한다는 의미이며, 경로가 짧아진다는 것은 작은 크기로 형성된다는 의미이다. 또, 저전압은 저전력으로, 작은 크기는 대용량으로 이어진다. 또한 그 반대 방향으로로 기술적 과제가 해결된다. 즉, 작게 만들 수 있다면, 신호 경로가 짧아지므로 고속 동작이 되고, 선폭이 작아지므로 저전력화되어야 하는 것이라 할 수 있다.
본 명세서에서는, 특히 반도체 소자에서 센스 앰프를 구성하는 단위 구성 요소들(elements)의 배치 및 모양을 제시한다. 구체적으로, 단위 구성 요소들의 모 양과 그 레이 아웃을 제시한다.
도 1a는 반도체 소자에 사용되는 전형적인 센스 앰프의 회로도이다. 이 센스 앰프는 메모리 소자의 단위 셀(unit cell)에 저장되어 있는 정보 데이터를 센싱하고 증폭하여 외부 입출력 회로(I/O circuit)로 전달하는 기능을 갖는다.
도 1a를 참조하면, 센스 앰프는 센싱 어레이(SA)와 이퀄라이징 어레이(EQ)로 나눌 수 있으며, 센싱 어레이(SA)는 어레이 내부 전압 전극(VintA), 어레이 전압 전극(VintA)과 전기적으로 연결된 PMOS들(P1, P2)이 위치하는 PMOS 어레이(PSA), PMOS들(P1, P2)과 전기적으로 연결된 NMOS들(N1, N2)이 위치하는 NMOS 어레이(NSA), 및 NMOS들(N1, N2)이 전기적으로 연결된 어레이 접지 전압 노드(VssA)를 포함한다. 이퀄라이징 어레이(EQ)는 비트 라인(BL) 및 상보 비트 라인(BL/)과 전기적으로 연결된다. 이퀄라이징 어레이(EQ)는 게이트 전극에 이퀄라이징 커맨드 신호(PEQ)를 받아 비트 라인(BL)과 상보 비트 라인(BL/)을 동일한 전압 레벨로 조정하는 이퀄라이징 트랜지스터(TEQ)와, 게이트 전극에 이퀄라이징 커맨드 신호(PEQ)를 받아 비트 라인(BL)과 상보 비트 라인(BL/)에 프리 차지 전압(VBL)을 공급하는 프리 차지 트랜지스터들(TPC1, TPC2) 및 프리 차지 전압 전극(VBL)을 포함한다. 도 1a에 도시된 센스 앰프의 각 구성 요소들의 기능 및 동작은 잘 알려진 기술이므로 상세한 설명을 생략한다.
센스 앰프는 메모리 소자의 비트 라인 마다 적어도 하나 이상이 필요하며, 메모리 소자에서 가장 핵심적인 회로 중의 하나라고 할 수 있다. 센스 앰프에 요 구되는 사항으로는, 고감도, 고속 동작, 넓은 전원 전압 범위, 낮은 소비 전력 및 작은 점유 면적 등이다.
도 1b는 도 1a에 도시된 센스 앰프의 NMOS부와 이퀄라이징부의 전형적인 레이 아웃을 개략적으로 도시한 도면이다.
도 1b를 참조하면, 센스 앰프의 NMOS부(NSA)와 이퀄라이징부(EQ)는, 비트 라인(BL)과 상보 비트 라인(BL/)이 수평 방향으로 연장되고, 2개의 NMOS들(N1, N2)과 이퀄라이징 트랜지스터(TEQ)의 게이트 전극들이 같은 수평 방향으로 배치된다. 그러므로, 종래의 센스 앰프는 점유 면적에 제약이 많다. 앞서 언급하였듯이, 하나의 메모리 소자에는 많은 수의 센스 앰프가 필요하기 때문에 센스 앰프가 점유하는 면적이 조금만 변동하여도 전체적인 칩 면적에 미치는 영향이 크다. 전체적인 칩 면적이 줄어들면, 대용량 및 고속 동작에 유리하다고 할 수 있으므로 차세대 반도체의 기술적 과제를 해결하는데 하나의 대안(solution)이 될 수 있다. 구체적으로, 센스 앰프가 점유하는 면적을 축소함으로써, 전체적인 칩 면적을 크게 줄일 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 센스 앰프가 점유하는 면적을 축소할 수 있는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 점유하는 면적을 축소할 수 있는 센스 앰프를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 의한 반도체 소자는, 비트 라인과 게이트 전극이 전기적으로 연결되고 상보 비트 라인과 제1 전극이 전기적으로 연결된 제1 NMOS, 상보 비트 라인과 게이트 전극이 전기적으로 연결되고, 비트 라인과 제1 전극이 전기적으로 연결된 제2 NMOS, 제1 NMOS의 게이트 전극과 제2 NMOS의 게이트 전극의 사이에 배치된 이퀄라이징 트랜지스터를 포함하며, 제1 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제1 전극이 전기적으로 연결되고, 제2 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제2 전극이 전기적으로 연결되는 센스 앰프를 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 의한 센스 앰프는, 비트 라인과 게이트 전극이 전기적으로 연결되고 상보 비트 라인과 제1 전극이 전기적으로 연결된 제1 NMOS, 상보 비트 라인과 게이트 전극이 전기적으로 연결되고, 비트 라인과 제1 전극이 전기적으로 연결된 제2 NMOS, 제1 NMOS의 게이트 전극과 제2 NMOS의 게이트 전극의 사이에 배치된 이퀄라이징 트랜지스터를 포함하며, 제1 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제1 전극이 전기적으로 연결되고, 제2 NMOS의 제1 전극과 이퀄라이징 트랜지스터의 제2 전극이 전기적으로 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 실시예에 의한 센스 앰프의 레이 아웃을 첨부한 도면을 참조하여 상세히 설명한다
도 2a는 본 발명의 실시예에 의한 반도체 소자의 센스 앰프(100)의 NMOS부와 이퀄라이징부의 레이 아웃을 개략적으로 도시한 도면이다.
도 2a를 참조하면, 본 발명의 실시예에 의한 반도체 소자의 센스 앰프(100)는, 기판(110) 상에 비트 라인(BL)과 상보 비트 라인(BL/), NMOS들(N1, N2), 이퀄라이징 트랜지스터(TEQ) 및 프리 차지 전압 전극(VBL)을 포함한다.
본 실시예에서, 기판(110)은 센스 앰프(100)가 배치 또는 형성되는 반도체 제조용 웨이퍼일 수 있다.
비트 라인(BL) 및 상보 비트 라인(BL/)은 도시되지 않은 셀(cell)에 정보를 기록하거나, 셀에 기억된 정보를 읽어내기 위한 데이터 전송선이다. 비트 라인(BL) 및 상보 비트 라인(BL/)은 잘 알려져 있으므로 상세한 설명을 생략한다.
제1 NMOS(N1)는 게이트 전극(N1_G)이 비트 라인(BL)과 전기적으로 연결되고, 제1 전극(N1_E1)이 상보 비트 라인(BL/)과 전기적으로 연결된다.
제2 NMOS(N2)는 게이트 전극(N2_G)이 상보 비트 라인(BL/)과 전기적으로 연결되고, 제1 전극(N2_E1)이 비트 라인(BL)과 전기적으로 연결된다.
제1 NMOS의 제2 전극(N1_E2)과 제2 NMOS의 제2 전극(N2_E2)은 어레이 접지 전압 전극(VssA)과 전기적으로 연결된다. 각 연결부들(C1, C2, C3, C4)은 컨택 플러그 또는 비아 플러그이다.
어레이 접지 전압 전극(VssA)은 기판 내에 n형 또는 p형 이온이 주입되어 형성된 영역일 수 있다. 다른 말로, 정션 영역으로 형성될 수 있다. 정션 영역에 대한 더 상세한 설명은 후술된다.
NMOS들(N1, N2)의 게이트 전극들(N1_G, N2_G)은 ㄱ자 모양(L-shape)일 수 있 으며 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)을 사이에 두고, 서로 대칭을 이루며 형성될 수 있다. 본 실시예에서, NMOS들의 게이트 전극들(N1_G, N2_G)이 ㄱ자 모양인 이유는 비트 라인(BL) 및 상보 비트 라인(BL/)이 직선 형태를 이루도록 하기 위함이다.
이퀄라이징 트랜지스터의 제1 전극(TEQ_E1)은 비트 라인(BL)과 전기적으로 연결되고, 제2 전극(TEQ_E2)은 상보 비트 라인(BL/)과 전기적으로 연결될 수 있다.
이퀄라이징 트랜지스터(TEQ)는, 게이트 전극(TEQ_G)에 이퀄라이징 커맨드 신호(PEQ)가 인가되어 턴-온되며, 비트 라인(BL) 및 상보 비트 라인(BL/)과 직접적으로 전기적으로 연결되어 비트 라인(BL)과 상보 비트 라인(BL/)을 동일한 전압 레벨로 이퀄라이징할 수 있다.
이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)은 NMOS들의 게이트 전극들(N1_G, N2_G)과 평행한 모양으로 그 사이에 위치될 수 있다. 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)은 NMOS들의 게이트 전극들(N1_G, N2_G)이 ㄱ자 형태를 이루는 것에 따라 그에 부합하도록 꺾인 형태로 형성될 수 있다. 상세한 모양은 도 2a를 참조하여 이해할 수 있다.
이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)과 전기적으로 연결되는 이퀄라이징 커맨트 신호선(PEQ)를 더 포함할 수 있다. 다른 말로, 이퀄라이징 트랜지스 터의 게이트 전극(TEQ_G)에는 이퀄라이징 커맨트 신호가 인가될 수 있다.
이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)의 일부와 중첩되도록 프리 차지 전압 전극(VBL)이 형성될 수 있다. 이때, 프리 차지 전압 전극(VBL)은 기판(110) 내에 형성된 전도성 영역, 다른 말로 정션 영역일 수 있다. 예를 들어, 기판(110) 표면에 n형 또는 p형의 이온이 주입되어 전도성을 갖게 된 영역일 수 있고, 특히 n형 이온이 주입된 영역일 수 있다. 그러나, 이에 한정되지 않으면, 별도의 전도성 패턴이 형성되어 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)의 일부와 중첩되는 영역에 전류가 흐르도록 할 수 있다. 이에 대한 개념적인 모양은 도 4를 참조하여 응용할 수 있다.
프리 차지 전압 전극(VBL)은 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)에 이퀄라이징 커맨드 신호가 인가될 때, 비트 라인(BL/) 및 상보 비트 라인(BL/)에 프리 차지 전압을 공급할 수 있다.
도 2a에 보여지듯이, 프리 차지 전압 전극(VBL)과 이퀄라이징 커맨드 신호선(PEQ)은 일부 영역, 다른 말로 단위 센스 앰프 영역 내에서 서로 중첩되도록 형성될 수 있다. 그러나, 프리 차지 전압 전극(VBL)과 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)은 중첩되지 않는다.
이 중첩에 의하여, 별도의 트랜지스터를 형성하지 않아도 프리 차지 전압이 각 비트 라인들(BL, BL/)에 공급될 수 있다.
본 실시예에서, 서로 평행하는 각 게이트들(N1_G, N2_G, TEQ_G)은 정션 영역들(120a, 120b)을 공유할 수 있다. 정션 영역들(120a, 120b)은 각 게이트들(N1_G, N2_G, TEQ_G)이 평행한 영역에서 넓게 형성될 수 있다. 정션 영역들(120a, 120b)은 기판(110) 내에 n형 또는 p형 이온이 주입되어 전도성을 갖게 된 영역일 수 있다. 특히 N형 이온이 주입되어 형성된 영역일 수 있다.
도시된 것과 같이, 각 트랜지스터들(N1, N2, TEQ)의 전극에 해당하는 부분이 다른 트랜지스터의 다른 전극에 해당될 수 있다. 구체적으로, 제1 NMOS(N1)의 제1 전극(N1_E1)과 이퀄라이징 트랜지스터의 제1 전극(TEQ_E1)은 제 1정션 영역(120a)을 공유할 수 있고, 제2 NMOS의 제1 전극(N2_E1)과 이퀄라이징 트랜지스터의 제2 전극(TEQ_E2)은 제2 정션 영역(120b)을 공유할 수 있다. 본 명세서에서 공유된다라 함은, 별도의 전도성 신호 전용선을 구비하지 않고 전기적으로 단락(short)상태인 것을 의미할 수 있다.
본 실시예에서, NMOS들(N1, N2) 및 이퀄라이징 트랜지스터(TEQ)는 리세스된 채널(RCAT: Recessed Chanel Array Transistor)을 포함할 수 있다. 리세스된 채널에 대한 상세한 설명은 후술된다.
도 2a에 도시된 센스 앰프(100)의 동작을 간략하게 설명한다.
비트 라인(BL)과 상보 비트 라인(BL/)이 데이터 전송 동작을 시작하기 전에, 이퀄라이징 커맨드 신호(PEQ)가 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)에 인가되어, 이퀄라이징 트랜지스터(TEQ)가 턴-온되면, 비트 라인(BL)과 상보 비트 라인(BL/)이 전기적으로 연결되어 동일한 전압 레벨이 된다. 이때, 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)과 중첩된 프리 차지 전압 전극(VBL)으로부터 프리 차지 전압이 비트 라인(BL) 및 상보 비트 라인(BL/)으로 전하가 공급되어 두 라인들(BL, BL/)이 프리 차지 전압 레벨을 유지한다. 통상적으로, 프리 차지 전압 레벨은 어레이 내부 전압(VintA)의 절반이다. 다음, 이퀄라이징 트랜지스터(TEQ)가 턴-오프되어 비트 라인(BL)과 상보 비트 라인(BL/)의 전기적 연결을 단절시키고, 데이터 센싱 및 전송 동작을 수행한다. 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)에 이퀄라이징 커맨드 신호가 인가되지 않으면, 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)의 전압은 0(zero) 레벨로 떨어지게 되므로 이퀄라이징 트랜지스터 (TEQ)가 턴-오프 되는 것이다.
도 2b는 본 발명의 실시예에 따른 센스 앰프의 응용 실시예를 도시한 도면이다. 구체적으로, 연속되는 비트 라인과 상보 비트 라인 쌍들(BL0-BL/0, BL1-BL/1, BL2-BL/2, BL3-BL/3, etc)에 대하여, 각각 NMOS들과 이퀄라이징 트랜지스터들이 어떤 모양으로 배치될 수 있는지를 보여주는 도면이다.
간략하게 설명하면, 0, 1, 2, 3, etc. 번째 비트 라인 쌍들은 도 2a에서 간략히 도시한 NMOS들과 이퀄라이징 트랜지스터 레이 아웃이 상하 또는 좌우로 미러 링되어, 지그 재그 모양으로 배치될 수 있다.
도 2b에 도시된 센스 앰프는, 각 비트 라인 쌍들이 서로 영향을 받지 않고 센싱 및 이퀄라이징 동작을 독립적으로 수행할 수 있다. 특히, 프리 차지 전압 전극(VBL)을 사이에 두고 좌우로 대칭되는 모양으로 배치될 수 있다.
도 3a는 본 발명의 실시예에 의한 센스 앰프에서, NMOS들과 이퀄라이징 트랜지스터가 정션 영역을 공유하는 것을 설명하기 위한 도면이다. 도 2a에 도시된 센스 앰프에서, I-II 방향의 단면이다.
도 3a를 참조하면, 본 발명의 실시예에 의한 센스 앰프(200)는, 기판(210) 상에, 제1 NMOS의 제1 전극(N1_E1)과 이퀄라이징 트랜지스터의 제1 전극(TEQ_E1)이 제1 정션 영역(220a)을 공유하고, 제2 NMOS의 제1 전극(N2_E1)과 이퀄라이징 트랜지스터의 제2 전극(TEQ_E2)이 제2 정션 영역(220b)을 공유한다.
본 실시예에 의한 센스 앰프들은 정션 영역들을 공유하도록 트랜지스터들(N1, N2, TEQ)이 배치되기 때문에 특정 위치에서, 트랜지스터들의 게이트 전극들(N1_G, N2_G, TEQ_G)이 평행한 모양으로 보일 수 있다.
또 다른 정션 영역들(220c, 220d)은 제1 NMOS의 제2 전극(N1_E2) 또는 내부 접지 전압 전극(VssA)일 수 이거나, 제2 NMOS의 제2 전극(N2_E2) 또는 내부 접지 전압 전극(VssA)일 수 있다.
도 3b는 본 발명의 실시예에 의한 센스 앰프(300)에서, NMOS들(N1, N2) 및 이퀄라이징 트랜지스터(TEQ)의 채널 영역을 리세스된 채널(330, RCAT: Recessed Channel Array Transistor)로 형성한 것을 도시한 도면이다.
도 3b를 참조하면, 본 발명의 실시예에 의한 센스 앰프(300)는, RCAT라 불리우는 리세스된 채널 영역(330)을 포함하는 트랜지스터들(N1, N2, TEQ)을 포함한다.
본 실시예에 따른 센스 앰프들을 구현할 경우, 가장 먼저 문제점으로 대두 될 수 있을 것으로 예상되는 부분이 단채널 효과(short chanel effect)이다. 만약, 단채널 효과가 발생하여 우려할만한 경우, 이것을 방지하는 방법으로 가장 효과적인 방법이 RCAT을 적용하는 것이다.
본 실시예에서, 각 패턴들의 크기들은 매우 다양하게 설정되므로 구체적인 수치를 언급하는 것은 의미가 없다. 따라서, 도 3b에 소개된 RCAT 구조의 트랜지스터들의 크기에 관한 설명을 생략한다. 각 트랜지스터들의 크기, 간격 및 인가되는 전압과 전류에 따라 리세스되는 채널의 규격이 매우 다양하게 결정될 수 있다는 것은 당 기술 분야에서 쉽게 예측할 수 있기 때문이다.
한편, 제1 NMOS의 제1 전극(N1_E1)과 이퀄라이징 트랜지스터의 제1 전극(TEQ_E1)이 제1 정션 영역(320a)을 공유하고, 제2 NMOS의 제1 전극(N2_E1)과 이퀄라이징 트랜지스터의 제2 전극(TEQ_E2)이 제2 정션 영역(320b)을 공유한다.
또 다른 정션 영역들(320c, 320d)은 제1 NMOS의 제2 전극(N1_E2) 또는 내부 접지 전압 전극(VssA)일 수 이거나, 제2 NMOS의 제2 전극(N2_E2) 또는 내부 접지 전압 전극(VssA)일 수 있다.
도 4는 본 발명의 응용 실시예에 의한 센스 앰프의 레이 아웃을 도시한 도면이다.
도 4를 참조하면, 센스 앰프가 점유하는 수평 방향의 면적을 더 축소하고 싶거나, 이퀄라이징 커맨드 신호(PEQ)와 같이 더 빠른 속도의 동작이 요구되는 경우, 금속 또는 금속 실리사이드처럼 전도성이 좋은 별도의 신호 전달선(M1, M2)을 형성하여 컨택 플러그 또는 비아 플러그로 신호를 인가할 수 있다. 본 실시예에서, 신 호 전달선들(M1, M2)은 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)과 다른 높이에 형성될 수 있다. 보다 구체적으로, 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)은 기판과 인접하게 형성될 수 있고, 신호 전달선들(M1, M2)은 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)보다 높은 위치에 형성되어 컨택 플러그 또는 비아 플러그를 이용하여 이퀄라이징 트랜지스터의 게이트 전극(TEQ_G)과 전기적으로 연결될 수 있다.
본 실시예에서는, 신호 전달선(M1, M2)이 이퀄라이징 커맨드 신호(PEQ)인 경우를 예시한다.
도 4에 예시된 본 발명의 실시예에 의한 센스 앰프의 레이 아웃에 따르면, 이퀄라이징 커맨드 신호(PEQ)를 센스 앰프 레이 아웃의 한 쪽으로만 인가할 수 있으므로, 센스 앰프의 점유 면적을 더욱 줄일 수 있다. 또, 이퀄라이징 커맨드 신호(PEQ)의 신호 전달 경로(path)가 직선 모양으로 형성될 수 있으므로, 낮은 저항, 빠른 응답 시간 등을 기대할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 센스 앰프의 레이 아웃 및 수직 구조는 센스 앰프의 NMOS들과 이퀄라이징 트랜지스터의 게이트 전극들 평행하도록 배치함으로써 센스 앰프가 차지하는 점유 면적을 줄이고 센스 앰프의 동작 속도를 빨리 할 수 있다.

Claims (20)

  1. 비트 라인과 게이트 전극이 전기적으로 연결되고 상보 비트 라인과 제1 전극이 전기적으로 연결된 제1 NMOS,
    상기 상보 비트 라인과 게이트 전극이 전기적으로 연결되고, 상기 비트 라인과 제1 전극이 전기적으로 연결된 제2 NMOS,
    상기 제1 NMOS의 게이트 전극과 상기 제2 NMOS의 게이트 전극의 사이에 배치된 이퀄라이징 트랜지스터를 포함하며,
    상기 제1 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제1 전극이 전기적으로 연결되고,
    상기 제2 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제2 전극이 전기적으로 연결되는 센스 앰프를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 이퀄라이징 트랜지스터의 게이트 전극에 상기 비트 라인과 상보 비트 라인을 전기적으로 연결시키기 위한 이퀄라이징 커맨드 신호를 인가하기 위한 이퀄라이징 커맨드 신호선을 더 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 NMOS의 제2 전극과 상기 제2 NMOS의 제1 전극은 접지 전압 노드와 전기적으로 연결되는 반도체 소자.
  4. 제3항에 있어서,
    상기 접지 전압 노드는 기판 내에 n형 이온이 주입되어 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 이퀄라이징 트랜지스터의 게이트 전극에는 상기 비트 라인과 상보 비트 라인을 전기적으로 연결시키기 위한 이퀄라이징 커맨드 신호가 인가되는 반도체 소자.
  6. 제5항에 있어서,
    상기 이퀄라이징 커맨드 신호에 의해 비트 라인 및 상보 비트 라인과 전기적으로 연결되는 프리 차지 전압 전극을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 프리 차지 전압 전극은 기판 내에 n형 이온이 주입되어 형성된 영역인 반도체 소자.
  8. 제6항에 있어서,
    상기 프리 차지 전압 전극은 상기 이퀄라이징 커맨드 신호가 전달되는 신호 선과 일부가 중첩되는 반도체 소자.
  9. 제8항에 있어서,
    상기 프리 차지 전압 전극은 상기 이퀄라이징 트랜지스터의 게이트 전극과 비중첩되는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 NMOS와 제2 NMOS는 상기 이퀄라이징 트랜지스터를 사이에 두고 대칭 형태를 이루는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 NMOS와 제2 NMOS의 게이트 전극들은 ㄱ자 형태인 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제1 전극은 제1 정션 영역을 공유하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제2 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제2 전극은 제2 정션 영역을 공유하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 및 제2 정션 영역들은 기판 내에 n형 이온이 주입된 영역인 반도체 소자.
  15. 제1항에 있어서,
    상기 NMOS들 및 이퀄라이징 트랜지스터는 리세스된 채널을 갖는 반도체 소자.
  16. 비트 라인과 게이트 전극이 전기적으로 연결되고 상보 비트 라인과 제1 전극이 전기적으로 연결된 제1 NMOS,
    상기 상보 비트 라인과 게이트 전극이 전기적으로 연결되고, 상기 비트 라인과 제1 전극이 전기적으로 연결된 제2 NMOS,
    상기 제1 NMOS의 게이트 전극과 상기 제2 NMOS의 게이트 전극의 사이에 배치된 이퀄라이징 트랜지스터, 및
    상기 비트 라인 및 상보 비트 라인에 프리 차지 전압을 공급하기 위한 프리 차지 전압 전극을 포함하며,
    상기 제1 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제1 전극이 전기적으로 연결되고,
    상기 제2 NMOS의 제1 전극과 상기 이퀄라이징 트랜지스터의 제2 전극이 전기 적으로 연결되는 단위 센스 앰프를,
    상하 방향 및 좌우 방향으로 미러링된 형태로 배치된 센스 앰프부를 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 이퀄라이징 트랜지스터의 게이트 전극에 이퀄라이징 커맨드 신호를 인가하기 위한 이퀄라이징 커맨드 신호선을 더 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 이퀄라이징 커맨드 신호선은 상기 이퀄라이징 트랜지스터의 게이트 전극과 같은 높이에 형성되며, 상기 이퀄라이징 트랜지스터의 게이트 전극의 양 끝에 수직 방향으로 연결되는 반도체 소자.
  19. 제17항에 있어서,
    상기 이퀄라이징 커맨드 신호선은 상기 이퀄라이징 트랜지스터의 게이트 전극과 다른 높이에 형성되며, 컨택 플러그에 의해 전기적으로 연결되는 반도체 소자.
  20. 제19항에 있어서,
    상기 이퀄라이징 커맨드 신호선은 금속 또는 금속 실리사이드로 형성되는 반 도체 소자.
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