JP2003168782A - センスアンプおよびそれを用いた電子機器 - Google Patents
センスアンプおよびそれを用いた電子機器Info
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- JP2003168782A JP2003168782A JP2001366820A JP2001366820A JP2003168782A JP 2003168782 A JP2003168782 A JP 2003168782A JP 2001366820 A JP2001366820 A JP 2001366820A JP 2001366820 A JP2001366820 A JP 2001366820A JP 2003168782 A JP2003168782 A JP 2003168782A
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Abstract
(57)【要約】
【課題】 しきい値ばらつきの影響を抑制したセンスア
ンプ、ならびに良好な特性を有するＴＦＴにより構成さ
れたセンスアンプを提供する。 【解決手段】 第１の入力端子と第２の入力端子に入力
される信号の電位差を検出する本発明のセンスアンプ
は、第１および第２のトランジスタの各ゲート・ソース
間電圧に前記第１および前記第２のトランジスタのしき
い値に相当する電圧をそれぞれ印加する第１の手段と、
前記第１および前記第２の入力端子に入力する信号を前
記第１および前記第２のトランジスタのゲートにそれぞ
れ伝達する第２の手段と、を有し、前記第１および前記
第２のトランジスタのしきい値ばらつきを補正する。
ンプ、ならびに良好な特性を有するＴＦＴにより構成さ
れたセンスアンプを提供する。 【解決手段】 第１の入力端子と第２の入力端子に入力
される信号の電位差を検出する本発明のセンスアンプ
は、第１および第２のトランジスタの各ゲート・ソース
間電圧に前記第１および前記第２のトランジスタのしき
い値に相当する電圧をそれぞれ印加する第１の手段と、
前記第１および前記第２の入力端子に入力する信号を前
記第１および前記第２のトランジスタのゲートにそれぞ
れ伝達する第２の手段と、を有し、前記第１および前記
第２のトランジスタのしきい値ばらつきを補正する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に薄膜トランジスタからなる半導体装置に用いら
れるセンスアンプに関する。
し、特に薄膜トランジスタからなる半導体装置に用いら
れるセンスアンプに関する。
【０００２】
【従来の技術】半導体記憶装置において、記憶されたデ
ータを読み出す過程でセンスアンプが用いられる。従来
のセンスアンプの一例の構成とその動作を、図２７を用
いて説明する。図２７において、対となるビット線に対
応する第1入力端子ＩＮ１、第２入力端子ＩＮ２にはそ
れぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが
接続されている。ＰＭＯＳ負荷トランジスタＭＰ１、Ｍ
Ｐ２のソースは共に電源ＶＤＤに接続され、ゲートは共
通であり更にＭＰ１のドレインと接続されている。ま
た、ＭＰ１のドレインはＭＮ１のドレインと接続され、
ＭＰ２のドレインはＭＮ２のドレイン、ならびに出力端
子ＯＵＴと接続されている。ＭＮ１とＭＮ２のソースは
共通であり、直流電流源の役割を果たすＮＭＯＳトラン
ジスタＭＮ３のドレインに接続されている。ＭＮ３のゲ
ートはバイアス電源Ｖ#ＢＩＡＳに、ソースは電源ＧＮ
Ｄに接続されている。なお、図２７に示すセンスアンプ
はカレントミラー型差動増幅器を構成している。
ータを読み出す過程でセンスアンプが用いられる。従来
のセンスアンプの一例の構成とその動作を、図２７を用
いて説明する。図２７において、対となるビット線に対
応する第1入力端子ＩＮ１、第２入力端子ＩＮ２にはそ
れぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが
接続されている。ＰＭＯＳ負荷トランジスタＭＰ１、Ｍ
Ｐ２のソースは共に電源ＶＤＤに接続され、ゲートは共
通であり更にＭＰ１のドレインと接続されている。ま
た、ＭＰ１のドレインはＭＮ１のドレインと接続され、
ＭＰ２のドレインはＭＮ２のドレイン、ならびに出力端
子ＯＵＴと接続されている。ＭＮ１とＭＮ２のソースは
共通であり、直流電流源の役割を果たすＮＭＯＳトラン
ジスタＭＮ３のドレインに接続されている。ＭＮ３のゲ
ートはバイアス電源Ｖ#ＢＩＡＳに、ソースは電源ＧＮ
Ｄに接続されている。なお、図２７に示すセンスアンプ
はカレントミラー型差動増幅器を構成している。
【０００３】半導体記憶装置において、記憶されたデー
タを読み出す際に、そのデータが“Ｈｉ”か“Ｌｏ”か
によって対となるビット線に高低で逆の電位差が生じ
る。図２７に示すセンスアンプは、第1入力端子ＩＮ
１、第２入力端子ＩＮ２に送られたビット線の信号の僅
かな電位差を検出し、その結果を増幅して出力する。す
なわち、ＩＮ１の電位よりＩＮ２の電位の方が大きいと
き出力端子ＯＵＴは“Ｌｏ”を出力し、逆にＩＮ１の電
位よりＩＮ２の電位の方が小さいとき出力端子ＯＵＴは
“Ｈｉ”を出力する。このようにセンスアンプは、半導
体記憶装置において記憶されたデータの読み取りに用い
られている。
タを読み出す際に、そのデータが“Ｈｉ”か“Ｌｏ”か
によって対となるビット線に高低で逆の電位差が生じ
る。図２７に示すセンスアンプは、第1入力端子ＩＮ
１、第２入力端子ＩＮ２に送られたビット線の信号の僅
かな電位差を検出し、その結果を増幅して出力する。す
なわち、ＩＮ１の電位よりＩＮ２の電位の方が大きいと
き出力端子ＯＵＴは“Ｌｏ”を出力し、逆にＩＮ１の電
位よりＩＮ２の電位の方が小さいとき出力端子ＯＵＴは
“Ｈｉ”を出力する。このようにセンスアンプは、半導
体記憶装置において記憶されたデータの読み取りに用い
られている。
【０００４】
【発明が解決しようとする課題】近年ガラス基板上に半
導体薄膜を形成した画像表示装置、特に薄膜トランジス
タ（以降、ＴＦＴと記す）を使用したアクティブマトリ
クス型画像表示装置が普及している。ＴＦＴを使用した
アクティブマトリクス型画像表示装置（以下、画像表示
装置という）は、マトリクス状に配置された数十万から
数百万のＴＦＴを有し、各画素の電荷を制御している。
更に、最近の技術として、画素を構成する画素ＴＦＴの
他に、駆動回路、更には記憶回路、コントロール回路、
ＣＰＵまでもＴＦＴを用いて同時形成する、いわゆるシ
ステムオングラスを実現するＴＦＴ技術（ポリシリコン
ＴＦＴ技術など）が発展しつつある。
導体薄膜を形成した画像表示装置、特に薄膜トランジス
タ（以降、ＴＦＴと記す）を使用したアクティブマトリ
クス型画像表示装置が普及している。ＴＦＴを使用した
アクティブマトリクス型画像表示装置（以下、画像表示
装置という）は、マトリクス状に配置された数十万から
数百万のＴＦＴを有し、各画素の電荷を制御している。
更に、最近の技術として、画素を構成する画素ＴＦＴの
他に、駆動回路、更には記憶回路、コントロール回路、
ＣＰＵまでもＴＦＴを用いて同時形成する、いわゆるシ
ステムオングラスを実現するＴＦＴ技術（ポリシリコン
ＴＦＴ技術など）が発展しつつある。
【０００５】しかし、現状のＴＦＴ技術ではトランジス
タの特性ばらつきが単結晶Ｓｉ基板上に形成するトラン
ジスタ技術に比べて大きいことが課題となっている。こ
れは図２７で示した従来例の回路を現状のＴＦＴ技術で
用いることは難しいことを示している。例えば、ＮＭＯ
ＳトランジスタＭＮ１とＭＮ２のしきい値がそれぞれ1.
0[V]、1.5[V]で0.5Ｖ差があるとする。第１入力端子Ｉ
Ｎ１の電位より第２入力端子ＩＮ２の電位が0.2[V]大き
いと出力ＯＵＴは“Ｌｏ”となるべきところが“Ｈｉ”
となり誤動作することになってしまう。これは、ダイナ
ミック・ランダム・アクセス・メモリー（ＤＲＡＭ）の
読み出し回路に使用する場合は致命傷となる。
タの特性ばらつきが単結晶Ｓｉ基板上に形成するトラン
ジスタ技術に比べて大きいことが課題となっている。こ
れは図２７で示した従来例の回路を現状のＴＦＴ技術で
用いることは難しいことを示している。例えば、ＮＭＯ
ＳトランジスタＭＮ１とＭＮ２のしきい値がそれぞれ1.
0[V]、1.5[V]で0.5Ｖ差があるとする。第１入力端子Ｉ
Ｎ１の電位より第２入力端子ＩＮ２の電位が0.2[V]大き
いと出力ＯＵＴは“Ｌｏ”となるべきところが“Ｈｉ”
となり誤動作することになってしまう。これは、ダイナ
ミック・ランダム・アクセス・メモリー（ＤＲＡＭ）の
読み出し回路に使用する場合は致命傷となる。
【０００６】また、スタティック・ランダム・アクセス
・メモリー（ＳＲＡＭ）の読み出し回路に使用するので
あれば、入力端子の電位差は時間と共に大きくなり最終
的にはＮＭＯＳトランジスタＭＮ１とＭＮ２のしきい値
ばらつきを吸収し誤動作する可能性は小さくなる。しか
し、しきい値ばらつきを吸収するまで入力電位差が大き
くなるには時間がかかり読み出し時間が長くなるという
欠点は拭えない。
・メモリー（ＳＲＡＭ）の読み出し回路に使用するので
あれば、入力端子の電位差は時間と共に大きくなり最終
的にはＮＭＯＳトランジスタＭＮ１とＭＮ２のしきい値
ばらつきを吸収し誤動作する可能性は小さくなる。しか
し、しきい値ばらつきを吸収するまで入力電位差が大き
くなるには時間がかかり読み出し時間が長くなるという
欠点は拭えない。
【０００７】そこで本発明は、上記問題に鑑みしきい値
ばらつきの影響を抑制したセンスアンプを提供すること
を課題とする。また、本発明は良好な特性を有するＴＦ
Ｔにより構成されたセンスアンプを提供することを課題
とする。
ばらつきの影響を抑制したセンスアンプを提供すること
を課題とする。また、本発明は良好な特性を有するＴＦ
Ｔにより構成されたセンスアンプを提供することを課題
とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のセンスアンプは以下に示す構成を有す
る。
めに、本発明のセンスアンプは以下に示す構成を有す
る。
【０００９】第１の入力端子と第２の入力端子に入力さ
れる信号の電位差を検出する本発明のセンスアンプは、
第１および第２のトランジスタの各ゲート・ソース間電
圧に前記第１および前記第２のトランジスタのしきい値
に相当する電圧をそれぞれ印加する第１の手段と、前記
第１および前記第２の入力端子に入力する信号を前記第
１および前記第２のトランジスタのゲートにそれぞれ伝
達する第２の手段と、を有し、前記第１および前記第２
のトランジスタのしきい値ばらつきを補正することを特
徴とする。
れる信号の電位差を検出する本発明のセンスアンプは、
第１および第２のトランジスタの各ゲート・ソース間電
圧に前記第１および前記第２のトランジスタのしきい値
に相当する電圧をそれぞれ印加する第１の手段と、前記
第１および前記第２の入力端子に入力する信号を前記第
１および前記第２のトランジスタのゲートにそれぞれ伝
達する第２の手段と、を有し、前記第１および前記第２
のトランジスタのしきい値ばらつきを補正することを特
徴とする。
【００１０】前記第１および前記第２のトランジスタの
ソースは共通であり、かつ、第１のスイッチを介して第
１の電源に接続されている。
ソースは共通であり、かつ、第１のスイッチを介して第
１の電源に接続されている。
【００１１】前記第１および前記第２のトランジスタの
ドレインは、それぞれ第２および第３のスイッチを介し
て第２の電源に接続されてもよい。
ドレインは、それぞれ第２および第３のスイッチを介し
て第２の電源に接続されてもよい。
【００１２】また、前記第１のトランジスタのドレイン
は、第２のスイッチと第１の抵抗素子を介して第２の電
源に接続され、前記第２のトランジスタのドレインは、
第３のスイッチと第２の抵抗素子を介して前記第２の電
源に接続されてもよい。
は、第２のスイッチと第１の抵抗素子を介して第２の電
源に接続され、前記第２のトランジスタのドレインは、
第３のスイッチと第２の抵抗素子を介して前記第２の電
源に接続されてもよい。
【００１３】また、前記第１のトランジスタのドレイン
は、第２のスイッチおよび第３のトランジスタを介して
第２の電源に接続され、前記第２のトランジスタのドレ
インは、第３のスイッチおよび第４のトランジスタを介
して前記第２の電源に接続され、前記第３および第４の
トランジスタのゲートは、共に前記第３のドレインに接
続されていてもよい。
は、第２のスイッチおよび第３のトランジスタを介して
第２の電源に接続され、前記第２のトランジスタのドレ
インは、第３のスイッチおよび第４のトランジスタを介
して前記第２の電源に接続され、前記第３および第４の
トランジスタのゲートは、共に前記第３のドレインに接
続されていてもよい。
【００１４】なお、前記第１の手段は、前記第１および
前記第２のトランジスタの各ゲート・ドレイン間の導通
・非導通を制御する第１のスイッチング手段と、前記第
１および前記第２のトランジスタの各ドレインに電荷の
流入あるいは放出を制御する第２のスイッチング手段
と、前記第１および前記第２のトランジスタの各ソース
に電荷の流入あるいは放出を制御する第３のスイッチン
グ手段と、を有する。
前記第２のトランジスタの各ゲート・ドレイン間の導通
・非導通を制御する第１のスイッチング手段と、前記第
１および前記第２のトランジスタの各ドレインに電荷の
流入あるいは放出を制御する第２のスイッチング手段
と、前記第１および前記第２のトランジスタの各ソース
に電荷の流入あるいは放出を制御する第３のスイッチン
グ手段と、を有する。
【００１５】また、前記第２の手段は、前記第１および
前記第２の入力端子と、前記第１および前記第２のトラ
ンジスタのゲートとの間にそれぞれ容量素子を介するこ
とにより達成される。
前記第２の入力端子と、前記第１および前記第２のトラ
ンジスタのゲートとの間にそれぞれ容量素子を介するこ
とにより達成される。
【００１６】また、別の前記第２の手段は、前記第１お
よび前記第２の入力端子と、前記第１および前記第２の
トランジスタのゲートとの間にそれぞれ容量素子および
スイッチを直列接続し、前記２組の容量素子とスイッチ
との接続ノードに、第３の電源との接続を制御する第４
および第５のスイッチをそれぞれ有することにより達成
される。
よび前記第２の入力端子と、前記第１および前記第２の
トランジスタのゲートとの間にそれぞれ容量素子および
スイッチを直列接続し、前記２組の容量素子とスイッチ
との接続ノードに、第３の電源との接続を制御する第４
および第５のスイッチをそれぞれ有することにより達成
される。
【００１７】また前記センスアンプは薄膜トランジスタ
により形成され、前記薄膜トランジスタの半導体活性層
を形成する半導体膜は、連続発振のレーザ光を用いたレ
ーザアニールによって結晶化される。
により形成され、前記薄膜トランジスタの半導体活性層
を形成する半導体膜は、連続発振のレーザ光を用いたレ
ーザアニールによって結晶化される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て，図面を参照しながら説明する。なお、従来例との比
較を容易にするため、以下の実施形態の説明には従来例
の各部に対応するトランジスタ等については同一の符号
を用いた。
て，図面を参照しながら説明する。なお、従来例との比
較を容易にするため、以下の実施形態の説明には従来例
の各部に対応するトランジスタ等については同一の符号
を用いた。
【００１９】［実施形態１］本実施形態では、図１に示
すセンスアンプについて説明する。まず、本実施形態の
構成について説明する。図１で示す本実施形態は、図２
７で示す従来例にスイッチ、容量素子が追加されている
点が異なる。すなわち、ＰＭＯＳトランジスタＭＰ１の
ドレインとＮＭＯＳトランジスタＭＮ１のドレインは、
第1のスイッチＳＷ１を介し接続が制御され、同様にＰ
ＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトラン
ジスタＭＮ２のドレインは、第２のスイッチＳＷ２を介
し接続が制御される。ＮＭＯＳトランジスタＭＮ１のド
レインとゲートは第３のスイッチＳＷ３を介し接続が制
御され、同様にＮＭＯＳトランジスタＭＮ２のドレイン
とゲートは第４のスイッチＳＷ４を介し接続が制御され
る。第1入力端子ＩＮ１とＮＭＯＳトランジスタＭＮ１
のゲートは第５のスイッチＳＷ５と容量素子Ｃ１により
ノード分離され、すなわち、第1入力端子ＩＮ１は第５
のスイッチＳＷ５を介してノードＮ１と接続が制御さ
れ、ノードＮ１とＮＭＯＳトランジスタＭＮ１のゲート
間にＣ１を付加する。同様に第２入力端子ＩＮ２とＮＭ
ＯＳトランジスタＭＮ２のゲートは第６のスイッチＳＷ
６と容量素子Ｃ２によりノード分離され、すなわち、第
２入力端子ＩＮ２は第６のスイッチＳＷ６を介してノー
ドＮ２と接続が制御され、ノードＮ２とＮＭＯＳトラン
ジスタＭＮ２のゲート間にＣ２を付加する。また、ノー
ドＮ１は第７のスイッチＳＷ７を介して電源ＧＮＤと接
続が制御され、同様にノードＮ２は第８のスイッチＳＷ
８を介して電源ＧＮＤと接続が制御される。ＮＭＯＳト
ランジスタＭＮ１のソースとゲート間には容量素子Ｃ３
を付加し、同様にＮＭＯＳトランジスタＭＮ２のソース
とゲート間には容量素子Ｃ４を付加する。最後に、ＮＭ
ＯＳトランジスタＭＮ１とＭＮ２の共通なソースは第９
のスイッチＳＷ９を介し電源ＧＮＤと接続が制御され
る。なお、制御信号（ＷＥ１、ＷＥ２、ＷＥ３、ＰＲ
１、ＰＲ２）は図１中の表にまとめた通り対応する各ス
イッチを制御する。
すセンスアンプについて説明する。まず、本実施形態の
構成について説明する。図１で示す本実施形態は、図２
７で示す従来例にスイッチ、容量素子が追加されている
点が異なる。すなわち、ＰＭＯＳトランジスタＭＰ１の
ドレインとＮＭＯＳトランジスタＭＮ１のドレインは、
第1のスイッチＳＷ１を介し接続が制御され、同様にＰ
ＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトラン
ジスタＭＮ２のドレインは、第２のスイッチＳＷ２を介
し接続が制御される。ＮＭＯＳトランジスタＭＮ１のド
レインとゲートは第３のスイッチＳＷ３を介し接続が制
御され、同様にＮＭＯＳトランジスタＭＮ２のドレイン
とゲートは第４のスイッチＳＷ４を介し接続が制御され
る。第1入力端子ＩＮ１とＮＭＯＳトランジスタＭＮ１
のゲートは第５のスイッチＳＷ５と容量素子Ｃ１により
ノード分離され、すなわち、第1入力端子ＩＮ１は第５
のスイッチＳＷ５を介してノードＮ１と接続が制御さ
れ、ノードＮ１とＮＭＯＳトランジスタＭＮ１のゲート
間にＣ１を付加する。同様に第２入力端子ＩＮ２とＮＭ
ＯＳトランジスタＭＮ２のゲートは第６のスイッチＳＷ
６と容量素子Ｃ２によりノード分離され、すなわち、第
２入力端子ＩＮ２は第６のスイッチＳＷ６を介してノー
ドＮ２と接続が制御され、ノードＮ２とＮＭＯＳトラン
ジスタＭＮ２のゲート間にＣ２を付加する。また、ノー
ドＮ１は第７のスイッチＳＷ７を介して電源ＧＮＤと接
続が制御され、同様にノードＮ２は第８のスイッチＳＷ
８を介して電源ＧＮＤと接続が制御される。ＮＭＯＳト
ランジスタＭＮ１のソースとゲート間には容量素子Ｃ３
を付加し、同様にＮＭＯＳトランジスタＭＮ２のソース
とゲート間には容量素子Ｃ４を付加する。最後に、ＮＭ
ＯＳトランジスタＭＮ１とＭＮ２の共通なソースは第９
のスイッチＳＷ９を介し電源ＧＮＤと接続が制御され
る。なお、制御信号（ＷＥ１、ＷＥ２、ＷＥ３、ＰＲ
１、ＰＲ２）は図１中の表にまとめた通り対応する各ス
イッチを制御する。
【００２０】次に、本実施形態の動作について、動作タ
イミングを示した図２、及び主要なタイミング時におけ
るスイッチの接続状況を示した図３を参照しながら説明
する。なお、説明の便宜上、以下では各制御信号が“Ｈ
ｉ”の時に対応するスイッチが導通し、“Ｌｏ”の時は
非導通になるとする。また、回路構成、回路動作の対照
性から図１の回路の左半分のみを抜粋して図３に示し
た。
イミングを示した図２、及び主要なタイミング時におけ
るスイッチの接続状況を示した図３を参照しながら説明
する。なお、説明の便宜上、以下では各制御信号が“Ｈ
ｉ”の時に対応するスイッチが導通し、“Ｌｏ”の時は
非導通になるとする。また、回路構成、回路動作の対照
性から図１の回路の左半分のみを抜粋して図３に示し
た。
【００２１】まず、全ての制御信号が“Ｌｏ”ですべて
のスイッチが非導通の状態から、制御信号ＷＥ２、ＰＲ
１、ＰＲ２を“Ｈｉ”の期間Ｔ１を設ける。期間Ｔ１で
の各スイッチの状態は図３−Ａに示す通りである。期間
Ｔ１に、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲー
ト電位を電源ＶＤＤからＰＭＯＳトランジスタＭＰ１
（ＭＰ２）のしきい値に相当する電圧だけ低い高電位を
与える。
のスイッチが非導通の状態から、制御信号ＷＥ２、ＰＲ
１、ＰＲ２を“Ｈｉ”の期間Ｔ１を設ける。期間Ｔ１で
の各スイッチの状態は図３−Ａに示す通りである。期間
Ｔ１に、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲー
ト電位を電源ＶＤＤからＰＭＯＳトランジスタＭＰ１
（ＭＰ２）のしきい値に相当する電圧だけ低い高電位を
与える。
【００２２】次に、制御信号ＷＥ２を“Ｌｏ”、ＷＥ３
を“Ｈｉ”の期間Ｔ２を設ける。期間Ｔ２での各スイッ
チの状態は図３−Ｂに示す通りである。期間Ｔ２では、
期間Ｔ１でＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲ
ートに充電された電荷を放電させ、ＭＮ１（ＭＮ２）の
ゲート・ソース間電圧がＭＮ１（ＭＮ２）のしきい値に
相当する電圧になるようにする。この期間Ｔ２は、ＮＭ
ＯＳトランジスタＭＮ１、ＭＮ２にそれぞれのしきい値
をゲート・ソース間電圧に記憶させる役目を果たす。
を“Ｈｉ”の期間Ｔ２を設ける。期間Ｔ２での各スイッ
チの状態は図３−Ｂに示す通りである。期間Ｔ２では、
期間Ｔ１でＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲ
ートに充電された電荷を放電させ、ＭＮ１（ＭＮ２）の
ゲート・ソース間電圧がＭＮ１（ＭＮ２）のしきい値に
相当する電圧になるようにする。この期間Ｔ２は、ＮＭ
ＯＳトランジスタＭＮ１、ＭＮ２にそれぞれのしきい値
をゲート・ソース間電圧に記憶させる役目を果たす。
【００２３】最後に、制御信号ＷＥ１、ＷＥ２、ＷＥ３
が“Ｈｉ”、そして、制御信号ＰＲ１、ＰＲ２が“Ｌ
ｏ”の期間Ｔ３を設ける。期間Ｔ３での各スイッチの状
態は図３−Ｃに示す通りである。期間Ｔ３では、ＮＭＯ
ＳトランジスタＭＮ１（ＭＮ２）のゲート電位に入力Ｉ
Ｎ１（ＩＮ２）に対応する電位を、期間Ｔ２で確定した
ゲート電位に上乗せする役割を果たす。期間Ｔ２で既に
ＮＭＯＳトランジスタＭＮ１とＭＮ２の各ゲート・ソー
ス間電圧にはそれぞれのしきい値が書き込まれているの
で、期間Ｔ３で前記上乗せされた電位差がそのままＮＭ
ＯＳトランジスタＭＮ１とＭＮ２の駆動能力の差に現れ
る。
が“Ｈｉ”、そして、制御信号ＰＲ１、ＰＲ２が“Ｌ
ｏ”の期間Ｔ３を設ける。期間Ｔ３での各スイッチの状
態は図３−Ｃに示す通りである。期間Ｔ３では、ＮＭＯ
ＳトランジスタＭＮ１（ＭＮ２）のゲート電位に入力Ｉ
Ｎ１（ＩＮ２）に対応する電位を、期間Ｔ２で確定した
ゲート電位に上乗せする役割を果たす。期間Ｔ２で既に
ＮＭＯＳトランジスタＭＮ１とＭＮ２の各ゲート・ソー
ス間電圧にはそれぞれのしきい値が書き込まれているの
で、期間Ｔ３で前記上乗せされた電位差がそのままＮＭ
ＯＳトランジスタＭＮ１とＭＮ２の駆動能力の差に現れ
る。
【００２４】このようにして、ＮＭＯＳトランジスタＭ
Ｎ１とＭＮ２のしきい値が異なっても入力信号ＩＮ１、
ＩＮ２の電位の大小を正確に検知することが可能とな
る。また、入力ＩＮ１とＩＮ２の電位差が小さい段階で
正確な検知ができることから短時間で出力を確定でき、
高速読み取りを可能にする。
Ｎ１とＭＮ２のしきい値が異なっても入力信号ＩＮ１、
ＩＮ２の電位の大小を正確に検知することが可能とな
る。また、入力ＩＮ１とＩＮ２の電位差が小さい段階で
正確な検知ができることから短時間で出力を確定でき、
高速読み取りを可能にする。
【００２５】［実施形態２］本実施形態では、図４に示
すセンスアンプについて説明する。本実施形態では図４
が示すように、実施形態１である図１の回路図から、第
５のスイッチＳＷ５から第８のスイッチＳＷ８までを取
り除き、入力端子ＩＮ１、ＩＮ２を直接容量素子Ｃ１、
Ｃ２に接続している形態をとっている。このため、入力
端子ＩＮ１、ＩＮ２から入力される各入力信号は実施形
態１の場合とは異なり図５に示すように期間Ｔ３以前で
は各入力信号は共に同電位の“Ｌｏ”レベル（実施形態
１の電源ＧＮＤレベルに相当）を維持し、期間Ｔ３で前
記“Ｌｏ”レベルからそれぞれ所望の電位レベルまで変
化させる必要がある。こうすることで、スイッチ数を削
減しながら実施形態１と同等の機能を享受できる。
すセンスアンプについて説明する。本実施形態では図４
が示すように、実施形態１である図１の回路図から、第
５のスイッチＳＷ５から第８のスイッチＳＷ８までを取
り除き、入力端子ＩＮ１、ＩＮ２を直接容量素子Ｃ１、
Ｃ２に接続している形態をとっている。このため、入力
端子ＩＮ１、ＩＮ２から入力される各入力信号は実施形
態１の場合とは異なり図５に示すように期間Ｔ３以前で
は各入力信号は共に同電位の“Ｌｏ”レベル（実施形態
１の電源ＧＮＤレベルに相当）を維持し、期間Ｔ３で前
記“Ｌｏ”レベルからそれぞれ所望の電位レベルまで変
化させる必要がある。こうすることで、スイッチ数を削
減しながら実施形態１と同等の機能を享受できる。
【００２６】［実施形態３］本実施形態では、図６に示
すセンスアンプについて説明する。本実施形態では図６
が示すように、実施形態１である図１の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を抵抗素子Ｒ
１、Ｒ２にそれぞれ置き換えた点が異なる。本実施形態
の動作タイミングについても図２が適用できる。本実施
形態は実施形態１に比べて動作的には劣るが、従来例と
の比較においては、しきい値補正機能によりしきい値ば
らつきに影響しない点で優位である。
すセンスアンプについて説明する。本実施形態では図６
が示すように、実施形態１である図１の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を抵抗素子Ｒ
１、Ｒ２にそれぞれ置き換えた点が異なる。本実施形態
の動作タイミングについても図２が適用できる。本実施
形態は実施形態１に比べて動作的には劣るが、従来例と
の比較においては、しきい値補正機能によりしきい値ば
らつきに影響しない点で優位である。
【００２７】［実施形態４］本実施形態では、図７に示
すセンスアンプについて説明する。本実施形態では図７
が示すように、実施形態２である図４の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を抵抗素子Ｒ
１、Ｒ２にそれぞれ置き換えた点が異なる。本実施形態
の動作タイミングについては図５が適用できる。本実施
形態は実施形態１に比べて動作的には劣るが、従来例と
の比較においては、しきい値補正機能によりしきい値ば
らつきに影響しない点で優位である。
すセンスアンプについて説明する。本実施形態では図７
が示すように、実施形態２である図４の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を抵抗素子Ｒ
１、Ｒ２にそれぞれ置き換えた点が異なる。本実施形態
の動作タイミングについては図５が適用できる。本実施
形態は実施形態１に比べて動作的には劣るが、従来例と
の比較においては、しきい値補正機能によりしきい値ば
らつきに影響しない点で優位である。
【００２８】［実施形態５］本実施形態では、図８に示
すセンスアンプについて説明する。本実施形態では図８
が示すように、実施形態１である図１の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を削除し、第
1のスイッチＳＷ１と第２のスイッチＳＷ２をＰＭＯＳ
トランジスタＭＰ１、ＭＰ２の元あった位置に移動した
点が異なる。また、本実施形態は実施形態３において抵
抗素子Ｒ１の役割を第１のスイッチＳＷ１にスイッチ機
能と同時に持たせているとも言える。第２のスイッチＳ
Ｗ２についても同様である。本実施形態の動作タイミン
グについても図２が適用できる。本実施形態は実施形態
１に比べて動作的には劣るが、従来例との比較において
は、しきい値補正機能によりしきい値ばらつきに影響し
ない点で優位である。
すセンスアンプについて説明する。本実施形態では図８
が示すように、実施形態１である図１の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を削除し、第
1のスイッチＳＷ１と第２のスイッチＳＷ２をＰＭＯＳ
トランジスタＭＰ１、ＭＰ２の元あった位置に移動した
点が異なる。また、本実施形態は実施形態３において抵
抗素子Ｒ１の役割を第１のスイッチＳＷ１にスイッチ機
能と同時に持たせているとも言える。第２のスイッチＳ
Ｗ２についても同様である。本実施形態の動作タイミン
グについても図２が適用できる。本実施形態は実施形態
１に比べて動作的には劣るが、従来例との比較において
は、しきい値補正機能によりしきい値ばらつきに影響し
ない点で優位である。
【００２９】［実施形態６］本実施形態では、図９に示
すセンスアンプについて説明する。本実施形態では図９
が示すように、実施形態２である図４の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を削除し、第
1のスイッチＳＷ１と第２のスイッチＳＷ２をＰＭＯＳ
トランジスタＭＰ１、ＭＰ２の元あった位置に移動した
点が異なる。本実施形態の動作タイミングについても図
５が適用できる。本実施形態は実施形態１に比べて動作
的には劣るが、従来例との比較においては、しきい値補
正機能によりしきい値ばらつきに影響しない点で優位で
ある。
すセンスアンプについて説明する。本実施形態では図９
が示すように、実施形態２である図４の回路図におい
て、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を削除し、第
1のスイッチＳＷ１と第２のスイッチＳＷ２をＰＭＯＳ
トランジスタＭＰ１、ＭＰ２の元あった位置に移動した
点が異なる。本実施形態の動作タイミングについても図
５が適用できる。本実施形態は実施形態１に比べて動作
的には劣るが、従来例との比較においては、しきい値補
正機能によりしきい値ばらつきに影響しない点で優位で
ある。
【００３０】なお、以上の実施形態１〜実施形態６にお
いてトランジスタの導電型を固定して説明したが、電源
系の高低を反転させトランジスタの導電型を反転しても
よい。
いてトランジスタの導電型を固定して説明したが、電源
系の高低を反転させトランジスタの導電型を反転しても
よい。
【００３１】
【実施例】ここで、本発明の実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００３２】［実施例１］図１０に示した本実施例は、
実施形態１のセンスアンプ（図１）において各スイッチ
を具体的にＮＭＯＳトランジスタで構成した例である。
本実施例では各スイッチにＮＭＯＳトランジスタを用い
たが、ＰＭＯＳトランジスタを用いてもよいし、ＣＭＯ
Ｓトランジスタでもよい。また、ＮＭＯＳ、ＰＭＯＳ、
ＣＭＯＳを組み合わせて用いてもよい。
実施形態１のセンスアンプ（図１）において各スイッチ
を具体的にＮＭＯＳトランジスタで構成した例である。
本実施例では各スイッチにＮＭＯＳトランジスタを用い
たが、ＰＭＯＳトランジスタを用いてもよいし、ＣＭＯ
Ｓトランジスタでもよい。また、ＮＭＯＳ、ＰＭＯＳ、
ＣＭＯＳを組み合わせて用いてもよい。
【００３３】本実施例は、実施形態１のセンスアンプ
（図１）の各スイッチをＮＭＯＳトランジスタで構成し
た例であるが、実施形態２〜実施形態６のセンスアンプ
の各スイッチをＮＭＯＳトランジスタで構成できること
は言うまでもない。また、前記各スイッチはＮＭＯＳ、
ＰＭＯＳ、ＣＭＯＳを任意に組み合わせて用いてもよ
い。
（図１）の各スイッチをＮＭＯＳトランジスタで構成し
た例であるが、実施形態２〜実施形態６のセンスアンプ
の各スイッチをＮＭＯＳトランジスタで構成できること
は言うまでもない。また、前記各スイッチはＮＭＯＳ、
ＰＭＯＳ、ＣＭＯＳを任意に組み合わせて用いてもよ
い。
【００３４】［実施例２］図１１に示した本実施例は、
１列分のメモリセルを含んだ半導体記憶装置の一部分を
示し、実施形態１〜実施形態６に記載したセンスアンプ
が半導体記憶装置に組み込まれた実施例である。本実施
例は、プリチャージ回路、メモリセルから成るメモリセ
ルアレイ、対を成すデータ線Ｄ、／Ｄ、ワード線Ｗ（Ｗ
＿１、Ｗ＿２、…、Ｗ＿ｎ）、複数本から成る制御信号
線ＣＳＬ、およびセンスアンプから構成されている。
１列分のメモリセルを含んだ半導体記憶装置の一部分を
示し、実施形態１〜実施形態６に記載したセンスアンプ
が半導体記憶装置に組み込まれた実施例である。本実施
例は、プリチャージ回路、メモリセルから成るメモリセ
ルアレイ、対を成すデータ線Ｄ、／Ｄ、ワード線Ｗ（Ｗ
＿１、Ｗ＿２、…、Ｗ＿ｎ）、複数本から成る制御信号
線ＣＳＬ、およびセンスアンプから構成されている。
【００３５】データの読み出し動作を簡単に説明する。
まず、前記対を成すデータ線Ｄ、／Ｄは、前記プリチャ
ージ回路により同電位の状態にされる。次に、前記ワー
ド線のうちある１つのワード線がアクティブ電位をとり
対応するメモリセルが選択される。前記メモリセルが選
択されると記憶されていたデータに依存して前記対を成
すデータ線Ｄ、／Ｄ間に電位差が生じ、これをセンスア
ンプが検出しデータの読み出しを行なう。このように実
施形態１〜実施形態６に記載したセンスアンプを半導体
記憶装置に用いることができる。
まず、前記対を成すデータ線Ｄ、／Ｄは、前記プリチャ
ージ回路により同電位の状態にされる。次に、前記ワー
ド線のうちある１つのワード線がアクティブ電位をとり
対応するメモリセルが選択される。前記メモリセルが選
択されると記憶されていたデータに依存して前記対を成
すデータ線Ｄ、／Ｄ間に電位差が生じ、これをセンスア
ンプが検出しデータの読み出しを行なう。このように実
施形態１〜実施形態６に記載したセンスアンプを半導体
記憶装置に用いることができる。
【００３６】［実施例３］図１２に示した本実施例は、
マトリックス状のメモリセルを含んだ半導体記憶装置の
ブロック図を示し、実施形態１〜実施形態６に記載した
センスアンプが半導体記憶装置に組み込まれた別の実施
例である。本実施例は、プリチャージ回路、メモリセル
から成るメモリセルアレイ、対を成すデータ線群、ワー
ド線群、書き込み回路および読み出し回路から構成され
ている。実施形態１〜実施形態６に記載したセンスアン
プは読み出し回路の一部を構成している。
マトリックス状のメモリセルを含んだ半導体記憶装置の
ブロック図を示し、実施形態１〜実施形態６に記載した
センスアンプが半導体記憶装置に組み込まれた別の実施
例である。本実施例は、プリチャージ回路、メモリセル
から成るメモリセルアレイ、対を成すデータ線群、ワー
ド線群、書き込み回路および読み出し回路から構成され
ている。実施形態１〜実施形態６に記載したセンスアン
プは読み出し回路の一部を構成している。
【００３７】データの読み出し動作を簡単に説明する。
まず、前記対を成すデータ線群は、前記プリチャージ回
路により同電位の状態にされる。次に、行デコーダによ
り前記ワード線のうちある１つのワード線がアクティブ
電位をとり対応するメモリセル行が選択される。これに
より選択されたメモリセル行の各メモリセルに記憶され
ていたデータに依存して前記各対を成すデータ線にそれ
ぞれ電位差が生じる。更に、列デコーダにより前記対を
成すデータ線群のうち１つを選択し、これを読み出し回
路のセンスアンプが検出しデータの読み出しを行なうこ
とにより所望のメモリセル中のデータを読み出す。この
ように実施形態１〜実施形態６に記載したセンスアンプ
を半導体記憶装置に用いることができる。なお、実施例
２は本実施例の１部分を抜き出したものに対応する。
まず、前記対を成すデータ線群は、前記プリチャージ回
路により同電位の状態にされる。次に、行デコーダによ
り前記ワード線のうちある１つのワード線がアクティブ
電位をとり対応するメモリセル行が選択される。これに
より選択されたメモリセル行の各メモリセルに記憶され
ていたデータに依存して前記各対を成すデータ線にそれ
ぞれ電位差が生じる。更に、列デコーダにより前記対を
成すデータ線群のうち１つを選択し、これを読み出し回
路のセンスアンプが検出しデータの読み出しを行なうこ
とにより所望のメモリセル中のデータを読み出す。この
ように実施形態１〜実施形態６に記載したセンスアンプ
を半導体記憶装置に用いることができる。なお、実施例
２は本実施例の１部分を抜き出したものに対応する。
【００３８】［実施例４］図１３に示した本実施例は、
システムと表示部を含む半導体装置のブロック図を示
し、実施形態１〜実施形態６に記載したセンスアンプが
半導体装置に組み込まれた別の実施例である。
システムと表示部を含む半導体装置のブロック図を示
し、実施形態１〜実施形態６に記載したセンスアンプが
半導体装置に組み込まれた別の実施例である。
【００３９】図１３において、半導体装置２０１は、画
像データを取り込み、または作成して、画像データの加
工とフォーマット変換を行い、画像を表示する装置であ
る。半導体装置２０１としては、例えば、ゲーム機、ビ
デオカメラ、カーナビゲーション、パーソナルコンピュ
ータ等を考えることができる。
像データを取り込み、または作成して、画像データの加
工とフォーマット変換を行い、画像を表示する装置であ
る。半導体装置２０１としては、例えば、ゲーム機、ビ
デオカメラ、カーナビゲーション、パーソナルコンピュ
ータ等を考えることができる。
【００４０】半導体装置２０１は、入力端子２１１、第
１の制御回路２１２、第２の制御回路２１３、ＣＰＵ２
１４、第１の記憶回路部２１５、第２の記憶回路部２１
６、および信号線駆動回路２１７、走査線駆動回路２１
８および画素部２１９から成る半導体表示部２０２を有
する。従来は半導体表示部２０２のみが、ガラス、石
英、プラスチック等の絶縁表面を有する基板上に形成さ
れていたが、本実施例では他のすべての回路ブロックが
前記絶縁表面を有する基板上に形成される。
１の制御回路２１２、第２の制御回路２１３、ＣＰＵ２
１４、第１の記憶回路部２１５、第２の記憶回路部２１
６、および信号線駆動回路２１７、走査線駆動回路２１
８および画素部２１９から成る半導体表示部２０２を有
する。従来は半導体表示部２０２のみが、ガラス、石
英、プラスチック等の絶縁表面を有する基板上に形成さ
れていたが、本実施例では他のすべての回路ブロックが
前記絶縁表面を有する基板上に形成される。
【００４１】入力端子２１１からは、それぞれの電子機
器に応じて、画像データの基となるデータが入力され
る。例えば、放送受信機ではアンテナからの入力データ
であり、ビデオカメラではＣＣＤからの入力データであ
る。ＤＶテープやメモリーカードからの入力データであ
ってもよい。入力端子２１１から入力されたデータは、
第１の制御回路２１２によって画像信号に変換される。
第１の制御回路２１２では、ＭＰＥＧ規格やテープフォ
ーマット等に従って圧縮符号化された画像データの復号
処理、画像の補間やリサイズといった画像信号処理が行
われる。第１の制御回路２１２から出力された画像信号
や、ＣＰＵ２１４が作成または加工した画像信号は、第
２の制御回路２１３に入力され、半導体表示部２０２に
適したフォーマット（例えば走査フォーマット等）に変
換される。第２の制御回路２１３からは、フォーマット
変換された画像信号と制御信号が出力される。
器に応じて、画像データの基となるデータが入力され
る。例えば、放送受信機ではアンテナからの入力データ
であり、ビデオカメラではＣＣＤからの入力データであ
る。ＤＶテープやメモリーカードからの入力データであ
ってもよい。入力端子２１１から入力されたデータは、
第１の制御回路２１２によって画像信号に変換される。
第１の制御回路２１２では、ＭＰＥＧ規格やテープフォ
ーマット等に従って圧縮符号化された画像データの復号
処理、画像の補間やリサイズといった画像信号処理が行
われる。第１の制御回路２１２から出力された画像信号
や、ＣＰＵ２１４が作成または加工した画像信号は、第
２の制御回路２１３に入力され、半導体表示部２０２に
適したフォーマット（例えば走査フォーマット等）に変
換される。第２の制御回路２１３からは、フォーマット
変換された画像信号と制御信号が出力される。
【００４２】ＣＰＵ２１４は、第１の制御回路２１２、
第２の制御回路２１３および他のインターフェース回路
における信号処理を効率良く制御する。また、画像デー
タを作成したり、加工したりする。第１の記憶回路部２
１５は、第１の制御回路２１２から出力される画像デー
タや第２の制御回路２１３から出力される画像データを
格納するメモリ領域、ＣＰＵによる制御を行う際のワー
クメモリ領域、ＣＰＵによって画像データを作成する際
のワークメモリ領域、等として用いられる。第１の記憶
回路部２１５としては、ＤＲＡＭやＳＲＡＭが用いら
れ、実施形態１〜実施形態６に記載したセンスアンプを
第１の記憶回路部２１５内に用いる。第２の記憶回路部
２１６は、ＣＰＵ２１４によって画像データを作成また
は加工する場合に必要となる、色データや文字データを
格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭ
によって構成される。
第２の制御回路２１３および他のインターフェース回路
における信号処理を効率良く制御する。また、画像デー
タを作成したり、加工したりする。第１の記憶回路部２
１５は、第１の制御回路２１２から出力される画像デー
タや第２の制御回路２１３から出力される画像データを
格納するメモリ領域、ＣＰＵによる制御を行う際のワー
クメモリ領域、ＣＰＵによって画像データを作成する際
のワークメモリ領域、等として用いられる。第１の記憶
回路部２１５としては、ＤＲＡＭやＳＲＡＭが用いら
れ、実施形態１〜実施形態６に記載したセンスアンプを
第１の記憶回路部２１５内に用いる。第２の記憶回路部
２１６は、ＣＰＵ２１４によって画像データを作成また
は加工する場合に必要となる、色データや文字データを
格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭ
によって構成される。
【００４３】信号線駆動回路２１７は第２の制御回路２
１３から画像信号と制御信号（クロック信号、スタート
パルス等）を、走査線駆動回路２１８は第２の制御回路
２１３から制御信号（クロック信号、スタートパルス
等）をそれぞれ受け取り、画素部２１９において画像を
表示する。
１３から画像信号と制御信号（クロック信号、スタート
パルス等）を、走査線駆動回路２１８は第２の制御回路
２１３から制御信号（クロック信号、スタートパルス
等）をそれぞれ受け取り、画素部２１９において画像を
表示する。
【００４４】なお、半導体表示部としては、例えば液晶
ディスプレイ、ＥＬディスプレイを考えることができ
る。また、高性能ゲーム機のように、図１３に示したア
ーキテクチャではＣＰＵの負担が大きすぎる場合には、
新たに画像処理用のプロセッサを設けてＣＰＵの負荷を
軽減した構成をとる場合もある。
ディスプレイ、ＥＬディスプレイを考えることができ
る。また、高性能ゲーム機のように、図１３に示したア
ーキテクチャではＣＰＵの負担が大きすぎる場合には、
新たに画像処理用のプロセッサを設けてＣＰＵの負荷を
軽減した構成をとる場合もある。
【００４５】以上のように、実施形態１〜実施形態６に
記載したセンスアンプを半導体装置に用いることができ
る。
記載したセンスアンプを半導体装置に用いることができ
る。
【００４６】［実施例５］本実施例では、本発明の半導
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法の例を示す。
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法の例を示す。
【００４７】ガラス基板上に下地膜として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成し
た。続いて、前記下地膜上に半導体膜として、プラズマ
ＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そ
して、５００℃で３時間の熱処理を行って、半導体膜が
含有する水素を放出させた後、レーザアニール法により
半導体膜の結晶化を行った。
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成し
た。続いて、前記下地膜上に半導体膜として、プラズマ
ＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そ
して、５００℃で３時間の熱処理を行って、半導体膜が
含有する水素を放出させた後、レーザアニール法により
半導体膜の結晶化を行った。
【００４８】レーザアニ-ル法に用いるレーザとして
は、連続発振のＹＶＯ4レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ4レーザの第２高
調波（波長５３２ｎｍ）を用いた。レーザ光を光学系に
より所定の形状のビームとして、基板表面上に形成した
半導体膜に照射した。
は、連続発振のＹＶＯ4レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ4レーザの第２高
調波（波長５３２ｎｍ）を用いた。レーザ光を光学系に
より所定の形状のビームとして、基板表面上に形成した
半導体膜に照射した。
【００４９】なお、基板上に照射されるビームの形状
は、レーザの種類や、光学系によって変化させることが
できる。こうして、基板上に照射されるビームのアスペ
クト比やエネルギー密度の分布を変えることができる。
例えば、基板上に照射されるビームの形状は、線状、矩
形状、楕円状など、様々な形状とすることができる。本
実施例では、ＹＶＯ4レーザの第２高調波を、光学系に
よって２００μｍ×５０μｍの楕円状にし、半導体膜に
照射した。
は、レーザの種類や、光学系によって変化させることが
できる。こうして、基板上に照射されるビームのアスペ
クト比やエネルギー密度の分布を変えることができる。
例えば、基板上に照射されるビームの形状は、線状、矩
形状、楕円状など、様々な形状とすることができる。本
実施例では、ＹＶＯ4レーザの第２高調波を、光学系に
よって２００μｍ×５０μｍの楕円状にし、半導体膜に
照射した。
【００５０】ここで、レーザ光を基板表面上に形成した
半導体膜に照射する際に用いる、光学系の模式図を図１
４に示す。
半導体膜に照射する際に用いる、光学系の模式図を図１
４に示す。
【００５１】レーザ１０１から射出されたレーザ光（Ｙ
ＶＯ4レーザの第２高調波）は、ミラー１０２を経由し
て、凸レンズ１０３に入射する。レーザ光は凸レンズ１
０３に対して斜めに入射させる。このようにすること
で、非点収差などの収差により焦点位置がずれ、照射面
またはその近傍において楕円状ビーム１０６を形成する
ことができる。
ＶＯ4レーザの第２高調波）は、ミラー１０２を経由し
て、凸レンズ１０３に入射する。レーザ光は凸レンズ１
０３に対して斜めに入射させる。このようにすること
で、非点収差などの収差により焦点位置がずれ、照射面
またはその近傍において楕円状ビーム１０６を形成する
ことができる。
【００５２】そして、このようにして形成される楕円状
ビーム１０６を照射しながら、例えば１０７で示す方向
または１０８で示す方向にガラス基板１０５を移動させ
た。こうして、ガラス基板１０５上に形成された半導体
膜１０４において、楕円状ビーム１０６を相対的に移動
させながら照射した。
ビーム１０６を照射しながら、例えば１０７で示す方向
または１０８で示す方向にガラス基板１０５を移動させ
た。こうして、ガラス基板１０５上に形成された半導体
膜１０４において、楕円状ビーム１０６を相対的に移動
させながら照射した。
【００５３】なお、楕円状ビーム１０６の相対的な走査
方向は、楕円状ビーム１０６の長軸に垂直な方向とし
た。
方向は、楕円状ビーム１０６の長軸に垂直な方向とし
た。
【００５４】本実施例では、凸レンズ１０３に対するレ
ーザ光の入射角φを約２０°として２００μｍ×５０μ
ｍの楕円状ビームを形成し、ガラス基板１０５を５０ｃ
ｍ／ｓの速度で移動させながら照射して、半導体膜の結
晶化を行った。
ーザ光の入射角φを約２０°として２００μｍ×５０μ
ｍの楕円状ビームを形成し、ガラス基板１０５を５０ｃ
ｍ／ｓの速度で移動させながら照射して、半導体膜の結
晶化を行った。
【００５５】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより３千倍にて表面
を観察した結果を図１５に示す。なお、セコエッチング
におけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤として
Ｋ2Ｃｒ2Ｏ7を用いて作製されるものである。図１５
は、図中の矢印で示す方向にレーザ光を相対的に走査さ
せて得られたものである。レーザ光の走査方向に平行に
大粒径の結晶粒が形成されている様子がわかる。つま
り、レーザ光の走査方向に対して延在するように結晶成
長がなされる。
セコエッチングを行って、ＳＥＭにより３千倍にて表面
を観察した結果を図１５に示す。なお、セコエッチング
におけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤として
Ｋ2Ｃｒ2Ｏ7を用いて作製されるものである。図１５
は、図中の矢印で示す方向にレーザ光を相対的に走査さ
せて得られたものである。レーザ光の走査方向に平行に
大粒径の結晶粒が形成されている様子がわかる。つま
り、レーザ光の走査方向に対して延在するように結晶成
長がなされる。
【００５６】このように、本実施例の手法を用いて結晶
化を行った半導体膜には大粒径の結晶粒が形成されてい
る。そのため、前記半導体膜を半導体活性層として用い
てＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域
に含まれる結晶粒界の本数を少なくすることができる。
また、個々の結晶粒の内部は実質的に単結晶と見なせる
結晶性を有することから、単結晶半導体を用いたトラン
ジスタと同等の高いモビリティ（電界効果移動度）を得
ることも可能である。
化を行った半導体膜には大粒径の結晶粒が形成されてい
る。そのため、前記半導体膜を半導体活性層として用い
てＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域
に含まれる結晶粒界の本数を少なくすることができる。
また、個々の結晶粒の内部は実質的に単結晶と見なせる
結晶性を有することから、単結晶半導体を用いたトラン
ジスタと同等の高いモビリティ（電界効果移動度）を得
ることも可能である。
【００５７】さらに、ＴＦＴを、そのキャリアの移動方
向が、形成された結晶粒の延在する方向と揃うように配
置すれば、キャリアが結晶粒界を横切る回数を極端に減
らすことができる。そのため、オン電流値（ＴＦＴがオ
ン状態にある時に流れるドレイン電流値）、オフ電流値
（ＴＦＴがオフ状態にある時に流れるドレイン電流
値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツ
キを低減することも可能となり、電気的特性は著しく向
上する。
向が、形成された結晶粒の延在する方向と揃うように配
置すれば、キャリアが結晶粒界を横切る回数を極端に減
らすことができる。そのため、オン電流値（ＴＦＴがオ
ン状態にある時に流れるドレイン電流値）、オフ電流値
（ＴＦＴがオフ状態にある時に流れるドレイン電流
値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツ
キを低減することも可能となり、電気的特性は著しく向
上する。
【００５８】なお、半導体膜の広い範囲に楕円状ビーム
１０６を照射するため、楕円状ビーム１０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（以
下、スキャンと表記する）を、複数回行っている。ここ
で、１回のスキャン毎に、楕円状ビーム１０６の位置
は、その長軸に平行な方向にずらされる。また、連続す
るスキャン間では、その走査方向を逆にする。ここで、
連続する２回のスキャンにおいて、一方を往路のスキャ
ン、もう一方を復路のスキャンと呼ぶことにする。
１０６を照射するため、楕円状ビーム１０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（以
下、スキャンと表記する）を、複数回行っている。ここ
で、１回のスキャン毎に、楕円状ビーム１０６の位置
は、その長軸に平行な方向にずらされる。また、連続す
るスキャン間では、その走査方向を逆にする。ここで、
連続する２回のスキャンにおいて、一方を往路のスキャ
ン、もう一方を復路のスキャンと呼ぶことにする。
【００５９】楕円状ビーム１０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図１
５に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１０６の走査方向に垂直な方向の長さを、
Ｄ１と表記する。復路のスキャンにおいて、図１５に示
したような大粒径の結晶粒が形成された領域の、楕円状
ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と
表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図１
５に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１０６の走査方向に垂直な方向の長さを、
Ｄ１と表記する。復路のスキャンにおいて、図１５に示
したような大粒径の結晶粒が形成された領域の、楕円状
ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と
表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【００６０】このとき、オーバーラップ率ＲO.L［％］
を式(１)で定義する。
を式(１)で定義する。
【００６１】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・(１)
【００６２】本実施例では、オーバーラップ率ＲO.Lを
０［％］とした。
０［％］とした。
【００６３】［実施例６］本実施例では、本発明の半導
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法において、実施例５とは異な
る例を示す。
体装置が有するＴＦＴの半導体活性層を作製する上で、
半導体膜を結晶化する手法において、実施例５とは異な
る例を示す。
【００６４】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例５と同様である。その後、特開平７
−１８３５４０号公報に記載された方法を利用し、前記
半導体膜上にスピンコート法にて酢酸ニッケル水溶液
（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５
００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で
１２時間の熱処理を行った。続いて、レーザアニール法
により、半導体膜の結晶性の向上を行った。
での工程は、実施例５と同様である。その後、特開平７
−１８３５４０号公報に記載された方法を利用し、前記
半導体膜上にスピンコート法にて酢酸ニッケル水溶液
（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５
００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で
１２時間の熱処理を行った。続いて、レーザアニール法
により、半導体膜の結晶性の向上を行った。
【００６５】レーザアニ-ル法に用いるレーザとして
は、連続発振のＹＶＯ4レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ4レーザの第２高
調波（波長５３２ｎｍ）を用い、図１４で示した光学系
における凸レンズ１０３に対するレーザ光の入射角φを
約２０°として、２００μｍ×５０μｍの楕円状ビーム
を形成した。ガラス基板１０５を５０ｃｍ／ｓの速度で
移動させながら、前記楕円状ビームを照射して、半導体
膜の結晶性の向上を行った。
は、連続発振のＹＶＯ4レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ4レーザの第２高
調波（波長５３２ｎｍ）を用い、図１４で示した光学系
における凸レンズ１０３に対するレーザ光の入射角φを
約２０°として、２００μｍ×５０μｍの楕円状ビーム
を形成した。ガラス基板１０５を５０ｃｍ／ｓの速度で
移動させながら、前記楕円状ビームを照射して、半導体
膜の結晶性の向上を行った。
【００６６】なお、楕円状ビーム１０６の相対的な走査
方向は、楕円状ビーム１０６の長軸に垂直な方向とし
た。
方向は、楕円状ビーム１０６の長軸に垂直な方向とし
た。
【００６７】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより３千倍にて表面
を観察した。その結果を図１６に示す。図１６は、図中
の矢印で示す方向にレーザ光を相対的に走査させて得ら
れたものであり、走査方向に対して延在して大粒径の結
晶粒が形成されている様子がわかる。
セコエッチングを行って、ＳＥＭにより３千倍にて表面
を観察した。その結果を図１６に示す。図１６は、図中
の矢印で示す方向にレーザ光を相対的に走査させて得ら
れたものであり、走査方向に対して延在して大粒径の結
晶粒が形成されている様子がわかる。
【００６８】このように、本発明を用いて結晶化を行っ
た半導体膜には大粒径の結晶粒が形成されているため、
前記半導体膜を用いてＴＦＴを作製すると、そのチャネ
ル形成領域に含まれる結晶粒界の本数を少なくすること
ができる。また、個々の結晶粒は実質的に単結晶と見な
せる結晶性を有することから、単結晶半導体を用いたト
ランジスタと同等の高いモビリティ（電界効果移動度）
を得ることも可能である。
た半導体膜には大粒径の結晶粒が形成されているため、
前記半導体膜を用いてＴＦＴを作製すると、そのチャネ
ル形成領域に含まれる結晶粒界の本数を少なくすること
ができる。また、個々の結晶粒は実質的に単結晶と見な
せる結晶性を有することから、単結晶半導体を用いたト
ランジスタと同等の高いモビリティ（電界効果移動度）
を得ることも可能である。
【００６９】さらに、形成された結晶粒が一方向に揃っ
ている。そのため、ＴＦＴを、そのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値、オフ電流値、
しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低
減することも可能となり、電気的特性は著しく向上す
る。
ている。そのため、ＴＦＴを、そのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値、オフ電流値、
しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低
減することも可能となり、電気的特性は著しく向上す
る。
【００７０】なお、半導体膜の広い範囲に楕円状ビーム
１０６を照射するため、楕円状ビーム１０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（スキ
ャン）を、複数回行っている。ここで、１回のスキャン
毎に、楕円状ビーム１０６の位置は、その長軸に平行な
方向にずらされる。また、連続するスキャン間では、そ
の走査方向を逆にする。ここで、連続する２回のスキャ
ンにおいて、一方を往路のスキャン、もう一方を復路の
スキャンと呼ぶことにする。
１０６を照射するため、楕円状ビーム１０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（スキ
ャン）を、複数回行っている。ここで、１回のスキャン
毎に、楕円状ビーム１０６の位置は、その長軸に平行な
方向にずらされる。また、連続するスキャン間では、そ
の走査方向を逆にする。ここで、連続する２回のスキャ
ンにおいて、一方を往路のスキャン、もう一方を復路の
スキャンと呼ぶことにする。
【００７１】楕円状ビーム１０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図１
６に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１０６の走査方向に垂直な方向の長さを、
Ｄ１と表記する。復路のスキャンにおいて、図１６に示
したような大粒径の結晶粒が形成された領域の、楕円状
ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と
表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図１
６に示したような大粒径の結晶粒が形成された領域の、
楕円状ビーム１０６の走査方向に垂直な方向の長さを、
Ｄ１と表記する。復路のスキャンにおいて、図１６に示
したような大粒径の結晶粒が形成された領域の、楕円状
ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と
表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【００７２】このとき、式(１)と同様に、オーバーラッ
プ率ＲO.L［％］を定義する。本実施例では、オーバー
ラップ率ＲO.Lを０［％］とした。
プ率ＲO.L［％］を定義する。本実施例では、オーバー
ラップ率ＲO.Lを０［％］とした。
【００７３】また、上記結晶化の手法によって得られた
半導体膜（図中、Improved CG−Siliconと表記）のラマ
ン散乱分光の結果を図１７に太線で示す。ここで、比較
のため、単結晶シリコン（図中、ref.(100)Si Waferと
表記）のラマン散乱分光の結果を細線で示した。また、
非晶質珪素膜を形成後、熱処理を行って半導体膜が含有
する水素を放出させた後、パルス発振のエキシマレーザ
を用い結晶化を行った半導体膜（図中、excimer laser
annealingと表記）のラマン散乱分光の結果を図１７に
点線で示した。
半導体膜（図中、Improved CG−Siliconと表記）のラマ
ン散乱分光の結果を図１７に太線で示す。ここで、比較
のため、単結晶シリコン（図中、ref.(100)Si Waferと
表記）のラマン散乱分光の結果を細線で示した。また、
非晶質珪素膜を形成後、熱処理を行って半導体膜が含有
する水素を放出させた後、パルス発振のエキシマレーザ
を用い結晶化を行った半導体膜（図中、excimer laser
annealingと表記）のラマン散乱分光の結果を図１７に
点線で示した。
【００７４】本実施例の手法によって得られた半導体膜
のラマンシフトは、５１７．３ｃｍ -1のピークを有す
る。また、半値幅は、４．９６ｃｍ-1である。一方、単
結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピ
ークを有する。また、半値幅は、４．４４ｃｍ-1であ
る。パルス発振のエキシマレーザを用い結晶化を行った
半導体膜のラマンシフトは、５１６．３ｃｍ-1である。
また、半値幅は、６．１６ｃｍ-1である。
のラマンシフトは、５１７．３ｃｍ -1のピークを有す
る。また、半値幅は、４．９６ｃｍ-1である。一方、単
結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピ
ークを有する。また、半値幅は、４．４４ｃｍ-1であ
る。パルス発振のエキシマレーザを用い結晶化を行った
半導体膜のラマンシフトは、５１６．３ｃｍ-1である。
また、半値幅は、６．１６ｃｍ-1である。
【００７５】図１７の結果により、本実施例に示した結
晶化の手法によって得られた半導体膜の結晶性が、パル
ス発振のエキシマレーザを用い結晶化を行った半導体膜
の結晶性と比べて、単結晶シリコンに近いことがわか
る。
晶化の手法によって得られた半導体膜の結晶性が、パル
ス発振のエキシマレーザを用い結晶化を行った半導体膜
の結晶性と比べて、単結晶シリコンに近いことがわか
る。
【００７６】［実施例７］本実施例では、実施例５に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１４、図１８および図１９を用
いて説明する。
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１４、図１８および図１９を用
いて説明する。
【００７７】本実施例では基板２０として、ガラス基板
を用い、ガラス基板上に下地膜２１として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒
化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７
％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜
２１上に半導体膜２２として、プラズマＣＶＤ法により
非晶質珪素膜１５０ｎｍを形成した。そして、５００℃
で３時間の熱処理を行って、半導体膜が含有する水素を
放出させた。（図１８（Ａ））
を用い、ガラス基板上に下地膜２１として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒
化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７
％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜
２１上に半導体膜２２として、プラズマＣＶＤ法により
非晶質珪素膜１５０ｎｍを形成した。そして、５００℃
で３時間の熱処理を行って、半導体膜が含有する水素を
放出させた。（図１８（Ａ））
【００７８】その後、レーザ光として連続発振のＹＶＯ
4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を
用い、図１４で示した光学系における凸レンズ１０３に
対するレーザ光の入射角φを約２０°として２００μｍ
×５０μｍの楕円状ビームを形成した。前記楕円状ビー
ムを、５０ｃｍ／ｓの速度で相対的に走査して、半導体
膜２２に照射し、結晶化した半導体膜２３を得た。（図
１８（Ｂ））
4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を
用い、図１４で示した光学系における凸レンズ１０３に
対するレーザ光の入射角φを約２０°として２００μｍ
×５０μｍの楕円状ビームを形成した。前記楕円状ビー
ムを、５０ｃｍ／ｓの速度で相対的に走査して、半導体
膜２２に照射し、結晶化した半導体膜２３を得た。（図
１８（Ｂ））
【００７９】そして、第１のドーピング処理を行い、半
導体膜２４を得た。これはしきい値を制御するためのチ
ャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガ
ス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧
６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行っ
た。（図１８（Ｃ））
導体膜２４を得た。これはしきい値を制御するためのチ
ャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガ
ス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧
６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行っ
た。（図１８（Ｃ））
【００８０】続いて、パターニングを行って、半導体膜
２４を所望の形状にエッチングした後、エッチングされ
た半導体膜２５、２６を覆うゲート絶縁膜２７としてプ
ラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜
を形成する。次いで、ゲート絶縁膜２７上に導電膜とし
て膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ
膜２９を積層形成する。（図１８（Ｄ））
２４を所望の形状にエッチングした後、エッチングされ
た半導体膜２５、２６を覆うゲート絶縁膜２７としてプ
ラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜
を形成する。次いで、ゲート絶縁膜２７上に導電膜とし
て膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ
膜２９を積層形成する。（図１８（Ｄ））
【００８１】フォトリソグラフィ法を用いてレジストか
らなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ
膜、ゲート絶縁膜をエッチングする。
らなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ
膜、ゲート絶縁膜をエッチングする。
【００８２】そして、レジストからなるマスクを除去
し、新たにマスク３３を形成して第２のドーピング処理
を行い、半導体膜にｎ型を付与する不純物元素を導入す
る。この場合、導電層３０、３１がｎ型を付与する不純
物元素に対するマスクとなり、自己整合的に不純物領域
３４が形成される。本実施例では第２のド−ピング処理
は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてフォスフィ
ン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして
行った。（図１８（Ｅ））
し、新たにマスク３３を形成して第２のドーピング処理
を行い、半導体膜にｎ型を付与する不純物元素を導入す
る。この場合、導電層３０、３１がｎ型を付与する不純
物元素に対するマスクとなり、自己整合的に不純物領域
３４が形成される。本実施例では第２のド−ピング処理
は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてフォスフィ
ン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして
行った。（図１８（Ｅ））
【００８３】次いで、レジストからなるマスク３３を除
去した後、新たにレジストからなるマスク３５を形成し
て第３のドーピング処理を行う。第３のドーピング処理
により、ｐチャネル型ＴＦＴの活性層となる半導体膜に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された不純物領域３６を形成する。導電層３０、３１
を不純物元素に対するマスクとして用い、ｐ型を付与す
る不純物元素を添加して自己整合的に不純物領域３６を
形成する。本実施例では第３のド−ピング処理において
も、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてジボラン
（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして
行った。（図１８（Ｆ））
去した後、新たにレジストからなるマスク３５を形成し
て第３のドーピング処理を行う。第３のドーピング処理
により、ｐチャネル型ＴＦＴの活性層となる半導体膜に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された不純物領域３６を形成する。導電層３０、３１
を不純物元素に対するマスクとして用い、ｐ型を付与す
る不純物元素を添加して自己整合的に不純物領域３６を
形成する。本実施例では第３のド−ピング処理において
も、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてジボラン
（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして
行った。（図１８（Ｆ））
【００８４】以上までの工程で、それぞれの半導体層に
不純物領域３４、３６が形成される。
不純物領域３４、３６が形成される。
【００８５】次いで、レジストからなるマスク３５を除
去して、プラズマＣＶＤ法により第１の層間絶縁膜３７
として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３
２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成し
た。
去して、プラズマＣＶＤ法により第１の層間絶縁膜３７
として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３
２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成し
た。
【００８６】次いで、熱処理により、半導体層の結晶性
の回復、それぞれの半導体層に添加された不純物元素の
活性化を行う。本実施例ではファーネスアニール炉を用
いた熱アニール法により、窒素雰囲気中にて５５０度４
時間の熱処理を行った。（図１８（Ｇ））
の回復、それぞれの半導体層に添加された不純物元素の
活性化を行う。本実施例ではファーネスアニール炉を用
いた熱アニール法により、窒素雰囲気中にて５５０度４
時間の熱処理を行った。（図１８（Ｇ））
【００８７】次いで、第１の層間絶縁膜３７上に無機絶
縁膜材料または有機絶縁物材料から成る第２の層間絶縁
膜３８を形成する。本実施例では、ＣＶＤ法により膜厚
５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの
酸化珪素膜を形成した。
縁膜材料または有機絶縁物材料から成る第２の層間絶縁
膜３８を形成する。本実施例では、ＣＶＤ法により膜厚
５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの
酸化珪素膜を形成した。
【００８８】そして、熱処理を行うと水素化処理を行う
ことができる。本実施例では、ファーネスアニール炉を
用い、４１０度で１時間、窒素雰囲気中にて熱処理を行
った。
ことができる。本実施例では、ファーネスアニール炉を
用い、４１０度で１時間、窒素雰囲気中にて熱処理を行
った。
【００８９】続いて、各不純物領域とそれぞれ電気的に
接続する配線３９を形成する。本実施例では、膜厚５０
ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜
厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成
した。もちろん、二層構造に限らず、単層構造でもよい
し、三層以上の積層構造にしてもよい。また、配線の材
料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜
上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層
膜をパターニングして配線を形成してもよい。（図１８
（Ｈ））
接続する配線３９を形成する。本実施例では、膜厚５０
ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜
厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成
した。もちろん、二層構造に限らず、単層構造でもよい
し、三層以上の積層構造にしてもよい。また、配線の材
料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜
上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層
膜をパターニングして配線を形成してもよい。（図１８
（Ｈ））
【００９０】以上の様にして、チャネル長６μｍ、チャ
ネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型
ＴＦＴ５２が形成された。
ネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型
ＴＦＴ５２が形成された。
【００９１】これらの電気的特性を測定した結果を図１
９に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１
９（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図
１９（Ｂ）に示す。電気的特性の測定条件は、測定点を
それぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの
範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。ま
た、図１９において、ドレイン電流（ＩＤ）、ゲート電
流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示して
いる。
９に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１
９（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図
１９（Ｂ）に示す。電気的特性の測定条件は、測定点を
それぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの
範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。ま
た、図１９において、ドレイン電流（ＩＤ）、ゲート電
流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示して
いる。
【００９２】本発明を用いて結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っているため、キ
ャリアが結晶粒界を横切る回数を極端に減らすことがで
きる。そのため、図１９に示したように電気的特性の良
いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦ
Ｔにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴに
おいて２０５ｃｍ2／Ｖｓとなることがわかる。このよ
うなＴＦＴを用いて半導体装置を作製すれば、その動作
特性および信頼性をも向上することが可能となる。
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っているため、キ
ャリアが結晶粒界を横切る回数を極端に減らすことがで
きる。そのため、図１９に示したように電気的特性の良
いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦ
Ｔにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴに
おいて２０５ｃｍ2／Ｖｓとなることがわかる。このよ
うなＴＦＴを用いて半導体装置を作製すれば、その動作
特性および信頼性をも向上することが可能となる。
【００９３】なお、本実施例ではトップゲート構造の場
合を説明したが、ボトムゲート構造、デュアルゲート構
造であってもよい。また、基板としては、ガラス基板の
他、石英基板、プラスチック基板などの一般に絶縁表面
を有する基板を用いても良い。
合を説明したが、ボトムゲート構造、デュアルゲート構
造であってもよい。また、基板としては、ガラス基板の
他、石英基板、プラスチック基板などの一般に絶縁表面
を有する基板を用いても良い。
【００９４】［実施例８］本実施例では、実施例６に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１４、図２０〜図２２、図２３
を用いて説明する。
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図１４、図２０〜図２２、図２３
を用いて説明する。
【００９５】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例７と同様である。なお、非晶質珪素
膜は、１５０ｎｍの厚さで形成した。（図２０（Ａ））
での工程は、実施例７と同様である。なお、非晶質珪素
膜は、１５０ｎｍの厚さで形成した。（図２０（Ａ））
【００９６】その後、特開平７−１８３５４０号公報に
記載された方法を利用し、前記半導体膜上にスピンコー
ト法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、
体積１０ｍｌ）を塗布して金属含有層４１を形成する。
そして、５００℃の窒素雰囲気で１時間、５５０℃の窒
素雰囲気で１２時間の熱処理を行った。こうして半導体
膜４２を得た。（図２０（Ｂ））
記載された方法を利用し、前記半導体膜上にスピンコー
ト法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、
体積１０ｍｌ）を塗布して金属含有層４１を形成する。
そして、５００℃の窒素雰囲気で１時間、５５０℃の窒
素雰囲気で１２時間の熱処理を行った。こうして半導体
膜４２を得た。（図２０（Ｂ））
【００９７】続いて、レーザアニール法により、半導体
膜４２の結晶性の向上を行う。
膜４２の結晶性の向上を行う。
【００９８】レーザアニール法の条件は、レーザ光とし
て連続発振のＹＶＯ4レーザの第２高調波（波長５３２
ｎｍ、５．５Ｗ）を用い、図１４で示した光学系におけ
る凸レンズ１０３に対するレーザ光の入射角φを約２０
°として２００μｍ×５０μｍの楕円状ビームを形成し
た。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５
０ｃｍ／ｓの速度で移動させながら照射して、半導体膜
４２の結晶性の向上を行った。こうして半導体膜４３を
得た。（図２０（Ｃ））
て連続発振のＹＶＯ4レーザの第２高調波（波長５３２
ｎｍ、５．５Ｗ）を用い、図１４で示した光学系におけ
る凸レンズ１０３に対するレーザ光の入射角φを約２０
°として２００μｍ×５０μｍの楕円状ビームを形成し
た。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５
０ｃｍ／ｓの速度で移動させながら照射して、半導体膜
４２の結晶性の向上を行った。こうして半導体膜４３を
得た。（図２０（Ｃ））
【００９９】図２０（Ｃ）の半導体膜の結晶化の後の工
程は、実施例７において示した図１８（Ｃ）〜図１８
（Ｈ）の工程と同様である。こうして、チャネル長６μ
ｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチ
ャネル型ＴＦＴ５２が形成された。これらの電気的特性
を測定した。
程は、実施例７において示した図１８（Ｃ）〜図１８
（Ｈ）の工程と同様である。こうして、チャネル長６μ
ｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチ
ャネル型ＴＦＴ５２が形成された。これらの電気的特性
を測定した。
【０１００】上記工程によって作製したＴＦＴの電気的
特性を、図２１、図２２、図２３に示す。
特性を、図２１、図２２、図２３に示す。
【０１０１】図２１（Ａ）及び図２１（Ｂ）に、図２０
（Ｃ）のレーザアニール工程において、基板の速度を２
０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を
示す。図２１（Ａ）に、ｎチャネル型ＴＦＴ５１の電気
的特性を示す。また図２１（Ｂ）に、ｐチャネル型ＴＦ
Ｔ５２の電気的特性を示す。また、図２２（Ａ）及び図
２２（Ｂ）に、図２０（Ｃ）のレーザアニール工程にお
いて、基板の速度を５０ｃｍ／ｓで移動させて作製した
ＴＦＴの電気的特性を示す。図２２（Ａ）に、ｎチャネ
ル型ＴＦＴ５１の電気的特性を示す。また図２２（Ｂ）
に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
（Ｃ）のレーザアニール工程において、基板の速度を２
０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を
示す。図２１（Ａ）に、ｎチャネル型ＴＦＴ５１の電気
的特性を示す。また図２１（Ｂ）に、ｐチャネル型ＴＦ
Ｔ５２の電気的特性を示す。また、図２２（Ａ）及び図
２２（Ｂ）に、図２０（Ｃ）のレーザアニール工程にお
いて、基板の速度を５０ｃｍ／ｓで移動させて作製した
ＴＦＴの電気的特性を示す。図２２（Ａ）に、ｎチャネ
ル型ＴＦＴ５１の電気的特性を示す。また図２２（Ｂ）
に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１０２】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
１Ｖ及び５Ｖとした。また、図２１、図２２において、
ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、
移動度（μＦＥ）は点線で示している。
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
１Ｖ及び５Ｖとした。また、図２１、図２２において、
ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、
移動度（μＦＥ）は点線で示している。
【０１０３】本発明を用いて結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っており、レーザ
光の相対的な走査方向に対して交差する方向に形成され
る粒界が少ないため、キャリアが結晶粒界を横切る回数
を極端に減らすことができる。
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っており、レーザ
光の相対的な走査方向に対して交差する方向に形成され
る粒界が少ないため、キャリアが結晶粒界を横切る回数
を極端に減らすことができる。
【０１０４】そのため、図２１及び図２２に示したよう
に電気的特性の良いＴＦＴが得られる。特に移動度が、
図２１ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／
Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖ
ｓ、また、図２２ではｎチャネル型ＴＦＴにおいて５９
５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃ
ｍ2／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。
に電気的特性の良いＴＦＴが得られる。特に移動度が、
図２１ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／
Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖ
ｓ、また、図２２ではｎチャネル型ＴＦＴにおいて５９
５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃ
ｍ2／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。
【０１０５】また、図２３に、図２０（Ｃ）のレーザア
ニール工程において、基板の速度を５０ｃｍ／ｓで移動
させて作製したＴＦＴの電気的特性を示す。図２３
（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示
す。また図２３（Ｂ）に、ｐチャネル型ＴＦＴ５２の電
気的特性を示す。
ニール工程において、基板の速度を５０ｃｍ／ｓで移動
させて作製したＴＦＴの電気的特性を示す。図２３
（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示
す。また図２３（Ｂ）に、ｐチャネル型ＴＦＴ５２の電
気的特性を示す。
【０１０６】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
０．１Ｖ及び５Ｖとした。
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
０．１Ｖ及び５Ｖとした。
【０１０７】図２３に示したように電気的特性の良いＴ
ＦＴが得られる。特に移動度が、図２３（Ａ）に示した
ｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図２
３（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃ
ｍ2／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。
ＦＴが得られる。特に移動度が、図２３（Ａ）に示した
ｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図２
３（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃ
ｍ2／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。
【０１０８】なお、本実施例ではトップゲート構造の場
合を説明したが、ボトムゲート構造、デュアルゲート構
造であってもよい。また、基板としては、ガラス基板の
他、石英基板、プラスチック基板などの一般に絶縁表面
を有する基板を用いても良い。
合を説明したが、ボトムゲート構造、デュアルゲート構
造であってもよい。また、基板としては、ガラス基板の
他、石英基板、プラスチック基板などの一般に絶縁表面
を有する基板を用いても良い。
【０１０９】[実施例９]本実施例では、実施例４で述べ
たように本発明のセンスアンプを用いた半導体装置を組
み込んだ電子機器について図２４、図２５、図２６で説
明する。
たように本発明のセンスアンプを用いた半導体装置を組
み込んだ電子機器について図２４、図２５、図２６で説
明する。
【０１１０】このような電子機器には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図２４と図２５
に示す。
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図２４と図２５
に示す。
【０１１１】図２４（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４と同一基
板上に一体形成することができる。
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４と同一基
板上に一体形成することができる。
【０１１２】図２４（Ｂ）はビデオカメラであり、本体
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２と同一基板
上に一体形成することができる。
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２と同一基板
上に一体形成することができる。
【０１１３】図２４（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示部
９２０５で構成されている。本発明は表示部９２０５と
同一基板上に一体形成することができる。
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示部
９２０５で構成されている。本発明は表示部９２０５と
同一基板上に一体形成することができる。
【０１１４】図２４（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示部９３０２、アーム部９
３０３で構成される。本発明は表示部９３０２と同一基
板上に一体形成することができる。
イであり、本体９３０１、表示部９３０２、アーム部９
３０３で構成される。本発明は表示部９３０２と同一基
板上に一体形成することができる。
【０１１５】図２４（Ｅ）はテレビであり、本体９４０
１、スピーカ９４０２、表示部９４０３、受信装置９４
０４、増幅装置９４０５等で構成される。本発明は表示
部９４０３と同一基板上に一体形成することができる。
１、スピーカ９４０２、表示部９４０３、受信装置９４
０４、増幅装置９４０５等で構成される。本発明は表示
部９４０３と同一基板上に一体形成することができる。
【０１１６】図２４（Ｆ）は携帯書籍であり、本体９５
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２と同一基板上に一体形成することができ
る。
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２と同一基板上に一体形成することができ
る。
【０１１７】図２５（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３と同一基板上に一体形成することができる。
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３と同一基板上に一体形成することができる。
【０１１８】図２５（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行なうことができる。本発明は表示部９７０２と同
一基板上に一体形成することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行なうことができる。本発明は表示部９７０２と同
一基板上に一体形成することができる。
【０１１９】図２５（Ｃ）はデジタルカメラであり、本
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２と同一基板上に一体形成するこ
とができる。
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２と同一基板上に一体形成するこ
とができる。
【０１２０】図２５（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明はアクティブマトリクス基
板を備えた表示部９９０１と同一基板上に一体形成する
ことができる。
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明はアクティブマトリクス基
板を備えた表示部９９０１と同一基板上に一体形成する
ことができる。
【０１２１】図２６（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。
であり、投射装置３６０１、スクリーン３６０２で構成
される。
【０１２２】図２６（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。
【０１２３】なお、図２６（Ｃ）は、図２６（Ａ）及び
図２６（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、これに限定されず、例えば単板
式であってもよい。また、図２６（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。本発明は
液晶表示部３８０８と同一基板上に一体形成することが
できる。
図２６（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、これに限定されず、例えば単板
式であってもよい。また、図２６（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。本発明は
液晶表示部３８０８と同一基板上に一体形成することが
できる。
【０１２４】また、図２６（Ｄ）は、図２６（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２６（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２６（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１２５】以上の様に、本発明の適用範囲はきわめて
広く、あらゆる分野の電子機器に適用することが可能で
ある。
広く、あらゆる分野の電子機器に適用することが可能で
ある。
【０１２６】
【発明の効果】本発明のセンスアンプによれば、しきい
値ばらつきの大きいトランジスタ技術においても２つの
入力信号の電位差を正確に検出し誤動作を極力少なくす
ることが可能となる。また、入力信号の電位差が非常に
小さい状態からでも検出が可能であることから、検出速
度を向上させる効果がある。
値ばらつきの大きいトランジスタ技術においても２つの
入力信号の電位差を正確に検出し誤動作を極力少なくす
ることが可能となる。また、入力信号の電位差が非常に
小さい状態からでも検出が可能であることから、検出速
度を向上させる効果がある。
【図１】 本発明の実施形態１の回路図である。
【図２】 実施形態１に対する動作タイミングチャート
図である。
図である。
【図３】 実施形態１に対する主要期間における接続を
表す回路図である。
表す回路図である。
【図４】 本発明の実施形態２の回路図である。
【図５】 実施形態２に対する動作タイミングチャート
図である。
図である。
【図６】 本発明の実施形態３の回路図である。
【図７】 本発明の実施形態４の回路図である。
【図８】 本発明の実施形態５の回路図である。
【図９】 本発明の実施形態６の回路図である。
【図１０】 本発明の実施例１の回路図である。
【図１１】 本発明の実施例２の回路図である。
【図１２】 本発明の実施例３の回路図である。
【図１３】 本発明の実施例４の回路図である。
【図１４】 実施例５で用いる光学系の模式図である。
【図１５】 実施例５により作成された結晶性半導体膜
のＳＥＭ写真である。
のＳＥＭ写真である。
【図１６】 実施例６により作成された結晶性半導体膜
のＳＥＭ写真である。
のＳＥＭ写真である。
【図１７】 実施例６により作成された結晶性半導体膜
のラマン散乱分光の結果である。
のラマン散乱分光の結果である。
【図１８】 実施例７によるＴＦＴ作製工程図である。
【図１９】 実施例７により作製したＴＦＴの電気的特
性結果である。
性結果である。
【図２０】 実施例８によるＴＦＴ作製工程図である。
【図２１】 実施例８により作製したＴＦＴの電気的特
性結果である。
性結果である。
【図２２】 実施例８により作製したＴＦＴの電気的特
性結果である。
性結果である。
【図２３】 実施例８により作製したＴＦＴの電気的特
性結果である。
性結果である。
【図２４】 画像表示装置の一例を示す図である。
【図２５】 画像表示装置の一例を示す図である。
【図２６】 投影型液晶表示装置の構成を示す図であ
る。
る。
【図２７】 従来のセンスアンプの一例を示す図であ
る。
る。
２１ 下地膜
２２〜２６ 半導体膜
２７ ゲート絶縁膜
２８ ＴａＮ膜
２９ Ｗ膜
３０、３１ 導電層
３２ ゲート絶縁膜
３３ マスク
３４ 不純物領域
３５ マスク
３６ 不純物領域
３７ 第１の層間絶縁膜
３８ 第２の層間絶縁膜
３９ 配線
４１ 金属含有層
４２、４３ 半導体膜
５１ ｎチャネル型ＴＦＴ
５２ ｐチャネル型ＴＦＴ
１０１ レーザ
１０２ ミラー
１０３ 凸レンズ
１０４ 半導体膜
１０５ ガラス基板
１０６ 楕円状ビーム
１０７ ガラス基板の移動方向
１０８ ガラス基板の移動方向
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１４
21/8242 ６１３Ｂ
27/108 ６１２Ｂ
29/786 ６２７Ｇ
Ｇ１１Ｃ 11/34 ３５３Ａ
Ｆターム(参考） 5B015 HH01 JJ11 JJ23 KB14 PP02
QQ03
5F052 AA02 BA01 BA04 BB07 DA02
DB03 FA06 JA01
5F083 AD00 BS00 HA02 JA05 JA36
JA39 JA40 LA03 PR18 PR21
PR33
5F110 AA01 AA30 BB02 BB04 BB06
BB07 CC02 CC03 CC07 DD01
DD02 DD03 DD15 DD17 EE01
EE04 EE14 EE27 FF04 FF30
GG02 GG13 GG24 GG28 GG29
GG32 GG45 GG51 HJ01 HJ12
HJ23 HL01 HL02 HL03 HL04
HL06 HL12 NN03 NN04 NN22
NN24 NN27 NN35 PP01 PP03
PP04 PP05 PP06 PP24 PP29
PP34 PP35 QQ11 QQ23
5M024 AA37 AA47 AA93 BB14 BB35
CC72 HH01 KK24 PP01 PP03
PP05 PP07 PP09 PP10
Claims (18)
- 【請求項１】第１の入力端子と第２の入力端子に入力さ
れる信号の電位差を検出するセンスアンプであって、 第１および第２のトランジスタの各ゲート・ソース間電
圧に前記第１および前記第２のトランジスタのしきい値
に相当する電圧をそれぞれ印加する第１の手段と、 前記第１および前記第２の入力端子に入力する信号を前
記第１および前記第２のトランジスタのゲートにそれぞ
れ伝達する第２の手段と、 を有し、前記第１および前記第２のトランジスタのしき
い値ばらつきを補正することを特徴とするセンスアン
プ。 - 【請求項２】請求項１に記載のセンスアンプであって、
前記第１および前記第２のトランジスタのソースは共通
であり、かつ、第１のスイッチを介して第１の電源に接
続されていることを特徴とするセンスアンプ。 - 【請求項３】請求項１または請求項２に記載のセンスア
ンプであって、前記第１および前記第２のトランジスタ
のドレインは、それぞれ第２および第３のスイッチを介
して第２の電源に接続されていることを特徴とするセン
スアンプ。 - 【請求項４】請求項１または請求項２に記載のセンスア
ンプであって、 前記第１のトランジスタのドレインは、第２のスイッチ
と第１の抵抗素子を介して第２の電源に接続され、 前記第２のトランジスタのドレインは、第３のスイッチ
と第２の抵抗素子を介して前記第２の電源に接続されて
いることを特徴とするセンスアンプ。 - 【請求項５】請求項１または請求項２に記載のセンスア
ンプであって、 前記第１のトランジスタのドレインは、第２のスイッチ
および第３のトランジスタを介して第２の電源に接続さ
れ、 前記第２のトランジスタのドレインは、第３のスイッチ
および第４のトランジスタを介して前記第２の電源に接
続され、 前記第３および第４のトランジスタのゲートは、共に前
記第３のドレインに接続されていることを特徴とするセ
ンスアンプ。 - 【請求項６】請求項１乃至請求項５に記載のセンスアン
プであって、前記第１の手段は、 前記第１および前記第２のトランジスタの各ゲート・ド
レイン間の導通・非導通を制御する第１のスイッチング
手段と、 前記第１および前記第２のトランジスタの各ドレインに
電荷の流入あるいは放出を制御する第２のスイッチング
手段と、 前記第１および前記第２のトランジスタの各ソースに電
荷の流入あるいは放出を制御する第３のスイッチング手
段と、 を有することを特徴とするセンスアンプ。 - 【請求項７】請求項１乃至請求項６に記載のセンスアン
プであって、前記第２の手段は、 前記第１および前記第２の入力端子と、前記第１および
前記第２のトランジスタのゲートとの間にそれぞれ容量
素子を介することにより達成されることを特徴とするセ
ンスアンプ。 - 【請求項８】請求項１乃至請求項６に記載のセンスアン
プであって、前記第２の手段は、 前記第１および前記第２の入力端子と、前記第１および
前記第２のトランジスタのゲートとの間にそれぞれ容量
素子およびスイッチを直列接続し、 前記２組の容量素子とスイッチとの接続ノードに、第３
の電源との接続を制御する第４および第５のスイッチを
それぞれ有することにより達成されることを特徴とする
センスアンプ。 - 【請求項９】第１の入力端子と第２の入力端子に入力さ
れる信号の電位差を検出するセンスアンプであって、 第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタのソースは共に第１の電源に電気的に接続さ
れ、 前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭ
ＯＳトランジスタのゲートは共に前記第１のＰＭＯＳト
ランジスタのドレインに電気的に接続され、 前記第１のＰＭＯＳトランジスタのドレインは第１のス
イッチの第１の端子に電気的に接続され、 前記第２のＰＭＯＳトランジスタのドレインは第２のス
イッチの第１の端子に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、第６のスイッチの
第１の端子および第７のスイッチの第１の端子に電気的
に接続され、 前記第２の容量素子の第２の端子は、第８のスイッチの
第１の端子および第９のスイッチの第１の端子に電気的
に接続され、 前記第６のスイッチの第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第７のスイッチの第２の端子は、第３の電源に電気
的に接続され、 前記第８のスイッチの第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第９のスイッチの第２の端子は、前記第３の電源に
電気的に接続され、 前記第２のＰＭＯＳトランジスタのドレインに出力端子
が電気的に接続されていることを特徴とするセンスアン
プ。 - 【請求項１０】第１の入力端子と第２の入力端子に入力
される信号の電位差を検出するセンスアンプであって、 第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタのソースは共に第１の電源に電気的に接続さ
れ、 前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭ
ＯＳトランジスタのゲートは共に前記第１のＰＭＯＳト
ランジスタのドレインに電気的に接続され、 前記第１のＰＭＯＳトランジスタのドレインは第１のス
イッチの第１の端子に電気的に接続され、 前記第２のＰＭＯＳトランジスタのドレインは第２のス
イッチの第１の端子に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第２の容量素子の第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第２のＰＭＯＳトランジスタのドレインに出力端子
が電気的に接続されていることを特徴とするセンスアン
プ。 - 【請求項１１】第１の入力端子と第２の入力端子に入力
される信号の電位差を検出するセンスアンプであって、 第１の抵抗素子の第１の端子および第２の抵抗素子の第
１の端子は共に第１の電源に電気的に接続され、 前記第１の抵抗素子の第２の端子は第１のスイッチの第
１の端子に電気的に接続され、 前記第２の抵抗素子の第２の端子は第２のスイッチの第
１の端子に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、第６のスイッチの
第１の端子および第７のスイッチの第１の端子に電気的
に接続され、 前記第２の容量素子の第２の端子は、第８のスイッチの
第１の端子および第９のスイッチの第１の端子に電気的
に接続され、 前記第６のスイッチの第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第７のスイッチの第２の端子は、第３の電源に電気
的に接続され、 前記第８のスイッチの第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第９のスイッチの第２の端子は、前記第３の電源に
電気的に接続され、 前記第２の抵抗素子の第２の端子に出力端子が電気的に
接続されていることを特徴とするセンスアンプ。 - 【請求項１２】第１の入力端子と第２の入力端子に入力
される信号の電位差を検出するセンスアンプであって、 第１の抵抗素子の第１の端子および第２の抵抗素子の第
１の端子は共に第１の電源に電気的に接続され、 前記第１の抵抗素子の第２の端子は第１のスイッチの第
１の端子に電気的に接続され、 前記第２の抵抗素子の第２の端子は第２のスイッチの第
１の端子に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第２の容量素子の第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第２の抵抗素子の第２の端子に出力端子が電気的に
接続されていることを特徴とするセンスアンプ。 - 【請求項１３】第１の入力端子と第２の入力端子に入力
される信号の電位差を検出するセンスアンプであって、 第１のスイッチの第１の端子および第２のスイッチの第
１の端子は共に第１の電源に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、第６のスイッチの
第１の端子および第７のスイッチの第１の端子に電気的
に接続され、 前記第２の容量素子の第２の端子は、第８のスイッチの
第１の端子および第９のスイッチの第１の端子に電気的
に接続され、 前記第６のスイッチの第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第７のスイッチの第２の端子は、第３の電源に電気
的に接続され、 前記第８のスイッチの第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第９のスイッチの第２の端子は、前記第３の電源に
電気的に接続され、 前記第２のスイッチの第２の端子に出力端子が電気的に
接続されていることを特徴とするセンスアンプ。 - 【請求項１４】第１の入力端子と第２の入力端子に入力
される信号の電位差を検出するセンスアンプであって、 第１のスイッチの第１の端子および第２のスイッチの第
１の端子は共に第１の電源に電気的に接続され、 前記第１のスイッチの第２の端子は、第１のＮＭＯＳト
ランジスタのドレインおよび第３のスイッチの第１の端
子に電気的に接続され、 前記第２のスイッチの第２の端子は、第２のＮＭＯＳト
ランジスタのドレインおよび第４のスイッチの第１の端
子に電気的に接続され、 前記第１のＮＭＯＳトランジスタのゲートは、前記第３
のスイッチの第２の端子、第１の容量素子の第１の端子
および第２の容量素子の第１の端子に電気的に接続さ
れ、 前記第２のＮＭＯＳトランジスタのゲートは、前記第４
のスイッチの第２の端子、第３の容量素子の第１の端子
および第４の容量素子の第１の端子に電気的に接続さ
れ、 前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタのソースは共に、第５のスイッチの第
１の端子、前記第２の容量素子の第２の端子および前記
第４の容量素子の第２の端子に電気的に接続され、 前記第５のスイッチの第２の端子は第２の電源に電気的
に接続され、 前記第１の容量素子の第２の端子は、前記第１の入力端
子と電気的に接続され、 前記第２の容量素子の第２の端子は、前記第２の入力端
子と電気的に接続され、 前記第２のスイッチの第２の端子に出力端子が電気的に
接続されていることを特徴とするセンスアンプ。 - 【請求項１５】請求項１乃至請求項１５のいずれか１項
に記載の前記センスアンプは、薄膜トランジスタにより
形成されていることを特徴とするセンスアンプ。 - 【請求項１６】請求項１乃至請求項１５のいずれか１項
に記載の前記センスアンプは、薄膜トランジスタにより
形成され、かつ、画像表示装置と一体形成されているこ
とを特徴とするセンスアンプ。 - 【請求項１７】請求項１５または請求項１６に記載のセ
ンスアンプであって、前記薄膜トランジスタの半導体活
性層を形成する半導体膜は、連続発振のレーザ光を用い
たレーザアニールによって結晶化されることを特徴とす
るセンスアンプ。 - 【請求項１８】請求項１乃至請求項１７のいずれか１項
に記載の前記センスアンプを用いることを特徴とする電
子機器。
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Cited By (4)
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Cited By (6)
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