JPS62162297A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に係シ、特にＣＭＯ８
よりなるセンスアンプ回路において、センス時に生じる
ノイズを低減することができる半導体集積回路装置に関
するものである。

〔従来の技術〕

従来の半導体集積回路装置の一例を第３図に示し説明す
ると、この第３図は従来用いられてきたＣＭＯ８よりな
るセンスアンプの代表的な回路構成を示すものである。

図において、１はセンスアンプを駆動するだめの駆動信
号φ、Ｐをそのゲートに受けてオン・オフし、そのソー
スが電源ｖｅｅに接続されたＰチャンネルのトランジス
タ、２．３はそれぞれＰチャンネルおよびＮチャンネル
のトランジスタで、これらは直列に接続されており、こ
のトランジスタ２のソースはトランジスタ１のドレイン
に接続されている。４と５はそれぞれＰチャンネルおよ
びＮチャンネルのトランジスタで、これらは直列に接続
され、このトランジスタ４のソースがトランジスタ１の
ドレインに接続されている。そして、トランジスタ３お
よびトランジスタ５のソースは、センスアンプを駆動す
るだめの駆動信号φＳＮをそのゲートに受けてオン・オ
フし、かつソースが接地されたＮチャンネルのトランジ
スタ６のドレインに接続されている。

７はビット線（以下、ＢＬとする）で、その一方の端は
トランジスタ２のドレイン、すなわち、トランジスタ３
のドレインおよびトランジスタ４とトランジスタ５の各
ゲートに接続されている。

８はＢＬ７と対になるべきビット線（以下、ＢＬとする
）で、その一方がトランジスタ４のドレイン、すなわち
、トランジスタ５のドレインおよびトランジスタ２とト
ランジスタ３の各ゲートに接続されている。９はワード
線（以下、乳とする）で、このＷＬ９には図示されてい
ないが、ワード線とビット線の交差点にメモリセルが配
置されている。

１０はＢＬ７　、　ＢＬ８と乳９の間の浮遊容量でるる
。

そして一点鎖線で囲んだ部分１１は、トランジスタ２〜
５よシなるセンスアンプ部分を表わす。

第４図は第３図に示される回路における各部の信号波形
を示すタイムチャートで（ａ）は駆動信号φ８Ｐの波形
を示したものでメジ、（ｂ）は駆動信号φＳＮ、（ｃ）
はビット線ＢＬ（瓦）　、（ｄ）は非選択のワード線Ｗ
Ｌに乗るノイズの波形を示したものである。

この第４図および第３図を参照して５４ｖｃｃプリチヤ
ージの場合について、従来のセンスアンプの駆動方法に
ついて説明する。

まず、ＢＬ７と籠８を図示しないプリチャージ回路によ
って５Ａｖｃｅにプリチャージし、その後、ワード線と
それに対となるダミーワード線を立ち上げる（この信号
は図示せず）ことによシ、メモリセルの記憶情報がビッ
ト線に伝達され、ＢＬ７と籠８に微少な電位差が生じる
。このときＢＬ７が″ＨＩＴレベル、　ＢＬ８が“Ｌ”
レベルであったトスル。

つぎに、その後、駆動信号φｓｐを第４図（、）に示す
ように、５ｖから立ち下げるとＰチャンネルのトランジ
スタ１が導通し、ＢＬがｖｃｃレベルまで立ち上がる。

つづいて、駆動信号φｓｐから少し遅らせて第２の駆動
信号ψＳＮを第４図（ｂ）に示すように、Ｏｖから立ち
上げると、Ｎチャンネルのトランジスタ６が導通し、Ｂ
Ｌ８がグランドレベルに立ち下が９、センスが終了する
。

ここで、駆動信号φＳＰに対して駆動信号φＳＮを遅ら
せるのは、センスアンプに流れる貫通電流を防ぐために
なされるが、このＢＬ７の立ち上がり時およびＥ８の立
ち下がり時にそれぞれワード線や基板にノイズを発生さ
せる。非選択のワード練乳に乗るノイズの態様をろわせ
て第４図（ｄ）に示す。

〔発明が解決しようとする問題点〕

上記のような従来の半導体集積回路装置では、ビット線
の立ち上が９、立ち下が９時にそれぞれノイズを発生さ
せるという欠点かめる。特に、ビット線とワード線の間
に存在する浮遊容量による容量結合を介してワード線に
乗るノイズが、非選択であるべきワード線の電位を上げ
下げし、他のメモリセルの記憶情報を読み出し、誤動作
に至らしめるという問題点がめった。

この発明はこのような欠点を除去すると共に、かかる問
題点を解決するためになされたもので、ノイズが低減で
き、信頌性の商い安定動作をさせることができる半導体
集積回路装置を得ることを目的とする。

〔問題点を解決するだめの手段〕

この発明による半導体集積回路装置は、第１の信号と、
この第１の信号に対して遅延した第２の信号と、上記第
１の信号の反転信号である第３の信号と、上記第２の信
号の反転信号である第４の信号があって、上記第１の信
号と第２の信号を第１の信号の組とし、上記第３の信号
と第４の信号を第２の信号の組として、半導体記憶装置
のセンスアンプのうち半数を上記第１の信号の組で駆動
し、残りを上記第２の信号の組で駆動するようにしたも
のでるる。

〔作用〕

この発明においては、互いに反転の関係にある２組の駆
動信号を対にして使用することにより、ワード線や基板
に同時に逆の電位変化を与えることＶｃな夛、結果とし
てノイズが相殺され、信頼性の高い安定な動作をさせる
ことができる。

〔実施例〕

以下、図面に基づきこの発明の実施例を詳細に説明する
。

第１図はこの発明による半導体集積回路装置の一実施例
を示す回路図である。

この第１図において第３図と同一符号のものは相当部分
を示し、１１＆は模式的に表わされたセンスアンプ部で
、その駆動信号としてφ８．とφ８Ｎが使用され、その
駆動信号φＳ、はＰチャンネルのトランジスタ１ａのゲ
ートに入力され、駆動信号φＳＮはＮチャンネルのトラ
ンジスタ６ａのゲートに入力される。そして、１１ｂも
模式的に表わされたセンスアンプ部で、駆動信号として
は、上記駆動信号φｓｐとφＳＮの反転信号である駆動
信号も５とφＳＮが使用され、その駆動信号φｓｐはＮ
チャンネルのトランジスタ６ｂのゲートに入力され、駆
動信号φＳＮはＰチャンネルのトランジスタ１ｂのゲー
トに入力される。

つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。

第２図は第１図の動作説明に供する各部の波形を示すタ
イムチャートで、（、）は第１の信号の組を示したもの
であり、（ｂ）は第２の信号の組、（ｃ）は非選択ＷＬ
を示したものでおる。

そして、駆動信号石７および６はそれぞれ前述したよう
に、駆動信号φＳ、およびφ８Ｎの反転信号であシ、そ
の関係が第２図に示されている。

まず、この第１図において第３図と同一部分の動作につ
いては、第２図（、）に示す第１の信号の組の各波形と
第４図（ａ）　、　（ｂ）　、　（ｅ）に示す各信号の
波形に示すように、変わらないので、ここでの説明を省
略する。

ツキに、第１図に示す構成によるノイズの低減化の＃Ｊ
作について説明する。

センスアンプをセンスアンプ群１１ａ、１１ｂの２つに
分けた一方のセンスアンプ群１１＆に対して駆動信号φ
ｓｐとψＳＮを用いてセンスするのは前述の第３図に示
す従来例と同じである。

しかし、この発明においては、これと同時に他方のセン
スアンプ群１１ｂを駆動信号艶１ｔｂ信号φ絹で駆動す
ることにより、このセンスアンプに接続されるＢＬ７．
８はＷＬ９に駆動信号ψ８．と駆動信号φ８Ｎが与える
ノイズと完全に逆位相のノイズを与える。そして、この
結果としてＷＬ９にのるノイズはお互いに相殺されるこ
とになる。

以上はワード線のノイズについての効果を説明したが、
基板や周辺回路へのノイズも全く逆位相になり、低減さ
れるのはもちろんである。

このようなお互いに反転の関係にある２組の駆動信号に
よるノイズの低減は、上記実施例に係わらず広く用いる
ことができる。例えば、メモリアレイを２つのブロック
に分け、一方のブロックには駆動信号φｓＰ、φＳＮを
用い、他方には駆動信号＆、＄ＳＮを用いる方法や、多
くのブロックに分けて用いる方法等、場合に応じて種々
変形して実施することができる。

〔発明の効果〕

以上説明したように、この発明によれば、お互いに反転
の関係にるる２組の信号を用いて、センスアンプを駆動
するように構成したので、低ノイズの安定した動作をす
る半導体集積回路装置を実現することができるので、実
用上の効果は極めて大である。

【図面の簡単な説明】

第１図はこの発明による半導体集積回路装置の一実施例
を示す構成図、第２図は第１図の動作説明に供するタイ
ムチャート、第３図は従来の半導体集積回路装置の一例
を示す構成図、第４図は第３図の動作説明に供するタイ
ムチャートである。 １１Ｌ、１ｂ　　・・・・Ｐチャンネルトランジスタ、
５ａ、５ｂ　　・・・・Ｎチャンネルトランジスタ、７
゜−８・・・・ビット線、９・・　・・ワード線、１０
・・・・浮遊容量、１１１Ｌ、１１ｂ・・・・センスア
ンプ群。

Claims (4)

【特許請求の範囲】
1. （１）第１の信号とこの第１の信号に対して遅延した第
   ２の信号と前記第１の信号の反転信号である第３の信号
   と前記第２の信号の反転信号である第４の信号があって
   、前記第１の信号と第２の信号を第１の信号の組とし、
   前記第３の信号と第４の信号を第２の信号の組として、
   半導体記憶装置のセンスアンプのうち半数を前記第１の
   信号の組で駆動し、残りを前記第２の信号の組で駆動す
   るようにしたことを特徴とする半導体集積回路装置。
2. （２）半導体記憶装置は、偶数個のブロックに分割され
   たメモリアレイで構成され、前記ブロックの半分のブロ
   ックに属するセンスアンプを第１の信号の組で駆動する
   ようになし、前記ブロックの残りの半分のブロックに属
   するセンスアンプを第２の信号の組で駆動せしめるよう
   にしたことを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。
3. （３）半導体記憶装置のセンスアンプは、１本のワード
   線によって選択されるメモリセルのビット線に接続され
   、このセンスアンプのうち、半数のセンスアンプを第１
   の信号の組で駆動するようになし、残り半数のセンスア
   ンプを第２の信号の組で駆動せしめるようにしたことを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。
4. （４）半導体記憶装置のセンスアンプは、１本のワード
   線によって選択されるメモリセルのビット線に接続され
   、このセンスアンプのうち、第１の信号の組で駆動され
   るセンスアンプと、第２の信号の組で駆動されるセンス
   アンプが交互に配置されたことを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。