JPH02244485A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特に
、ツイストビット線構造を有するダイナミック・ランダ
ム・アクセス・メモリにおけるセンスアンプ駆動方式の
改良に関する。

［従来の技術］ 半導体記憶装置の１つとしてダイナミック型のランダム
・アクセス・メモリ（以下、単にＤＲＡＭと称す）が知
られている。第８図に従来から知られているＤＲＡＭの
全体の構成の一例を示す。

第８図を参照して、ＤＲＡＭはメモリセル（第８図には
示さず）が複数個行列状に配列されたメモリセルアレイ
１を含む。メモリセルアレイ１の１個のメモリセル（×
１ビット構成の場合）を選択するために、外部から与え
られるアドレスＡを受けて内部行アドレスＲＡおよび内
部列アドレスＣＡを発生するアドレスバッファ２と、ア
ドレスバッファ２からの内部行アドレスＲＡをデコード
し、メモリセルアレイ１における対応の行を選択するＸ
デコーダ３と、アドレスバッファ２からの内部列アドレ
スＣＡをデコードしてメモリセルアレイ１の１列を選択
するためのＹデコーダ４とが設けられる。

選択されたメモリセルとＤＲＡＭ外部との間でデータの
授受を行なうために、センスアンプ活性化信号発生器８
からのセンスアンプ活性化信号φ０に応答して活性化さ
れて、Ｘデコーダ３により選択された１行のメモリセル
のデータを検知し増幅するセンスアンプと、Ｙデコーダ
４からの信号に応答してメモリセルアレイ１のうちの１
列を選択してメモリ外部へ接続するＩ１０ゲートとが設
けられる。第８図においてはセンスアンプとＩ１０ゲー
トが１つのブロック７に含まれるように示される。

ＤＲＡＭの動作タイミングを規定するため、外部から与
えられるロウアドレスストローブ信号ＲＡＳを受けて、
内部信号を発生してアドレスバッファ２、Ｘデコーダ３
およびセンスアンプ活性化信号発生器８へ与えるＲＡＳ
バッファ５と、外部から与えられるコラムアドレススト
ローブ信号τＡＳに応答して内部制御信号（列選択動作
を制御する信号）発生して、アドレスバッファ２および
Ｙデコーダ４等へ与えるＣＡＳバッファ６とが設けられ
る。

外部から与えられるアドレスＡは行アドレスと列アドレ
スとが時分割多重してアドレスバッファ２へ与えられる
。アドレスバッファ２はこの外部アドレスＡをＲＡＳバ
ッファ５およびＣＡＳバッファ６からのそれぞれの内部
制御信号に応答して行アドレスおよび列アドレスとして
取込んだ後内部行アドレスＲＡおよび内部列アドレスＣ
Ａを発生する。

第９図に第８図に示されるメモリセルアレイ１、センス
アンプおよびＩ１０ゲートブロック７の具体的構成の一
例を示す。

第９図を参照して、メモリセルＭＣが行および列からな
るマトリックス状に配列される。メモリセルアレイ１の
列を規定するビット線は折返しビット線構造を有し、２
本のビット線が対をなして配設される。すなわちビット
線ＢＬＯ，ＢＬＯはメモリセルアレイの１列を規定し、
ビット線ＢＬ１、ＢＬＩ、ＢＬ２およびＢＬ２．ＢＬｍ
、８１ｍがそれぞれメモリセルアレイの１列を規定する
。

各ビット線ＢＬＯ〜ＢＬｍの各々と交差するようにメモ
リセルアレイ１の行を指定するワード線ＷＬＩ、ＷＬ２
．・・・が設けられる。

各ビット線対ＢＬＯ，ＢＬＯ，・、ＢＬｍ、ＢＬｍの各
々には、センスアンプ活性化信号φ０に応答して活性化
され、対応のビット線対の電位を検知し増幅するセンス
アンプ１０−１〜１０−ｎが設けられる。

ビット線対ＢＬＯ，ＢＬＯ，−ＢＬｍ、ＢＬｍの各々に
は、各ビット線対の電位を所定の電位（通常、動作電源
電位Ｖｃｃの１／２）にプリチャージしかつイコライズ
するプリチャージ／イコライズ回路１５−１〜１５−ｎ
が設けられる。

さらに、Ｙデコーダ４からの列選択信号に応答してメモ
リセルアレイ１のうちの１列をデータ入出力バスＩ１０
．Ｉ１０へ接続するために、列選択スイッチＴＯ，ＴＯ
’　、ＴＩ、ＴＩ’　、Ｔ２゜Ｔ２’　　・・・、Ｔｍ
、Ｔｍ’がそれぞれ各ビット線対に対応して設けられる
。

メモリセルＭＣはそれぞれ１本のワード線と１対のビッ
ト線との交点に１個配設するように設けられる。

さらに、ビット線対間には寄生容量Ｃ１，ｌが付随する
。この寄生容ｆｆｉ　ＣｈはＤＲＡＭの高集積化に伴な
ってビット線間ピッチが狭くなるにつれて大きくなる。

次に簡単に動作についてデータ読出時を一例として説明
する。通常、ＤＲＡＭのスタンバイ時には、ロウアドレ
スストローブ信号ＲＡＳがＨ。

レベルにある。これに応じて、プリチャージ／イコライ
ズ回路１５−１〜１５−ｎは各々活性状態にあり、対応
のビット線対の電位を所定のプリチャージ電位Ｖｐにプ
リチャージし保持している。

ロウアドレスストローブ信号ＲＡＳがＬ”レベルに立下
がるとメモリサイクルが始まる。これにより、アドレス
バッファ２は外部アドレスＡを取込み、内部行アドレス
ＲＡとしてＸデコーダ３へ与える。Ｘデコーダ３は内部
行アドレスＲＡをデコードしメモリセルアレイ１の中の
１本のワード線（たとえばワードＩｌ！ＷＬ１）を選択
する。これにより選択されたワード線（ＷＬＩ）に接続
されるメモリセルＭＣの記憶情報が対応のビット線上に
伝達される。次いでセンスアンプ活性化信号発生器８か
らのセンスアンプ活性化信号φ０により各センスアンプ
１０−１〜１０−ｎが活性化され、各ビット線対上の電
位が検知し増幅される。次いで、アドレスバッファ２が
ＣＡＳバッファ６からの内部制御信号に応答して内部列
アドレスＣＡを発生しＹデコーダ４へ与える。Ｙデコー
ダ４はこの内部列アドレスＣＡをデコードし、対応の列
を選択する列選択信号をトランスファゲートＴＯ〜Ｔｍ
’へ与える。これにより１対の列選択スイッチがオン状
態となり、選択されたビット線対がデータ入出力バスＩ
１０．Ｉ１０へ接続される。

上述のような動作によりデータの読出が行なわれるが、
上述の動作においてセンスアンプ１〇−１〜１Ｏ−ｎ（
以下、単にセンスアンプを参照番号１０として代表的に
示す）は対応のビット線対上の微小な電位差を差動的に
増幅している。一方においてＤＲＡＭの高集積化が進む
とビット線間の寄生容量Ｃ？１が大きくなり、隣接ビッ
ト線間の読出電位が容量結合を介して互いに影響を及ぼ
し合う。このためセンスアンプ１０が正確に対応のビッ
ト線対の電位差を増幅することができなくなるという問
題が発生する。以下にこの間の事情について具体的に説
明する。

第１ＯＡ図ないし第１０Ｄ図にセンスアンプ動作時にお
ける各ビット線対の電位の変化を示す。

ここで第１０Ａ図ないし第１０Ｄ図においてはビット線
対ＢＬＯ，ＢＬＯおよびビット線対ＢＬ２゜ＢＬ２がビ
ット線対ＢＬＩ、ＢＬＩの基準電位に及ぼす影響を示し
ている。以下、第１ＯＡ図ないし第１０Ｄ図を参照して
センス動作時における隣接ビット線対の容量結合による
ビット線電位の変化について説明する。

まず第１０Ａ図を参照して、ビット線ＢＬＯおよびビッ
ト線ＢＬ２に共に“Ｌルベルの電位が読出された場合の
動作について説明する。まず時刻ｔｏで選択ワード線（
たとえば第９図においてワード線ＷＬＩ）の電位が立上
がると、この選択ワード線に接続されるメモリセルＭＣ
の有する情報がビットａＢＬＯ，ＢＬ２に伝達される。

このときビット線ＢＬＯ，ＢＬ２の電位は変動せず基準
電位のままである。したがって、ビット線Ｗτ０に隣接
するビット線ＢＬＩの電位は変化せずプリチャージ電位
Ｖｐのままである。一方、ビット線ＢＬ２に隣接するビ
ット線ＢＬＩへはビット線ＢＬ２の電位変化Δｖ１が容
量結合により伝達され、その基準電位がΔＶｌ’だけ低
下する。時刻ｔ１においてセンスアンプ１０が活性化さ
れ、ビット線対のうち低電位側のビット線の電位の放電
が始まる。これにより、ビット線ＢＬ２の電位変化Δｖ
２−１が容量結合によりビット線ＢＬ了へ伝達されてビ
ット線ＢＬＩの基準電位（プリチャージ電位）がざらに
ΔＶ２’　−１低下する。時刻ｔ２においてさらにセン
スアンプが動作し、高電位側のビット線が動作電源電位
Ｖｃｃレベルにまで充電されると、ビット線ＢＬＯ，Ｂ
τフの電位が電源電位Ｖｃｃまで立上がる。これに応じ
て、ビット線ＢＬＩの電位が容量結合を介して、ビット
線ＢＬＯの電位変化Δｖ３−１によりΔＶ３’−１上昇
するｂ 第１０Ｂ図を参照してビット線ＢＬＯ，ＢＬ２に、“Ｈ
”レベルの電位が読出された場合のビット線ＢＬＩ、Ｂ
ＬＩの基準電位（プリチャージ電位）の変動について説
明する。まず時刻ｔＱでワード線が選択され、選択ワー
ド線電位が立上がると、この選択ワード線に接続される
メモリセルのデータがビット線ＢＬＯ，ＢＬ２上に伝達
される。

これによりビット線ＢＬＯ，ＢＬ２の電位はΔ■１だけ
上昇する。このビット線ＢＬ２の電位上昇Δｖ１により
、容量結合を介してビット線ＢＬゴの電位がΔＶｌ’上
昇する。時刻ｔ１でセンスアンプ１０が活性化されると
、低電位側のビット線電位が接地電位にまで放電される
。これにより、ビット線ＢＬＯの電位がＯＶに下降し、
この電位下降が容量結合を介してビット線ＢＬＩに伝達
され、ビット線ＢＬＩの電位がΔＶ２’　−２だけ下降
する。時刻ｔ２においてさらにセンスアンプの動作によ
り、高電位側のビット線電位が電源電位ＶＣＣレベルに
まで上昇させられると、ビット線ＢＬＯ，ＢＬ２の電位
はさらにΔｖ３−２だけ上昇する。このビット線ＢＬ２
の電位上昇ΔＶ３−２は容量結合を介してビット線ＢＬ
Ｉに伝送され、ビット線ＢＬＩの基準電位がさらにΔＶ
３’　−２上昇する。

第１０Ｃ図を参照して、ビット線ＢＬＯに“Ｌ”の電位
が伝達され、ビット線ＢＬ２に“Ｈ゛レベル電位が伝達
される場合について説明する。時刻ｔｏにおいて選択ワ
ード線の電位が立上がると、ビット線ＢＬ２の電位がΔ
ｖ１上昇し、一方ビット線ＢＬＯの電位がΔｖ１だけ下
降する。このビット線ＢＬ２の電位下降Δｖ１は容量結
合を介してビット線ＢＬＩへ伝達され、ビット線ＢＬＩ
の基準電位がΔＶｌ’だけ上昇する。時刻ｔ１において
センスアンプ１０が活性化されると、低電位側のビット
線電位が放電される。このとき、放電されるビット線は
ビット線ＢＬＯとビット線ＢＬ丁であるため、ビット線
ＢＬＩ、ＢＬＩへの容量結合による電位上昇は存在せず
、ビット線ＢＬＩ。

ＢＬｌの基準電位は時刻ｔ１のときの状態を保つ。

時刻ｔ２において、さらにセンスアンプの動作により高
電位側のビット線電位が充電されると、ビット線ＢＬＯ
の電位がΔＶ３−１上昇し、ビット線ＢＬ２の電位がΔ
ｖ３−２上昇する。この結果、ビット線ＢＬＩの基準電
位はΔＶ３’−１上昇し、一方、ビット線ＢＬＩの基準
電位はΔＶ３’　−２上昇する。

第１０Ｄ図を参照して、ビット線ＢＬＯに“Ｈ”、ビッ
ト線ＢＬ２に“Ｌ”の電位が伝達される場合の動作につ
いて説明する。時刻ｔｏで選択ワード線が活性化される
と、ビット線ＢＬＯ，ＢＬ２に読出電位Δｖ１が伝達さ
れる。この結果、ビット線ＢＬＩの基準電位がΔＶｌ’
下降する。時刻ｔ１でセンスアンプが活性化されると、
ビット線ＢＬＯ，ＢＬ２の電位が接地電位に放電される
。

ビット線ＢＬ２の電位下降ΔＶ２−１が容量結合により
ビット線「τ了へ伝達され、ビット線丁τ１の基準電位
がさらにΔＶ２’−１下降する。また、ビット線ＢＬＯ
の電位下降Δｖ２−２が容量結合によりビット線ＢＬ１
へ伝達され、ビット線ＢＬＩの基準電位がΔＶ２’　−
２下降する。時刻ｔ２に゛おいて、センスアンプの動作
により高電位側のビット線ＢＬＯ，ＢＬ２の電位が電源
電位ＶＣＣレベルにまで上昇し始める。この時刻ｔ２か
らのビット線ＢＬＯ，ＢＬ２の電位上昇はビット線ＢＬ
Ｉ、ＢＬＩの電位に影響を及ぼさない。

上述のようなセンス動作時における容量結合によるビッ
ト線電位の変化量はＤＲＡＭの集積度が増大し、ビット
線間のピッチが小さくなるにつれて大きくなる。

上述のように、半導体記憶装置ＤＲＡＭの集積度が上が
るにつれ、ビット線ピッチが小さくなり、寄生容ｊｉ　
Ｃｒ＋の容量値も大きくなる。この場合、隣接ビット線
からの結合容量による電位変化は同相であれば、センス
動作に悪影響を及ぼすことは避けられるが、逆相にノイ
ズが生じた場合、正確なデータの読出を行なうことがで
きなくなるという問題が生じる。すなわち、センスアン
プはビット線対の電位差を差動的に増幅するため、この
ビット線対に同相のノイズが乗った場合には、そのノイ
ズを打消してビット線対電位を検出することができる。

しかしながら、第１０Ａ図および第１０Ｂ図に示すよう
に、逆相のノイズがビット線対に生じた場合、このノイ
ズがビット線対の電位差を小さくしたり、読口データを
反転させ、正確なデータ読出を行なうことができなくな
る場合が生じる。

上述のような高集積度のＤＲＡＭにおける容量結合ノイ
ズによる誤ったデータの読出動作を防止するために、第
１１図に示すようにツイストビット線構造が提案されて
いる。第１１図においては、第９図と対応する部分には
同一の参照番号が付されているが、中央部に交差部を有
するビット線対が１対おきに配設されている。すなわち
、第１１図においてビット線ＢＬ１．ＢＬＩおよびビッ
ト線対ＢＬｍ、ＢＬｍは交差部を有しない非ツイストビ
ット線対であるが、ビット線対ＢＬｏ、’ｒｒＯおよび
ビット線ＢＬ２．ＢＬ２は中央部に交差部を有するツイ
ストビット線構造となっている。

この場合、たとえば、ビット線ＢＬＩはビット線ＢＬＯ
，ＢＬＯとそれぞれ結合容１ｉｃｒ＋／２を介して容量
結合されるため、結合容量値が小さくなるとともに、か
つ隣接ビット線ＢＬＯ，ＢＬＯからの容量結合を介した
ノイズは逆相となり、かつ一方ビット線ＢＬＩからビッ
ト線ＢＬＯ，ＢＬＯへは同相のノイズが伝達されること
になり、これにより結合容量ノイズを低減することが図
られている。この第１１図に示すツイストビット線構造
のＤＲＡＭのセンス動作時の電位変化を示す図を第１２
Ａ図ないし第１２Ｄ図に示す。

第１２Ａ図はビット線ＢＬＯおよびビット線ＢＬ２に“
Ｌ０レベルの電位が伝達される場合のビット線ＢＬＩ、
ＢＬＩの基準電位の変化を示し、第１２Ｂ図はビット線
ＢＬＯ，ＢＬ２に“Ｈ”レベルの電位が伝達された場合
のビット線ＢＬＩ。

ＢＬＩの基準電位の変化を示し、第１２Ｃ図はビット線
ＢＬＯに“Ｌ”の電位が伝達され、ビット線ＢＬ２に“
Ｈ“レベルの電位が伝達される場合のビット線ＢＬＩ、
ＢＬＩの基準電位の変化を示し、第１２Ｄ図はビット線
ＢＬＯに“Ｈ”レベルの電位が伝達され、ビット線ＢＬ
２に“Ｌ°レベルの電位が伝達された場合のビット線Ｂ
ＬＩ、ＢＬ１の基準電位の変化を示す。

第１２Ａ図ないし第１２Ｄ図に見られるように、隣接ビ
ット線対からの容量結合によるビット線電位の変化ΔＶ
２’−２，ΔＶ３’　−２はすべて同相に生じており、
かつその容量結合変化量も非ツイストビット線構造の場
合よりも小さくなっている。したがって、ＤＲＡＭが高
集積化され、ビット線ピッチが小さくなったとしても、
上述のようなツイストビット線構造を用いれば、容量結
合によるノイズの大きさを小さくすることができ、かつ
その容量結合ノイズを各ビット線対において同相のノイ
ズとすることができるため、センス動作時における誤っ
たデータ検出を防止することが可能となる。

［発明が解決しようとする課題］ 上述のように高集積化されたＤＲＡＭにおいて、ツイス
トビット線構造を持つことにより、隣接ビット線対間の
容量結合によるビット線電位の変化量を低減することが
できかつその容量結合ノイズも同相のノイズとすること
ができるため、誤ったデータの読出を防止することが可
能となる。しかしながら、ＤＲＡＭが高集積化され、か
つ大容量化されるにつれて、１本のワード線に接続され
るメモリセルの数が増大してくる。すなわち、たとえば
１ＭビットのＤＲＡＭの場合、１本のワード線に１０２
４個のメモリセルが接続されることになる。１列に対し
て１個のセンスアンプが設けられているため、１Ｍビッ
トのＤＲＡＭの場合、センスアンプは１０２４個必要と
されることになる。

この場合、１０２４個のセンスアンプはすべて同時に動
作することになるため、このビット線の電位はすべてセ
ンスアンプを通して充放電することになる。この結果、
センスアンプ動作時にセンスアンプを介して流れるピー
ク電流が多くなり、このピーク電流が基板電位へ流れ込
んで基板電流（インパクトイオン化等によるホール電流
）が生じ、基板電位が変動し、これによりＤＲＡＭの各
回路の誤動作が生じる場合がある。

すなわち、通常、基板電位は一定のバイアス電位がかけ
られており、これにより半導体基板上に形成されたＭＯ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしき
い値電圧の安定化、寄生容量の低減（接合容量の低減）
が図られ、かつ配線と基板間による寄生ＦＥＴの発生の
防止が図られており、これにより各回路の動作の安定化
が図られている。しかしながら、上述のように数多くの
センスアンプが同時に動作し、基板に大きなピーク電流
が流れると、動作電源電位が変動するのみならず、基板
へ流れ込むホール電流により基板電位が変動し、これに
より各回路の誤動作が生じて正確なデータの読出などが
行なえなくなるという問題が生じる。

メモリセルアレイをブロックに分割し、選択されたメモ
リセルを含むブロックのみを活性状態とし、そのブロッ
クに含まれるすなわち活性化されたブロックに含まれる
センスアンプのみを動作させることによりピーク電流を
低減することが従来から図られている。しかしながらこ
の場合においても１つのブロックに含≠れるメモリセル
の数が多くなれば当然数多くのセンスアンプが同時に動
作すること１９なるため、それだけ多くのピーク電流が
流れることになる。

それゆえ、この発明の目的は上述の従来のダイナミック
型半導体記憶装置の有する欠点を除去し、センス動作時
におけるピーク電流を低減することができ、安定な動作
を行なうことのできるダイナミック型半導体記憶装置を
提供することである。

この発明の他の目的は、アクセス時間に悪影響を及ぼす
ことがなく少ないピーク電流でデータセンスを行なうこ
とのできるダイナミック型半導体記憶装置を提供するこ
とである。

［課題を解決するための手段］ この発明にかかるダイナミック型半導体記憶装置は、交
差部を有するビット線からなる第１のグループのビット
線対と、交差部が０または１個以上有する第２のグルー
プのビット線対とが交互に配列された構成を有し、かつ
第１のグループのビット線対に設けられた第１のセンス
アンプ群と第２のグループのビット線対に設けられた第
２のセンスアンプ群とを異なるタイミングで動作させる
ようにしたものである。

好ましくは、外部アドレスにより指定されたメモリセル
を含むビット線対が属するビット線グループに対して設
けられたセンスアンプ群が先に動作させられる。

［作用］ ビット線対が第１のグループと第２のグループとに分割
されかつ第１のグループに対して設けられた第１のセン
スアンプ群と第２のビット線対グループに設けられた第
２のセンスアンプ群とが異なるタイミングで活性化され
るために、読出電位に悪影響を及ぼすことなくセンス動
作時におけるピーク電流を低減することが可能となる。

また、外部アドレスにより指定されたメモリセルを含む
ビット線グループに対応するセンスアンプ群を先に動作
させる場合、アクセス時間は従来と同様にすることがで
き、何ら悪影響を受けることはない。

［発明の実施例］ 第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を概略的に示す図であり、第１
１図に示す構成と対応する部分には同一の参照番号が付
されている。第１図を参照して、ビット線対は交差部を
有する偶数ビット線対ＢＬＯ，ＢＬＯ１ＢＬ２．ＢＬ２
からなる第１のビット線対グループと、交差部を有しな
い非ツイストビット線構造の奇数ビット線対ＢＬＩ、　
　ＢＬｌ、・・・、ＢＬｍ、ＢＬｍからなる第２のビッ
ト線対グループとを含む。第１のビット線対グループに
属するビット線対と第２のビット線対グループに属する
ビット線対とは交互に配設されている。

第１のビット線対グループに属するビット線対に対して
はセンスアンプ活性化信号φＢに応答して活性化される
センスアンプ１０−１．１０−３・・・が設けられる。

第２のビット線対グループに属するビット線に対しては
、センスアンプ活性化信号φ、に応答して活性化される
センスアンプ１０−２、・・・、１０−ｎが設けられる
。

第１のグループのセンスアンプ群と第２のセンスアンプ
群とを異なるタイミングで動作させるために、センスア
ンプ活性化信号発生回路２０が設けられる。センスアン
プ活性化信号発生回路２０は、センスアンプ活性化信号
φ０と１ビツトの列アドレスＹＡＯとを受け、センスア
ンプ活性化信号φ８．φａのいずれか一方を先に活性状
態とする。

センスアンプ活性化信号発生回路２０は、センスアンプ
活性化信号φ０を所定時間を遅延させる遅延回路２０１
と、１ビツトの列アドレスＹＡＯを反転するインバータ
２０２とを含む。センスアンプ活性化信号φ、を発生す
るための回路系は、センスアンプ活性化信号φ０と１ビ
ツトの列アドレスＹＡＯを受けるＡＮＤゲート２０３と
、遅延回路２０１からの遅延された活性化信号φＤとイ
ンバータ２０２からの反転列アドレスビットを受けるＡ
ＮＤゲート２０４と、ＡＮＤゲート２０３゜２０４の出
力を受ける２人力ＯＲゲート２０７とを含む。ＯＲゲー
ト２０７からセンスアンプ活性化信号φ、が出力される
。

センスアンプ活性化信号φＢを発生する回路系は、セン
スアンプ活性化信号φ０とインバータ２０２の反転列ア
ドレスビットとを受けるＡＮＤゲート２０５と、遅延回
路２１０からの遅延活性化信号φ０と、１ビツトの列ア
ドレスＹＡＯを受けるＡＮＤゲート２０６と、ＡＮＤゲ
ート２０５゜２０６の出力を受ける２人力ＯＲゲート２
０８とを備える。ＯＲゲート２０８からセンスアンプ活
性化信号φ６が出力される。列アドレスビットＹＡＯは
たとえば最下位列アドレスビットであり、選択された列
（ビット線対）が偶数であるか奇数であるかを指定する
。

センスアンプ活性化信号φ０はＤＲＡＭがアドレスマル
チプレクス方式の場合、従来と同様にして発生される。

すなわち、ロウアドレスストローブ信号ＲＡＳを所定時
間遅延させた後発生させる構成となる。次に第１図に示
す回路の動作波形図である第２図を参照して動作につい
て説明する。

まず、列（Ｙ）アドレスが偶数アドレスすなわち、最下
位アドレスビットＹＡＯが“０”の場合について説明す
る。まずアドレスＡｎが与えられると、このアドレスに
含まれる列アドレスのうち最下位アドレスビットＹＡＯ
が“０°レベルに確定し、センスアンプ活性化信号発生
回路２０へ与えられる。次いで、アドレスＡｎに含まれ
る行アドレスに応答して１本のワード線が選択され、選
択されたワード線ＷＬの電位が立上がる。次いで、ワー
ド線電位が立上がりかつビット線対上の読出電位が確定
すると、センスアンプ活性化信号φ０が立上がる。今、
１ビツトの列アドレスＹＡＯは′０”にあるため、ＡＮ
Ｄゲー）２０３．２０６はディスエーブル状態にあり、
ＡＮＤゲート２０４．２０５はイネーブル状態にある。

したがって、センスアンプ活性化信号φ０が立上がると
、応じてＡＮＤゲート２０５出力が“Ｈ”レベルに立上
がる。この結果、ＯＲゲート２０８からのセンスアンプ
活性化信号φＢが“Ｈ°レベルに立上がる。

これにより、偶数ビット線対に接続されるセンスアンプ
１０−１．１０−３．・・・が活性化され、各ビット線
対上の電位差が増幅される。続いて所定時間が経過する
と遅延回路２０１からの遅延活性化信号φ０が“Ｈ”に
立上がり応じてＡＮＤゲート２０４出力が“Ｈ”レベル
に立上がる。この結果ＯＲゲート２０７からのセンスア
ンプ活性化信号φ、が立上がり、奇数ビット線対に接続
されるセンスアンプ１０−２．・・・　１０−ｎが活性
化される。これにより奇数ビット線対上の信号電位が増
幅される。この後、Ｙデコーダ４からの出力により偶数
ビット線対に接続されるトランスファゲート（列選択ス
イッチ）のうちのいずれかがオン状態となり、選択され
たメモリセルのデータがデータ人出力バッファＩ１０．
Ｉ１０上へ伝達される。この後ビット線対上のデータの
再書込が行なわれた後、ワード線ＷＬの電位が“Ｌ＃レ
ベルに立下がり、各センスアンプ活性化信号もそれぞれ
“Ｌ“レベルへ立下がり、１つのメモリサイクルが完了
する。

ここで選択されるメモリセルに接続されるビット線対は
偶数ビット線対の第１のビット線対グループに属してお
り、そのセンスアンプの活性化タイミングは従来と同一
のタイミングで行なわれているため、Ｙデコーダ４から
の列選択スイッチをオン状態とするタイミングも従来と
同様でよく、センスアンプの動作タイミングをずらした
としても、データ読出時におけるアクセス時間は従来と
同様となり、何らアクセス時間に対し悪影響を及ぼすこ
とはない。

次に列アドレス（Ｙアドレス）が奇数アドレスであり、
第１図の偶数番目のビット線対を選択している場合の動
作について説明する。このとき最下位列アドレスビット
ＹＡＯは“１”である。したがって、外部からのアドレ
スＡｎ＋１が確定すると応じて最下位アドレス列アドレ
スビットＹＡＯも“１”に確定する。この後、選択され
たワード線（アドレスＡ　（ｎ＋１）に含まれる行アド
レスにより決定される）の電位が立上がる。次いで、セ
ンスアンプ活性化信号φ０が立上がり、ビット線対上の
信号電位の増幅が行なわれる。このとき、列アドレスの
最下位ビットＹＡＯは“１”であるため、ＡＮＤゲート
２０３，２０６はイネーブル状態、ＡＮＤゲート２０４
，２０５はディスエーブル状態にある。したがって、セ
ンスアンプ活性化信号φ０に応答してＡＮＤゲート２０
３出力が“Ｈ”レベルに立上がる。これにより、ＯＲゲ
ート２０７からのセンスアンプ活性化信号φ、が立上が
り、偶数列に接続されるセンスアンプ１０−２、・・・
、１０−ｎを活性化する。これにより、奇数ビット線対
に接続されるセンスアンプ１０−２、・・・、１０−ｎ
が活性化され、各ビット線対上の電位を増幅する。続い
て所定時間が経過すると遅延回路２０１からの遅延活性
化信号φ０が“Ｈ”レベルに立上がる。これに応答して
ＡＮＤゲート２０６の出力も“Ｈ”レベル立上がる。こ
の結果、ＯＲゲート２０８からのセンスアンプ活性化信
号φ６も“Ｈ”レベルに立上がり、奇数列に含まれるビ
ット線対に対して設けられたセンスアンプ１０−１、・
・・、１０−３・・・が活性化され、偶数ビット線対の
電位が増幅される。この後、Ｙデコーダ４からの列選択
信号により列選択スイッチ（偶数列に接続される）のう
ちの１つの１対がオン状態となり、選択されたメモリセ
ルデータがデータに出力するＩｌｏ、Ｉｌｏへ伝達され
る。

ここで上述の説明において、偶数列のビット線対は、０
か起算しているため、ＢＬＯ，ＢＬＯ。

ＢＬ２．ＢＬ２であり、奇数列はビット線ＢＬＩ。

ＢＬＩ、・・・であることに注意すべきである。すなわ
ち、センスアンプに付された添字１，２．・・・はビッ
ト線対の偶数列と奇数列とに対応しないことに注目すべ
きである。

上述のように構成することにより選択メモリセルを含む
ビット線対グループのセンス動作が常に先に行なわれる
ことになり、アクセス時間を従来と同様にすることがで
きる。すなわち、Ｙデコーダ４からの列選択信号の発生
タイミングは従来と同様でよく、非選択ビット線対に対
しては単にデータの再書込（すなわちリストア動作）が
必要とされるだけであり、そのタイミングは従来より遅
くなったとしてもＤＲＡＭのアクセス時間に対し何ら悪
影響を及ぼすことがない。

さらに、センスアンプの動作タイミングがずれたとして
も、このセンス時における結合容量による隣接ビット線
対間の容量結合ノイズはすべて同相に発生されるため、
先に増幅されるビット線対電位が容量結合を介して後に
増幅される隣接ビット線対の信号電位に対し悪影響を及
ぼすことがなく、正確なデータのセンス、リストア動作
を行なうことができる。

さらに遅れてセンス動作が開始されるセンスアンプに接
続されるビット線対グループは、その電位差がより拡大
した後にセンスアンプにより増幅されるため、より確実
なデータのりストア動作を行なうことが可能となる。す
なわち、ＤＲＡＭを高速化するために、センスアンプに
対する動作マージンを見込んで、適当な値にビット線電
位が達したときにセンス動作が活性化されるように構成
されている。しかしながら、このセンスアンプの活性化
時間はできるだけ遅くして、ビット線電位差がより大き
くなったときにセンス動作を行なうのが確実なデータの
読出の観点からは好ましい。

したがって、上述のようにセンスアンプの動作を遅らせ
ることにより確実なデータの検出動作が可能となり、確
実にデータのりストアを行なうことができる。

さらに、センスアンプは２つのグループに分割され、各
グループごとにその活性化タイミングが異なっているた
め、センス動作時におけるセンスアンプを介して流れる
ピーク電流を分散により低減することができ、基板電位
の変動に基づく回路の誤動作を防止することができ、か
つ消費電流を低減することができる。

上述のように、列アドレスの最下位ビットを用いて偶数
アドレス、奇数アドレスを判定し、これによりセンスア
ンプの活性化信号の発生タイミングを異ならせているた
め、列アドレスはできるだけ早いタイミングで確定させ
る必要がある。しかしながら従来のアドレスマルチプレ
クス方式においてはこの列アドレスの確定時間をできる
だけ速くするにも限度がある。したがって、列アドレス
をできるだけ速い時間に確定させるためには、第３図に
示すように、行アドレスＸＡと列アドレスＹＡとを同時
に与える構成を用いるのが好ましい。

すなわち、第３図に示す構成においては行アドレスＸＡ
がＸアドレスバッファ２１へ与えられ、列アドレスＹＡ
がＹアドレスバッファ２２へ与えられる。このＸアドレ
スバッファ２１とＹアドレスバッファ２２の活性化タイ
ミングは、端子２２へ与えられるチップセレクト信号Ｃ
８により与えられる。これにより、Ｘアドレスバッファ
２１とＹアドレスバッファ２２と同一タイミングで活性
化させることができ、内部行アドレスおよび内部列アド
レスを同一のタイミングで発生することが可能となる。

Ｙアドレスバッファ２２からの最下位アドレスビットＹ
ＡＯがセンスアンプ活性化信号発生回路２０へ与えられ
る。センスアンプ活性化信号φ０はチップセレクト信号
Ｃ８に応答して制御信号発生器８′から発生され、セン
スアンプ活性化信号発生回路２０へ与えられる。この構
成を用いれば第４図にその動作波形図を示すようにチッ
プセレクト信号Ｃ８に応答してＸアドレスおよびＹアド
レスを取込んで内部行アドレスおよび内部列アドレスを
発生することが可能となり、上述の第１図に示すＤＲＡ
Ｍの構成よりできるだけ早いタイミングで列アドレスビ
ットＹＡＯを発生させることが可能となる。

また、上述の構成とすることにより、第５図にそのセン
スアンプの配列の構成を概略的に拡大して示すように、
偶数列に接続されるセンスアンプと奇数列のビット線対
に接続されるセンスアンプとを２本の信号線に応じて２
列に配列させることができ、これによりセンスアンプの
ピッチ条件を従来の１列に配列されたセンスアンプ配置
の場合の２倍とすることができ、より高集積化されたＤ
ＲＡＭにおいてビット線ピッチが小さくなり、センスア
ンプに対するピッチ条件が厳しくなったとしても容易に
対処することが可能となる。

さらに上述の実施例においてはセンスアンプがビット線
の同一側に設けられる構成としているが、これに代えて
第６図に示すようにセンスアンプをビット線の両側に交
互に配設するようにしても上記実施例と同様の効果を得
ることができる。この場合においても、センスアンプの
ピッチ条件は従来の構成に比べて大幅に改善される。

さらに、上記実施例においては、ツイストビット線対と
非ツイストビット線とが交互に配設されていたが、第７
図に示すようなツイストビット線対構造であっても上記
実施例と同様の効果を得ることができる。すなわちツイ
ストビット線対構成を有することによりセンスアンプの
動作タイミングをずらしたとしても、そのセンスアンプ
動作に起因するビット線対間の容量結合ノイズはすべて
同相とすることができるため、センスアンプですべてそ
のノイズは打消され、正確なセンス動作が可能となる。

さらに上記実施例においてはメモリセルアレイは１つの
ブロックから構成されている場合を一例として示したが
、このメモリセルアレイは複数のブロックに分割されて
いても、各ブロックにおいてセンスアンプの動作が異な
る構成であればよく、上記実施例と同様の効果を得るこ
とができる。

［発明の効果］ 以上のようにこの発明によれば、ツイストビット線構造
を有する第１のビット線グループと、交差部を０または
１個以上有する第２のビット線対グループとに対しセン
ス動作のタイミングをずらせるようにしているため、Ｄ
ＲＡＭのアクセス時間に悪影響を及ぼすことなく、かつ
隣接ビット線対間の容量結合によるビット線電位の変動
に起因する誤ったセンス動作をも伴なうことなくセンス
動作時におけるピーク電流を分散させることができ、そ
れによりセンス動作時におけるピーク電流に起因する基
板電位の変動による各回路の誤動作を防止することがで
きるとともに消費電流を大幅に低減することが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を示す図である。 第２図は第１図に示す回路の動作を示す信号波形図であ
る。第３図はこの発明の一実施例であるダイナミック型
半導体記憶装置の全体の構成の概略を示す図である。第
４図は第３図に示すダイナミック型半導体記憶装置のア
ドレス信号の取込タイミングを示す信号波形図である。 第５図はこの発明の一実施例であるダイナミック型半導
体記憶装置におけるセンスアンプの配置の構成を拡大し
て示す図である。第６図はこの発明の他の実施例である
ダイナミック型半導体記憶装置におけるセンスアンプの
配置を概略的に示す図である。第７図はこの発明のさら
に他の実施例であるダイナミック型半導体記憶装置のメ
モリセルアレイ部の構成を概略的に示す図である。第８
図は従来のダイナミック型半導体記憶装置の全体の構成
を概略的に示す図である。第９図は従来のダイナミック
型半導体記憶装置における要部の構成を概略的に示す図
である。第１０Ａ図ないし第１０Ｄ図は第９図に示すダ
イナミック型半導体記憶装置におけるセンス動作時にお
けるビット線電位の変化を示す図である。第１１図は従
来の他のダイナミック型半導体記憶装置のメモリセルア
レイ部の構成を示す図である。第１２Ａ図ないし第１２
Ｄ図は第１１図に示すダイナミック型半導体記憶装置の
センス動作時におけるビット線対電位の変化を示す図で
ある。 図において、１はメモリセルアレイ、３はＸデコーダ、
４はＹデコーダ、１０−１〜１０−ｎはセンスアンプ、
２０はセンスアンプ活性化信号発生回路、２１はＸアド
レスバッファ、２２はＹアドレスバッファ、８′はセン
スアンプ活性化信号φ０を発生する制御信号発生器、Ｍ
Ｃはメモリセル、ＢＬＯ，ＢＬＯ，・・−ＢＬｍ、ＢＬ
ｍはビット線、ＷＬＩ、ＷＬ２はワード線である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 行列状に配列された複数のメモリセルと、前記複数のメ
   モリセルの列を規定するための複数のビット線対と、前
   記複数のメモリセルの行を規定するための複数のワード
   線と、外部から与えられる行アドレスに応答して前記複
   数のワード線のうちの１本を選択する行デコーダと、外
   部から与えられる列アドレスに応答して前記複数のビッ
   ト線対のうちの１対を選択する列デコーダとを備え、前
   記複数のビット線対は少なくとも１箇所に交差部を有す
   るビット線対からなる第１のグループのビット線対と、
   交差部を０または１個以上有するビット線対からなる第
   ２のグループのビット線対とを含み、前記第１のグルー
   プのビット線対と前記第２のグループのビット線対とは
   交互に配設され、前記第１のグループのビット線対の各
   々に対して設けられ、対応のビット線対の電位差を検知
   し増幅する第１のセンスアンプ手段、 前記第２のグループのビット線対の各々に対応して設け
   られ、対応のビット線対の電位差を検知し増幅する第２
   のセンスアンプ手段、および前記列アドレスに応答して
   、前記第１および第２のセンスアンプ手段を互いに異な
   るタイミングで活性化する手段を備える、ダイナミック
   型半導体記憶装置。