KR20200093564A - 기억 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치를 제공한다. 복수의 메모리 셀을 포함한 제 1 셀 어레이와 복수의 메모리 셀을 포함한 제 2 셀 어레이가 적층된다. 제 1 비트선쌍의 2개의 비트선 중 한쪽은 제 1 셀 어레이의 A개의 메모리 셀에 전기적으로 접속되고, 제 1 비트선쌍의 2개의 비트선 중 다른 쪽은 제 2 셀 어레이의 D개의 메모리 셀에 전기적으로 접속된다. 제 2 비트선쌍의 2개의 비트선 중 한쪽은 제 1 셀 어레이의 B개의 메모리 셀 및 제 2 셀 어레이의 F개의 메모리 셀에 전기적으로 접속되고, 제 2 비트선쌍의 2개의 비트선 중 다른 쪽은 제 1 셀 어레이의 C개의 메모리 셀 및 제 2 셀 어레이의 E개의 메모리 셀에 전기적으로 접속된다. 제 1 비트선과 제 2 비트선쌍은 번갈아 제공된다.

Description

기억 장치
본 발명의 일 형태는 기억 장치, 반도체 장치, 또는 이들 장치 중 어느 것을 포함한 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 명세서 등에 개시된 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이기도 하다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 표시 장치(예를 들어, 액정 표시 장치 및 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등을 반도체 장치라고 하는 경우가 있다. 또는, 이들은 반도체 장치를 포함하는 경우가 있다.
트랜지스터에 적용 가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외에 대체 재료로서 산화물 반도체가 주목받고 있다. 산화물 반도체의 예에는 산화 인듐 및 산화 아연 등의 1원계 금속 산화물(single-component metal oxide)뿐만 아니라 다원계 금속 산화물(multi-component metal oxide)도 포함된다. 다원계 금속 산화물 중에서도 특히 In-Ga-Zn 산화물(이하 IGZO라고도 함)이 활발히 연구되고 있다.
IGZO에 관한 연구로부터, 산화물 반도체에 있어서 단결정도 아니고 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 3 참조). 비특허문헌 1 및 2에는 CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다. 또한 비특허문헌 4 및 5에는, CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체에도 미소한 결정이 포함되는 것이 개시되어 있다.
또한 활성층으로서 IGZO를 포함한 트랜지스터는 오프 상태 전류가 매우 낮고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 8 참조).
기억 장치의 일종으로서 DRAM(dynamic random access memory)이 알려져 있다. DRAM은 복수의 메모리 셀이 매트릭스로 배치된 셀 어레이, 복수의 비트선, 및 복수의 워드선을 포함한다. 메모리 셀은 복수의 비트선 중 하나 및 복수의 워드선 중 하나에 전기적으로 접속된다. 워드선에는 데이터 기록 및 데이터 판독이 수행되는 메모리 셀을 선택하기 위한 선택 신호가 공급된다. 데이터는 비트선을 통하여, 메모리 셀에 기록되고 메모리 셀로부터 판독된다.
따라서, 예를 들어 비트선 A를 통하여 메모리 셀 X에 데이터가 기록될 때, 비트선 A의 전위 변화로 인한 노이즈가 비트선 A에 인접한 비트선 B로 전달되는 경우가 있다. 이 경우, 비트선 B에 전기적으로 접속된 메모리 셀 Y에 유지된 데이터가 의도하지 않게 변화되는 경우가 있다. 이러한 노이즈의 영향을 줄이는 방법으로서 교차 비트선 방식(twisted bit-line method)이 제안되고 있다(특허문헌 1 참조).
또한 DRAM은 폴디드 비트선 DRAM 및 오픈 비트선 DRAM으로 구분된다.
일본 특허공개공보 H2-244485호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, pp.183-186. S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, pp.04ED18-1-04ED18-10. S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, pp.151-154. S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, pp.Q3012-Q3022. S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, pp.155-164. K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, pp.021201-1-021201-7. S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, pp.T216-T217. S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, pp.626-629.
교차 비트선 방식은 폴디드 비트선의 기억 장치에 적용할 수 있지만, 메모리 셀의 집적도가 높은 오픈 비트선의 기억 장치에는 적용할 수 없기 때문에, 집적도가 높은 메모리 셀을 실현하기가 어려웠다.
본 발명의 일 형태의 과제는 집적도가 높은 기억 장치를 제공하는 것이다. 다른 과제는 노이즈에 의한 영향이 적은 기억 장치를 제공하는 것이다. 다른 과제는 신뢰성이 높은 기억 장치를 제공하는 것이다. 다른 과제는 소비전력이 낮은 기억 장치를 제공하는 것이다. 다른 과제는 신규 기억 장치를 제공하는 것이다. 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서는 상기 과제 모두를 달성할 필요는 없다. 다른 목적이 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태는 제 1 셀 어레이, 제 2 셀 어레이, 제 1 비트선쌍, 및 제 2 비트선쌍을 포함하는 기억 장치이다. 제 1 셀 어레이와 제 2 셀 어레이는 서로 부분적으로 중첩된다. 제 1 셀 어레이는 A개의 제 1 메모리 셀(A는 1 이상의 정수(整數)), B개의 제 1 메모리 셀(B는 1 이상의 정수), 및 C개의 제 1 메모리 셀(C는 1 이상의 정수)을 포함한다. 제 2 셀 어레이는 D개의 제 2 메모리 셀(D는 1 이상의 정수), E개의 제 2 메모리 셀(E는 1 이상의 정수), 및 F개의 제 2 메모리 셀(F는 1 이상의 정수)을 포함한다. 제 1 비트선쌍의 한쪽 비트선은 A개의 제 1 메모리 셀에 전기적으로 접속된다. 제 1 비트선쌍의 다른 쪽 비트선은 D개의 제 2 메모리 셀에 전기적으로 접속된다. 제 2 비트선쌍의 한쪽 비트선은 B개의 제 1 메모리 셀 및 F개의 제 2 메모리 셀에 전기적으로 접속된다. 제 2 비트선쌍의 다른 쪽 비트선은 C개의 제 1 메모리 셀 및 E개의 제 2 메모리 셀에 전기적으로 접속된다.
본 발명의 다른 일 형태는 복수의 제 1 비트선쌍 및 복수의 제 2 비트선쌍을 포함하는 기억 장치이다. 제 1 비트선쌍과 제 2 비트선쌍은 번갈아 제공된다.
제 1 메모리 셀 중 적어도 하나는 제 1 트랜지스터 및 제 1 용량 소자를 포함하는 것이 바람직하고, 제 2 메모리 셀 중 적어도 하나는 제 2 트랜지스터 및 제 2 용량 소자를 포함하는 것이 바람직하다.
제 1 트랜지스터 및 제 2 트랜지스터 각각은 반도체층에 산화물 반도체를 포함하는 것이 바람직하다. D는 A의 0.8배 이상 1.2배 이하인 것이 바람직하다. C와 E의 합은 B와 F의 합의 0.8배 이상 1.2배 이하인 것이 바람직하다.
본 발명의 일 형태에 따르면 오픈 비트선의 기억 장치에 교차 비트선 방식을 적용할 수 있다.
본 발명의 일 형태에 따르면 집적도가 높은 기억 장치를 제공할 수 있다. 또는, 노이즈에 의한 영향이 적은 기억 장치를 제공할 수 있다. 또는, 신뢰성이 높은 기억 장치를 제공할 수 있다. 또는, 소비전력이 낮은 기억 장치를 제공할 수 있다. 또는, 신규 기억 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서는 이들 효과 모두를 달성할 필요는 없다. 다른 효과가 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
첨부 도면에 있어서:
도 1의 (A) 및 (B)는 반도체 장치의 구조예를 도시한 것이고,
도 2는 셀 어레이의 구조예를 도시한 것이고,
도 3의 (A) 및 (B)는 비트선쌍의 배치예를 도시한 것이고,
도 4의 (A) 및 (B)는 비트선쌍의 배치예를 도시한 것이고,
도 5는 비트선에 전기적으로 접속된 메모리 셀을 도시한 것이고,
도 6의 (A) 내지 (C)는 메모리 셀의 회로 구성예를 나타낸 것이고,
도 7의 (A) 및 (B)는 트랜지스터의 Id-Vg 특성, 및 트랜지스터의 VBias의 변화를 나타낸 것이고,
도 8의 (A) 및 (B)는 폴디드 비트선의 기억 장치 및 오픈 비트선의 기억 장치를 도시한 것이고,
도 9의 (A1) 및 (B1)은 비트선 및 감지 증폭기를 도시한 것이고 도 9의 (A2) 및 (B2)는 비트선의 전위 변화를 나타낸 것이고,
도 10은 반도체 장치의 구조예를 도시한 것이고,
도 11은 반도체 장치의 구조예를 도시한 것이고,
도 12의 (A) 및 (B)는 전자 부품의 예를 도시한 것이고,
도 13의 (A) 내지 (E)는 전자 기기의 예를 도시한 것이고,
도 14는 전자 기기의 예를 도시한 것이다.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 가능하다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 그러므로, 본 발명은 이하의 실시형태의 설명에 한정하여 해석되지 말아야 한다. 또한 아래에 기재된 발명의 구조에서 동일한 부분 또는 같은 기능을 가지는 부분은 다른 도면에서 동일한 부호로 나타내며, 이러한 부분의 설명은 반복하지 않는 경우가 있다.
도면 등에서 도시한 각 구성 요소의 위치, 크기, 및 범위 등은 발명의 이해를 용이하게 하기 위하여 정확히 나타내어지지 않는 경우가 있다. 그러므로, 개시된 발명은 도면 등에 개시된 위치, 크기, 및 범위 등에 반드시 한정되지는 않는다. 예를 들어, 실제의 제작 공정에서 층 또는 레지스트 마스크 등은 에칭 등의 처리에 의하여 크기가 의도하지 않게 축소될 수 있지만, 이것은 이해를 쉽게 하기 위하여 도시되지 않는 경우가 있다.
특히 상면도("평면도"라고도 함) 또는 사시도 등에서는, 발명의 이해를 쉽게 하기 위하여 일부 구성 요소는 도시되지 않는 경우가 있다. 또한 일부의 은선(hidden line) 등은 나타내지 않는 경우가 있다.
본 명세서 등에서 "제 1" 및 "제 2" 등의 서수사는 구성 요소끼리의 혼동을 피하기 위하여 사용되고 공정 순서 또는 적층 순서 등의 우선도 또는 순서를 나타내지 않는다. 본 명세서 등에서의 서수사가 없는 용어는 구성 요소끼리의 혼동을 피하기 위하여 청구항에서 서수사가 부여되는 경우가 있다. 본 명세서 등에서 서수사가 있는 용어는 청구항에서 상이한 서수사가 부여되는 경우가 있다. 본 명세서 등에서 서수사가 있는 용어는 청구항 등에서 서수사가 부여되지 않는 경우가 있다.
또한 본 명세서 등에서 "전극" 또는 "배선" 등의 용어는 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는 일체로 제공된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
또한 본 명세서 등에서 "위" 또는 "아래"라는 용어는 반드시 구성 요소가 다른 구성 요소와 "위에서 직접 접하여" 또는 "아래에서 직접 접하여" 배치되는 것을 의미할 필요는 없다. 예를 들어, "절연층 A 위의 전극 B"라는 표현은 반드시 전극 B가 절연층 A 위에서 직접 접하는 것을 의미할 필요는 않고, 절연층 A와 전극 B 사이에 다른 구성 요소가 제공되는 경우를 의미할 수도 있다.
또한 소스 및 드레인의 기능은, 예를 들어 상이한 극성의 트랜지스터를 채용하거나, 또는 회로 동작에 있어서 전류 흐름의 방향이 변화되는 등, 동작 조건에 따라 전환될 수 있다. 그러므로, 어느 쪽이 소스(또는 드레인)라고 규정하기 어렵다. 따라서, 본 명세서에서 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다.
본 명세서 등에서 "X와 Y가 접속"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 개시되어 있다.
본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성 요소들이 "어떠한 전기적 작용을 가지는 물체"를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는 그 물체를 통하여 접속되는 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면 특별한 한정은 없다. 따라서, "전기적으로 접속"이라는 표현이 사용되더라도, 실제의 회로에서는 물리적 접속이 없고 단지 배선이 연장되어 있는 경우가 있다.
또한 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 모든 영역에서 채널 길이가 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 길이는 하나의 값에 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에 있어서, 모든 영역에서 채널 폭이 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값이다.
또한 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적 채널 폭"이라고도 함)이 트랜지스터의 상면도에 나타내어진 채널 폭(이하 "외견상 채널 폭"이라고도 함)과 상이한 경우가 있다. 예를 들어 반도체층의 측면을 덮는 게이트 전극을 가지는 트랜지스터에서는 실효적 채널 폭이 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 반도체층의 측면을 덮는 게이트 전극을 가지는 미세한 트랜지스터에서는 반도체층의 측면에 형성되는 채널 형성 영역의 비율이 증가되는 경우가 있다. 이러한 경우에는, 실효적 채널 폭이 외견상 채널 폭보다 크다.
이와 같은 경우에서, 실효적 채널 폭을 측정에 의하여 추산하기 어려운 경우가 있다. 예를 들어, 설곗값으로부터의 실효적 채널 폭을 추산하기 위해서는, 반도체의 형상을 알고 있다는 가정이 필요하다. 그러므로 반도체의 형상을 정확하게 모르는 경우에는 실효적 채널 폭을 정확하게 추산하기가 어렵다.
따라서, 본 명세서에서는 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한 본 명세서에서 "채널 폭"이라는 단순한 용어는 SCW, 외견상 채널 폭, 또는 실효적 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하기 위하여 SCW를 사용하는 경우가 있다. 이러한 경우에는, 얻어지는 값은 계산에 실효적 채널 폭을 사용하여 얻어지는 값과 상이한 경우가 있다.
또한 반도체의 불순물이란 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도를 가진 원소는 불순물로 간주할 수 있다. 불순물이 포함되면, 반도체에서의 DOS(density of state)가 증가되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속이 포함되며, 구체적인 예에는 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 또한 산화물 반도체의 경우, 물도 불순물로서 작용하는 경우가 있다. 또한 산화물 반도체의 경우, 불순물이 들어감으로써 산소 결손이 형성되는 경우가 있다. 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서에서 "평행"이는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한 "수직" 또는 "직교"라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 상기 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서 등에서, 계산값 및 실측값의 설명에 사용되는 "동일하다", "같다", "동등하다" 및 "균일하다"(이들의 동의어를 포함함) 등의 용어는, 따로 명시되지 않는 한, ±20%의 오차 범위를 허용한다.
본 명세서 등에서, 포토리소그래피법에 의하여 레지스트 마스크가 형성된 후에 에칭 공정이 수행되는 경우에는, 따로 명시되지 않는 한, 레지스트 마스크는 에칭 공정 후에 제거된다.
본 명세서 등에서 고전원 전위 VDD("VDD" 또는 "H 전위"라고도 함)는 저전원 전위 VSS보다 높은 전원 전위이다. 저전원 전위 VSS("VSS" 또는 "L 전위"라고도 함)는 고전원 전위 VDD보다 낮은 전원 전위이다. 또한 접지 전위("GND" 또는 "GND 전위"라고도 함)를 VDD 또는 VSS로서 사용할 수 있다. 예를 들어, VDD로서 접지 전위를 사용하는 경우에는 VSS는 접지 전위보다 낮고, VSS로서 접지 전위를 사용하는 경우에는 VDD는 접지 전위보다 높다.
또한 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꾸어 사용할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 인핸스먼트형(노멀리 오프형) 전계 효과 트랜지스터이다. 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 n채널 트랜지스터를 말한다. 따라서, 따로 명시되지 않는 한, 문턱 전압("Vth"라고도 함)은 0V보다 크다.
(실시형태 1)
본 발명의 일 형태의 기억 장치에 대하여 도면을 참조하여 설명한다.
우선, 폴디드 비트선의 기억 장치 및 오픈 비트선의 기억 장치에 대하여 설명한다.
도 8의 (A)는 폴디드 비트선의 기억 장치(901)를 도시한 블록도이다. 기억 장치(901)는 매트릭스로 배치된 메모리 셀(911)을 포함한 셀 어레이(921), 복수의 워드선, 복수의 비트선, 및 복수의 감지 증폭기(SA)를 포함한다. 기억 장치(901)에서, 복수의 비트선은 행 방향(또는 열 방향)으로 연장되고, 복수의 워드선은 열 방향(또는 행 방향)으로 연장된다.
복수의 워드선 각각은 복수의 비트선쌍과 교차된다. 복수의 비트선은 복수의 비트선(BL) 및 복수의 비트선(BLB)을 포함한다. 도 8의 (A)에는 3개의 비트선(BL)(비트선(BL1 내지 BL3)) 및 3개의 비트선(BLB)(비트선(BLB1 내지 BLB3))을 도시하였다.
폴디드 비트선의 기억 장치(901)에서는, 비트선(BL)과 비트선(BLB)이 번갈아 제공된다. 하나의 비트선(BL)과 하나의 비트선(BLB)이 하나의 비트선쌍을 형성한다. 기억 장치(901)는 비트선(BL1)과 비트선(BLB1)으로 형성된 비트선쌍, 비트선(BL2)과 비트선(BLB2)으로 형성된 비트선쌍, 및 비트선(BL3)과 비트선(BLB3)에 의하여 형성된 비트선쌍을 포함한다. 하나의 감지 증폭기(SA)는 하나의 비트선쌍에 전기적으로 접속된다.
메모리 셀(911)은 워드선과 비트선의 교차부 근방에 제공된다. 또한 하나의 비트선쌍의 비트선(BL)에 전기적으로 접속된 메모리 셀(911) 및 같은 비트선쌍의 비트선(BLB)에 전기적으로 접속된 메모리 셀(911)은 같은 워드선에 전기적으로 접속될 수 없다. 이 이유로, 폴디드 비트선의 기억 장치에서는 모든 교차부 근방에 메모리 셀을 제공할 수 없기 때문에, 집적도가 높은 셀 어레이의 실현이 어렵다.
도 8의 (B)는 오픈 비트선의 기억 장치(902)를 도시한 블록도이다. 오픈 비트선의 기억 장치(902)에서는, 비트선(BL)이 셀 어레이(921a)에 제공되고 비트선(BLB)이 셀 어레이(921b)에 제공된다. 셀 어레이(921a) 및 셀 어레이(921b) 각각에 복수의 워드선이 제공된다.
오픈 비트선의 기억 장치(902)에서는, 비트선(BL) 및 비트선(BLB)이 상이한 셀 어레이에 제공되고 각 셀 어레이에 워드선이 제공되기 때문에, 모든 교차부 근방에 메모리 셀을 제공할 수 있다. 이에 의하여 셀 어레이의 고집적화가 가능해진다.
메모리 셀(911)에 유지된 데이터는 감지 증폭기(SA)에 의하여 판독된다. 워드선에 의하여 특정한 메모리 셀(911)이 선택되면, 선택된 메모리 셀(911)의 데이터가 비트선(비트선(BL) 또는 비트선(BLB))에 공급되어, 비트선의 전위가 변화된다. 감지 증폭기(SA)는 비트선(BL)과 비트선(BLB) 사이의 전위차를 증폭하여 출력한다.
도 9의 (A1)은 기억 장치(901)의 비트선 및 감지 증폭기(SA)를 도시한 것이다. 도 9의 (A2)는 비트선의 전위 변화를 나타낸 타이밍 차트이다.
비트선들은 기생 용량을 통하여 서로 용량 결합된다. 예를 들어, 기생 용량(Cp)은 비트선(BLB1)과 비트선(BL2) 사이에 존재한다. 따라서, 데이터 기록에 의하여 비트선(BLB1)의 전위가 반전되면, 비트선(BLB1)에 인접한 비트선(BL2)의 전위도 반전되는 경우가 있다.
기억 장치(901)의 오동작에 대하여 도 9의 (A2)를 참조하여 설명한다. 기간(T0)에서, 비트선(BL1) 및 비트선(BLB2) 각각의 전위는 H 전위보다 약간 낮고, 비트선(BLB1) 및 비트선(BL2) 각각의 전위는 L 전위보다 약간 높다. 기간(T1)에서 비트선(BLB1)에 H 전위가 공급되면, 기생 용량(Cp)을 통하여 비트선(BLB1)과 용량 결합되어 있는 비트선(BL2)의 전위도 상승되어 비트선(BLB2)의 전위보다 높아지는 경우가 있다. 감지 증폭기(SA)는 약간의 전위차도 증폭하기 때문에, 비트선(BL2)을 포함한 비트선쌍으로부터 잘못된 데이터가 판독된다. 즉, 비트선(BLB1)의 전위 변화가 노이즈로서 비트선(BL2)에 영향을 미친다.
비트선(BL2)과 비트선(BLB2)을 서로 교차시킴으로써 노이즈의 영향을 저감할 수 있다. 본 명세서 등에서, 비트선(BL)과 비트선(BLB)의 교차부를 포함한 비트선쌍을 "교차 비트선쌍"(twisted bit line pair)이라고 한다. 도 9의 (B1)은 교차 비트선쌍을 포함한 기억 장치(901)의 비트선 및 감지 증폭기(SA)를 도시한 것이다. 도 9의 (B2)는 교차 비트선쌍의 전위 변화를 나타낸 타이밍 차트이다.
도 9의 (B1)에서는 비트선(BL2) 및 비트선(BLB2)을 포함한 비트선쌍이 교차 비트선쌍이다. 도 9의 (B1)에 도시된 교차 비트선쌍은 3개의 교차부(931)를 포함하고, 비트선(BL2)의 일부 및 비트선(BLB2)의 일부가 비트선(BLB1)에 인접한다. 구체적으로는, 비트선(BL2)의 영역(D1)과 영역(D2), 및 비트선(BLB2)의 영역(DB1)과 영역(DB2)이 비트선(BLB1)에 인접한다.
상술한 바와 같이 비트선(BLB1)과 비트선(BL2) 사이에는 기생 용량(Cp)이 존재한다. 비트선(BLB1)과 비트선(BLB2) 사이의 기생 용량은 기생 용량(CpB)으로 나타내어진다. 기생 용량(Cp)의 용량값은 영역(D1)과 영역(D2)의 총길이에 비례한다. 마찬가지로, 기생 용량(CpB)의 용량값은 영역(DB1)과 영역(DB2)의 총길이에 비례한다. 기생 용량(Cp)의 용량값은 기생 용량(CpB)의 용량값과 같은 것이 바람직하다. 따라서, 비트선(BL2)에서 비트선(BLB1)에 인접한 영역의 총길이(영역(D1)과 영역(D2)의 총길이)는 비트선(BLB2)에서 비트선(BLB1)에 인접한 영역의 총길이(영역(DB1)과 영역(DB2)의 총길이)와 같은 것이 바람직하다.
또한 기생 용량(Cp)의 용량값은 영역(D1)에 접속되는 메모리 셀과 영역(D2)에 접속되는 메모리 셀의 총수에도 비례한다. 마찬가지로, 기생 용량(CpB)의 용량값은 영역(DB1)에 접속되는 메모리 셀과 영역(DB2)에 접속되는 메모리 셀의 총수에도 비례한다. 따라서, 영역(D1)에 접속되는 메모리 셀과 영역(D2)에 접속되는 메모리 셀의 총수는 영역(DB1)에 접속되는 메모리 셀과 영역(DB2)에 접속되는 메모리 셀의 총수와 같은 것이 바람직하다.
교차 비트선쌍의 전위 변화에 대하여 도 9의 (B2)를 참조하여 설명한다. 기간(T0)에서, 비트선(BL1) 및 비트선(BLB2) 각각의 전위는 H 전위보다 약간 낮고, 비트선(BLB1) 및 비트선(BL2) 각각의 전위는 L 전위보다 약간 높다. 기간(T1)에서 비트선(BLB1)에는 H 전위가 공급되고, 기생 용량(Cp)을 통하여 비트선(BLB1)과 용량 결합되어 있는 비트선(BL2)의 전위가 상승된다. 또한 기생 용량(CpB)을 통하여 비트선(BLB1)과 용량 결합되어 있는 비트선(BLB2)의 전위도 상승된다. 상술한 바와 같이, 교차 비트선쌍에서는 비트선(BL2)의 전위 및 비트선(BLB2)의 전위가 모두 상승되기 때문에, 노이즈에 의한 영향을 받더라도 이들 비트선 사이의 전위차는 거의 변화되지 않는다.
교차 비트선쌍과 비교차(non-twisted) 비트선쌍이 번갈아 제공되는 폴디드 비트선의 기억 장치에서는 노이즈로 인한 오동작이 방지되어 신뢰성을 높일 수 있다. 한편, 오픈 비트선의 기억 장치에서는 하나의 비트선쌍을 형성하는 비트선(BL) 및 비트선(BLB)이 동일 평면상의 상이한 셀 어레이에 존재하기 때문에 교차 비트선쌍이 포함될 수 없다.
<<기억 장치(100)>>
도 1의 (A)는 본 발명의 일 형태의 기억 장치의 구조예를 도시한 블록도이다. 도 1의 (A) 및 (B)에 도시된 기억 장치(100)는 층(110) 및 층(120)을 포함한다. 층(120)은 층(120a) 및 층(120b)을 포함한다. 본 발명의 일 형태의 기억 장치(100)에서는 층(120a)과 층(120b)이 적층된다. 층(120)은 층(110) 위에 적층되어도 좋다(도 1의 (B) 참조).
층(120a)은 셀 어레이(130a)를 포함한다. 셀 어레이(130a)는 매트릭스로 배치된 복수의 메모리 셀(10a)을 포함한다. 층(120b)은 셀 어레이(130b)를 포함한다. 셀 어레이(130b)는 매트릭스로 배치된 복수의 메모리 셀(10b)을 포함한다. 셀 어레이(130a)와 셀 어레이(130b)는 서로 부분적으로 중첩된다.
<층(110)>
층(110)은 파워 스위치(PSW)(141), PSW(142), 및 주변 회로(115)를 포함한다. 주변 회로(115)는 주변 회로(111), 제어 회로(112), 및 전압 생성 회로(128)를 포함한다.
기억 장치(100)에서 각 회로, 각 신호, 및 각 전위를 사용할지 여부는 적절히 선택할 수 있다. 다른 회로 또는 다른 신호를 추가하여도 좋다. 신호(BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, 및 PON2)는 입력 신호이고 신호(RDA)는 출력 신호이다. 신호(CLK)는 클럭 신호이다.
신호(BW, CE, 및 GW)는 제어 신호이다. 신호(CE)는 칩 이네이블 신호이다. 신호(GW)는 글로벌 기록 이네이블 신호이다. 신호(BW)는 바이트 기록 이네이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터 신호이고 신호(RDA)는 판독 데이터 신호이다. 신호(PON1 및 PON2)는 파워 게이팅 제어 신호이다. 또한 신호(PON1 및 PON2)는 제어 회로(112)에서 생성되어도 좋다.
제어 회로(112)는 기억 장치(100)의 동작 전반을 제어하는 기능을 가지는 논리 회로이다. 예를 들어, 제어 회로는 신호(CE, GW, 및 BW)에 논리 연산을 수행하여 기억 장치(100)의 동작 모드(예를 들어 기록 동작 또는 판독 동작)를 결정한다. 제어 회로(112)는 이 동작 모드가 실행되도록 주변 회로(111)를 위한 제어 신호를 생성한다.
전압 생성 회로(128)는 음의 전압(VBG)을 생성하는 기능을 가진다. 음의 전압(VBG)은 메모리 셀(10)에 사용되는 트랜지스터의 백 게이트에 인가된다. 신호(WAKE)는 전압 생성 회로(128)에 대한 CLK의 입력을 제어하는 기능을 가진다. 예를 들어, 신호(WAKE)로서 H 레벨 신호가 인가되면, 신호(CLK)가 전압 생성 회로(128)에 입력되고, 전압 생성 회로(128)는 VBG를 생성한다.
주변 회로(111)는 셀 어레이(130a) 및 셀 어레이(130b)에 대한 데이터 기록 및 셀 어레이(130a) 및 셀 어레이(130b)로부터의 데이터 판독을 위한 회로이다. 주변 회로(111)는 행 디코더(121), 열 디코더(122), 행 드라이버(123), 열 드라이버(124), 입력 회로(125), 출력 회로(126), 및 감지 증폭기(127)를 포함한다.
행 디코더(121) 및 열 디코더(122)는 신호(ADDR)를 디코딩하는 기능을 가진다. 행 디코더(121)는 액세스하는 행을 지정하기 위한 회로이다. 열 디코더(122)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(123)는 행 디코더(121)에 의하여 지정된 행의 메모리 셀(10)에 접속되는 워드선을 선택하는 기능을 가진다. 열 드라이버(124)는 셀 어레이(130a) 및 셀 어레이(130b)에 데이터를 기록하는 기능, 셀 어레이(130a) 및 셀 어레이(130b)로부터 데이터를 판독하는 기능, 그리고 판독된 데이터를 유지하는 기능 등을 가진다.
입력 회로(125)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(125)에서 유지된 데이터는 열 드라이버(124)에 출력된다. 입력 회로(125)로부터 출력되는 데이터는 셀 어레이(130a) 및 셀 어레이(130b)에 기록되는 데이터(Din)이다. 열 드라이버(124)에 의하여 셀 어레이(130a) 및 셀 어레이(130b)로부터 판독된 데이터(Dout)는 출력 회로(126)에 출력된다. 출력 회로(126)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(126)는 Dout를 기억 장치(100)로부터 출력하는 기능을 가진다. 출력 회로(126)로부터의 데이터 신호는 신호(RDA)이다.
PSW(141)는 주변 회로(115)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(142)는 행 드라이버(123)에 대한 VHM의 공급을 제어하는 기능을 가진다. 기억 장치(100)에서, 고전원 전압이 VDD이고 저전원 전압이 GND(접지 전위)이다. 또한 워드선을 하이 레벨로 하기 위하여 사용되는 고전원 전압인 VHM은 VDD보다 높다. PSW(141)의 온/오프는 신호(PON1)에 의하여 제어되고, PSW(142)의 온/오프는 신호(PON2)에 의하여 제어된다. 도 1의 (A)의 주변 회로(115)에서는 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 파워 스위치가 제공된다.
감지 증폭기(127)는 복수의 감지 증폭기(SA)(도 1의 (A) 및 (B)에는 도시되지 않았음)를 포함한다. 하나의 감지 증폭기(SA)는 아래에서 설명하는 비트선쌍 중 하나에 전기적으로 접속되고, 상기 비트선쌍에 포함되는 2개의 비트선 사이의 전위차를 증폭하는 기능을 가진다. 구체적으로는, 감지 증폭기(SA)는 한쪽 비트선의 전위(즉 기준 전위)와 다른 쪽 비트선의 전위 사이의 차이를 증폭하는 기능을 가진다.
<층(120)>
층(120)의 구조예에 대하여 도 2를 참조하여 자세히 설명한다. 도 2는 층(120)에 포함되는 셀 어레이(130a) 및 셀 어레이(130b)의 구조를 도시한 사시도이다. 도 2에서는 X 방향, Y 방향, 및 Z 방향을 가리키는 화살표가 도시되어 있다. X 방향, Y 방향, 및 Z 방향은 서로 직교한다.
층(120)은 셀 어레이(130a), 셀 어레이(130b), Y 방향(열 방향)으로 연장되는 N개의 비트선(BL)(N은 1 이상의 정수), 및 Y 방향으로 연장되는 N개의 비트선(BLB)을 포함한다. 도 2에서는 i번째 비트선(BL)(i는 1 이상 N 이하의 정수)이 비트선(BL[i])으로 나타내어지고, i번째 비트선(BLB)이 비트선(BLB[i])으로 나타내어진다.
층(120)은 X 방향(행 방향)으로 연장되는 M개의 워드선(WLa)(M은 1 이상의 정수) 및 X 방향으로 연장되는 M개의 워드선(WLb)을 포함한다. 워드선(WLa)은 셀 어레이(130a)에 제공되고 워드선(WLb)은 셀 어레이(130b)에 제공된다. 도 2에서는 j번째 워드선(WLa)(j는 1 이상 M 이하의 정수)이 워드선(WLa[j])으로 나타내어지고, j번째 워드선(WLb)이 워드선(WLb[j])으로 나타내어진다.
셀 어레이(130a)는 매트릭스로 배치된 N×M개의 메모리 셀(10a)을 포함한다. 셀 어레이(130b)는 매트릭스로 배치된 N×M개의 메모리 셀(10b)을 포함한다. 메모리 셀(10a)은 워드선(WLa) 중 하나에 전기적으로 접속된다. 메모리 셀(10b)은 워드선(WLb) 중 하나에 전기적으로 접속된다.
하나의 비트선(BL)과 하나의 비트선(BLB)이 하나의 비트선쌍을 형성한다. 예를 들어, 비트선(BL[i])과 비트선(BLB[i])이 i번째 비트선쌍을 형성한다. 즉, 층(120)은 N개의 비트선쌍을 포함한다.
N개의 비트선쌍은 평행 비트선쌍 및 교차 비트선쌍을 포함한다. 셀 어레이(130a) 및 셀 어레이(130b)에서, 평행 비트선쌍은 비트선(BL)이 셀 어레이(130a) 및 셀 어레이(130b) 중 한쪽에만 제공되고, 비트선(BLB)이 셀 어레이(130a) 및 셀 어레이(130b) 중 다른 쪽에만 제공된 비트선쌍이다. 따라서 평행 비트선쌍에서 비트선(BL)은 메모리 셀(10a(10b))에 전기적으로 접속되고, 비트선(BLB)은 메모리 셀(10b(10a))에 전기적으로 접속된다.
셀 어레이(130a) 및 셀 어레이(130b)에서, 교차 비트선쌍은 비트선(BL) 및 비트선(BLB) 각각이 셀 어레이(130a)에 제공된 영역 및 셀 어레이(130b)에 제공된 영역을 가지는 비트선쌍이다. 따라서, 교차 비트선쌍에서 비트선(BL) 및 비트선(BLB) 각각은 메모리 셀(10a)에 전기적으로 접속된 영역 및 메모리 셀(10b)에 전기적으로 접속된 영역을 가진다.
X 방향에서 보았을 때, 교차 비트선쌍은 셀 어레이(130a)와 셀 어레이(130b) 사이에서 비트선(BL)과 비트선(BLB)이 서로 교차하는 영역(교차부(131))을 포함한다. 한편, 평행 비트선쌍은 X 방향에서 보았을 때 셀 어레이(130a)와 셀 어레이(130b) 사이에 교차부(131)를 포함하지 않는다.
도 3의 (A)는 비트선쌍의 배치예를 도시한 사시도이다. 도 3의 (B)는 도 3의 (A)의 이해를 쉽게 하기 위한 평면도이다. 도 3의 (A) 및 (B)에는 2개의 평행 비트선쌍 및 2개의 교차 비트선쌍을 예로서 도시하였다. 평행 비트선쌍과 교차 비트선쌍이 번갈아 제공되면 노이즈 저감 효과를 높일 수 있어 바람직하다.
도 3의 (A) 및 (B)에 도시된 교차 비트선쌍은 2개의 교차부(131)를 포함하지만, 교차 비트선쌍에서의 교차부(131)의 개수는 하나 이상이면 좋다. X 방향에서 보았을 때, 모든 교차 비트선쌍의 교차부(131)가 정렬될 필요는 없다. 교차 비트선쌍 간에서 교차부(131)의 개수는 달라도 좋다.
모든 비트선쌍이 교차 비트선쌍이어도 좋다. 도 4의 (A)는 모든 비트선쌍이 교차 비트선쌍인 배치예를 도시한 사시도이다. 도 4의 (B)는 도 4의 (A)의 이해를 쉽게 하기 위한 평면도이다. 모든 비트선쌍이 교차 비트선쌍인 경우, X 방향에서 보았을 때, 인접한 비트선쌍의 교차부(131)가 서로 중첩되지 않는 것이 바람직하다.
비트선(BL)의 기생 용량 및 비트선(BLB)의 기생 용량은 비트선 각각에 전기적으로 접속되는 메모리 셀의 개수에 따라 변화된다. 도 5는 비트선에 전기적으로 접속되는 메모리 셀을 도시한 사시도이다. 도 5에는 비트선(BL[i]), 비트선(BLB[i]), 비트선(BL[i+1]), 및 비트선(BLB[i+1]) 각각의 일부를 도시하였다. 비트선(BL[i])과 비트선(BLB[i])은 하나의 평행 비트선쌍을 형성하고, 비트선(BL[i+1])과 비트선(BLB[i+1])은 하나의 교차 비트선쌍을 형성한다.
도 5의 셀 어레이(130a)는 A개의 메모리 셀(10a)(A는 1 이상의 정수)을 포함한 메모리 셀군(50A), B개의 메모리 셀(10a)(B는 1 이상의 정수)을 포함한 메모리 셀군(50B), 및 C개의 메모리 셀(10a)(C는 1 이상의 정수)을 포함한 메모리 셀군(50C)을 포함한다.
셀 어레이(130b)는 D개의 메모리 셀(10b)(D는 1 이상의 정수)을 포함한 메모리 셀군(50D), E개의 메모리 셀(10b)(E는 1 이상의 정수)을 포함한 메모리 셀군(50E), 및 F개의 메모리 셀(10b)(F는 1 이상의 정수)을 포함한 메모리 셀군(50F)을 포함한다.
비트선(BL[i])은 메모리 셀군(50A)의 A개의 메모리 셀(10a) 각각에 전기적으로 접속된다. 비트선(BLB[i])은 메모리 셀군(50D)의 D개의 메모리 셀(10b) 각각에 전기적으로 접속된다.
비트선(BL[i+1])은 메모리 셀군(50B)의 B개의 메모리 셀(10a) 각각 및 메모리 셀군(50F)의 F개의 메모리 셀(10b) 각각에 전기적으로 접속된다.
비트선(BLB[i+1])은 메모리 셀군(50E)의 E개의 메모리 셀(10b) 각각 및 메모리 셀군(50C)의 C개의 메모리 셀(10a) 각각에 전기적으로 접속된다.
평행 비트선쌍과 교차 비트선쌍 사이에 발생하는 기생 용량 중, 셀 어레이(130a) 측에 발생하는 기생 용량(Cpa)의 용량값은 셀 어레이(130b) 측에 발생하는 기생 용량(Cpb)의 용량값과 같은 것이 바람직하다. 구체적으로, 기생 용량(Cpb)의 용량값은 기생 용량(Cpa)의 용량값의 0.8배 이상 1.2배 이하가 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다. 기생 용량(Cpa)과 기생 용량(Cpb)이 같거나 비슷한 용량값을 가지면, 노이즈의 영향을 더 저감할 수 있다.
따라서, 메모리 셀군(50A)의 메모리 셀(10a)의 개수인 A는 메모리 셀군(50D)의 메모리 셀(10b)의 개수인 D와 같은 것이 바람직하다. 구체적으로, D는 A의 0.8배 이상 1.2배 이하가 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
메모리 셀군(50B)의 메모리 셀(10a)의 개수인 B와 메모리 셀군(50F)의 메모리 셀(10b)의 개수인 F의 합은 메모리 셀군(50C)의 메모리 셀(10a)의 개수인 C와 메모리 셀군(50E)의 메모리 셀(10b)의 개수인 E의 합과 같은 것이 바람직하다. 구체적으로, C+E는 B+F의 0.8배 이상 1.2배 이하가 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
[메모리 셀]
도 6의 (A)는 메모리 셀(10a) 및 메모리 셀(10b)에 사용할 수 있는 회로 구성의 예를 나타낸 것이다. 메모리 셀(10a) 및 메모리 셀(10b) 각각은 트랜지스터(M1) 및 용량 소자(CA)를 포함한다. 트랜지스터(M1)는 프런트 게이트(단순히 게이트라고 하는 경우도 있음) 및 백 게이트를 포함한다.
트랜지스터(M1)의 소스 및 드레인 중 한쪽은 용량 소자(CA)의 한쪽 전극에 전기적으로 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 비트선(BL) 및 비트선(BLB)의 한쪽에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 워드선(WLa) 및 워드선(WLb) 중 한쪽에 전기적으로 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 전기적으로 접속된다. 용량 소자(CA)의 다른 쪽 전극은 배선(CAL)에 전기적으로 접속된다.
배선(CAL)은 용량 소자(CA)의 다른 쪽 전극에 소정의 전위를 인가하는 배선으로서 기능한다. 데이터의 기록 및 판독 시에 있어서 배선(CAL)에는 로 레벨(low-level) 전위(기준 전위라고 하는 경우도 있음)가 인가되는 것이 바람직하다.
배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하는 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 변화시킬 수 있다.
데이터의 기록 및 판독은 트랜지스터(M1)를 온으로 하는 전위를 워드선(WLa) 및/또는 워드선(WLb)에 공급하여 트랜지스터(M1)를 온으로 하고 비트선(BL) 또는 비트선(BLB)과 용량 소자(CA)의 한쪽 전극을 서로 전기적으로 접속함으로써 수행된다.
또는, 도 6의 (B)의 예로서 나타낸 회로 구성을 메모리 셀(10a) 및 메모리 셀(10b)에 사용하여도 좋다. 도 6의 (B)에 나타낸 회로 구성예에서는 트랜지스터(M1)의 백 게이트가, 배선(BGL)이 아니고 워드선(WLa) 또는 워드선(WLb)에 전기적으로 접속된다. 이러한 구성에 의하여 트랜지스터(M1)의 게이트와 백 게이트에 같은 전압을 인가할 수 있기 때문에, 트랜지스터(M1)가 온일 때 트랜지스터(M1)의 소스 및 드레인을 흐르는 전류(온 상태 전류)를 증가시킬 수 있다.
또는, 트랜지스터(M1)는 싱글 게이트 트랜지스터, 즉 백 게이트를 포함하지 않는 트랜지스터이어도 좋다. 도 6의 (C)는 트랜지스터(M1)가 싱글 게이트 트랜지스터인 회로 구성예를 나타낸 것이다. 도 6의 (C)에 나타낸 트랜지스터(M1)는 백 게이트를 포함하지 않기 때문에, 메모리 셀의 제작 공정을 줄일 수 있다.
채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터("ox 트랜지스터"라고도 함)를 트랜지스터(M1)로서 사용하는 것이 바람직하다. 채널이 형성되는 반도체층에는 예를 들어 인듐, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연 중 하나를 포함한 산화물 반도체를 사용할 수 있다. 특히, ox 트랜지스터의 반도체층에는 인듐, 갈륨, 및 아연을 포함한 산화물 반도체를 사용하는 것이 바람직하다.
인듐, 갈륨, 및 아연을 포함한 산화물 반도체를 사용한 ox 트랜지스터는 오프 상태 전류가 매우 낮다는 특성을 가진다. 트랜지스터(M1)로서 ox 트랜지스터를 사용함으로써, 누설 전류가 매우 낮은 트랜지스터(M1)로 할 수 있다. 즉, 기록된 데이터는 트랜지스터(M1)에 의하여 오랫동안 유지될 수 있기 때문에, 메모리 셀의 리프레시 동작의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 생략할 수 있다. 누설 전류가 매우 낮기 때문에, 메모리 셀은 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
본 명세서 등에서, ox 트랜지스터를 사용한 DRAM을 DOSRAM(dynamic oxide semiconductor random access memory)이라고 한다. DOSRAM은 트랜지스터(M1)로서 ox 트랜지스터를 사용함으로써 형성할 수 있다.
도 7의 (A)는 트랜지스터의 전기 특성인 Id-Vg 특성의 예를 나타낸 것이다. Id-Vg 특성은 게이트 전압(Vg)의 변화에 대한 드레인 전류(Id)의 변화를 나타낸 것이다. 도 7의 (A)에서 가로축은 Vg를 리니어 스케일로 나타낸 것이고 세로축은 Id를 로그 스케일로 나타낸 것이다. 도 7의 (A)는 ox 트랜지스터의 Id-Vg 특성을 나타낸 것이다.
도 7의 (A)에 나타낸 바와 같이, ox 트랜지스터의 오프 상태 전류는 고온에서의 동작 시에도 증가되기 어렵다. 그러나, ox 트랜지스터의 Vth는 온도 승상에 따라 음의 방향으로 변동된다. 이 이유로, 트랜지스터(M1)로서 ox 트랜지스터를 사용하는 경우에는 Vg 및/또는 백 게이트 전압(VBG)에 온도 보정을 위한 바이어스 전압(VBias)을 가하는 것이 바람직하다.
도 7의 (B)는 온도 변화에 대한 VBias의 변화의 예를 나타낸 것이다. 도 7의 (B)에서 가로축은 온도를 리니어 스케일로 나타내고 세로축은 VBias를 리니어 스케일로 나타낸다. 트랜지스터(M1)의 동작 온도가 높아짐에 따라 VBias의 높이는 낮아진다. VBias의 높이는 온도 변화에 대하여 선형으로 변화되어도 좋고 비선형으로 변화되어도 좋다. 도 7의 (B)에서는 VBias를 0℃에서 0V로 하지만, 예를 들어 VBias는 20℃에서 0V로 하여도 좋다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 기억 장치(100) 및 기억 장치(100A)의 단면 구조예에 대하여 도면을 참조하여 설명한다.
<기억 장치의 구조예>
도 10은 기억 장치(100)의 일부의 단면을 도시한 것이다. 도 10에 도시된 기억 장치(100)에서는 기판(231) 위에 층(110), 층(120a), 및 층(120b)이 적층되어 있다. 도 10에는 기판(231)으로서 단결정 반도체 기판(예를 들어 단결정 실리콘 기판)을 사용한 경우를 도시하였다. 층(110)의 트랜지스터의 소스, 드레인, 및 채널이 기판(231)의 일부에 형성된다. 층(120a) 및 층(120b) 각각은 박막 트랜지스터(예를 들어 ox 트랜지스터)를 포함한다.
[층(110)]
도 10의 층(110)은 기판(231) 위에 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)를 포함한다. 도 10은 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널 길이 방향의 단면을 도시한 것이다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널은 기판(231)의 일부에 형성된다. 고속 동작이 집적 회로에 요구되는 경우, 기판(231)으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 소자 분리층(232)에 의하여 서로 전기적으로 분리된다. 소자 분리층은 LOCOS(local oxidation of silicon)법 또는 STI(shallow trench isolation)법 등에 의하여 형성할 수 있다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c) 위에는 절연층(234), 절연층(235), 및 절연층(237)이 제공되고, 절연층(237)에는 전극(238)이 매립되어 있다. 전극(238)은 콘택트 플러그(236)를 통하여 트랜지스터(233a)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
전극(238) 및 절연층(237) 위에는 절연층(239), 절연층(240), 및 절연층(241)이 제공되고, 절연층(239, 240, 및 241)에는 전극(242)이 매립되어 있다. 전극(242)은 전극(238)에 전기적으로 접속된다.
전극(242) 및 절연층(241) 위에는 절연층(243) 및 절연층(244)이 제공되고, 절연층(243 및 244)에는 전극(245)이 매립되어 있다. 전극(245)은 전극(242)에 전기적으로 접속된다.
전극(245) 및 절연층(244) 위에는 절연층(246) 및 절연층(247)이 제공되고, 절연층(246 및 247)에는 전극(249)이 매립되어 있다. 전극(249)은 전극(245)에 전기적으로 접속된다.
전극(249) 및 절연층(247) 위에는 절연층(248) 및 절연층(250)이 제공되고, 절연층(248 및 250)에는 전극(251)이 매립되어 있다. 전극(251)은 전극(249)에 전기적으로 접속된다.
[층(120a)]
층(120a)은 층(110) 위에 제공된다. 도 10의 층(120a)은 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b)를 포함한다. 도 10은 트랜지스터(368a) 및 트랜지스터(368b)의 채널 길이 방향의 단면을 도시한 것이다. 트랜지스터(368a) 및 트랜지스터(368b) 각각은 백 게이트를 포함한 트랜지스터이다.
트랜지스터(368a) 및 트랜지스터(368b) 각각의 반도체층에는 금속 산화물의 일종인 산화물 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(368a) 및 트랜지스터(368b) 각각으로서 ox 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(368a) 및 트랜지스터(368b)는 절연층(361) 및 절연층(362) 위에 제공된다. 절연층(362) 위에는 절연층(363) 및 절연층(364)이 제공된다. 트랜지스터(368a) 및 트랜지스터(368b)의 백 게이트는 절연층(363 및 364)에 매립되어 있다. 절연층(364) 위에는 절연층(365) 및 절연층(366)이 제공된다. 절연층(361 내지 366)에는 전극(367)이 매립되어 있다. 전극(367)은 전극(251)에 전기적으로 접속된다.
트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b) 위에 절연층(371), 절연층(372), 및 절연층(373)이 형성되고, 절연층(373) 위에 전극(375)이 형성된다. 전극(375)은 콘택트 플러그(374)를 통하여 전극(367)에 전기적으로 접속된다.
전극(375) 위에 절연층(376), 절연층(377), 절연층(378), 및 절연층(379)이 제공된다. 절연층(376 내지 379)에는 전극(380)이 매립되어 있다. 전극(380)은 전극(375)에 전기적으로 접속된다.
전극(380) 및 절연층(379) 위에는 절연층(381) 및 절연층(382)이 제공되고, 절연층(381 및 382)에는 전극(383)이 매립되어 있다. 전극(383)은 전극(380)에 전기적으로 접속된다.
[층(120b)]
층(120b)은 층(120a) 위에 제공된다. 도 10의 층(120b)은 트랜지스터(538a), 트랜지스터(538b), 용량 소자(539a), 및 용량 소자(539b)를 포함한다. 도 10은 트랜지스터(538a) 및 트랜지스터(538b)의 채널 길이 방향의 단면을 도시한 것이다. 트랜지스터(538a) 및 트랜지스터(538b) 각각은 백 게이트를 포함한 트랜지스터이다.
트랜지스터(538a) 및 트랜지스터(538b) 각각의 반도체층에는 금속 산화물의 일종인 산화물 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(538a) 및 트랜지스터(538b) 각각으로서 ox 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(538a) 및 트랜지스터(538b)는 절연층(531) 및 절연층(532) 위에 제공된다. 절연층(532) 위에는 절연층(533) 및 절연층(534)이 제공된다. 트랜지스터(538a) 및 트랜지스터(538b)의 백 게이트는 절연층(533 및 534)에 매립되어 있다. 절연층(534) 위에는 절연층(535) 및 절연층(536)이 제공된다. 절연층(531 내지 536)에는 전극(537)이 매립되어 있다. 전극(537)은 전극(383)에 전기적으로 접속된다.
트랜지스터(538a), 트랜지스터(538b), 용량 소자(539a), 및 용량 소자(539b) 위에 절연층(541), 절연층(542), 및 절연층(543)이 형성되고, 절연층(543) 위에 전극(545)이 형성된다. 전극(545)은 콘택트 플러그(544)를 통하여 전극(537)에 전기적으로 접속된다.
전극(545) 위에 절연층(546), 절연층(547), 및 절연층(548)이 제공된다. 절연층(546 내지 548)에는 전극(549)이 매립되어 있다. 전극(549)은 전극(545)에 전기적으로 접속된다.
전극(549) 및 절연층(548) 위에 절연층(550) 및 절연층(551)이 제공된다. 절연층(551) 위에 절연층(553)이 제공된다.
<변형예>
도 11은 기억 장치(100A)의 일부의 단면을 도시한 것이다. 기억 장치(100A)는 기억 장치(100)의 변형예이다. 기억 장치(100A)는 층(110A), 층(120a), 및 층(120b)을 포함한다. 층(110A), 층(120a), 및 층(120b)은 이 순서대로 기판(231) 위에 제공된다. 기억 장치(100A)의 기판(231)으로서는 절연 기판(예를 들어 유리 기판)을 사용한다.
층(110A)은 트랜지스터(268a), 트랜지스터(268b), 및 용량 소자(269a)를 포함한다. 층(110A)의 각 트랜지스터로서 박막 트랜지스터(예를 들어 ox 트랜지스터)를 사용한다. 층(120a) 및 층(120b)은 상술한 것과 마찬가지로 형성할 수 있다.
층(110A)의 트랜지스터 모두를 ox 트랜지스터로 함으로써, 층(110A)을 모든 트랜지스터가 같은 도전성을 가지는 집적 회로로 할 수 있다. 기억 장치(100A)의 트랜지스터 모두를 ox 트랜지스터로 함으로써, 기억 장치(100A)를 모든 트랜지스터가 같은 도전성을 가지는 기억 장치로 할 수 있다.
<재료>
[기판]
기판에 사용되는 재료에 대해서는, 재료가 적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가지기만 하면, 특별한 제한은 없다. 예를 들어 기판으로서, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 혹은 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 또는, SOI 기판, 또는 왜곡된 트랜지스터 또는 FIN형 트랜지스터 등의 반도체 소자가 제공된 반도체 기판 등을 사용할 수도 있다. 또는, 고전자이동도 트랜지스터(HEMT: high-electron-mobility transistor)에 사용할 수 있는 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 비소, 질화 갈륨, 인화 인듐, 또는 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또는 기판으로서, 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 사용할 수 있다. 또한 기판으로서 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터 또는 용량 소자 등을 직접 형성하여도 좋고, 또는 제작 기판 위에 트랜지스터 또는 용량 소자 등을 형성하고 나서, 제작 기판으로부터 박리하고 가요성 기판으로 전치(轉置)하여도 좋다. 트랜지스터 또는 용량 소자 등을 제작 기판으로부터 가요성 기판으로 박리 및 전치하기 위하여, 제작 기판과 트랜지스터 또는 용량 소자 등 사이에는 박리층을 제공하는 것이 바람직하다.
가요성 기판에는 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 기판으로서 사용되는 가요성 기판은 환경에 의한 변형이 억제되기 때문에 선팽창 계수가 낮은 것이 바람직하다. 기판으로서 사용되는 가요성 기판은, 예를 들어 선팽창 계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 및 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선팽창 계수가 낮기 때문에 가요성 기판에 바람직하게 사용된다.
[절연층]
절연층은 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트 등으로부터 선택된 하나 이상의 재료의 단층 또는 적층을 사용하여 형성할 수 있다. 또는, 산화물 재료, 질화물 재료, 산화질화물 재료, 및 질화산화물 재료로부터 선택되는 2개 이상의 재료를 혼합시킨 재료를 사용하여도 좋다.
또한 본 명세서 등에서, 질화산화물이란 산소보다 질소를 더 포함하는 화합물을 말한다. 산화질화물이란 질소보다 산소를 더 포함하는 화합물을 말한다. 각 원소의 함유량은, 예를 들어 RBS(Rutherford backscattering spectrometry)에 의하여 측정할 수 있다.
금속 산화물의 일종인 산화물 반도체를 반도체층에 사용하는 경우, 반도체층 내의 수소 농도 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 절연층 내의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 반도체층에 접촉하는 절연층 내의 수소 농도를 저감하는 것이 특히 바람직하다.
또한 반도체층 내의 질소 농도 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로, SIMS에 의하여 측정되는 절연층 내의 질소 농도를 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
절연층 중 적어도 반도체층과 접하는 영역은 결함이 적고, 대표적으로 ESR(electron spin resonance) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 2.001의 g인자에 관찰되는 E' 센터에 기인하는 시그널이 포함된다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어, 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우에는, E' 센터에 기인하는 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용한다.
상술한 시그널에 더하여, 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3개의 시그널로 나누어진다. 제 1 시그널은 2.037 이상 2.039 이하의 g인자에 관찰된다. 제 2 시그널은 2.001 이상 2.003 이하의 g인자에 관찰된다. 제 3 시그널은 1.964 이상 1.966 이하의 g인자에 관찰된다.
예를 들어, 이산화질소(NO2)에 기인하는 신호의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한 이산화질소(NO2) 등의 질소 산화물(NO x )은 절연층에 준위를 형성한다. 이 준위는 산화물 반도체층의 에너지 갭에 위치한다. 따라서, 질소 산화물(NO x )이 절연층과 산화물 반도체층 사이의 계면으로 확산되면, 절연층 측에서 전자가 상기 준위에 의하여 트랩될 수 있다. 결과적으로, 트랩된 전자가 절연층과 산화물 반도체층 사이의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압 변동을 저감시킬 수 있다.
질소 산화물(NO x )의 방출이 적은 절연층으로서는, 예를 들어 산화질화 실리콘층을 사용할 수 있다. 산화질화 실리콘층은 TDS(thermal desorption spectroscopy)에서 질소산화물(NO x )의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적인 암모니아의 방출량은 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한 상기 암모니아의 방출량은, TDS에 있어서 50℃ 내지 650℃의 범위 또는 50℃ 내지 550℃의 범위에서의 가열 처리로 방출되는 암모니아의 전체량이다.
질소 산화물(NO x )은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연층을 사용하면 질소 산화물(NO x )이 저감된다.
산화물 반도체층과 접하는 절연층 중 적어도 하나는 가열로 산소가 방출되는 절연층을 사용하여 형성되는 것이 바람직하다. 구체적으로는, 절연층의 표면이 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 온도에서 가열되는 조건하에서 수행되는 TDS에 있어서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한 본 명세서 등에서, 가열로 방출되는 산소를 "과잉 산소"라고도 한다.
절연층에 산소를 첨가하는 처리를 수행함으로써, 과잉 산소를 포함한 절연층을 형성할 수 있다. 산소의 첨가 처리는 산화성 분위기에서의 가열 처리 또는 플라스마 처리 등에 의하여 수행할 수 있다. 또는, 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등에 의하여 산소를 첨가하여도 좋다. 산소의 첨가 처리에 사용되는 가스의 예에는 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스 또는 오존 가스 등의 산소를 포함한 가스가 포함된다. 본 명세서에서는 산소의 첨가 처리를 "산소 도핑 처리"라고도 한다. 산소 도핑 처리는 기판을 가열하면서 수행하여도 좋다.
절연층에는 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 또는 에폭시계 수지 등의 내열성 유기 재료를 사용할 수 있다. 상술한 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한 이들 재료 중 어느 것을 사용하여 형성되는 복수의 절연층을 적층시킴으로써 절연층을 형성하여도 좋다.
또한 실록산계 수지는 출발 재료로서 실록산계 재료를 사용하여 형성된 Si-O-Si 결합을 포함한 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기 또는 아릴기) 또는 풀루오로기를 포함하여도 좋다. 유기기는 풀루오로기를 포함하여도 좋다.
절연층의 형성 방법에 대한 특별한 제한은 없다. 또한 절연층에 사용되는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 절연층의 소성 공정이 다른 층의 가열 처리 공정의 역할도 하면, 트랜지스터를 효율적으로 제작할 수 있다.
[전극]
전극을 형성하는 도전 재료로서 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 및 인듐 등에서 선택되는 하나 이상의 금속 원소를 포함한 재료를 사용할 수 있다. 또는 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상술한 금속 원소 및 산소를 포함한 도전 재료를 사용하여도 좋다. 상술한 금속 원소 및 질소를 포함한 도전 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등의 질소를 포함한 도전 재료를 사용하여도 좋다. 인듐 주석 산화물(ITO), 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘이 첨가된 인듐 주석 산화물, 또는 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다.
상술한 재료로 형성되는 복수의 도전층의 적층을 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료 및 산소를 포함한 도전 재료를 사용하여 형성되는 적층 구조를 사용하여도 좋다. 또는, 상술한 금속 원소를 포함한 재료 및 질소를 포함한 도전 재료를 사용하여 형성되는 적층 구조를 사용하여도 좋다. 또는, 상술한 금속 원소를 포함한 재료, 산소를 포함한 도전 재료, 및 질소를 포함한 도전 재료를 사용하여 형성되는 적층 구조를 사용하여도 좋다. 또는, 질소를 포함한 도전 재료 및 산소를 포함한 도전 재료를 사용하여 형성되는 적층 구조를 사용하여도 좋다.
또한 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함한 재료 및 산소를 포함한 도전 재료를 사용하여 형성되는 적층 구조를 사용하는 경우, 산소를 포함한 도전 재료는 반도체층 측에 제공하는 것이 바람직하다. 산소를 포함한 도전 재료를 반도체층 측에 제공함으로써, 도전 재료로부터 방출되는 산소가 반도체층에 공급되기 쉬워진다.
전극은 예를 들어 텅스텐 또는 폴리실리콘 등 매립성이 높은 도전 재료를 사용하여 형성할 수 있다. 매립성이 높은 도전 재료와, 타이타늄층, 질화 타이타늄층, 또는 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한 전극을 "콘택트 플러그"라고 하는 경우가 있다.
특히, 게이트 절연층과 접하는 전극은 불순물을 비교적 투과시키지 않는 도전 재료를 사용하여 형성되는 것이 바람직하다. 불순물을 비교적 투과시키지 않는 도전 재료의 예로서 질화 탄탈럼을 들 수 있다.
불순물을 비교적 투과시키지 않는 절연 재료를 사용하여 절연층을 형성하고 불순물을 비교적 투과시키지 않는 도전 재료를 사용하여 게이트 절연층과 접하는 전극을 형성하면, 트랜지스터로의 불순물 확산을 더 억제할 수 있다. 따라서, 트랜지스터의 신뢰성을 더 높일 수 있고, 즉 기억 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층에는 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 실리콘 또는 저마늄 등을 사용할 수 있다. 또는 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 또는 질화물 반도체 등의 화합물 반도체, 혹은 유기 반도체 등을 사용할 수 있다.
반도체층에 유기 반도체를 사용하는 경우, 방향 고리를 가지는 저분자 유기 재료 또는 π전자 공액 도전성 폴리머 등을 사용할 수 있다. 예를 들어, 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 또는 폴리파라페닐렌바이닐렌을 사용할 수 있다.
반도체층은 적층 구조를 가져도 좋다. 이 경우, 상이한 결정 상태를 가지는 반도체 재료들을 사용하여 적층 구조를 형성하여도 좋고, 상이한 반도체 재료를 사용하여 적층 구조를 형성하여도 좋다.
산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층에 산화물 반도체를 사용하면 오프 상태 전류가 매우 낮은 트랜지스터를 제공할 수 있다. 구체적으로는, 실온(대표적으로 25℃)에서, 그리고 3.5V의 소스-드레인 전압에서 채널 폭 1μm당 오프 상태 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 트랜지스터의 온/오프비를 20자릿수 이상으로 할 수 있다. 반도체층에 산화물 반도체를 사용한 트랜지스터는 소스와 드레인 사이의 내압이 높다. 따라서, 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한 출력 전압 및 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 높은 기억 장치 등을 제공할 수 있다. 또한 출력 전압 및 내압이 높은 기억 장치 등을 제공할 수 있다.
본 명세서 등에 있어서, 채널이 형성되는 반도체층에 결정성을 가진 실리콘을 사용한 트랜지스터를 "결정성 Si 트랜지스터"라고도 한다.
결정성 Si 트랜지스터에서는 ox 트랜지스터에 비하여 비교적 높은 이동도가 얻어지는 경향이 있다. 한편, 결정성 Si 트랜지스터에서는 ox 트랜지스터와 달리 매우 낮은 오프 상태 전류가 얻어지기 어렵다. 따라서, 반도체층에 사용되는 반도체 재료를 목적 및 용도에 따라 선택하는 것이 중요하다. 예를 들어, 목적 및 용도에 따라, ox 트랜지스터 및 결정성 Si 트랜지스터를 조합하여 사용하여도 좋다.
산화물 반도체층을 사용하여 반도체층을 형성하는 경우, 산화물 반도체층을 스퍼터링법에 의하여 형성하는 것이 바람직하다. 산화물 반도체층을 스퍼터링법에 의하여 형성하면, 산화물 반도체층은 높은 밀도를 가질 수 있어 바람직하다. 산화물 반도체층을 스퍼터링법에 의하여 형성하는 경우, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 스퍼터링 가스로서 사용한다. 또한 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스 또는 희가스는, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하를 가지도록 고순도화된 가스이다. 고순도화된 스퍼터링 가스를 사용함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치의 퇴적 체임버 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump) 등의 흡착식 진공 배기 펌프를 사용하여, 퇴적 체임버를 고진공 상태(약 5×10-7Pa 내지 1×10-4Pa 정도)가 되도록 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드에서의 퇴적 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압은 1×10-4Pa 이하가 바람직하고, 5×10-5Pa 이하가 더 바람직하다.
[금속 산화물]
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 고찰한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물이라고 하는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 하여도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시된 트랜지스터에 사용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 설명한다.
본 명세서 등에서는 "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. 또한 CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서는 도전성 기능을 가지고, 재료의 다른 일부에서는 절연성 기능을 가지고, 전체로서 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흐르게 하는 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흐르지 않게 하는 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 이들 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 재료 내에서 도전성 영역 및 절연성 영역은 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드 갭이 상이한 성분을 포함한다. 예를 들어 CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 가지는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 가지는 성분에 캐리어가 주로 흐른다. 내로 갭을 가지는 성분은 와이드 갭을 가지는 성분을 보완하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 할 수 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 변형을 가진다. 또한 변형이란, 나노 결정들이 연결된 영역에서, 격자 배열이 규칙적인 영역과 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 변형에는 오각형의 격자 배열 및 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰하는 것은 어렵다. 즉 격자 배열이 변형되어 있기 때문에 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여, CAAC-OS가 변형을 허용할 수 있기 때문이다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하 In층), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하 (M, Zn)층)이 적층된 층상 결정 구조(적층 구조라고도 함)를 가지는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐에 의하여 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M에 의하여 치환되는 경우에는, 상기 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편 CAAC-OS에서는, 명확한 결정립계를 관찰하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등에 의하여 금속 산화물의 결정성이 저하되는 경우가 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어 산소 결손)의 양이 적은 금속 산화물인 것을 의미한다. 따라서 CAAC-OS를 포함하는 금속 산화물은 물리적으로 안정되어 있다. 그러므로 CAAC-OS를 포함하는 금속 산화물은 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서 막 전체에서 배향이 관찰되지 않는다. 그러므로 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 상이한 특성을 나타내는 여러 가지 구조 중 어느 것을 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태의 산화물 반도체에 포함되어도 좋다.
[금속 산화물을 포함하는 트랜지스터]
다음으로 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터의 전계 효과 이동도를 높일 수 있다. 또한 트랜지스터의 신뢰성을 높일 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 저감하기 위해서는, 결함 준위 밀도가 저감될 수 있도록 금속 산화물막 내의 불순물 농도를 저감한다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어 금속 산화물은 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상이다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
금속 산화물의 트랩 준위에 의하여 포획된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용하는 경우가 있다. 따라서 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
트랜지스터의 안정된 전기 특성을 얻기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 효과적이다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 금속 산화물과 인접한 막 내의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 제시된다.
[불순물]
여기서 금속 산화물에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 금속 산화물에 포함되면, 금속 산화물에서 결함 준위가 형성된다. 따라서 금속 산화물에서의 실리콘 또는 탄소의 농도 또는 금속 산화물과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
금속 산화물이 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 금속 산화물이 n형화되기 쉽다. 따라서 질소가 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 금속 산화물의 채널 형성 영역 내의 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS에 의하여 측정되는 금속 산화물 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 이 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서 수소가 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물 내의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
<퇴적 방법>
절연층을 형성하기 위한 절연 재료, 전극을 형성하기 위한 도전 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(chemical vapor deposition)법(열 CVD법, MOCVD(metal organic chemical vapor deposition)법, PECVD(plasma enhanced CVD)법, 고밀도 플라스마 CVD법, LPCVD법(low pressure CVD), 및 APCVD법(atmospheric pressure CVD) 등을 포함함), ALD(atomic layer deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 디핑법, 스프레이 코팅법, 액적 토출법(잉크젯법 등), 또는 인쇄법(스크린 인쇄 또는 오프셋 인쇄)에 의하여 형성할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등 퇴적에 플라스마를 사용하지 않는 퇴적 방법을 사용함으로써, 막이 퇴적되는 표면에 대미지가 생기기 어렵다. 예를 들어, 기억 장치에 포함되는 배선, 전극, 또는 소자(예를 들어 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지업되는 경우가 있다. 이 경우, 축적된 전하에 의하여 기억 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴되는 경우가 있다. 플라스마를 사용하지 않는 퇴적 방법을 사용하는 경우에는 이러한 플라스마 대미지가 발생하지 않으므로, 기억 장치의 수율을 높일 수 있다. 또한 퇴적에 있어서 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과는 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서 CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 ALD법은 단차 피복성 및 두께 균일성을 우수하게 할 수 있어, 예를 들어 종횡비가 높은 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편 ALD법은 퇴적 속도가 비교적 느리기 때문에, CVD법 등 퇴적 속도가 빠른 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하면, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어 CVD법 또는 ALD법에 의하여, 원료 가스의 유량비에 따라 원하는 조성을 가지는 막을 형성할 수 있다. 또한 CVD법 또는 ALD법에 의하여, 퇴적 시에 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 막을 형성하는 경우에는, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우와 비교하여 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 단축할 수 있다. 그러므로 향상된 생산성으로 기억 장치를 제작할 수 있다.
ALD법에 의하여 막을 형성하는 경우에는, 염소를 포함하지 않는 가스를 재료 가스로서 사용하는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태의 기억 장치를 포함하는 전자 부품 및 전자 기기의 예에 대하여 설명한다.
<전자 부품>
우선, 기억 장치(100)를 포함한 전자 부품의 예에 대하여 도 12의 (A) 및 (B)를 참조하여 설명한다.
도 12의 (A)는 전자 부품(700), 및 전자 부품(700)이 실장된 기판(회로 기판(704))의 사시도이다. 도 12의 (A)에 도시된 전자 부품(700)은 리드 및 회로부를 포함하는 IC 칩이다. 전자 부품(700)은 예를 들어 인쇄 회로 기판(702)에 실장된다. 이러한 복수의 IC 칩이 조합되고 인쇄 회로 기판(702) 상에서 서로 전기적으로 접속됨으로써, 회로 기판(704)이 형성된다.
상기 실시형태에서 설명한 기억 장치(100)는 전자 부품(700)의 회로부로서 제공된다. 도 12의 (A)에서는 전자 부품(700)의 패키지로서 QFP(quad flat package)를 사용하였지만, 패키지의 형태는 이에 한정되지 않는다.
도 12의 (B)는 전자 부품(730)의 사시도이다. 전자 부품(730)은 SiP(system in package) 및 MCM(multi-chip module)의 예이다. 전자 부품(730)에서, 패키지 기판(732)(인쇄 회로 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(100)가 제공된다.
기억 장치(100)를 HBM(high bandwidth memory)으로서 사용한 전자 부품(730)을 예로 도시하였다. 반도체 장치(735)로서는 CPU(central processing unit), GPU(graphics processing unit), 또는 FPGA(field programmable gate array) 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)로서는 실리콘 인터포저 또는 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 포함하고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 구조 또는 적층 구조를 가지도록 제공된다. 인터포저(731)는 인터포저(731) 상에 제공된 집적 회로를 패키지 기판(732) 상에 제공된 전극에 전기적으로 접속하는 기능을 가진다. 따라서 인터포저를 재배선(rewiring) 기판 또는 중간 기판이라고 하는 경우가 있다. 관통 전극을 인터포저(731)에 제공하고 집적 회로와 패키지 기판(732)을 전기적으로 접속하기 위하여 사용하여도 좋다. 실리콘 인터포저를 사용하는 경우, 관통 전극으로서 TSV(through-silicon via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 프로세스를 거쳐 형성할 수 있기 때문에, 수지 인터포저에서 어려운 미세 배선을 쉽게 형성할 수 있다.
넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 HBM에 접속할 필요가 있다. 따라서, HBM이 실장되는 인터포저에는 미세한 배선이 고밀도로 형성되는 것이 요구된다. 이 이유로, HBM이 실장되는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
실리콘 인터포저를 사용한 SiP 또는 MCM 등에서는 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 일어나기 어렵다. 또한 실리콘 인터포저의 표면은 평탄성이 높아, 실리콘 인터포저와 그 위에 제공된 집적 회로 사이의 접족 불량이 일어나기 어렵다. 특히, 복수의 집적 회로가 인터포저 상에 나란히 배치되는 2.5D 패키지(2.5D 실장)에는 실리콘 인터포저를 사용하는 것이 바람직하다.
전자 부품(730)과 중첩되도록 히트 싱크(방열판)가 제공되어도 좋다. 이 경우, 인터포저(731) 상에 제공되는 집적 회로들의 높이는 서로 같은 것이 바람직하다. 예를 들어 본 실시형태의 전자 부품(730)에서 기억 장치(100)와 반도체 장치(735)의 높이는 서로 같은 것이 바람직하다.
다른 기판에 전자 부품(730)을 실장하기 위한 전극(733)을 패키지 기판(732)의 바닥 부분에 제공하여도 좋다. 도 12의 (B)는 전극(733)이 솔더 볼로 형성되는 예를 도시한 것이다. 패키지 기판(732)의 바닥 부분에 솔더 볼을 매트릭스로 제공함으로써, BGA(ball grid array)를 실현할 수 있다. 또는, 전극(733)은 도전성 핀으로 형성되어도 좋다. 패키지 기판(732)의 바닥 부분에 도전성 핀을 매트릭스로 제공함으로써, PGA(pin grid array)를 실현할 수 있다.
BGA 및 PGA에 한정되지 않고, 다양한 방법으로 전자 부품(730)을 다른 기판에 실장할 수 있다. 예를 들어, SPGA(staggered pin grid array), LGA(land grid array), QFP(quad flat package), QFJ(quad flat J-leaded package), 또는 QFN(quad flat non-leaded package)을 채용할 수 있다.
<전자 기기>
다음으로 상술한 전자 부품을 포함한 전자 기기의 예에 대하여 도 13의 (A) 내지 (E) 및 도 14를 참조하여 설명한다.
도 13의 (A)에 도시된 로봇(2100)은 연산 장치(2110), 조도 센서(2101), 마이크로폰(2102), 상부 카메라(2103), 스피커(2104), 디스플레이(2105), 하부 카메라(2106), 장애물 센서(2107), 및 이동 기구(2108)를 포함한다.
로봇(2100)의 연산 장치(2110), 조도 센서(2101), 상부 카메라(2103), 디스플레이(2105), 하부 카메라(2106), 및 장애물 센서(2107) 등에 상술한 전자 부품을 사용할 수 있다.
마이크로폰(2102)은 사용자의 말하는 목소리 및 환경음 등을 검지하는 기능을 가진다. 스피커(2104)는 음성을 출력하는 기능을 가진다. 로봇(2100)은 마이크로폰(2102) 및 스피커(2104)를 사용하여 사용자와 의사소통할 수 있다.
디스플레이(2105)는 다양한 종류의 정보를 표시하는 기능을 가진다. 로봇(2100)은 사용자가 원하는 정보를 디스플레이(2105)에 표시할 수 있다. 디스플레이(2105)에는 터치 패널이 제공되어도 좋다.
상부 카메라(2103) 및 하부 카메라(2106)는 각각 로봇(2100) 주변의 화상을 촬영하는 기능을 가진다. 장애물 센서(2107)는 로봇(2100)이 이동 기구(2108)를 사용하여 전진하는 방향의 장애물을 검지할 수 있다. 로봇(2100)은 상부 카메라(2103), 하부 카메라(2106), 및 장애물 센서(2107)로 주변의 환경을 인식함으로써 안전하게 이동할 수 있다. 상술한 전자 부품을 로봇(2100) 내의 기억 장치에 사용할 수 있다.
도 13의 (B)에 도시된 비행체(2120)는 연산 장치(2121), 프로펠러(2123), 및 카메라(2122)를 포함하고, 자율적으로 비행하는 기능을 가진다. 상술한 전자 부품을 비행체(2120) 내의 기억 장치에 사용할 수 있다.
도 13의 (C)는 자동차의 예를 도시한 외관도이다. 자동차(2980)는 카메라(2981) 등을 포함한다. 자동차(2980)는 적외선 레이더, 밀리파 레이더, 및 레이저 레이더 등의 다양한 센서 등도 포함한다. 자동차(2980)는 카메라(2981)가 촬상한 화상을 해석하여, 보행자의 존재 등 주위의 교통 정보를 판단함으로써 자동 운전을 수행할 수 있다. 상술한 전자 부품을 자동차(2980) 내의 기억 장치에 사용할 수 있다.
도 13의 (D)에 도시된 정보 단말기(2910)는 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 포함한다. 표시부(2912)에는 가요성 기판을 사용하여 형성된 터치 스크린 및 표시 패널이 제공된다. 정보 단말기(2910)는 하우징(2911) 내측에 안테나 및 배터리 등도 포함한다. 정보 단말기(2910)는 예를 들어 스마트폰, 휴대 전화기, 태블릿 정보 단말기, 태블릿 퍼스널 컴퓨터, 또는 전자책 단말기로서 사용될 수 있다. 상술한 전자 부품을 정보 단말기(2910) 내의 기억 장치에 사용할 수 있다.
도 13의 (E)는 손목시계형 정보 단말기의 예를 도시한 것이다. 정보 단말기(2960)는 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 및 입출력 단자(2966) 등을 포함한다. 또한 정보 단말기(2960)는 하우징(2961) 내측에 안테나 및 배터리 등을 포함한다. 정보 단말기(2960)는 휴대 전화 통화, 전자 메일, 문장 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 상술한 전자 부품을 정보 단말기(2960) 내의 기억 장치에 사용할 수 있다.
도 14는 청소 로봇의 예를 도시한 모식도이다.
청소 로봇(5100)은 그 상면에 있는 디스플레이(5101), 그 측면에 있는 복수의 카메라(5102), 솔(5103), 및 조작 버튼(5104)을 포함한다. 도시하지 않았지만 청소 로봇(5100)의 저면에는 타이어 및 흡입구 등이 제공되어 있다. 또한 청소 로봇(5100)은 적외선 센서, 초음파 센서, 가속도 센서, 압전 센서, 광 센서, 및 자이로스코프 센서 등의 다양한 센서를 포함한다. 청소 로봇(5100)은 무선 통신 수단을 가진다. 상술한 전자 부품을 청소 로봇(5100) 내의 기억 장치에 사용할 수 있다.
청소 로봇(5100)은 자체 추진식이고, 먼지(5120)를 검지하고 저면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
청소 로봇(5100)은 카메라(5102)로 촬영한 화상을 분석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 화상의 분석에 의하여 청소 로봇(5100)이 케이블 등, 솔(5103)에 걸리기 쉬운 물건을 검지한 경우에는, 솔(5103)의 회전을 정지할 수 있다.
디스플레이(5101)에는 배터리의 잔량 및 흡입한 먼지의 양 등을 표시할 수 있다. 디스플레이(5101)에는 청소 로봇(5100)이 주행한 경로를 표시하여도 좋다. 디스플레이(5101)를 터치 패널로 하고, 조작 버튼(5104)을 디스플레이(5101)에 표시하여도 좋다.
청소 로봇(5100)은 스마트폰 등의 휴대 전자 기기(5140)와 통신할 수 있다. 휴대 전자 기기(5140)는 카메라(5102)로 촬영한 화상을 표시할 수 있다. 그러므로 청소 로봇(5100)의 소유자는 집에 없을 때도 자신의 방을 모니터할 수 있다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
10: 메모리 셀, 10a: 메모리 셀, 10b: 메모리 셀, 100: 기억 장치, 110: 층, 111: 주변 회로, 112: 제어 회로, 115: 주변 회로, 120: 층, 121: 행 디코더, 122: 열 디코더, 123: 행 드라이버, 124: 열 드라이버, 125: 입력 회로, 126: 출력 회로, 127: 감지 증폭기, 128: 전압 생성 회로, 130a: 셀 어레이, 130b: 셀 어레이, 131: 교차점, 141: PSW, 142: PSW.
본 출원은 2017년 11월 30일에 일본 특허청에 출원된 일련 번호 2017-229785의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (6)

  1. 기억 장치로서,
    A개의 제 1 메모리 셀, B개의 제 1 메모리 셀, 및 C개의 제 1 메모리 셀을 포함하는 제 1 셀 어레이;
    D개의 제 2 메모리 셀, E개의 제 2 메모리 셀, 및 F개의 제 2 메모리 셀을 포함하는 제 2 셀 어레이; 및
    제 1 비트선쌍 및 제 2 비트선쌍을 포함하고,
    A, B, C, D, E, 및 F는 1 이상의 정수(整數)이고,
    상기 A개의 제 1 메모리 셀, 상기 B개의 제 1 메모리 셀, 및 상기 C개의 제 1 메모리 셀 각각은 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 D개의 제 2 메모리 셀, 상기 E개의 제 2 메모리 셀, 및 상기 F개의 제 2 메모리 셀 각각은 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 1 비트선쌍의 한쪽 비트선은 상기 A개의 제 1 메모리 셀의 상기 제 1 트랜지스터에 전기적으로 접속되고,
    상기 제 1 비트선쌍의 다른 쪽 비트선은 상기 D개의 제 2 메모리 셀의 상기 제 2 트랜지스터에 전기적으로 접속되고,
    상기 제 2 비트선쌍의 한쪽 비트선은 상기 B개의 제 1 메모리 셀의 상기 제 1 트랜지스터 및 상기 F개의 제 2 메모리 셀의 상기 제 2 트랜지스터에 전기적으로 접속되고,
    상기 제 2 비트선쌍의 다른 쪽 비트선은 상기 C개의 제 1 메모리 셀의 상기 제 1 트랜지스터 및 상기 E개의 제 2 메모리 셀의 상기 제 2 트랜지스터에 전기적으로 접속되고,
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이는 서로 중첩되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 채널 형성 영역은 산화물 반도체를 포함하는, 기억 장치.
  2. 기억 장치로서,
    A개의 제 1 메모리 셀, B개의 제 1 메모리 셀, 및 C개의 제 1 메모리 셀을 포함하는 제 1 셀 어레이;
    D개의 제 2 메모리 셀, E개의 제 2 메모리 셀, 및 F개의 제 2 메모리 셀을 포함하는 제 2 셀 어레이; 및
    제 1 비트선쌍 및 제 2 비트선쌍을 포함하고,
    A, B, C, D, E, 및 F는 1 이상의 정수이고,
    상기 제 1 비트선쌍의 한쪽 비트선은 상기 A개의 제 1 메모리 셀에 전기적으로 접속되고,
    상기 제 1 비트선쌍의 다른 쪽 비트선은 상기 D개의 제 2 메모리 셀에 전기적으로 접속되고,
    상기 제 2 비트선쌍의 한쪽 비트선은 상기 B개의 제 1 메모리 셀 및 상기 F개의 제 2 메모리 셀에 전기적으로 접속되고,
    상기 제 2 비트선쌍의 다른 쪽 비트선은 상기 C개의 제 1 메모리 셀 및 상기 E개의 제 2 메모리 셀에 전기적으로 접속되고,
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이는 서로 중첩되는, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    복수의 상기 제 1 비트선쌍 및 복수의 상기 제 2 비트선쌍을 더 포함하고,
    상기 제 1 비트선쌍과 상기 제 2 비트선쌍은 번갈아 제공되는, 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 D는 상기 A의 0.8배 이상 1.2배 이하인, 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 C와 상기 E의 합은 상기 B와 상기 F의 합의 0.8배 이상 1.2배 이하인, 기억 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 셀 어레이는 상기 제 1 셀 어레이 위에 위치하는, 기억 장치.
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