KR20130029464A - 반도체 메모리 장치 - Google Patents

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KR20130029464A
KR20130029464A KR1020110092710A KR20110092710A KR20130029464A KR 20130029464 A KR20130029464 A KR 20130029464A KR 1020110092710 A KR1020110092710 A KR 1020110092710A KR 20110092710 A KR20110092710 A KR 20110092710A KR 20130029464 A KR20130029464 A KR 20130029464A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 적어도 하나의 워드 라인, 적어도 하나의 셀 비트 라인, 및 적어도 하나의 워드 라인과 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이, 및 메모리 셀 어레이와 평면적으로 중첩되도록 메모리 셀 어레이의 상부 또는 하부에 배치되고, 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프를 포함하고, 적어도 하나의 센스 앰프는, 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호 중 낮은 전압 레벨을 가진 신호를 감압시키는 감압부, 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호 중 높은 전압 레벨을 가진 신호를 승압시키는 승압부, 및 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호를 등화시키는 등화부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 메모리 셀 어레이(memory cell array)와 센스 앰프(sense amplifier)가 평면적으로 중첩되는 구조를 가지는 반도체 메모리 장치에 관한 것이으로, 출력소자의 평면적 감소 및 공정 편의성을 제공할 수 있는 방법 및 구조에 관한 것이다.
데이터를 저장하는 반도체 메모리 장치들은 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 분류될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터를 유지한다.
본 발명이 해결하고자 하는 과제는 반도체 장치의 평면적을 감소시킴으로써 집적도를 향상시킬 수 있는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 카드 및 상기 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 적어도 하나의 워드 라인, 적어도 하나의 셀 비트 라인, 및 상기 적어도 하나의 워드 라인과 상기 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이와 평면적으로 중첩되도록 상기 메모리 셀 어레이의 상부 또는 하부에 배치되고, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프를 포함하고, 상기 적어도 하나의 센스 앰프는, 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호 중 낮은 전압 레벨을 가진 신호를 감압시키는 감압부; 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호 중 높은 전압 레벨을 가진 신호를 승압시키는 승압부; 및 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호를 등화시키는 등화부를 포함한다.
일부 실시예들에 있어서, 상기 적어도 하나의 셀 비트 라인은 제1 방향을 따라 연장되고, 상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 상보 비트 라인은 상기 제1 방향에 수직한 제2 방향을 따라 서로 평행하게 연장될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 센스 앰프는, 상기 상보 비트 라인에 연결되는 로딩(loading) 커패시터를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 센스 앰프에 대해 복수의 제어 신호들을 제공하고, 상기 제1 방향을 따라 연장되는 적어도 하나의 제1 센스 앰프 제어 라인을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 제1 센스 앰프 제어 라인 및 상기 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 추가 메모리 셀을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 제1 센스 앰프 제어 라인에 연결되고, 상기 제2 방향을 따라 연장되는 적어도 하나의 제2 센스 앰프 제어 라인을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 어레이 및 상기 적어도 하나의 센스 앰프에 평면적으로 중첩되지 않도록 상기 적어도 하나의 센스 앰프에 연결되는 적어도 하나의 출력 소자를 더 포함하고, 상기 적어도 하나의 출력 소자는 상기 적어도 하나의 비트 라인의 신호를 출력 라인에 전송할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 센스 앰프는, 상기 적어도 하나의 비트 라인을 프리차지 전압으로 프리차지 시키는 프리차지부를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 카드는 상술한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부를 제어하는 제어기를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 시스템은 상술한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명의 다른 태양에 따른 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, 제1 영역의 제1 층에 배치되고, 적어도 하나의 워드 라인과 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 제1 층과 다른 제2 층에 배치되고, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프; 및 상기 제1 영역에 배치되며, 상기 셀 비트 라인과 상기 비트 라인 사이를 연결하는 로컬 인터커넥트 비아(local interconnect via)를 포함할 수 있다.
상기 반도체 메모리 장치의 일 예에 따르면, 상기 적어도 하나의 센스 앰프는 상기 메모리 셀 어레이와 평면적으로 중첩되고, 상기 로컬 인터커넥트 비아는 상기 셀 비트 라인과 상기 비트 라인 사이로 연장될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 메모리 셀 어레이에 포함된 상기 적어도 하나의 메모리 셀은, 상기 셀 비트 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자; 및 상기 스위칭 소자와 전기적으로 연결된 저장 소자를 포함할 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는 상기 셀 비트 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터일 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 저장 소자는 커패시터, 상변이 층, 또는 저항변이 층을 포함할 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는, p형 층 및 n형 층을 포함하는 다이오드이고, 상기 저장 소자는 상변이 층 또는 저항변이 층을 포함하며, 상기 다이오드와 상기 셀 비트 라인 사이 또는 상기 다이오드와 상기 워드 라인 사이에 배치될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 적어도 하나의 셀 비트 라인과 연결되는 적어도 하나의 출력 소자를 더 포함할 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 셀 비트 라인과 상기 출력 소자 사이로 연장되는 출력 비아를 더 포함하고, 상기 출력 비아는 상기 제1 영역과 다른 영역에 배치될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 제1 영역과 다른 제2 영역의 상기 제1 층에 배치되고, 상기 적어도 하나의 워드 라인과 적어도 하나의 센스 앰프 제어 라인이 교차하는 영역에 배치되는 적어도 하나의 더미 셀을 포함하는 더미 셀 어레이; 및 상기 제2 영역에 배치되며, 상기 센스 앰프 제어 라인과 상기 센스 앰프를 연결하는 시그널 비아를 더 포함할 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 셀 비트 라인과 상기 센스 앰프 제어 라인은 실질적으로 동일한 방향으로 연장될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은, 상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고, 상기 스위칭 소자는 전기적으로 플로팅(floating)될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 절연층과 직접 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터일 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고, 상기 스위칭 소자는 동작 불능의(inoperable) 상태일 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 하나의 구성요소가 제거된 구조일 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 두 개의 구성요소가 서로 전기적으로 연결되지 않고 개방(open)된 구조일 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 셀 비트 라인과 연결되며, 센스 앰프의 구동을 위한 제어신호들을 전달하는 입력 비아를 더 포함하고, 상기 입력 비아는 상기 제1 영역 및 상기 제2 영역과 다른 영역에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치에서 메모리 셀 어레이의 상부 또는 하부에 센스 앰프를 배치함으로써, 메모리 셀 어레이와 센스 앰프는 평면적으로 중첩되는 구조를 가질 수 있다. 이에 따라, 반도체 메모리 장치에서 센스 앰프가 차지하는 평면적을 감소시킬 수 있으므로, 반도체 메모리 장치의 집적도를 크게 향상시킬 수 있다.
또한, 출력 소자를 센스 앰프 전송 선 및 센스 앰프 이외의 드라이버 회로와 중첩하여 형성할 수 있어 반도체 메모리 장치의 집적도를 추가로 향상 시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 셀 비트 라인의 피치가 감소하더라도, 고해상도의 노광 장비를 구비하지 않고서도, 센스 앰프를 용이하게 구현할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 센스 앰프 내에 상보 비트 라인을 포함시킬 수 있으므로, 상보 비트 라인에 의하여 인접하는 메모리 셀들 사이에서 노이즈가 발생하는 것을 예방할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 복수의 셀 비트 라인들 또는 복수의 워드 라인들의 일부를 센스 앰프의 구동을 위한 제어 신호들을 제공하는 센스 앰프 제어 라인들로 이용할 수 있다. 이에 따라, 센스 앰프 제어 라인들을 구비하기 위한 별도의 배선 공정을 수행하지 않아도 되므로, 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 복수의 센스 앰프 제어 라인들 상에는 메모리 셀들을 구비하지 않음으로써, 반도체 메모리 장치의 전기적 피로도를 감소시킬 수 있고, 센스 앰프의 오동작을 예방할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 카드는 상술된 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부를 제어하는 제어기를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 시스템은 상술된 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 상기 메모리부와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2은 도 1의 반도체 메모리 장치에 포함된 센스 앰프의 일 예를 개략적으로 나타내는 회로도이다.
도 3은 도 2의 센스 앰프의 변형 실시예를 개략적으로 나타내는 회로도이다.
도 4는 도 2 및 도 3의 센스 앰프를 개략적으로 나타내는 블록도이다.
도 5는 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들과 복수의 센스 앰프들의 배치 관계의 일 예를 개략적으로 나타낸다.
도 6은 도 5의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 7은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 다른 예를 개략적으로 나타낸다.
도 8은 도 7의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 9는 도 8의 변형 실시예를 나타낸다.
도 10은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 제1 센스 앰프 제어 라인들, 복수의 제2 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 또 다른 예를 개략적으로 나타낸다.
도 11은 도 10의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 12는 도 11의 제1 변형 실시예를 나타낸다.
도 13은 도 11의 제2 변형 실시예를 나타낸다.
도 14는 도 11의 제3 변형 실시예를 나타낸다.
도 15은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 18은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 19은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 20 내지 도 24은 도 19의 반도체 메모리 장치의 일부분(P)이 실제로 구현된 모습을 나타낸 평면도 및 단면도 이다.
도 25 내지 도 37는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 공정 순서에 따라 개략적으로 나타낸 단면도들 및 평면도들이다.
도 38은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1)는 메모리 셀 어레이(10) 및 센스 앰프 블록(20)을 포함할 수 있다. 또한, 반도체 메모리 장치(1)는 출력부(30)를 더 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들(WL), 복수의 셀 비트 라인들(BLC), 및 복수의 워드 라인들(WL)과 복수의 하나의 셀 비트 라인(BLC)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 복수의 메모리 셀들(MC)은 DRAM과 같은 휘발성 메모리 셀들일 수 있고, PRAM(phase-change RAM), RRAM(resistive RAM) 등과 같은 저항형 메모리 셀들일 수 있고, NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀들일 수도 있다.
센스 앰프 블록(20)은 복수의 센스 앰프들(sense amplifier, SA)을 포함할 수 있다. 복수의 센스 앰프들(SA)의 각각은, 복수의 셀 비트 라인들(BLC) 중 하나에 연결되는 비트 라인(BL) 및 상기 비트 라인(BL)에 대응되는 상보 비트 라인(BLB)에 연결될 수 있다. 여기서, 복수의 센스 앰프들(SA)은 오픈(open) 비트 라인 센스 앰프, 폴디드(folded) 비트 라인 센스 앰프, 얼터네이트(alternate) 센스 앰프 또는 로테이티드(rotated) 센스 앰프 등일 수 있다. 본 실시예에서, 센스 앰프 블록(20)은 메모리 셀 어레이(10)와 평면적으로 중첩되도록 메모리 셀 어레이(10)의 상부 또는 하부에 배치될 수 있다.
도 2은 도 1의 반도체 메모리 장치에 포함된 센스 앰프의 일 예를 개략적으로 나타내는 회로도이다.
도 2를 참조하면, 센스 앰프(20A)는 등화부(21), 감압부(22), 승압부(23) 및 로딩(loading) 커패시터(24)를 포함할 수 있으며, 본 실시예에 따른 센스 앰프(20A)는 휘발성 메모리 셀들을 포함하는 반도체 메모리 장치에 이용될 수 있다.
여기서, 등화부(21), 감압부(22) 및 승압부(23)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결되고, 로딩 커패시터(24)는 상보 비트 라인(BLB)에 연결될 수 있다. 본 실시예에서, 센스 앰프(20A)는 셀 비트 라인(BLC)의 상부 또는 하부에 배치됨으로써, 복수의 메모리 셀들(MC)을 포함하는 메모리 셀 어레이(10)와 평면적으로 중첩될 수 있다.
본 실시예에서, 셀 비트 라인(BLC)은 제1 방향을 따라 연장되고, 비트 라인(BL) 및 상보 비트 라인(BLB)은 제1 방향에 수직한 제2 방향을 따라 서로 평행하게 연장될 수 있다. 또한, 센스 앰프(20A)에 포함된 등화부(21), 감압부(22), 승압부(23) 및 로딩 커패시터(24)는 제2 방향을 따라 인접하게 배치될 수 있다.
등화부(21)는 등화 신호(EQ)를 기초로 하여 비트 라인(BL)과 상보 비트 라인(BLB)의 전압을 등화시킬 수 있으며, 제1 내지 제3 엔모스 트랜지스터들(NM1, NM2, NM3)을 포함할 수 있다. 제1 엔모스 트랜지스터(NM1)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 각각 연결되는 소스 및 드레인과 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다. 제2 엔모스 트랜지스터(NM2)는 비트 라인(BL)에 연결되는 드레인, 소정 레벨을 가지는 전원 전압(예를 들어, VCC/2) 단자에 연결되는 소스 및 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다. 제3 엔모스 트랜지스터(NM3)은 제2 엔모스 트랜지스터(NM2)와 직렬로 연결되며, 소정의 레벨을 가지는 전원 전압(예를 들어, VCC/2) 단자에 연결되는 드레인, 상보 비트 라인(BLB)에 연결되는 소스 및 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다.
감압부(22)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 낮은 신호를 감압시킬 수 있으며, 제4 및 제5 엔모스 트랜지스터들(NM4, NM5)을 포함할 수 있다. 예를 들어, 감압부(22)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 낮은 신호를 0 V로 감압시킬 수 있다. 제4 엔모스 트랜지스터(NM4)는 비트 라인(BL)에 연결되는 드레인, 감압 신호(LAB) 단자에 연결되는 소스 및 상보 비트 라인(BLB)에 연결되는 게이트를 가질 수 있다. 제5 엔모스 트랜지스터(NM5)는 감압 신호(LAB) 단자에 연결되는 소스, 상보 비트 라인(BLB)에 연결되는 드레인 및 비트 라인(BL)에 연결되는 게이트를 가질 수 있다.
승압부(23)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 높은 신호를 승압시킬 수 있으며, 제1 및 제2 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 예를 들어, 승압부(23)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 높은 신호를 VCC로 승압시킬 수 있다. 제1 피모스 트랜지스터(PM1)는 비트 라인(BL)에 연결되는 드레인, 승압 신호(LA) 단자에 연결되는 소스 및 상보 비트 라인(BLB)에 연결되는 게이트를 가질 수 있다. 제2 피모스 트랜지스터(PM2)는 승압 신호(LA) 단자에 연결되는 소스, 상보 비트 라인(BLB)에 연결되는 드레인 및 비트 라인(BL)에 연결되는 게이트를 가질 수 있다.
로딩 커패시터(24)는 상보 비트 라인(BLB)에 연결될 수 있고, 일 실시예에서, 모스(MOS) 커패시터로 구현될 수 있다. 예를 들어, 로딩 커패시터(40)는 P 웰(P-well)에 형성되는 모스 커패시터로 구현될 수 있다. 이와 같이, 센스 앰프(20A)는 로딩 커패시터(24)를 포함함으로써, 상보 비트 라인(BLB)의 전압을 센스 앰프(20A)의 동작을 위한 기준 전압(예를 들어, VCC/2)으로 복원시킬 수 있다.
센스 앰프(20A)의 측면에는 출력 소자(OE)가 배치될 수 있는데, 이때, 출력부(30)는 센스 앰프(20A)에서 감지된 비트 라인(BL)의 신호를 입/출력 라인(IO)에 전달할 수 있다. 구체적으로, 출력 소자(OE)는 비트 라인(BL)에 연결되는 드레인, 입/출력 라인(IO)에 연결되는 소스 및 칼럼 선택 신호(CSL)가 인가되는 게이트를 가지는 칼럼 선택 트랜지스터(NM6)를 포함할 수 있다.
도 3은 도 2의 센스 앰프의 변형 실시예를 개략적으로 나타내는 회로도이다.
도 3을 참조하면, 센스 앰프(20A')는 등화부(21), 감압부(22), 승압부(23) 및 로딩 커패시터(24) 및 프리차지부(25)를 포함할 수 있다. 도 2에 도시된 센스 앰프(20A)와 비교하면, 본 실시예에 따른 센스 앰프(20A')는 프리차지부(25)를 더 포함할 수 있다. 이에 따라, 본 실시예에 따른 센스 앰프(20A')는 비휘발성 메모리 셀들을 포함하는 반도체 메모리 장치에 이용될 수 있다.
프리차지부(25)는 비트 라인(BL)의 전압을 프리차지 전압으로 프리차지시킬 수 있다. 구체적으로, 프리차지부(25)는 비트 라인(BL)에 연결되는 소스, 프리차지 전압 단자(VPPSA)에 연결되는 드레인 및 프리차지 인에이블 신호(PRE)가 인가되는 게이트를 가지는 프리차지 트랜지스터(NM7)로 구현될 수 있다. 프리차지 인에이블 신호(PRE)가 활성화되면 프리차지 트랜지스터(NM7)는 턴온되고, 이에 따라, 비트 라인(BL)은 프리차지 전압으로 프리차지 될 수 있다.
도 4는 도 2 및 도 3의 센스 앰프를 개략적으로 나타내는 블록도이다.
도 4를 참조하면, 센스 앰프(20A, 20A')을 셀 비트 라인(BLC)의 연결 관계는 '○'으로 단순하게 도식화되었다. 또한, 편의상 이하에서는 비트 라인(BL)과 상보 비트 라인(BLB)의 도시는 생략하기로 한다.
도 5는 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들과 복수의 센스 앰프들의 배치 관계의 일 예를 개략적으로 나타낸다.
도 5를 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)의 상부 또는 하부에 배치될 수 있다. 구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3)과 연결될 수 있다.
도 6은 도 5의 배치 관계를 가지는 반도체 메모리 장치를 나다.
도 6을 참조하면, 반도체 메모리 장치(1A)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있으며, 복수의 출력 소자들(OE) 셀과 동일한 층에서 형성될 수 있으며, 수의 셀 비트 라인들(BLC)의 각각에 연결될 수 있다.
이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다.
이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
상기 출력소자(OE)는 출력 트랜지스터 (OT)와 출력 콘택(OC)로 이루어져 있으며, 출력 트랜지스터는 셀 트랜지스터(CT)와 동일한 구조를 구조를 가질 수 있으며, 그 소스/드레인의 일단은 셀 비트라인(BLC)와 연결되고, 게이트 전압은 출력선택라인(CSL)에 연결되어 출력 소자(OT)룰 활성화 하여 셀 비트라인의 신호를 출력 콘택(OC)를 통화여 외부로 전송할 수 있다.
더 자세하게는 상기 복수의 출력 소자들(OE0, OE1, OE2, OE3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있으며, CSL0 신호에 의해서는 BLC0과 BLC2의 신호가 각각 OE0과 OE2의 을 통하여 출력이 가능하며, CSL1 신호에 의해서는 BLC1과 BLC3의 신호가 각각 OE1과 OE3를 통하여 출력이 될 수 있다. 본 내용에 대한 자세한 내용은 도 17 이후의 그림을 이용하여 후술 하겠다.
도 6은 출력소자(OE)의 구성 및 배열의 한 형태로 다수의 출력소자를 형성함에 있어서, 도 7에서 후술 예정인 더미 출력 소자(DOE)를 사용하지 않은 실시예에 대한 것이다.
도 7은 상기 도 6의 변형 실시예로써 더미 출력 소자(DOE)를 적용한 경우로, 이 경우 상기 도 6의 경우 대비 사진식각(Photolithography) 공정을 용이하게 할 수 있는 장점이 있다.
도 8은 상기 도 6 및 도 7의 변형 실시예로써, 단위 출력소자(OE)를 구성함에 있어서, 하나 이상의 출력 소자를 병렬 연결할 수 있다. 도 8에서 출력소자(OE0)을 보면 출력 제1 출력 트랜지스터(OTa)와 제2 출력 트랜지스터(OTb)의 게이트는 동일하게 CSL0에 공통으로 연결될 수 있고, 소스/드레인의 일단은 셀 비트 라인(BLC0)에 공통으로 연결되어 있으며, 제1 및 제2 출력 트랜지스터(OTa, OTb)의 소스/드레인의 다른 일단은 출력 콘택인 OCa와 OCb 서로 전기적으로 동일한 출력 신호를 연결하여 할 수 있다. 이와 같은 방법을 이용하여 출력소자(OE)는 두개의 출력 트랜지스터(OTa, OTb)를 병렬 연결하여 전류 구동 능력을 향상 할 수 있다. 여기서 출력소자(OE)는 전류 구동능력을 향상하기 위한 출력 트랜지스터(OT)의 병렬 연결은 2 개 이상을 사용할 수 있으며, 특별히 그 수를 한정하지는 않는다.
도 9은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 다른 예를 개략적으로 나타낸다.
도 9을 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3) 및 복수의 센스 앰프 제어 라인들(SA_CL)의 상부 또는 하부에 배치될 수 있다. 여기서, 복수의 센스 앰프 제어 라인들(SA_CL)은 도 2 및 도 3에 도시된 등화 신호(EQ), 감압 신호(LAB), 승압 신호(LA) 및 전원 전압(예를 들어, VCC/2)을 각각 제공할 수 있다. 나아가, 복수의 센스 앰프 제어 라인들(SA_CL)은 P 웰(P-well) 전압 및 N 웰(N-well) 전압을 각각 제공할 수도 있다. 그러나, 이와 같은 복수의 센스 앰프 제어 라인들(SA_CL)의 개수는 일 예에 불과하고, 다른 실시예에서, 복수의 센스 앰프 제어 라인(SA_CL)의 개수는 다양하게 변경될 수 있다.
본 실시예에 따르면, 센스 앰프(SA)의 구동에 필요한 복수의 제어 신호들을 제공하기 위한 추가적인 배선을 구비하지 않고, 복수의 셀 비트 라인들 중 일부를 복수의 센스 앰프 제어 라인들로 이용할 수 있으므로, 배선 공정을 단순화할 수 있다.
구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결될 수 있다.
도 10은 도 8의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 10을 참조하면, 반도체 메모리 장치(1B)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있으며, 복수의 출력 소자들(OE0, OE1, OE2, OE3) 셀과 동일한 층에 형성되며, 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있다. 구체적으로, 제1 출력 소자(OE0)은 제1 셀 비트 라인(BLC0)과 연결되고, 제2 출력 소자(OE1)은 제2 셀 비트 라인(BLC1)과 연결되고, 제3 출력 소자(OE2)은 제3 셀 비트 라인(BLC2)과 연결되고, 제4 출력 소자(OE3)은 제4 셀 비트 라인(BLC3)과 연결될 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
또한, 반도체 메모리 장치(1B)는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함할 수 있다. 따라서, 메모리 셀 어레이(10)는 복수의 추가 메모리 셀들(MC')을 더 포함할 수 있다. 이때, 복수의 추가 메모리 셀들(MC')도 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
도 11는 도 10의 변형 실시예를 나타낸다.
도 11를 참조하면, 반도체 메모리 장치(1B')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
본 실시예에 따르면, 반도체 메모리 장치(1B')는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1B')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 셀 커패시터(CC)를 제거하거나, 셀 트랜지스터(CT)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1B')의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.
도 12은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 제1 센스 앰프 제어 라인들, 복수의 제2 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 또 다른 예를 개략적으로 나타낸다.
도 12을 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)의 상부 또는 하부에 배치될 수 있다. 여기서, 복수의 제1 센스 앰프 제어 라인들(SA_CL1)은 도 2 및 도 3에 도시된 등화 신호(EQ), 감압 신호(LAB), 승압 신호(LA) 및 전원 전압(예를 들어, VCC/2)을 각각 제공할 수 있다. 나아가, 복수의 제1 센스 앰프 제어 라인들(SA_CL1)은 P 웰(P-well) 전압 및 N 웰(N-well) 전압을 각각 제공할 수도 있다. 그러나, 이와 같은 제1 복수의 센스 앰프 제어 라인들(SA_CL1)의 개수는 일 예에 불과하고, 다른 실시예에서, 제1 복수의 센스 앰프 제어 라인(SA_CL1)의 개수는 다양하게 변경될 수 있다.
구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결될 수 있다.
복수의 제2 센스 앰프 제어 라인들(SA_CL2)은 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)과 평행하게 배치될 수 있다. 또한, 복수의 제2 센스 앰프 제어 라인들(SA_CL2)은 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 각각 연결될 수 있다.
도 13은 도 12의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 13을 참조하면, 반도체 메모리 장치(1C)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있으며, 출력소자들(OE0, OE1, OE2, OE3)는 셀과 동일한 층에 형성되며, 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있다. 구체적으로, 제1 출력 소자(OE0)은 제1 셀 비트 라인(BLC0)과 연결되고, 제2 출력 소자(OE1)은 제2 셀 비트 라인(BLC1)과 연결되고, 제3 출력 소자(OE2)은 제3 셀 비트 라인(BLC2)과 연결되고, 제4 출력 소자(OE3)은 제4 셀 비트 라인(BLC3)과 연결될 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
또한, 반도체 메모리 장치(1C)는 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함할 수 있다. 따라서, 메모리 셀 어레이(10)는 복수의 추가 메모리 셀들(MC')을 더 포함할 수 있다. 이때, 복수의 추가 메모리 셀들(MC')도 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
도 14는 도 13의 제1 변형 실시예를 나타낸다.
도 14를 참조하면, 반도체 메모리 장치(1C')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다.
본 실시예에 따르면, 반도체 메모리 장치(1C')는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1C')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 셀 커패시터(CC)를 제거하거나, 셀 트랜지스터(CT)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1C')의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.
도 15은 도 13의 제2 변형 실시예를 나타낸다.
도 15을 참조하면, 반도체 메모리 장치(1C")는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 가변 저항(R) 및 선택 트랜지스터(ST)를 포함하는 PRAM 또는 RRAM 등과 같은 저항형 메모리 셀들일 수 있다.
이때, 반도체 메모리 장치(1C")는 복수의 제1 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1C")는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 가변 저항(R)을 제거하거나, 선택 트랜지스터(ST)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1C")의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 17을 참조하면, 메모리 카드(1000)는 하우징(1300) 내에 제어기(1100)와 메모리(1200)를 포함하는데, 제어기(1100)와 메모리(1200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다. 메모리(1200)는 상술된 본 발명의 실시예들 중 반도체 메모리 장치를 포함할 수 있다.
이러한 메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 18은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 18을 참조하면, 전자 시스템(2000)은 프로세서(2100), 메모리(2200), 입/출력 장치(2300) 및 인터페이스(2400)를 포함할 수 있다. 전자 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
프로세서(2100)는 프로그램을 실행하고, 전자 시스템(2000)을 제어하는 역할을 할 수 있다. 여기서, 프로세서(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2300)는 전자 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(2000)은 입/출력 장치(2300)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 여기서, 입/출력 장치(2300)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2200)는 프로세서(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(2100)에서 처리된 데이터를 저장할 수 있다. 여기서, 메모리(2200)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 반도체 메모리 장치를 포함할 수 있다.
인터페이스(2400)는 전자 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 프로세서(2100), 메모리(2300), 입/출력 장치(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
예를 들어, 전자 시스템(2000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state drive, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 19은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이고, 도 20는 도 19의 반도체 메모리 장치의 일부분(P)이 실제로 구현된 모습을 나타낸 평면도이다. 도 20은 여러 공정 레이어를 중첩하여 표현한 평면도로, 자세한 레이어 구성 및 공정은 도 25 내지 도 37에서 후술하기로 한다.
도 19 및 도 20을 참조하면, 반도체 메모리 장치는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0 내지 WL15)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0 내지 WL15) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이를 구성하고, 상기 메모리 셀 어레이는 메모리 셀 영역(MCR)에 배치될 수 있다. 여기서 복수의 메모리 셀들(MC)은 '●'으로 단순하게 도식화되었으며, 복수의 메모리 셀들(MC)은 DRAM과 같은 휘발성 메모리 셀들일 수 있고, PRAM, RRAM 등과 같은 저항성 메모리 셀들일 수 있고, NFGM, PoRAM, MRAM, FeRAM 또는 플래시 메모리 셀들일 수도 있다.
또한, 반도체 메모리 장치는 복수의 센스 앰프 제어 라인들(예를 들어, [EQ], [VCC/2], [Pwell], [LAB], [LA], [Nwell], 이하 'SA_CL'로 지칭함)과 복수의 워드 라인들(WL0 내지 WL15)이 교차하는 영역들에 각각 배치되는 더미 셀들(DC)을 포함할 수 있다. 이러한 복수의 센스 앰프 제어 라인들(SA_CL), 복수의 워드 라인들(WL0 내지 WL15) 및 복수의 더미 셀들(DC)은 더미 셀 어레이를 구성하고, 상기 더미 셀 어레이는 더미 셀 영역(DCR)에 배치될 수 있다. 여기서 복수의 더미 셀들(DC)은 'X'으로 단순하게 도식화되었으며, 복수의 더미 셀들(DC)은 도 19 내지 도 23의 실시예에서 나타난 바와 같이 메모리 셀들(MC)과 동일하게 구현될 수도 있고, 메모리 셀들(MC)과 다르게 구현될 수도 있다. 복수의 더미 셀들(DC)이 메모리 셀들(MC)과 다르게 구현되는 경우에 대해서는 도 21 내지 도 37에서 후술하기로 한다.
또한, 도 19에서 출력 소자(OE)는 “◆”로 더미 출력 소자(DOE)는 “◇”으로 단순하게 도식화되어 있다. 도 19을 참고하면, 출력 소자(OE) 및 더미 출력 소자(DOE)는 셀 비트 라인(BLC) 위에 형성 될 수 있으며, 제2 센스 앰프 제어 라인(SA_CL2)와 평면적으로 중첩될 수 있다. 또한, 더미 출력 소자(DOE)는 셀 비트 라인(BLC) 혹은 제 1 센스 앰프 제어 라인(SA-CL1) 위에 형성 될 수 있을 수 있다. 이는 공정 편의에 따라 선택하여 구현 할 수 있다. 도 19에서는 제 1 센스 앰프 제어 라인(SA-CL1) 위에서는 더미 출력 소자(DOE) 생성 되지 않고, 셀 비트 라인(BLC) 위에만 형성 되는 것으로 하였다. 출력 소자(OE) 및 출력 소자(DOE)의 구조 및 형성 방법에 대해서 도 20 내지 도 27에서 후술하기로 한다.
도 21, 도 22, 도 23 및 도 24은 각각 도 20의 X1-X1’선, X2-X2’선, Y1-Y1’선 및 Y2-Y2’선에 따른 단면도 이다.
도 20 내지 도 21를 참조하면, STI(shallow trench isolation, 110), p-type 웰 영역(101), n-type LDD(lightly doped drain, 105), 및 n-type 소오스/드레인(107)이 형성된 기판(100) 상에 적어도 하나의 메모리 셀(MC) 및 적어도 하나의 센스 앰프(SA)가 형성된다.
메모리 셀들(MC)은 기판(100) 상의 제1 층에 배치될 수 있고, 센스 앰프(SA)와 평면적으로 중첩될 수 있다. 메모리 셀들(MC) 각각은 스위칭 소자(SW) 및 저장 소자(300)를 포함할 수 있으며, 캐패시터 유전막(310) 및 캐패시터 플레이트 전극막(320)을 포함할 수 있으며, 그 위에 절연막(미도시)을 데포 및 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화 공정을 이용하여 제6 층간절연막(330)을 형성 한다. 이후 사진식각 공정 및 증착 및 에치백(etch-back) 공정을 이용하여 콘택 비아 플러그(340, 350, 360)을 캐패시터 플레이트(330), 출력 소자(OE)의 상부 콘택 및 출력 소자(OE)의 게이트 위에 형성 할 수 있다. 상기 콘택 비아 플러그(340,350,360)은 도전성 막질이며, 재질의 종류는 도전성 막질 및 도전성 막질의 조합 일 수 있다.
스위칭 소자(SW)는 셀 비트 라인(BLC) 상에 수직으로 연장될 수 있고, 워드 라인(WL)에 의해 제어될 수 있다. 더욱 구체적으로, 스위칭 소자(SW)는 셀 비트 라인(BLC)과 연결된 제1 소오스/드레인(202), 저장 소자(300)와 연결된 제2 소오스/드레인(280), 및 제1 소오스/드레인(202)과 제2 소오스/드레인(280) 사이에 위치하는 채널 활성 층(212)을 포함하는 수직 채널형 트랜지스터로 구현될 수 있다. 이 경우 워드 라인(WL)은 수직 채널형 트랜지스터의 채널 활성 층(212)을 둘러쌀 수 있고, 워드 라인(WL)과 채널 활성 층(212) 사이에는 게이트 유전막(250)이 개재된다.
도 20, 도 21 및 도 24을 참조하면, 출력 소자(OE0) 및 더미 출력 소자(DOE)는 셀 비트라인(BLC, 191) 위에 형성되며, 셀 과 동일하게 수직 채널형 트랜지스터 구조 일 수 있다. 또한, 출력 소자(OE0)의 제 2 소스/드레인(280)은 출력 콘택(340)이 형성되어 외부로 신호 전송이 가능한 반면, 더미 출력 소자(DOE)는 출력 콘택을 포함하지 않는다. 또한, 상기 출력 소자(OE0)는 동일한 신호를 전송하는 라인(미도시)에 연결 되는 두 개의 출력 콘택(OC-a, OC-b)로 구성될 수 있는데, 이 경우 출력 소자(OE0)는 두 개의 수직형 트랜지스터를 병렬로 연결한 효과가 있어서 전류 구동 능력을 향상 시킬 수 있는 장점이 있다. 출력 소자(OE)의 전류 구동 능력을 향상 시키기 위해 두 개 이상의 소자를 병렬로 연결할 수 있으며, 그 수는 1개 혹은 2개 이상 가능하며, 숫자의 제한이 있는 것은 아니다.
비록 도 19 및 도 20에 도시된 수직 채널형 트랜지스터의 경우 셀 비트 라인(191)과 연결된 제1 소오스/드레인이 하부에 위치하고, 저장 소자와 연결된 제2 소오스/드레인이 상부에 위치하는 실시예를 도시하였지만, 본 발명의 기술 사상은 이에 한정되지 않음에 유의한다. 예를 들어, 셀 비트 라인과 연결된 제1 소오스/드레인이 상부에 위치할 수 있고, 저장 소자와 연결된 제2 소오스/드레인이 하부에 위치할 수도 있다.
저장 소자(300)는 스위칭 소자(SW)와 전기적으로 연결되어, 스위칭 소자(SW)가 턴 온/오프됨에 따라 데이터를 저장하거나 출력할 수 있다. 예를 들어, 저장 소자(300)는 커패시터로 구현될 수 있다. 그러나 본 발명은 이에 제한되지 아니하며, 예를 들어 도 34에 나타난 바와 같이 저장 소자(300)가 칼코게나이드(chalcogenide) 물질을 포함하는 상변이 층 또는 페로브스카이트(perovskite)나 전이금속 산화물과 같은 저항변이 층을 포함할 수도 있음에 유의한다.
센스 앰프(SA, 도 19의 SA0 내지 SA3)는 상기 제1 층과 다른 제2 층에 배치될 수 있다. 센스 앰프(SA)가 메모리 셀에 저장된 데이터를 감지하기 위해 등화부(도 2의 21), 감압부(도 2의 22), 승압부(도 2의 23), 및 로딩 커패시터(도 2의 24) 등을 포함할 수 있음은 상술한 바와 같다. 상기 등화부, 상기 감압부, 및 상기 승압부의 트랜지스터들은 n-type 소오스/드레인(107), 게이트 유전막(120), 및 게이트 도전체(130)로 구현될 수 있다.
센스 앰프(SA)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결될 수 있다. 더욱 구체적으로, 도 2에서 설명한 바와 같이, 등화부(도 2의 21), 감압부(도 2의 22), 및 승압부(도 2의 23)가 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 연결될 수 있고, 로딩 커패시터(도 2의 24)가 상보 비트 라인(BLB)에 연결될 수 있다.
로컬 인터커넥트 비아(LV)는 센스 앰프(SA)와 메모리 셀 어레이를 서로 연결할 수 있다. 더욱 구체적으로, 로컬 인터커넥트 비아(LV)는 셀 비트 라인(BLC)과 비트 라인(BL) 사이로 연장됨으로써 셀 비트 라인(BLC)과 비트 라인(BL)을 연결할 수 있고, 그에 따라 센스 앰프(SA)와 메모리 셀 어레이가 연결될 수 있다.
도 22은 도 20의 X2-X2’에 따른 단면도로서, 더미 셀 영역(DCR)에 형성된 더미 셀 어레이를 나타낸 단면도이다.
도 19, 도 20, 및 도 22을 참조하면, 기판(100) 상에 적어도 하나의 더미 셀(DC) 및 적어도 하나의 센스 앰프(SA)가 형성된다.
더미 셀들(DC)은 기판(100) 상의 제1 층에 배치될 수 있고, 센스 앰프(SA)와 평면적으로 중첩될 수 있다. 더미 셀들(MC) 각각은 스위칭 소자(SW') 및 저장 소자(300)를 포함할 수 있다.
스위칭 소자(SW')는 센스 앰프 제어 라인(SA_CL) 상에 수직으로 연장될 수 있고, 워드 라인(WL)에 의해 제어될 수 있다. 더욱 구체적으로, 스위칭 소자(SW')는 센스 앰프 제어 라인(SA_CL)과 연결된 제1 소오스/드레인(202), 저장 소자(300)와 연결된 제2 소오스/드레인(280), 및 제1 소오스/드레인(202)과 제2 소오스/드레인(280) 사이에 위치하는 채널 활성 층(212)을 포함하는 수직 채널형 트랜지스터로 구현될 수 있다. 이 경우 워드 라인(WL)은 수직 채널형 트랜지스터의 채널 활성 층(212)을 둘러쌀 수 있고, 워드 라인(WL)과 채널 활성 층(212) 사이에는 게이트 유전막(250)이 개재된다.
저장 소자(300)에 대한 설명은 도 21에서 설명한 바와 같으므로 이하 생략하기로 한다.
센스 앰프(SA, 도 19의 SA0 내지 SA3)에 대한 설명 역시 도 21에서 설명한 바와 같으며, 도 22에 나타난 센스 앰프(SA)는 센스 앰프(도 19의 SA0 내지 SA3)의 다른 단면을 나타낸 것이다. 더욱 구체적으로, 도 20의 X20-X20’ 단면을 따라 제2 층에 형성된 센스 앰프(SA)는 n-type LDD(lightly doped drain, 105), n-type 소오스/드레인(107), 및 시그널 비아들(SV1, SV2)과 n-type 소오스/드레인(107) 사이에 연결된 콘택 플러그들(CP1, CP2)를 포함할 수 있다. 여기서 n-type 소오스/드레인(107)은, 등화부(도 2의 21), 감압부(도 2의 22), 승압부(도 2의 23)를 구현하기 위한 트랜지스터의 소오스/드레인과 대응될 수 있다.
한편, 반도체 메모리 소자는 입력 비아(IV) 및 시그널 비아(SV)를 더 포함할 수 있다.
입력 비아(IV)는 센스 앰프(SA)의 구동을 위한 신호(예를 들어, EQ, VCC/2, Pwell, LAB, LA, 및 Nwell 신호)를 입력받아 센스 앰프 제어 라인(SA_CL)에 전달할 수 있다. 예를 들어, 도 22에서 입력 비아(IV)는 VCC/2 신호를 입력받을 수 있고, 상기 VCC/2 신호를 센스 앰프 제어 라인(SA_CL)에 전달할 수 있다. 센스 앰프 제어 라인(SA_CL)에 전달된 상기 VCC/2 신호는 시그널 비아(SV1, SV2)를 통해 n-type 소오스/드레인(107)으로 전달될 것이다. 입력 비아(IV)는 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR) 외부의 영역에 위치할 수 있다.
시그널 비아(SV1, SV2)는 센스 앰프(SA)와 더미 셀 어레이를 서로 연결할 수 있다. 더욱 구체적으로, 시그널 비아(SV1, SV2)는 센스 앰프 제어 라인(SA_CL)이 연장되는 방향과 수직하는 방향으로 센스 앰프(도 19의 SA0 내지 SA3 참조)를 향하여 연장될 수 있고, 그에 따라 센스 앰프(SA)와 더미 셀 어레이가 서로 연결될 수 있다.
도 23는 도 20의 Y21-Y21’에 따른 단면도로서, 메모리 셀 영역(MCR)과 더미 셀 영역(DCR)을 모두 나타낸 반도체 메모리 장치의 단면도이다.
도 23의 구성요소들은 도 21 및 도 23에서 모두 설명한 바 있으므로 구체적인 설명은 생략하기로 한다. 다만 로컬 인터커넥트 비아(LV)가 메모리 셀 영역(MCR)에 배치되고, 시그널 비아(SV)가 더미 셀 영역(DCR)에 배치됨에 유의한다.
메모리 셀 영역(MCR)의 로컬 인터커넥트 비아(LV)는 셀 비트 라인(BLC)과 비트 라인(BL) 사이를 연결한다. 따라서 셀 비트 라인(BLC)은 비트 라인(BL)을 통해 게이트 도전체(130)와 연결된다. 이러한 모습은 도 2에서 셀 비트 라인(BLC)이 비트 라인(BL)을 통해 제5 엔모스 트랜지스터(NM5)의 게이트와 연결되는 모습과 대응될 수 있다.
더미 셀 영역(DCR)의 시그널 비아(SV)는 N 웰(N-well) 전압을 인가 받는 센스 앰프 제어 라인(SA_CL)과 내부에 n-type LDD(105) 및 n-type 소오스/드레인(107)이 형성된 N 웰(102) 사이를 연결한다. 이러한 모습은 도 2에서 피모스 트랜지스터들(PM1, PM2)의 N 웰(미도시)에 상기 N 웰 전압이 인가되는 모습과 대응될 수 있다.
도 25 내지 도 37은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 공정 순서에 따라 개략적으로 나타낸 단면도들 및 평면도들이다. 이 실시예들에 따른 방법에 의해 제조된 반도체 메모리 장치는 도 20 및 도 21에 나타난 반도체 메모리 장치와 대응될 수 있다.
도 25 및 도 26(도 25의 X1-X1’에 따른 단면도)을 참조하면, 기판(100) 내에 p-type 웰 영역(101) 영역 및 n-type 웰 영역(102)을 형성하고, p-type 웰 영역(101) 및 n-type 웰 영역(102) 내에 STI(shallow trench isolation, 110)를 형성한다. 이후 게이트 유전막(120), 게이트 도전체(130), 게이트 하드 마스크(131), 및 게이트 스페이서(132)를 차례로 형성하여 센스 앰프로 사용되는 트랜지스터들의 게이트 구조를 형성한다. 상기 게이트 구조의 형성 단계 동안 이온 도핑 공정이 수행될 수 있고, 그에 따라 p-type 웰 영역(101) 내에 n-type LDD(lightly doped drain, 105) 및 n-type 소오스/드레인(107)이 형성될 수 있으며, n-type 웰 영역(102) 내에 p-type LDD(도 23의 106) 및 p-type 소오스/드레인(108, 도 23의 108)이 형성될 수 있다.
이후, 도 27, 도 28(도 27의 X1-X1’에 따른 단면도) 및 도 29(도 27의 Y1-Y1’에 따른 단면도)을 참조하면, 게이트 구조 상에 제1 층간 절연막(140)을 형성하고, 제1 층간 절연막(140) 상부에 도전층(160) 및 마스크층(161)을 형성한다. 도전층(130)은 센스 앰프의 비트 라인(BL) 및 상보 비트 라인(BLB) 등의 기능을 수행할 수 있다. 도전층(160) 및 마스크층(161)의 형성 전에 콘택 플러그(CP)가 형성될 수 있다.
도 30, 도 31(도 30의 X1-X1’에 따른 단면도) 및 도 32(도 30의 Y1-Y1’에 따른 단면도)을 참조하면, 도전층(160) 및 마스크층(161) 상에 제2 층간 절연막(170)을 형성한다. 이후 제2 층간 절연막(170)을 일부 제거하고 도전 물질을 증착함으로써 로컬 인터커넥트 비아(LV), 출력 비아(OV), 입력 비아(IV), 및 시그널 비아(SV1, SV2)가 형성된다. 이후 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL)이 형성된다. 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL)의 형성을 위해, 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL) 상에 n-type 폴리 실리콘층(201), 제2 실리콘 기판(211), 및 하드 마스크(221)를 차례로 형성하고, 이들에 대한 패터닝 공정을 수행할 수 있다.
도 33, 도 34(도 33의 X1-X1’에 따른 단면도), 도 35(도 33의 X2-X2’에 따른 단면도), 도 36(도 33의 Y1-Y1’에 따른 단면도) 및 도 37(도 33의 Y2-Y2’에 따른 단면도)을 참조하면, 제3 층간 절연막(231)을 형성한 후 메모리 셀 영역(MCR)과 더미 셀 영역(DCR)에 스위칭 소자들(SW, 도 22의 SW')을 형성한다. 상기 스위칭 소자들의 형성을 위해, n-type 폴리 실리콘층(도 46의 201) 및 제2 실리콘 기판(도 46의 211)이 패터닝되고, 제4 층간 절연막(241)이 형성된 후, 게이트 유전막(250) 및 워드라인 도전체(260)가 형성될 수 있다.
그리고, 이후 완성된 구조인 도 20 내지 도 24를 참조하면, 제5 층간 절연막(270) 및 식각 저지막(290)이 차례로 형성되며, 식각 저지막(290)이 패터닝된 부분에 저장 소자(300)가 형성된다. 이후, 캐패시터 유전막(310) 및 캐패시터 플레이트(320)을 데포하고 사진식각 방법을 이용하여 캐패시터 플레이트(320) 및 캐패시터 유전막(310) 및 식각 저지막(290)의 패턴을 완성한다. 이후 유전막(미도시)를 충분한 두께도 증착한 후 CMP 공정을 이용하여 평탄화 공정을 진행하여 제6 층간 절연막(330)을 완성한다. 그 후 도 20 내지 도 24에서 전술한 바와 같이 콘택 비아 플러그(340, 350, 360)을 캐패시터 플레이트(330), 출력 소자(OE)의 상부 콘택 및 출력 소자(OE)의 게이트 위에 형성 한다.
도 38은 본 특허의 다른 실시예에 대한 것으로 도 21에 대응 된다. 도 38을 참조하면, 도 21 대비 드라이브 회로(DRU)를 출력소자(OE)와 중첩하여 구현할 수 있다. 본 방법을 적용 시 추가적인 집적도 향상이 가능하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판
110: STI(Shallow Trench Isolation)
101: p-type 웰(well) 영역
102: n-type 웰(well) 영역
105: n-type LDD(Lightly Doped Drain:)
106: p-type LDD
107: n-type 소오스/드레인
108: p-type 소오스/드레인
120: 게이트 유전막
130: 게이트 도전체
131: 게이트 하드 마스크
132: 게이트 스페이서(spacer)
140: 제1 층간 절연막
160: 도전층
161: 마스크층
170: 제2 층간 절연층
201: n-type 폴리 실리콘층
202: 제1 소오스/드레인
211: 제2 실리콘 기판
212: 채널 활성 층
221: 하드 마스크
231: 제3 층간 절연막
241: 제4 층간 절연막
243: p형 층
245: n형 층
248: 층간 절연막
249: 절연층
250: 게이트 유전막
270: 제5 층간 절연막
280: 제2 소오스/드레인
290: 식각 저지막
300, 300': 저장 소자
310: 캐패시터 유전막
320: 캐패시터 플레이트
330: 제6 층간 절연막
340,350,360: 콘택 비아 플러그

Claims (12)

  1. 제1 영역의 제1 층에 배치되고, 적어도 하나의 워드 라인과 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제1 층과 다른 제2 층에 배치되고, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프;
    제 1층에 배치되고, 셀 비트 라인과 전기적으로 연결되는 출력 소자; 및
    상기 제1 영역에 배치되며, 상기 셀 비트 라인과 상기 비트 라인 사이를 연결하는 로컬 인터커넥트 비아(local interconnect via)를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 센스 앰프는 상기 메모리 셀 어레이와 평면적으로 중첩되고,
    상기 로컬 인터커넥트 비아는 상기 셀 비트 라인과 상기 비트 라인 사이로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이에 포함된 상기 적어도 하나의 메모리 셀은,
    상기 셀 비트 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자; 및
    상기 스위칭 소자와 전기적으로 연결된 저장 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 스위칭 소자는 상기 셀 비트 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 저장 소자는 커패시터, 상변이 층, 또는 저항변이 층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 영역과 다른 제2 영역의 상기 제1 층에 배치되고, 상기 적어도 하나의 워드 라인과 적어도 하나의 센스 앰프 제어 라인이 교차하는 영역에 배치되는 적어도 하나의 더미 셀을 포함하는 더미 셀 어레이; 및
    상기 제2 영역에 배치되며, 상기 센스 앰프 제어 라인과 상기 센스 앰프를 연결하는 시그널 비아를 더 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 셀 비트 라인과 상기 센스 앰프 제어 라인은 실질적으로 동일한 방향으로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 적어도 하나의 더미 셀은,
    상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고,
    상기 스위칭 소자는 전기적으로 플로팅(floating)된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 절연층과 직접 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 출력 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 절연층과 직접 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항 내지 제16항 중 어느 하나의 청구항에 따른 반도체 메모리 장치를 포함하는 메모리부; 및
    상기 메모리부를 제어하는 제어기를 포함하는 것을 특징으로 하는 메모리 카드.
  12. 제1항 내지 제16항 중 어느 하나의 청구항에 따른 반도체 메모리 장치를 포함하는 메모리부;
    상기 메모리부와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 전자 시스템.
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KR20200035319A (ko) * 2017-08-29 2020-04-02 마이크론 테크놀로지, 인크 메모리 회로
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