KR20200035319A - 메모리 회로 - Google Patents

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Abstract

몇몇 실시 예에서, 메모리 회로는 옆으로 공간을 갖는 바로 인접한 메모리 어레이 쌍을 포함한다. 메모리 어레이들은 상측 및 하측 높이 방향으로 연장되는 트랜지스터들 및 그 사이에 높이 방향으로 커패시터를 각각 갖는 메모리 셀들을 각각 포함한다. 메모리 어레이들은 (a) 하측 액세스 라인 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인을 갖고, (b) 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들을 포함한다. 로우들 중 하나의 로우에서의 하측 액세스 라인은 메모리 어레이들 중 하나의 메모리 어레이로부터 메모리 어레이들 중 다른 하나의 메모리 어레이로 공간을 가로질러 연장된다. 로우들 중 또 다른 하나의 로우는 공간의 일 부분을 가로질러 연장되는 전도성 인터커넥트를 포함한다. 상기전도성 인터커넥트는 공간 내에서 또 다른 하나의 로우로부터 옆으로 오프셋되는 수평으로 연장되는 부분을 포함한다. 다른 몇몇 양태 및 구현 예가 개시된다.

Description

메모리 회로
여기에 개시된 실시 예들은 메모리 회로에 관한 것이다.
메모리는 집적 회로의 일 유형이고, 데이터를 저장하기 위해 컴퓨터 시스템들에 사용될 수 있다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀들은 디지트 라인들(비트 라인들, 데이터 라인들 또는 감지 라인들로도 지칭될 수 있음) 및 액세스 라인들(워드 라인들로도 지칭될 수 있음)을 사용하여 기록되거나 판독될 수 있다. 디지트 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 도전적으로 상호 연결시킬 수 있으며, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 도전적으로 상호 연결시킬 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 전력이 없는 상태에서 장시간 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10년의 유지 시간을 갖는 메모리인 것으로 특징지어진다. 휘발성 메모리는 소멸되고 그에 따라 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리초 이하의 유지 시간을 가질 수 있다. 이와 관계 없이, 메모리 셀들은 메모리를 적어도 두 개의 상이한 선택 가능한 상태로 유지 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1" 중 어느 하나로 여겨진다. 다른 몇몇 시스템에서는, 적어도 일부 개별 메모리 셀이 둘보다 많은 정보의 레벨 또는 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 부품의 일 유형이다. 커패시터는 전기 절연 물질로 분리되는 두 개의 전기 전도체를 갖는다. 전계로서의 에너지는 그러한 물질 내에 정전기적으로 저장될 수 있다. 그렇게 저장된 전계는 절연 물질의 조성에 따라 휘발성 또는 비휘발성이 될 것이다. 예를 들어, 단지 SiO2를 포함하는 커패시터 절연 물질은 휘발성이 될 것이다. 비휘발성 커패시터의 일 유형은 절연물의 적어도 부분으로서 강유전 물질을 갖는 강유전 커패시터이다. 강유전 물질들은 두 개의 안정한 분극 상태를 갖는 것으로 특징지어지고 그에 의해 커패시터 및/또는 메모리 셀의 프로그램 가능한 물질을 포함할 수 있다. 강유전 물질의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 프로그래밍 전압의 제거 후에 유지된다(적어도 한동안). 각각의 분극 상태는 다른 하나의 분극 상태와 상이한 전하가 축적된 캐패시턴스를 갖고, 이는 이상적으로 분극 상태가 역전되는 것이 요구될 때까지 그러한 상태를 역전시키지 않고 메모리 상태를 기록(즉, 저장) 및 판독(즉, 결정)하는 데 사용될 수 있다. 덜 바람직하게는, 강유전 캐패시터들을 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작이 분극을 역전시킬 수 있다. 그에 따라, 분극 상태를 결정 시, 메모리 셀의 재기록을 수행하여 그 결정 직후 메모리 셀을 판독 전 상태로 만든다. 이와 관계 없이, 강유전 커패시터를 통합하는 메모리 셀은 이상적으로는 커패시터의 일 부분을 형성하는 강유전 물질의 쌍안정 특성들로 인해 비휘발성이다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 부품의 또 다른 하나의 유형이다. 이러한 트랜지스터들은 반전도성 채널 영역을 사이에 갖는 한 쌍의 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 그것과 얇은 게이트 절연체에 의해 분리된다. 적절한 전압을 게이트에 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나로부터 다른 하나의 영역으로 전류가 흐르게 된다. 전압이 게이트에서 제거될 때, 전류는 대부분 채널 영역을 통해 흐를 수 없게 된다. 전계 효과 트랜지스터들은 또한 추가 구조, 예를 들어, 가역적으로 프로그래밍 가능한 전하 축적 영역을 게이트 절연체와 전도성 게이트 사이 게이트 구성의 부분으로서 포함할 수 있다. 전계 효과 트랜지스터들은 게이트 구성의 적어도 일 부분(예를 들어, 게이트 절연체)이 강유전 물질을 포함하는 강유전성일 수 있다. 트랜지스터들에서 강유전 물질의 두 상이한 상태는 트랜지스터마다 상이한 임계 전압(Vt)에 의해 또는 선택된 동작 전압마다 상이한 채널 전도도에 의해 특징 지어질 수 있다.
휘발성 메모리의 일 유형은 동적 랜덤 액세스 메모리(DRAM)이다. 그것은 최신 컴퓨팅 아키텍처들에 사용되고 메모리의 몇몇 다른 유형과 비교하여 구조적 간단함, 낮은 비용 및 속도의 이점들을 제공할 수 있다. 현재, DRAM은 통상적으로 하나의 전계 효과 트랜지스터와 조합하여 하나의 커패시터를 갖는 개별 메모리 셀들을 가지며(소위 1T-1C 메모리 셀들), 커패시터는 트랜지스터의 소스/드레인 영역들 중 하나에 결합된다. 현재 1T-1C 구성들의 확장성에 대한 제한들 중 하나는 충분히 높은 커패시턴스를 갖는 커패시터들을 초고집적 아키텍처들에 통합시키는 것이 어렵다는 점이다.
도 1은 2T-1C 메모리 셀의 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 회로의 도식적인 혼성 개략도 및 부분적인 구성도이다.
도 3은 도 2에서의 라인 3-3을 통해 취해진 혼성 구성도 및 부분적인 개략 단면도이다.
도 4는 도 2에서의 라인 4-4를 통해 취해진 단편화된 단면도이다.
도 5는 도 2의 일 부분의 도식적인 확대 상면도이고 도 4에 도시된 바와 같다.
도 6은 도 5에서의 라인 6-6을 통해 취해진 단면도이다.
도 7은 도 5에서의 라인 7-7을 통해 취해진 단면도이다.
도 8은 도 5에서의 라인 8-8을 통해 취해진 단면도이다.
도 9는 도 5에서의 라인 9-9를 통해 취해진 단면도이다.
도 10은 메모리 회로의 도식적인 혼성 개략도 및 부분적인 구성도이다.
도 11은 도 10의 일 부분의 도식적인 확대 상면도이다.
도 12는 도 11에서의 라인 12-12를 통해 취해진 단면도이다.
본 발명의 실시 예들은 적어도 두 개의 트랜지스터 및 적어도 하나의 커패시터를 각각 갖는 메모리 셀들을 포함하는 메모리 회로를 포함한다. 몇몇 그러한 실시 예들에서, 개별 메모리 셀들은 총 두 개보다 많은 트랜지스터 및 총 하나보다 많은 커패시터를 갖지 않으며, 이것들은 통상적으로 해당 기술분야에서의 통상의 기술자들에 의해 2 트랜지스터-1 커패시터(2T-1C) 메모리 셀로 지칭되고 도 1에 개략적으로 도시된 바와 같다. 예시적인 2T-1C 메모리 셀(MC)은 두 개의 트랜지스터(T1 및 T2) 및 커패시터(CAP)를 갖는다. T1의 하나의 소스/드레인 영역은 커패시터(CAP)의 제1 노드와 연결되고 T1의 다른 하나의 소스/드레인 영역은 제1 비교 디지트 라인과 연결된다(예를 들어, DL-T). T1의 게이트는 액세스 라인(AL)(즉, 워드 라인)과 연결된다. T2의 하나의 소스/드레인 영역은 커패시터(CAP)의 제2 노드와 연결되고 T2의 다른 하나의 소스/드레인 영역은 제2 비교 디지트 라인과 연결된다(예를 들어, DL-C). T2의 게이트는 액세스 라인(AL)과 연결된다. 비교 디지트 라인들(DL-T 및 DL-C)은 메모리 셀(MC)의 메모리 상태를 확인하기 위해 둘의 전기적 속성들(예를 들어, 전압)을 비교하는 회로(4)로 연장된다. 도 1의 2T-1C 구성은 DRAM 및/또는 다른 몇몇 유형의 메모리에 사용될 수 있다.
도 2 내지 도 9는 2T-1C 메모리 셀들(12)을 포함하는 메모리 회로를 도시하지만, 총 두 개보다 많은 트랜지스터 및/또는 총 하나보다 많은 커패시터를 각각 갖는 메모리 셀들을 포함하는 메모리 회로가 기존 개발되어 있든 아직 개발중이든 고려된다. 예시적인 메모리 회로는 전도성/전도체/전도(즉, 여기서 전기적으로), 반도성/반도체/반도 또는 절연성/절연체/절연(즉, 여기서 전기적으로) 물질들 중 어느 하나 이상을 포함할 수 있는 베이스 기판(15) 위에 있는 기판, 구성 또는 소자(10)를 포함한다. 베이스 기판(15) 위에는 다양한 물질이 형성되어 있다. 물질들은 도 2 내지 도 9에 도시된 물질들의 한쪽에, 높이 방향으로 안쪽에 또는 높이 방향으로 바깥쪽에 있을 수 있다. 예를 들어, 집적 회로의 다른 몇몇 부분적으로 또는 완전히 제조된 구성요소가 베이스 기판(15) 위, 주위 또는 내 어딘가에 제공될 수 있다. 메모리 셀들의 어레이 내 구성요소들을 동작시키기 위한 제어 및/또는 다른 몇몇 주변 회로가 또한 제조될 수 있고, 그것들은 완전히 또는 부분적으로 어레이 또는 서브 어레이 내에 있을 수도 그렇지 않을 수도 있다. 나아가, 다수의 서브 어레이가 또한 제조되고 독립적으로, 협력하여 또는 서로에 관해 달리 동작될 수 있다. 본 문서에서 사용될 때, "서브 어레이"는 또한 어레이로도 간주될 수 있다. 예시적인 베이스 기판(15)은 적절하게 도핑된 반도체 물질(예를 들어, 단결정질 실리콘)을 포함할 수 있다.
본 발명에 따른 구성(10) 및 메모리 회로는 옆에 공간(250)이 있는 바로 인접한 메모리 어레이(예를 들어, 2T-1C 메모리 어레이) 쌍(300 및 400)을 포함한다. 메모리 어레이들(300 및 400)에 대한 "바로 인접한"이라는 언급은 그 사이에 다른 메모리 어레이가 없음을 의미한다. 다른 몇몇 영역, 특징부 또는 구성요소에 대한 "바로 인접한"이라는 언급은 그 사이에 다른 그러한 영역, 그러한 특징부 또는 그러한 구성요소가 없음을 의미한다. 메모리 어레이들(300 및 400)은 예로서 각각의 동일 크기의 정사각형들로 도시되는 각각의 주변 외형선들(305 및 405)을 포함하는 것으로 도시된다. 물론 대안적인 크기들 및 형상들이 사용될 수 있고, 예시적인 어레이들(300 및 400)이 서로 동일한 크기 및/또는 형상을 가질 필요는 없다. 나아가, 주변 외형선들(305 및 405)은 물리적 특징에 의해 정의되지 않을 수도 있다. 그보다, 예로서, 그러한 것은 공간(250)이 메모리 어레이(300 및/또는 400) 내와 동일한 반복 배열(들)의 구성요소들을 갖는지에 관계 없이, 개별 메모리 셀들의 반복 배열이 중단되고 공간(250)이 시작되는 메모리 어레이의 가장자리에 좁은 접촉 영역/부분을 포함할 수 있다. 도 2에 단지 두 개의 나란히 있는 메모리 어레이(300 및 400)가 도시되지만, 메모리 어레이들(300 및 400)의 좌우상하에 수십, 수백, 수천 등 보다 많이(도시되지 않음) 제공될 수 있다. 공간(250)은 옆으로 넓게 퍼진 구역들(255 및 265)을 갖는 것으로 도시되며 이것들은 서로 동일한 치수들을 가질 수도 있고 서로 상이한 치수들을 가질 수도 있다. 공간(250)은 형상이 사각형인 것으로 도시되지만, 임의의 대안적인 형상이 사용될 수도 있다.
메모리 어레이들(300 및 400)은 상측 높이 방향으로 연장되는 트랜지스터들(TU)(도 3 및 도 4) 및 하측 높이 방향으로 연장되는 트랜지스터들(TL)을 각각 포함하고 그 사이에 높이 방향으로 커패시터(14)를 갖는 메모리 셀들(12)을 각각 포함한다.
메모리 어레이들(300 및 400)은 상측 높이 방향으로 연장되는 트랜지스터들(TU)의 컬럼들(18) 위(일 실시 예에서 바로 위) 상측 디지트 라인 레벨(17)에 그리고 그것들에 전기적으로 결합되는(일 실시 에에서 직접 전기적으로 결합되는) 제1 비교 디지트 라인들(DL-C)의 컬럼들(16)을 포함한다. 메모리 어레이들(300 및 400)은 하측 높이 방향으로 연장되는 트랜지스터들(TL)의 컬럼들(22) 아래(일 실시 예에서 바로 하) 하측 디지트 라인 레벨(19)에 그리고 그것들에 전기적으로 결합되는(일 실시 예에서 직접 전기적으로 결합되는) 제2 비교 디지트 라인들(DL-T)의 컬럼들(20)을 포함한다. 예시적인 트랜지스터들(TU 및 TL)은 상측 소스/드레인 영역(26), 하측 소스/드레인 영역(28) 및 그 사이에 높이 방향으로 채널 영역(30)을 각각 포함한다. 트랜지스터 게이트(32)는 채널 영역(30)의 대향 측면들 상에 있고, 그로부터 게이트 절연체(34)에 의해 분리되는 것으로 도시되어 있다. 소스/드레인 영역들(26, 28)은 도전성이 되게 전도도를 높여주는 불순물로, 예를 들어 최소 1020 원자/cm3의 도펀트 농도를 갖게 고농도 도핑될 수 있다. 채널 영역(30)은 영역들(26 및 28) 내 도펀트의 반대 전도형의 전도도를 바꿔주는 불순물로 적절하게, 예를 들어 약 1016 원자/cm3 이하의 채널 도펀트 농도로 도핑될 수 있다. 여기서 전도성 구성요소들, 특징부들, 영역들 및 물질들은 전도성으로 도핑된 반도성 물질(들) 및/또는 금속 물질(들) 중 하나 이상을 포함하거나, 기본적으로 이루어지거나, 또는 이루어질 수 있다.
일 실시예에서 그리고 도시된 바와 같이, 상측 높이 방향으로 연장되는 트랜지스터(TU)는 수직이거나 수직의 10° 내이고 하측 높이 방향으로 연장되는 트랜지스터(TL)는 수직이거나 수직의 10° 내이다. 그러한 일 실시 예에서 그리고 도시된 바와 같이, 개별 메모리 셀들(12)에서의 상측 및 하측 높이 방향으로 연장되는 트랜지스터들은 동작 시 각각의 상측 및 하측 높이 방향으로 연장되는 트랜지스터들의 채널(30)을 통해 전류가 흐르는 공통 직선 축(35)을 공유한다. 일 실시예에서 그리고 도시된 바와 같이, 하측 트랜지스터(TL)의 하측 소스/드레인 영역(28)은 비교 디지트 라인(DL-T)에 직접 전기적으로 결합되고, 일 실시 예에서 상측 트랜지스터(TU)의 상측 소스/드레인 영역(26)은 비교 디지트 라인(DL-C)에 직접 전기적으로 결합된다. DL-T 및 DL-C의높이 방향 위치들은 역전될 수 있다.
커패시터(14)는 상측 전극(38), 하측 전극(40) 및 그 사이에 커패시터 절연체(41)를 포함한다. 하측 커패시터 전극(40)은 전도성 필라인 것으로 도시되고 상측 커패시터 전극(38)은 하측 전극 필라(40)의 상측 부분을 둘러싸는 아래로 향하는 컨테이너인 것으로 도시된다. 그러한 관계는 역전될 수 있으며 이에 의해 예를 들어, 하측 커패시터 전극이 위로 향하는 컨테이너이고 상측 커패시터 전극이 아래로 돌출되는 필라이다. 예를 들어, 어떠한 컨테이너 같은 구조도 그리고/또는 어떠한 필라도 포함하지 않는 임의의 대안적인 커패시터 구성도 사용될 수 있다.
메모리 어레이들(300 및 400)은 제1 교호의 로우들(50, 51) 및 제2 교호의 로우들(60)을 공유한다. 제2 교호의 로우들(60)은 각각 바로 인접한 제1 교호의 로우들(50, 51) 사이에 있다. 개개의 제1 교호의 로우들(50, 51) 및 제2 교호의 로우들(60)은 하측 액세스 라인 레벨(55)의 하측 액세스 라인(54) 위 상측 액세스 라인 레벨(53)에 상측 액세스 라인(52)을 갖는다. 개별 상측 액세스 라인들(52) 및 하측 액세스 라인들(54)은 적어도 명확성을 위해 도 5에서 서로 옆으로 오프셋되는 것으로 도시되어 있다. 라인들(52 및 54)은 그렇게 오프셋되지 않을 수 있고 이와 관계 없이 서로 동일한 크기 및 형상을 가질 필요는 없다.
개별 제1 교호의 로우들(50, 51) 및 개별 제2 교호의 로우들(60)에서의 상측 액세스 라인(52) 및 하측 액세스 라인(54)은 전도체 인터커넥트(58)에 의해 함께 직접 전기적으로 결합된다. 그러한 인터커넥트는 그러한 개별 제1 교호의 로우(50, 51) 또는 제2 교호의 로우(60)에서의 상측 액세스 라인(52) 및 하측 액세스 라인(54) 양자의 바로 위에 있는 상측 디지트 라인 레벨(17) 내에 수평으로 연장되는 부분(62)을 포함한다. 메모리 어레이들(300 및 400)에서의 개별 제1 교호의 로우(50)는 공간(250)을 가로질러 서로에 직접 결합된다. 메모리 어레이들(300 및 400)에서의 개별 제1 교호의 로우들(51)은 공간(250)을 가로질러 서로에 직접 전기적으로 결합된다. 메모리 어레이들(300 및 400)에서의 개별 제2 교호의 로우들(60)은 공간(250)을 가로질러 서로에 직접 결합되지 않는다.
제1 교호의 로우들(50, 51) 중 교호의 로우들(50)에서의 하측 액세스 라인(54)은 메모리 어레이들(300, 400) 중 하나로부터 메모리 어레이들(300, 400) 중 다른 하나로 공간(250)을 가로질러 연장된다. 제1 교호의 로우들(50, 51) 중 교호의 다른 몇몇 로우(51)에서의 하측 액세스 라인(54)은 메모리 어레이들(300, 400) 중 하나로부터 메모리 어레이들(300, 400) 중 다른 하나로 공간(250)을 가로질러 연장되지 않는다. 제1 교호의 로우들(50, 51) 중 교호의 다른 몇몇 로우(51)는 제1 교호의 로우들(50, 51) 중 바로 인접한 교호의 로우들(50) 사이에 각각 있다. 메모리 어레이들(300, 400)에서의 개개의 교호의 다른 몇몇 제1 교호의 로우(51)는 전도성 인터커넥트(66)에 의해 공간(250)을 가로질러 서로에 직접 전기적으로 결합된다. 그러한 인터커넥트는 공간(250)에서 상측 디지트 라인 레벨(17)에 하나의 수평으로 연신된 부분(65)을 그리고 공간(250)에서 상측 액세스 라인 레벨(53)에 또 다른 하나의 수평으로 연신된 부분(67)을 포함한다. 공간(250)에서의 그러한 또 다른 하나의 수평으로 연신된 부분(67)은 제1 교호의 로우들(50, 51)의 교호의 로우들(50) 중 바로 인접한 로우에서의 하측 액세스 라인(54) 바로 위에 있다. 개별 전도체 인터커넥트들(58) 및 전도성 인터커넥트들(66)은 한쪽 끝과 다른 한쪽 끝을 이어 인접해 있고/거나 서로 달리 일체로 될 수 있다.
일 실시 예에서, 다수의 전도성 비아(95)는 제1 교호의 로우들(50, 51) 중 두 개의 바로 인접한 교호의 로우들(50, 51) 사이 옆 공간(250) 내에 상측 디지트 라인 레벨(17)로부터 하측 디지트 라인 레벨(19)로(일 실시 예에서 레벨(17) 위로부터 레벨(19) 아래로) 연장된다.
예시적인 절연 물질(48)(예를 들어, 이산화 실리콘 및/또는 질화 실리콘)이 상술된 다양한 피처 및 구성요소를 캡슐화하는 것으로 도시되어 있다.
일부 실시 예에서, 그리고 달리 언급되지 않는 한 상술된 양태들 중 하나 이상과 관계 없이, 메모리 회로는 옆에 공간(예를 들어, 250)이 있는 바로 인접한 메모리 어레이 쌍(예를 들어, 300 및 400)을 포함한다. 그렇기는 하지만, 다른 몇몇 실시 예에 대하여 여기에 도시되고/거나 설명된 바와 같은 임의의 다른 몇몇 속성(들) 또는 양태(들)가 사용될 수 있다. 메모리 어레이는 상측 높이 방향으로 연장되는 트랜지스터(예를 들어, TU) 및 하측 높이 방향으로 연장되는 트랜지스터(예를 들어, TL) 및 그 사이에 높이 방향으로 커패시터(예를 들어, 14)를 각각 갖는 메모리 셀들(예를 들어, 12)을 각각 포함한다. 메모리 어레이들은 (a) 하측 액세스 라인(예를 들어, 54) 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인(예를 들어, 52)을 갖고, (b) 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들(예를 들어, 로우들(50, 51, 60) 중 임의의 두 개 이상의 로우)을 포함한다. 로우들 중 하나의 로우(예를 들어, 로우들 중 임의의 로우(50))에서의 하측 액세스 라인은 메모리 어레이들 중 하나의 메모리 어레이로부터 메모리 어레이들 중 다른 하나의 메모리 어레이로 공간을 가로질러 연장된다. 로우들 중 또 다른 하나의 로우(예를 들어, 로우들 중 임의의 로우(51))는 또 다른 하나의 로우로부터 옆으로 오프셋되는 공간 내에 수평으로 연장되는 부분(예를 들어, 67)을 포함하는 전도성 인터커넥트(예를 들어, 66)를 포함한다.
일 실시 예에서, 상측 액세스 라인들은 적어도 메모리 어레이들 중 하나의 메모리 어레이 및 다른 하나의 메모리 어레이 내에서 하측 액세스 라인들 바로 위에 있다. 일 실시 예에서, 하나의 로우(예를 들어, 50)에서의 상측 액세스 라인은 하나의 메모리 어레이로부터 다른 하나의 메모리 어레이로 공간을 가로질러 연장되지는 않는다. 일 실시 예에서, 전도성 인터커넥트의 수평으로 연장되는 부분 및 상측 액세스 라인의 수평으로 연장되는 부분은 공통 수평면(예를 들어, 레벨(53)에 의해 예시되는 수평면)에 있다. 일 실시 예에서, 전도성 인터커넥트의 수평으로 연장되는 부분은 하나의 로우내에 있다(예를 들어, 어느 하나의 로우(50) 내 67). 그러한 일 실시 예에서, 전도성 인터커넥트의 수평으로 연장되는 부분은 하나의 로우에서의 하측 액세스 라인 바로 위에 있다.
일 실시 예에서, 개별 로우들에서의 상측 및 하측 액세스 라인들은 상측 액세스 라인들 위에 있는 전도성 물질(예를 들어, 72 및/또는 74)로 서로 직접 전기적으로 결합된다. 그러한 일 실시 예에서, 그러한 전도성 물질(예를 들어, 74)은 공간 내 상측 액세스 라인 바로 위에 있다. 나아가 그러한 후자의 일 실시 예에서, 전도성 물질(예를 들어, 74)은 공간 내 하측 액세스 라인 바로 위에 있다. 일 실시 예에서, 개별 로우들에서의 상측 및 하측 액세스 라인들은 상측 액세스 라인의 최상측 표면(예를 들어, 81)과 접촉하는 제1 전도성 비아(예를 들어, 71)로 그리고 하측 액세스 라인의 최상측 표면(예를 들어, 83)과 접촉하는 제2 전도성 비아(예를 들어, 73)로 서로 직접 전기적으로 결합된다. 그러한 일 실시 예에서, 개별 로우들에서의 상측 및 하측 액세스 라인들은 상측 액세스 라인들 위에 있고 각각의 제1 및 제2 전도성 비아들의 최상측 표면들에 바로 맞닿아 있는 전도성 물질(예를 들어, 74와 조합하여 72)로 서로 직접 전기적으로 결합된다.
일 실시 예에서, 전도성 인터커넥트의 수평으로 연장되는 부분(예를 들어, 67)은 수평으로 연신된다. 그러한 일 실시 예에서, 전도성 인터커넥트의 수평으로 연신된 부분은 또 다른 하나의 로우(예를 들어, 51)로부터 완전히 옆으로 오프셋된다. 일 실시 예에서, 메모리 셀들 각각은 2T-1C 메모리 셀들이다.
다른 몇몇 실시 예에 대하여 여기에 도시되고/거나 설명된 바와 같은 임의의 다른 몇몇 속성(들) 또는 양태(들)가 사용될 수 있다.
일부 실시 예에서, 그리고 달리 언급되지 않는 한 상술된 양태들 중 하나 이상과 관계 없이, 메모리 회로는 옆에 공간(예를 들어, 250)이 있는 바로 인접한 메모리 어레이 쌍(예를 들어, 300 및 400)을 포함한다. 그렇기는 하지만, 다른 몇몇 실시 예에 대하여 여기에 도시되고/거나 설명된 바와 같은 임의의 다른 몇몇 속성(들) 또는 양태(들)가 사용될 수 있다. 메모리 어레이는 상측 높이 방향으로 연장되는 트랜지스터(예를 들어, TU) 및 하측 높이 방향으로 연장되는 트랜지스터(예를 들어, TL) 및 그 사이에 높이 방향으로 커패시터(예를 들어, 14)를 각각 갖는 메모리 셀들(예를 들어, 12)을 각각 포함한다. 메모리 어레이들은 (a) 하측 액세스 라인(예를 들어, 54) 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인(예를 들어, 52)을 갖고, (b) 공간을 가로질러 서로 직접 결합되는, 개별 로우들(예를 들어, 로우들(50, 51 또는 60) 중 임의의 로우들)을 포함한다. 로우들 중 하나의 로우(예를 들어, 로우들 중 임의의 로우(50))에서의 하측 액세스 라인은 메모리 어레이들 중 하나의 메모리 어레이로부터 메모리 어레이들 중 다른 하나의 메모리 어레이로 공간을 가로질러 연장된다. 로우들 중 또 다른 하나의 로우(예를 들어, 로우들 중 임의의 로우(51))는 하나의 로우에 그리고 그것과 길이 방향으로 정렬되고 공간의 일 부분을 가로질러 연장되는 수평으로 연신된 부분(예를 들어, 67)을 포함하는 전도성 인터커넥트(예를 들어, 66)를 포함한다. 다른 몇몇 실시 예에 대하여 여기에 도시되고/거나 설명된 바와 같은 임의의 다른 몇몇 속성(들) 또는 양태(들)가 사용될 수 있다.
상술한 바와 같은 실시 예들은 몇몇 구현 예에서 도 10 내지 도 12에서의 구성(10a)에 대하여 후술될 것에 비해 이점을 제공한다. 같은 구성들, 특징부들 및 물질들에 대해서는 상술된 실시 예들과 같은 부호들이 사용되었다. 많은 경우에, 전도성 인터커넥트들(예를 들어, 도 5 및 도 7의 95)은 바로 인접한 메모리 어레이들 위에 있는 회로를 그러한 어레이들 아래에 있는 회로에 인터커넥트하기 위해 그러한 메모리 어레이들 사이 영역 내에 제공된다. 바로 인접한 어레이들 사이에 연장되는 특정 액세스 라인들의 로우들이 함께 더 가까워짐에 따라, 상기한 전기적 인터커넥션들을 이루기 위해 그러한 로우들 사이 어레이 관통 전도성 비아들을 위치시키기 위해 이용 가능한 영역은 더 적어지는 경향이 나타났다. 예를 들어, 그리고 단지 예로서, 도 10 및 도 11은 그러한 전도성 비아 인터커넥션들을 이루기 위해 이용 가능한 바로 인접한 로우들(50 및 51) 사이에 넓게 퍼진 구역(900)을 도시한다. 상술된 실시 예들에서의 도 2 및 도 5에 도시된 바와 대응하는 넓게 퍼진 구역(900)은 구성(10a)에서 이용 가능한 것과 비교하여, 상당히 증가, 일 실시 예에서 대략 두 배가 될 수 있다.
본 문서에서, 달리 표시되지 않는 한, "높이 방향", "더 높은", "상측", "하측", "상단", "최상단", "하단", "위", "아래", "하", "밑', "위", 및 "아래"는 일반적으로 수직 방향에 관한다. "수평"은 주요 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 나타내고 제조 동안 기판이 이에 관해 가공될 수 있으며, 수직은 그것에 일반적으로 직교하는 방향이다. "정확히 수평"이라는 언급은 주요 기판 표면을 따르는 방향(즉, 그로부터의 각도가 없음) 제조 동안 기판이 이에 관해 가공될 수 있다. 나아가, "수직" 및 "수평"은 여기서 사용될 때 3차원 공간에서의 기판의 배향과 관계 없이 그리고 서로에 관해 일반적으로 수직인 방향들이다. 추가로, "높이 방향으로-연장되는" 그리고 "높이 방향으로 연장되는"은 정확히 수평으로부터 적어도 45°만큼 떨어져 치우쳐진 방향을 나타낸다. 나아가, 전계 효과 트랜지스터에 대해 "높이 방향으로 연장(되는)" 그리고 "높이 방향으로-연장되는"은 동작 시 전류가 흐르는 소스/드레인 영역들 사이 트랜지스터의 채널 길이의 배향에 관한다. 양극성 접합 트랜지스터들에 대해, "높이 방향으로 연장(되는)" 그리고 "높이 방향으로-연장되는"은 동작 시 전류가 흐르는 이미터(emitter) 및 컬렉터(collector) 사이 베이스 길이의 배향에 관한다.
나아가, "바로 위" 그리고 "바로 하"는 서로에 관해 두 개의 언급된 영역/물질/구성요소의 적어도 일부 측 방향 중첩(즉, 수평적으로)을 필요로 한다. 또한, "바로"가 선행되지 않는 "위"의 사용은 단지 다른 것 위에 있는 언급된 영역/물질/구성요소의 일부가 다른 것의 높이 방향으로 바깥쪽에 있을 것만을 필요로 한다(즉, 두 개의 언급된 영역/물질/구성요소의 임의의 측 방향 중첩이 있든 없든지와 관계 없이). 유사하게, "바로"가 선행되지 않는 "하"의 사용은 단지 다른 것 하에 있는 언급된 영역/물질/구성요소의 일부가 다른 것의 높이 방향으로 안쪽에 있을 것을만 필요로 한다(즉, 두 개의 언급된 영역/물질/구성요소의 임의의 측 방향 중첩이 있든 없든지와 관계 없이).
여기서 설명된 임의의 물질들, 영역들 및 구조들은 동종일 수도 동종이 아닐 수도 있고, 이와 관계 없이 그러한 것들이 가로놓이는 임의의 물질 위에 연속적일 수도 불연속적일 수도 있다. 나아가, 달리 언급되지 않는 한, 각 물질은 임의의 적합한 또는 아직 개발중인 기술을 사용하여 형성될 수 있으며, 원자층 증착, 화학 증착, 물리 증착, 에피택시얼 성장, 확산 도핑 및 이온 주입이 예들이다.
추가로, "두께" 그 자체(방향 형용사가 선행되지 않는)는 상이한 조성의 바로 인접한 물질 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 소정의 물질 또는 영역을 통한 평균 직선 거리로 정의된다. 추가로, 여기서 설명되는 다양한 물질 또는 영역은 실질적으로 일정한 두께 또는 가변 두께들을 가질 수 있다. 가변 두께를 가질 경우, 두께는 달리 표시되지 않는 한 평균 두께를 나타내고, 그러한 물질 또는 영역은 두께가 가변인 것에 기인하여 일부 최소한의 두께 및 일부 최대한의 두께를 가질 것이다. 여기서 사용될 때, "상이한 조성"은 단지 서로 바로 맞닿아 있을 수 있는 두 개의 언급된 물질 또는 영역의 그러한 부분들이, 예를 들어, 그러한 물질들 또는 영역들이 동종이 아닐 경우, 화학적으로 그리고/또는 물리적으로 상이할 것만을 필요로 한다. 두 개의 언급된 물질 또는 영역이 서로 바로 맞닿아 있지 않을 경우, "상이한 조성"은 단지 서로 가장 가까운 두 개의 언급된 물질 또는 영역의 그러한 부분들이 그러한 물질들 또는 영역들이 동종이 아닐 경우 화학적으로 그리고/또는 물리적으로 상이할 것만을 필요로 한다. 본 문서에서, 하나의 물질, 영역 또는 구조는 서로에 관해 언급된 물질들, 영역들 또는 구조들의 적어도 일부 물리적 접촉이 있을 때 또 다른 하나에 "바로 맞닿아" 있다. 그에 반해, "바로"가 선행되지 않는 "위", "상", "인접", "따라" 그리고 "맞닿아"는 "바로 맞닿아" 뿐만 아니라 사이에 오는 물질(들), 영역(들) 또는 구조(들)가 서로에 관해 언급된 물질들, 영역들 또는 구조들과 물리적으로 접촉하지 않게 되는 구성을 포함한다.
여기서, 영역들-물질들-구성요소들은 정상 동작 시 전류가 하나에서 다른 하나로 연속적으로 흐를 수 있는 경우 서로에 관해 "전기적으로 결합"되고, 아원자 양 및/또는 음 전하들이 충분히 발생될 때 그러한 것들의 움직임에 의해 주로 그렇게 한다. 또 다른 하나의 전자 부품이 영역들-물질들-구성요소들 사이에 있을 수 있고 그것들에 전기적으로 결합될 수 있다. 그에 반해, 영역들-물질들-구성요소들이 "직접 전기적으로 결합되는" 것으로 언급될 때에는, 직접 전기적으로 결합된 영역들-물질들-구성요소들 사이에 오는 전자 부품(예를 들어, 다이오드, 트랜지스터, 레지스터, 트랜스듀서, 스위치, 퓨즈 등)이 없는 것이다.
본 문서에서 "로우" 및 "컬럼"의 사용은 특징부들의 하나의 계열 또는 배향을 특징부들의 또 다른 하나의 계열 또는 배향과 구분 시 편의를 위한 것이고 이를 따라 구성요소들이 형성되었거나 형성될 것이다. "로우" 및 "컬럼"은 기능과 관계 없이 임의의 일련의 영역, 구성요소 및/또는 특징부에 대하여 동의로 사용된다. 이와 관계 없이, 로우들은 직선 및/또는 곡선일수 있고/거나 서로에 관해 평행할 수도 그리고/또는 평행하지 않을 수도 있으며, 컬럼들도 그러할 수 있다. 나아가, 로우들 및 컬럼들은 서로에 관해 90°로 또는 하나 이상의 다른 몇몇 각도로 교차할 수 있다.
추가로, "금속 물질"은 금속 원소, 둘 이상의 금속 원소의 혼합물 또는 합금 및 임의의 전도성 금속 화합물 중 어느 하나 또는 조합이다.
결론
몇몇 실시 예에서, 메모리 회로는 옆으로 공간을 갖는 바로 인접한 메모리 어레이 쌍을 포함한다. 상기 메모리 어레이들은 상측 및 하측 높이 방향으로 연장되는 트랜지스터들 및 그 사이에 높이 방향으로 커패시터를 각각 갖는 메모리 셀들을 각각 포함한다. 상기 메모리 어레이들은 (a) 하측 액세스 라인 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인을 갖고, (b) 상기 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들을 포함한다. 상기 로우들 중 하나의 로우에서의 상기 하측 액세스 라인은 상기 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장된다. 상기 로우들 중 또 다른 하나의 로우는 상기 공간의 일 부분을 가로질러 연장되는 전도성 인터커넥트를 포함한다. 상기전도성 인터커넥트는 상기 공간 내에서 상기 또 다른 하나의 로우로부터 옆으로 오프셋되는 수평으로 연장되는 부분을 포함한다.
몇몇 실시 예에서, 메모리 회로는 옆으로 공간을 갖는 바로 인접한 메모리 어레이 쌍을 포함한다. 상기 메모리 어레이들은 상측 및 하측 높이 방향으로 연장되는 트랜지스터들 및 그 사이에 높이 방향으로 커패시터를 각각 갖는 메모리 셀들을 각각 포함한다. 상기 메모리 어레이들은 (a) 하측 액세스 라인 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인을 갖고, (b) 상기 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들을 포함한다. 상기 로우들 중 하나의 로우에서의 상기 하측 액세스 라인은 상기 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장된다. 상기 로우들 중 또 다른 하나의 로우는 상기 하나의 로우에 그리고 그것과 길이 방향으로 정렬되고 상기 공간의 일 부분을 가로질러 연장되는 수평으로 연신된 부분을 포함하는 전도성 인터커넥트를 포함한다.
몇몇 실시 예에서, 2 트랜지스터-1 커패시터(2T-1C) 메모리 셀들을 포함하는 메모리 회로는 옆으로 공간을 갖는 바로 인접한 2T-1C 메모리 어레이 쌍을 포함한다. 상기 2T-1C 메모리 어레이들은 높이 방향으로 커패시터를 갖는 상측 및 하측 높이 방향으로 연장되는 트랜지스터들을 각각 포함하는 2T-1C 메모리 셀들을 각각 포함한다. 상기 2T-1C 메모리 어레이들은 상기 상측 높이 방향으로 연장되는 트랜지스터들의 컬럼들 위에 있는 상측 디지트 라인 레벨에 그것들에 전기적으로 결합되는 제1 비교 디지트 라인들의 컬럼들을 포함한다. 상기 2T-1C 메모리 어레이들은 상기 하측 높이 방향으로 연장되는 트랜지스터들의 컬럼들 아래에 있는 하측 디지트 라인 레벨에 그것들에 전기적으로 결합되는 제2 비교 디지트 라인들의 컬럼들을 포함한다. 상기 2T-1C 메모리 어레이들은 제1 교호의 로우들 및 제2 교호의 로우들을 공유한다. 상기 제2 교호의 로우들은 각각 바로 인접한 상기 제1 교호의 로우들 사이에 있다. 개개의 상기 제1 및 제2 교호의 로우들은 하측 액세스 라인 레벨의 하측 액세스 라인 위 상측 액세스 라인 레벨에 상측 액세스 라인을 갖는다. 개개의 상기 제1 교호의 로우들 및 개개의 상기 제2 교호의 로우들에서의 상기 상측 액세스 라인 및 상기 하측 액세스 라인은 그러한 개개의 제1 또는 제2 교호의 로우에서의 상기 상측 액세스 라인 및 상기 하측 액세스 라인 양자의 바로 위에 있는 상기상측 디지트 라인 레벨 내에 수평으로 연장되는 부분을 포함하는 전도체 인터커넥트에 의해 함께 직접 전기적으로 결합된다. 상기 2T-1C 메모리 어레이들에서의 개개의 상기제1 교호의 로우들은 상기 공간을 가로질러 서로에 직접 전기적으로 결합된다. 상기 2T-1C 메모리 어레이들에서의 개개의 상기 제2 교호의 로우들은 상기 공간을 가로질러 서로에 직접 전기적으로 결합되지 않는다. 상기 제1 교호의 로우들 중 교호의 로우들에서의 상기 하측 액세스 라인은 상기 2T-1C 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 2T-1C 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장된다. 상기 제1 교호의 로우들 중 교호의 다른 몇몇 로우에서의 상기 하측 액세스 라인은 상기 2T-1C 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 2T-1C 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기공간을 가로질러 연장되지 않는다. 교호의 다른 몇몇 상기 제1 교호의 로우는 각각 상기 제1 교호의 로우들 중 바로 인접한 상기 교호의 로우들 사이에 있다. 상기 하나의 2T-1C 메모리 어레이들 및 상기 다른 몇몇 2T-1C 메모리 어레이에서의 개개의 교호의 다른 몇몇 상기 제1 교호의 로우는 상기 공간에서 상기 상측 디지트 라인 레벨에 하나의 수평으로 연신된 부분을 그리고 상기 공간에서 상기 상측 액세스 라인 레벨에 또 다른 하나의 수평으로 연신된 부분을 포함하는 전도성 인터커넥트에 의해 상기 공간을 가로질러 서로에 직접 전기적으로 결합된다. 상기 공간에서의 상기 또 다른 하나의 수평으로 연신된 부분은 상기 제1 교호의 로우들의 상기 교호의 로우들 중 바로 인접한 로우에서의 상기 하측 액세스 라인 바로 위에 있다.

Claims (20)

  1. 메모리 회로로서,
    옆에 공간이 있는 바로 인접한 메모리 어레이 쌍으로서, 상기 메모리 어레이들은 상측 및 하측 높이 방향으로 연장되는 트랜지스터들 및 그 사이에 높이 방향으로 커패시터를 각각 갖는 메모리 셀들을 각각 포함하는, 상기 바로 인접한 메모리 어레이 쌍을 포함하며;
    상기 메모리 어레이들은 (a) 하측 액세스 라인 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인을 갖고, (b) 상기 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들을 포함하고;
    상기 로우들 중 하나의 로우에서의 상기 하측 액세스 라인은 상기 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장되고;
    상기 로우들 중 또 다른 하나의 로우는 상기 공간의 일 부분을 가로질러 연장되는 전도성 인터커넥트를 포함하며, 상기 전도성 인터커넥트는 상기 공간 내에서 상기 또 다른 하나의 로우로부터 옆으로 오프셋되는 수평으로 연장되는 부분을 포함하는, 메모리 회로.
  2. 청구항 1에 있어서, 상기 상측 액세스 라인들은 적어도 상기 메모리 어레이들 중 상기 하나의 메모리 어레이 및 상기 다른 하나의 메모리 어레이 내에서 상기 하측 액세스 라인들 바로 위에 있는, 메모리 회로.
  3. 청구항 1에 있어서, 상기 상측 및 하측 높이 방향으로 연장되는 트랜지스터들은 수직이거나 수직의 10° 내에 있는, 메모리 회로.
  4. 청구항 3에 있어서, 상기 개별 메모리 셀들에서의 상기 상측 및 하측 높이 방향으로 연장되는 트랜지스터들은 동작 시 각각의 상기 상측 및 하측 높이 방향으로 연장되는 트랜지스터들의 채널을 통해 전류가 흐르는 공통 직선 축을 공유하는, 메모리 회로.
  5. 청구항 1에 있어서, 상기 하나의 로우에서의 상기 상측 액세스 라인은 상기 하나의 메모리 어레이로부터 상기 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장되지는 않는, 메모리 회로.
  6. 청구항 1에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연장되는 부분 및 상기 상측 액세스 라인의 수평으로 연장되는 부분은 공통 수평면에 있는, 메모리 회로.
  7. 청구항 1에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연장되는 부분은 상기 하나의 로우 내에 있는, 메모리 회로.
  8. 청구항 7에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연장되는 부분은 상기 하나의 로우에서의 상기 하측 액세스 라인 바로 위에 있는, 메모리 회로.
  9. 청구항 1에 있어서, 상기 개별 로우들에서의 상기 상측 및 하측 액세스 라인들은 상기 상측 액세스 라인들 위에 있는 전도성 물질로 서로 직접 전기적으로 결합되는, 메모리 회로.
  10. 청구항 9에 있어서, 상기 전도성 물질은 상기 공간에서의 상기 상측 액세스 라인 바로 위에 있는, 메모리 회로.
  11. 청구항 10에 있어서, 상기 전도성 물질은 상기 공간에서의 상기 하측 액세스 라인 바로 위에 있는, 메모리 회로.
  12. 청구항 1에 있어서, 상기 개별 로우들에서의 상기 상측 및 하측 액세스 라인들은 상기 상측 액세스 라인의 최상측 표면과 접촉하는 제1 전도성 비아로 그리고 상기 하측 액세스 라인의 최상측 표면과 접촉하는 제2 전도성 비아로 서로 직접 전기적으로 결합되는, 메모리 회로.
  13. 청구항 12에 있어서, 상기 개별 로우들에서의 상기 상측 및 하측 액세스 라인들은 상기 상측 액세스 라인들 위에 있고 각각의 상기 제1 및 제2 전도성 비아들의 최상측 표면들에 바로 맞닿아 있는 전도성 물질로 서로 직접 전기적으로 결합되는, 메모리 회로.
  14. 청구항 1에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연장되는 부분은 수평으로 연신되는, 메모리 회로.
  15. 청구항 14에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연신된 부분은 상기 또 다른 하나의 로우로부터 완전히 옆으로 오프셋되는, 메모리 회로.
  16. 청구항 1에 있어서, 상기 메모리 셀들은 각각 2 트랜지스터-1 커패시터(2T-1C) 메모리 셀들인, 메모리 회로.
  17. 청구항 1에 있어서, 상기 전도성 인터커넥트의 상기 수평으로 연장되는 부분의 옆으로 상기 공간 내에서 상기 상측 디지트 라인 레벨로부터 상기 하측 디지트 라인 레벨로 연장되는 다수의 전도성 비아를 포함하는, 메모리 회로.
  18. 메모리 회로로서,
    옆에 공간이 있는 바로 인접한 메모리 어레이 쌍으로서, 상기 메모리 어레이들은 상측 및 하측 높이 방향으로 연장되는 트랜지스터들 및 그 사이에 높이 방향으로 커패시터를 각각 갖는 메모리 셀들을 각각 포함하는, 상기 바로 인접한 메모리 어레이 쌍을 포함하며;
    상기 메모리 어레이들은 (a) 하측 액세스 라인 위에 있고 그것에 직접 전기적으로 결합되는 상측 액세스 라인을 갖고, (b) 상기 공간을 가로질러 서로 직접 전기적으로 결합되는, 개별 로우들을 포함하고;
    상기 로우들 중 하나의 로우에서의 상기 하측 액세스 라인은 상기 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장되며;
    상기 로우들 중 또 다른 하나의 로우는 상기 하나의 로우에 그리고 그것과 길이 방향으로 정렬되고 상기 공간의 일 부분을 가로질러 연장되는 수평으로 연신된 부분을 포함하는 전도성 인터커넥트를 포함하는, 메모리 회로.
  19. 2 트랜지스터-1 커패시터(2T-1C) 메모리 셀들을 포함하는 메모리 회로로서,
    옆에 공간이 있는 바로 인접한 2T-1C 메모리 어레이 쌍으로서, 상기 2T-1C 메모리 어레이들은 높이 방향으로 커패시터를 갖는 상측 및 하측 높이 방향으로 연장되는 트랜지스터들을 각각 포함하는 2T-1C 메모리 셀들을 각각 포함하는, 상기 바로 인접한 메모리 어레이 쌍을 포함하며;
    상기 2T-1C 메모리 어레이들은 상기 상측 높이 방향으로 연장되는 트랜지스터들의 컬럼들 위에 있는 상측 디지트 라인 레벨에 그것들에 전기적으로 결합되는 제1 비교 디지트 라인들의 컬럼들을 포함하고, 상기 2T-1C 메모리 어레이들은 상기 하측 높이 방향으로 연장되는 트랜지스터들의 컬럼들 아래에 있는 하측 디지트 라인 레벨에 그것들에 전기적으로 결합되는 제2 비교 디지트 라인들의 컬럼들을 포함하고,
    상기 2T-1C 메모리 어레이들은 제1 교호의 로우들 및 제2 교호의 로우들을 공유하고, 상기 제2 교호의 로우들은 각각 바로 인접한 상기 제1 교호의 로우들 사이에 있고, 개개의 상기 제1 및 제2 교호의 로우들은 하측 액세스 라인 레벨의 하측 액세스 라인 위 상측 액세스 라인 레벨에 상측 액세스 라인을 갖고, 개개의 상기 제1 교호의 로우들 및 개개의 상기 제2 교호의 로우들에서의 상기 상측 액세스 라인 및 상기 하측 액세스 라인은 그러한 개개의 제1 또는 제2 교호의 로우에서의 상기 상측 액세스 라인 및 상기 하측 액세스 라인 양자의 바로 위에 있는 상기 상측 디지트 라인 레벨 내에 수평으로 연장되는 부분을 포함하는 전도체 인터커넥트에 의해 함께 직접 전기적으로 결합되고, 상기 2T-1C 메모리 어레이들에서의 개개의 상기 제1 교호의 로우들은 상기 공간을 가로질러 서로에 직접 전기적으로 결합되고, 상기 2T-1C 메모리 어레이들에서의 개개의 상기 제2 교호의 로우들은 상기 공간을 가로질러 서로에 직접 전기적으로 결합되지 않고;
    상기 제1 교호의 로우들 중 교호의 로우들에서의 상기 하측 액세스 라인은 상기 2T-1C 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 2T-1C 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장되고, 상기 제1 교호의 로우들 중 교호의 다른 몇몇 로우에서의 상기 하측 액세스 라인은 상기 2T-1C 메모리 어레이들 중 하나의 메모리 어레이로부터 상기 2T-1C 메모리 어레이들 중 다른 하나의 메모리 어레이로 상기 공간을 가로질러 연장되지 않고, 교호의 다른 몇몇 상기 제1 교호의 로우는 각각 상기 제1 교호의 로우들 중 바로 인접한 상기 교호의 로우들 사이에 있으며;
    상기 하나의 2T-1C 메모리 어레이들 및 상기 다른 몇몇 2T-1C 메모리 어레이에서의 개개의 교호의 다른 몇몇 상기 제1 교호의 로우는 상기 공간에서 상기 상측 디지트 라인 레벨에 하나의 수평으로 연신된 부분을 그리고 상기 공간에서 상기 상측 액세스 라인 레벨에 또 다른 하나의 수평으로 연신된 부분을 포함하는 전도성 인터커넥트에 의해 상기 공간을 가로질러 서로에 직접 전기적으로 결합되고, 상기 공간에서의 상기 또 다른 하나의 수평으로 연신된 부분은 상기 제1 교호의 로우들의 상기 교호의 로우들 중 바로 인접한 로우에서의 상기 하측 액세스 라인 바로 위에 있는, 메모리 회로.
  20. 청구항 19에 있어서, 상기 제1 교호의 오루들 중 두 개의 바로 인접한 교호의 로우 사이에 옆으로 상기 공간 내에서 상기 상측 디지트 라인 레벨로부터 상기 하측 디지트 라인 레벨로 연장되는 다수의 전도성 비아를 포함하는, 메모리 회로.
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