CN111357053B - 存储装置 - Google Patents

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Abstract

提供一种新颖的存储装置。包括多个存储单元的第一单元阵列与包括多个存储单元的第二单元阵列重叠地设置。第一位线对的两个位线中的一个位线与第一单元阵列中的A个存储单元电连接，第一位线对的两个位线中的另一个位线与第二单元阵列中的D个存储单元电连接。第二位线对的两个位线中的一个位线与第一单元阵列中的B个存储单元及第二单元阵列中的F个存储单元电连接，第二位线对的两个位线中的另一个位线与第一单元阵列中的C个存储单元及第二单元阵列中的E个存储单元电连接。第一位线对与第二位线对交替地设置。

Description

存储装置
技术领域
本发明的一个实施方式涉及存储装置、半导体装置或使用上述装置的电子设备。
注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个实施方式涉及一种物体、方法或制造方法。本说明书等所公开的发明的一个实施方式涉及一种工序、机器、产品或者组合物。
在本说明书等中，半导体装置通常是指能够通过利用半导体特性而工作的所有装置。晶体管、半导体电路为半导体装置的一个实施方式。另外，显示装置(例如，液晶显示装置和发光显示装置)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等也可以称为半导体装置。或者，它们可以包括半导体装置。
硅基半导体材料是众所周知的适用于晶体管的半导体薄膜的材料。另外，氧化物半导体作为代替材料引起关注。作为氧化物半导体，不仅包括如氧化铟、氧化锌等单元金属氧化物还包括多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
背景技术
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的c轴取向结晶(CAAC)结构及纳米晶(nc)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。非专利文献4及非专利文献5中公开了一种比CAAC结构及nc结构的结晶性更低的氧化物半导体中也具有微小的结晶。
另外，将IGZO用于活性层的晶体管具有极低的关态电流(参照非专利文献6)，已知有利用了该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
作为存储装置之一已知有动态随机存取存储器(DRAM)。DRAM包括多个存储单元以矩阵状设置的单元阵列、多个位线及多个字线。存储单元与多个位线中的任意一个及多个字线中的任意一个电连接。字线被供应用来选择进行数据写入及数据读取的存储单元的选择信号。数据通过位线写入存储单元或从存储单元读取。
因此，例如，当通过位线A向存储单元X写入数据时，由于位线A的电位变化引起的噪声可被传导至与位线A邻接的位线B。在该情况下，与位线B电连接的存储单元Y的保持数据有时发生非意图性的改写。作为减少该噪声影响的方法，已公开有交叉位线对方式(参照专利文献1)。
作为DRAM，有折叠位线方式和开放型位线方式这两个方式。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第H2-244485号公报
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186.
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.,“The Proceedings of AM-FPD’13Digest ofTechnical Papers”,2013,p.151-154.
[非专利文献4]S.Yamazaki et al.,“ECS Journal of Solid State Scienceand Technology”,2014,volume 3,issue 9,p.Q3012-Q3022.
[非专利文献5]S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,p.155-164.
[非专利文献6]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7.
[非专利文献7]S.Matsuda et al.,“2015Symposium on VLSI TechnologyDigest of Technical Papers”,2015,p.T216-T217.
[非专利文献8]S.Amano et al.,“SID Symposium Digest of TechnicalPapers”,2010,volume 41,issue 1,p.626-629.
发明内容
交叉位线对方式可以用于折叠位线方式的存储装置，但是不能用于存储单元集成度高的开放位线方式的存储装置。因此，难以进行单元阵列的高集成化。
本发明的一个实施方式的目的之一是提供一种集成度高的存储装置。另一个目的是提供一种不易受噪声影响的存储装置。另一个目的是提供一种可靠性高的存储装置。另一个目的是提供一种功耗低的存储装置。另一个目的是提供一种新颖的存储装置。另一个目的是提供一种新颖的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个实施方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
本发明的一个实施方式是一种存储装置，该存储装置包括第一单元阵列、第二单元阵列、第一位线对及第二位线对。第一单元阵列与第二单元阵列具有互相重叠的区域。第一单元阵列包括A个(A为1以上的整数)第一存储单元、B个(B为1以上的整数)第一存储单元及C个(C为1以上的整数)第一存储单元。第二单元阵列包括D个(D为1以上的整数)第二存储单元、E个(E为1以上的整数)第二存储单元及F个(F为1以上的整数)第二存储单元。第一位线对中的一个位线与A个第一存储单元电连接，第一位线对中的另一个位线与D个第二存储单元电连接。第二位线对中的一个位线与B个第一存储单元及F个第二存储单元电连接，第二位线对中的另一个位线与C个第一存储单元及E个第二存储单元电连接。
本发明的另一个实施方式是上述存储装置，包括多个第一位线对及多个第二位线对。第一位线对与第二位线对交替地设置。
优选的是，至少一个第一存储单元包括第一晶体管和第一电容元件，并且至少一个第二存储单元包括第二晶体管和第二电容元件。
第一晶体管及第二晶体管优选是半导体层中含有氧化物半导体的晶体管。优选D为A的0.8倍以上且1.2倍以下。优选C与E的总数为B与F的总数的0.8倍以上且1.2倍以下。
根据本发明的一个实施方式可以对开放位线方式的存储装置应用交叉位线对方式。
根据本发明的一个实施方式可以提供一种集成度高的存储装置。另外，可以提供一种不易受噪声影响的存储装置。另外，可以提供一种可靠性高的存储装置。另外，可以提供一种低功耗的存储装置。另外，可以提供一种新颖的存储装置。另外，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个实施方式并不需要具有所有上述效果。本发明的一个实施方式并不需要具有所有上述效果。另外，说明书、附图以及权利要求书等的记载中显然存在上述效果以外的效果，可以从说明书、附图以及权利要求书等的记载中获得上述效果以外的效果。
附图说明
在附图中：
图1A和图1B示出半导体装置的结构例；
图2示出单元阵列的结构例；
图3A和图3B示出位线对的配置例；
图4A和图4B示出位线对的配置例；
图5示出与位线电连接的存储单元；
图6A至图6C示出存储单元的电路结构例；
图7A和图7B示出晶体管的Id-Vg特性及VBias的变化特性；
图8A和图8B示出折叠位线方式的存储装置和开放位线方式的存储装置；
图9A1、图9B1示出位线与读出放大器，图9A2和图9B2示出位线的电位变化；
图10示出半导体装置的结构例；
图11示出半导体装置的结构例；
图12A和图12B示出电子构件的例子；
图13A至图13E示出电子设备的例子；
图14示出电子设备的例子。
具体实施方式
参照附图对实施方式进行详细说明。但是，本发明不局限于以下说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。注意，在以下说明的发明的结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而有时省略其重复说明。
为了便于对发明的理解，附图等示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地蚀刻，但是为了便于理解有时省略图示。
尤其在俯视图(也称为“平面图”)或透视图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
本说明书等中的“第一”、“第二”等的序数词是为了避免构成要素的混同而使用的，其并不表示工序顺序或者层叠顺序等的顺序或次序。另外，关于本说明书等中不附加序数词的用词，为了避免构成要素的混同在权利要求书中有时对该用词附加序数词。注意，关于本说明书等中附加序数词的用词，在权利要求书中有时对该用词附加其他序数词。注意，关于本说明书等中附加有序数词的术语，在权利要求书中有时省略其序数词。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
注意本说明书等中的“上”或“下”不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，“绝缘层A上的电极B”不需要在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
另外，由于“源极”及“漏极”的功能，例如在采用不同极性的晶体管时或在电路工作中电流的方向变化时等，根据工作条件等而相互调换，因此很难限定哪个是“源极”哪个是“漏极”。因此，在本说明书中，“源极”及“漏极”可以互相调换。
在本说明书等中，当明确地记载为“X与Y连接”时，在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中还公开了附图或文中所示的连接关系以外的连接关系。
在本说明书等中，“电连接”包括隔着“具有某种电作用的物质”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于开启状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体层的侧面的情况下，有时因为实效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体层的侧面的晶体管中，有时形成在半导体层的侧面上的沟道形成区的比例增高。在此情况下，实效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以通过实测估计有效沟道宽度。例如，为了根据设计值估计实效的沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以正确地估测实效的沟道宽度。
于是，在本说明书中，有时将外观上的沟道宽度称为“围绕沟道宽度(SCW)”。此外，在本说明书中，在仅记作“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在仅记作“沟道宽度”时，有时表示实效的沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
在通过计算求得晶体管的场效应迁移率或每个沟道宽度的电流值等时，有时使用围绕沟道宽度进行计算。在此情况下，有时成为与使用实效的沟道宽度进行计算时不同的值。
另外，半导体的“杂质”例如是构成半导体的主要成分之外的物质。例如，浓度小于0.1atomic％的元素可以说是杂质。有时由于包含杂质而半导体的态密度(DOS)变高，载流子迁移率降低或结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在是氧化物半导体时，有时例如由于杂质的混入导致氧缺陷的产生。此外，在半导体是硅时，作为改变半导体的特性的杂质，例如有氧、除了氢之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
在本说明书中，“平行”是指在-10°以上且10°以下的角度的范围中配置两条直线的状态。因此，也包括角度为-5°以上且5°以下的情况。此外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”或“正交”是指在80°以上且100°以下的角度的范围中配置两条直线的状态。因此，也包括角度为85°以上且95°以下的情况。另外，“大致垂直”是指两条直线形成的角度为60°以上且120°以下的情况。
在本说明书等中，除非特别叙述，关于计数值或计量值提到“同一”、“相同”、“相等”或“均匀”(包括它们的同义词)等的情况下，包括±20％的变动作为误差。
在本说明书等中，当在利用光刻法形成抗蚀剂掩模之后进行蚀刻工序时，在没有特别说明的情况下，在蚀刻工序结束之后去除该抗蚀剂掩模。
在本说明书等中，高电源电位VDD(也称为“VDD”或“H电位”)是指比低电源电位VSS高的电位的电源电位。低电源电位VSS(也称为“VSS”或“L电位”)是指比高电源电位VDD低的电位的电源电位。此外，也可以将接地电位(也称为“GND”或“GND电位”)用作VDD或VSS。例如，在VDD是接地电位时，VSS是低于接地电位的电位，在VSS是接地电位时，VDD是高于接地电位的电位。
另外，根据情况或状态，可以互相调换“膜”和“层”。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
另外，除非特别叙述，本说明书等所示的晶体管为增强型(常关闭型)的场效应晶体管。此外，除非特别叙述，本说明书等所示的晶体管为n沟道晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
(实施方式1)
参照附图对本发明的一个实施方式的存储装置进行说明。
首先，说明折叠位线方式的存储装置及开放位线方式的存储装置。
图8A是说明折叠位线方式的存储装置901的方框图。存储装置901包括：包括以矩阵状配置的存储单元911的单元阵列921、多个字线、多个位线及多个读出放大器SA。在存储装置901中，多个位线以在行方向(或列方向)上延伸的方式设置，多个字线以在列方向(或行方向)上延伸的方式设置。
多个字线各自与多个位线对交叉。多个位线包括多个位线BL和多个位线BLB。图8A中示出三根位线BL(位线BL1至位线BL3)和三根位线BLB(位线BLB1至位线BLB3)。
在折叠位线方式的存储装置901中，位线BL与位线BLB交替地设置。一根位线BL与一根位线BLB构成一个位线对。在存储装置901中，示出由位线BL1与位线BLB1构成的位线对、由位线BL2与位线BLB2构成的位线对以及由位线BL3与位线BLB3构成的位线对。一个读出放大器SA与一个位线对电连接。
存储单元911设置在字线与位线的交点附近。但是，在一个位线对中，与位线BL电连接的存储单元911、与位线BLB电连接的存储单元911不能与同一字线电连接。因此，在折叠位线方式的存储装置中，不能在所有的交点附近设置存储单元。所以，难以实现单元阵列的高集成化。
图8B是说明开放位线方式的存储装置902的方框图。在开放位线方式的存储装置902中，位线BL设置于单元阵列921a中，位线BLB设置于单元阵列921b中。另外，单元阵列921a和单元阵列921b各设置有多个字线。
在开放位线方式的存储装置902中，位线BL与位线BLB设置在不同的单元阵列中并且各单元阵列中都设置有字线，所以可以在所有的交点附近设置存储单元。由此，易于单元阵列的高集成化。
读出放大器SA读出存储单元911所保持的数据。当利用字线选择指定的存储单元911时，被选择的存储单元911的数据被供应至位线(位线BL或位线BLB)，该位线的电位发生变动。读出放大器SA放大位线BL与位线BLB的电位差并将其输出。
图9A1示出存储装置901的位线与读出放大器SA。图9A2是示出位线的电位变化的时序图。
各位线通过寄生电容而电容耦合。例如，位线BLB1与位线BL2间存在寄生电容Cp。因此，当因数据写入而使位线BLB1的电位反相时，与其邻接的位线BL2的电位有时也发生变动。
参照图9A2说明存储装置901的误动作。在期间T0，使位线BL1及位线BLB2为稍低于H电位的电位，并使位线BLB1及位线BL2为稍高于L电位的电位。在期间T1，当位线BLB1被供应H电位时，通过寄生电容Cp与位线BLB1电容耦合的位线BL2的电位也上升有时会变得高于位线BLB2的电位。读出放大器SA将微弱的电位差放大，而使包括位线BL2的位线对读出错误数据。也就是说，位线BLB1的电位变动以噪声的方式影响位线BL2。
通过使位线BL2与位线BLB2交叉可以减轻噪声的影响。在本说明书等中，将包括位线BL与位线BLB的交叉部的位线对称作“交叉位线对”。图9B1是示出包括交叉位线对的存储装置901的位线与读出放大器SA的图。另外，图9B2是示出交叉位线对的电位变化的时序图。
在图9B1中，包括位线BL2与位线BLB2的位线对为交叉位线对。图9B1所示的交叉位线对包括三个交叉部931，位线BL2的一部分、位线BLB2的一部分与位线BLB1邻接。具体地，位线BL2的区域D1及区域D2、位线BLB2的区域DB1及区域DB2与位线BLB1邻接。
如上所述，位线BLB1与位线BL2间存在寄生电容Cp。位线BLB1与位线BLB2间的寄生电容记作寄生电容CpB。寄生电容Cp的电容值与区域D1的长度和区域D2的长度的总和成正比。同样地，寄生电容CpB的电容值与区域DB1的长度和区域DB2的长度的总和成正比。优选寄生电容Cp的电容值与寄生电容CpB的电容值相同。因此，优选位线BL2的与位线BLB1邻接的区域的长度和(区域D1和区域D2的长度和)等于位线BLB2的与位线BLB1邻接的区域的长度和(区域DB1和区域DB2的长度和)。
注意，寄生电容Cp的电容值与与区域D1连接的存储单元的个数及与区域D2连接的存储单元的个数的总和成正比。同样地，寄生电容CpB的电容值与与区域DB1连接的存储单元的个数和与区域DB2连接的存储单元的个数的总和成正比。因此，优选与区域D1连接的存储单元的个数和与区域D2连接的存储单元的个数的总和等于与区域DB1连接的存储单元的个数及与区域DB2连接的存储单元的个数的总和。
参照图9B2对交叉位线对的电位变化进行说明。在期间T0，使位线BL1及位线BLB2为稍微低于H电位的电位，并使位线BLB1及位线BL2为稍微高于L电位的电位。在期间T1，当位线BLB1被供应H电位时，通过寄生电容Cp与位线BLB1电容耦合的位线BL2的电位上升。另外，通过寄生电容CpB与位线BLB1电容耦合的位线BLB2的电位也上升。因此，交叉位线对中位线BL2及位线BLB2的电位都上升。因此，两者的电位差即便受到噪声的影响也几乎不发生变化。
在折叠位线方式的存储装置中，通过交替地设置交叉位线对和非交叉位线对，可以防止因噪声引起的误动作，由此可以提高存储装置的可靠性。相反，在开放位线方式的存储装置中，由于构成一个位线对的位线BL和位线BLB分别位于同一平面上的不同单元阵列中，所以无法实现交叉位线对。
《存储装置100》
图1A是示出本发明的一个实施方式的存储装置的结构例的方框图。图1A和图1B所示的存储装置100包括层110和层120。层120包括层120a及层120b。在本发明的一个实施方式的存储装置100中，层120a与层120b重叠地设置。层120也可以与层110重叠地设置(参照图1B)。
层120a包括单元阵列130a。单元阵列130a包括以矩阵状配置的多个存储单元10a。层120b包括单元阵列130b。单元阵列130b包括以矩阵状配置的多个存储单元10b。单元阵列130a与单元阵列130b有互相重叠的区域。
<层110>
层110包括功率开关(PSW)141、PSW142及外围电路115。外围电路115包括外围电路111、控制电路112及电压生成电路128。
在存储装置100中，根据需要可以适当地取舍上述各电路、各信号及各电压。或者，也可以增加其它电路或其它信号。信号BW、CE、GW、CLK、WAKE、ADDR、WDA、PON1、PON2为从外部输入的信号，信号RDA为输出到外部的信号。信号CLK为时钟信号。
信号BW、CE及信号GW是控制信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。信号ADDR为地址信号。信号WDA为写入数据信号，信号RDA为读出数据信号。信号PON1、PON2为电源门控控制用信号。此外，信号PON1、PON2也可以在控制电路112中生成。
控制电路112为具有控制存储装置100的整体工作的功能的逻辑电路。例如，控制电路对信号CE、信号GW及信号BW进行逻辑运算来决定存储装置100的工作模式(例如，写入工作、读出工作)。控制电路112生成外围电路111的控制信号，以执行上述工作模式。
电压生成电路128具有生成负电压(VBG)的功能。VBG被施加至后述用于存储单元10的晶体管的背栅极。WAKE具有控制对电压生成电路128输入CLK的功能。例如，当WAKE被施加H电平的信号时，信号CLK被输入到电压生成电路128，电压生成电路128生成VBG。
外围电路111是用来对单元阵列130a及单元阵列130b进行数据的写入及读出的电路。外围电路111包括行译码器121、列译码器122、行驱动器123、列驱动器124、输入电路125、输出电路126及读出放大器127。
行译码器121及列译码器122具有对信号ADDR进行译码的功能。行译码器121是用来指定要访问行的电路。列译码器122是用来指定要访问列的电路。行驱动器123具有选择连接到由行译码器121指定的行中的存储单元10的字线的功能。列驱动器124具有如下功能：将数据写入单元阵列130a及单元阵列130b的功能；从单元阵列130a及单元阵列130b读出数据的功能；保持所读出的数据的功能等。
输入电路125具有保持信号WDA的功能。输入电路125中保持的数据输出到列驱动器124。输入电路125的输出数据是写入单元阵列130a及单元阵列130b的数据(Din)。列驱动器124从单元阵列130a及单元阵列130b读出的数据(Dout)被输出至输出电路126。输出电路126具有保持Dout的功能。另外，输出电路126具有将Dout输出到存储装置100的外部的功能。从输出电路126输出的数据信号为信号RDA。
PSW141具有控制向外围电路115供给VDD的功能。PSW142具有控制向行驱动器123供给VHM的功能。在存储装置100中，高电源电压为VDD，低电源电压为GND(地电位)。另外，VHM是用来使字线成为高电平的高电源电压，其高于VDD。利用信号PON1控制PSW141的开/关，利用信号PON2控制PSW142的开/关。在图1A中，外围电路115中被供应VDD的电源域的个数为1，但是也可以为多个。在该情况下，对各电源域设置功率开关。
读出放大器127包括多个读出放大器SA(图1A和图1B中未示出)。一个读出放大器SA与后述的位线对中的一个电连接并具有放大位线对的两根位线间的电位差的功能。具体地，读出放大器SA具有放大一个位线的电位(即，基准电位)与另一个位线的电位之间的差的功能。
<层120>
参照图2对层120的结构例进行详细说明。图2是用来说明层120中的单元阵列130a及单元阵列130b的结构的透视图。另外，图2中示出表示X方向、Y方向及Z方向的箭头。X方向、Y方向及Z方向彼此正交。
层120包括单元阵列130a、单元阵列130b、在Y方向(列方向)上延伸的N根位线BL(N为1以上的整数)以及在Y方向上延伸的N根位线BLB。在图2中，将第i根(i为1以上且N以下的整数)位线BL记作位线BL[i]，将第i根的位线BLB记作位线BLB[i]。
另外，层120包括在X方向(行方向)上延伸的M根(M为1以上的整数)字线WLa以及在X方向上延伸的M根字线WLb。字线WLa设置于单元阵列130a，字线WLb设置于单元阵列130b。在图2中，将第j根(j为1以上且M以下的整数)字线WLa记作字线WLa[j]，将第j根的字线WLb记作字线WLb[j]。
单元阵列130a包括以矩阵状配置的N×M个存储单元10a。单元阵列130b包括以矩阵状配置的N×M个存储单元10b。存储单元10a与字线WLa中的一个电连接。存储单元10b与字线WLb中的一个电连接。
一个位线BL与一个位线BLB构成一个位线对。例如，位线BL[i]与位线BLB[i]构成第i组的位线对。由此，层120具有N组位线对。
N组位线对包括平行位线对和交叉位线对。在单元阵列130a及单元阵列130b中，平行位线对是如下位线对，其中位线BL仅设置在单元阵列130a和单元阵列130b中的一个中，而位线BLB仅设置在单元阵列130a和单元阵列130b中的另一个中。因此，在平行位线对中，位线BL与存储单元10a(10b)、位线BLB与存储单元10b(10a)电连接。
在单元阵列130a及单元阵列130b中，交叉位线对是指如下位线对，其中位线BL与位线BLB都具有设置在单元阵列130a中的区域及设置于单元阵列130b中的区域。因此，在交叉位线对中，位线BL与位线BLB都包括与存储单元10a电连接的区域及与存储单元10b电连接的区域。
交叉位线对在从X方向看时在单元阵列130a及单元阵列130b间具有位线BL与位线BLB交叉的区域(交叉部131)。相反，平行位线对在从X方向看时在单元阵列130a及单元阵列130b间不具有交叉部131。
图3A是示出位线对的配置例的透视图。图3B是用来辅助对图3A的理解的平面图。图3A及图3B中作为例子示出2组平行位线对和2组交叉位线对。优选平行位线对与交叉位线对交替地设置，由此可以提高噪声抑制效果。
虽然图3A及图3B中示出具有两个交叉部131的交叉位线对，但是交叉位线对中的交叉部131个数也可以为一个或更多。另外，从X方向看时，所有的交叉位线对的交叉部131的位置无需都对齐。交叉位线对可以具有不同数量的交叉部131。
可以由交叉位线对构成所有的位线对。图4A是示出当所有的位线对都由交叉位线对构成时的配置例的透视图。图4B是用来辅助对图4A的理解的平面图。当所有的位线对都由交叉位线对构成时，优选从X方向看时使邻接的位线对的交叉部131彼此互不重叠。
位线BL的寄生电容及位线BLB的寄生电容根据电连接到各位线的存储单元的数量而变化。图5是示出与位线电连接的存储单元的透视图。图5中分别示出位线BL[i]、位线BLB[i]、位线BL[i+1]及位线BLB[i+1]的一部分。位线BL[i]与位线BLB[i]构成一个平行位线对，位线BL[i+1]与位线BLB[i+1]构成一个交叉位线对。
图5中的单元阵列130a包括：包括A个(A为1以上的整数)存储单元10a的存储单元群50A；包括B个(B为1以上的整数)存储单元10a的存储单元群50B；包括C个(C为1以上的整数)存储单元10a的存储单元群50C。
另外，单元阵列130b包括：包括D个(D为1以上的整数)存储单元10b的存储单元群50D；包括E个(E为1以上的整数)存储单元10b的存储单元群50E；包括F个(F为1以上的整数)存储单元10b的存储单元群50F。
位线BL[i]与存储单元群50A中的A个存储单元10a分别电连接。位线BLB[i]与存储单元群50D中的D个存储单元10b分别电连接。
位线BL[i+1]与存储单元群50B中的B个存储单元10a分别电连接，并与存储单元群50F中的F个存储单元10b分别电连接。
位线BLB[i+1]与存储单元群50E中的E个存储单元10b分别电连接，并与存储单元群50C中的C个存储单元10a分别电连接。
平行位线对与交叉位线对间产生的寄生电容中优选单元阵列130a侧产生的寄生电容Cpa与单元阵列130b侧产生的寄生电容Cpb的电容值相等。具体地，寄生电容Cpb的电容值优选为寄生电容Cpa的0.8倍以上且1.2倍以下，更优选为0.9倍以上且1.1倍以下，进一步优选为0.95倍以上且1.05倍以下。通过使寄生电容Cpa与寄生电容Cpb的电容值相等或者接近，可以进一步减少噪声影响。
因此，优选存储单元群50A中的存储单元10a的个数A与存储单元群50D中的存储单元10b的个数D相同。具体地，D优选为A的0.8倍以上且1.2倍以下，更优选为0.9倍以上且1.1倍以下，进一步优选为0.95倍以上且1.05倍以下。
存储单元群50B中的存储单元10a的个数B及存储单元群50F中的存储单元10b的个数F的总数优选与存储单元群50C中的存储单元10a的个数C及存储单元群50E中的存储单元10b的个数E的总数相同。具体地，C+E优选为B+F的0.8倍以上且1.2倍以下，更优选为0.9倍以上且1.1倍以下，进一步优选为0.95倍以上且1.05倍以下。
[存储单元]
图6A示出能够用于存储单元10a及存储单元10b的电路结构例。存储单元10a及存储单元10b包括晶体管M1和电容元件CA。晶体管M1包括前栅极(有时也简称为栅极)及背栅极。
晶体管M1的源极或漏极与电容元件CA的一个电极电连接，晶体管M1的源极或漏极的另一方与位线BL或位线BLB电连接，晶体管M1的栅极与字线WLa或字线WLb电连接，晶体管M1的背栅极与布线BGL电连接。电容元件CA的另一个电极与布线CAL电连接。
布线CAL是用来对电容元件CA的另一个电极施加规定的电位的布线。在进行数据的写入时以及数据的读出时，优选对布线CAL施加低电平电位(有时也称作基准电位)。
布线BGL是用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意的电位，可以增大或减少晶体管M1的阈值电压。
数据的写入及读出通过如下方法进行：对字线WLa及/或字线WLb供应使晶体管M1变为导通状态的电位来使晶体管M1变为导通状态，由此使位线BL或位线BLB与电容元件CA的一个电极电连接。
另外，图6B所示的电路结构例也可以用于存储单元10a及存储单元10b。在图6B所示的电路结构例中，晶体管M1的背栅极与字线WLa或字线WLb电连接不与布线BGL电连接。通过采用该结构，可以将与晶体管M1的栅极相同的电位施加到晶体管M1的背栅极，由此当晶体管M1为导通状态时可以增加流过晶体管M1的源极与漏极间的电流(通态电流)。
另外，晶体管M1也可以为单栅结构的晶体管，也就是说不具有背栅极的晶体管。图6C示出作为晶体管M1使用单栅结构的晶体管时的电路结构例。图6C所示的晶体管M1由于不具有背栅极，由此可以缩短存储单元的制造工序。
作为晶体管M1优选使用作为沟道将形成于其中的半导体层使用氧化物半导体的晶体管(也称为“ox晶体管”)。例如，作为沟道将形成于其中的半导体层，可以使用含有铟、元素M(铝、镓、钇或锡)和锌中的任意一个的氧化物半导体。尤其是，作为ox晶体管的半导体层优选使用由铟、镓、锌构成的氧化物半导体。
使用含有铟、镓、锌的氧化物半导体的ox晶体管具有关态电流极小的特性。通过作为晶体管M1使用ox晶体管，可以使晶体管M1的泄漏电流变得非常低。也就是说，可以利用晶体管M1长时间地保持写入数据，由此可以减少存储单元的刷新频率。此外，可以省略存储单元的刷新工作。由此泄漏电流非常低，存储单元可以保持多值数据或模拟数据。
在本说明书等中，将使用ox晶体管的DRAM称为动态氧化物半导体随机存取存储器(DOSRAM)。通过作为晶体管M1使用ox晶体管，可以构成DOSRAM。
图7A示出晶体管电特性之一的Id-Vg特性的一个例子。Id-Vg特性表示相对于栅电压(Vg)变化的漏极电流(Id)变化。图7A的横轴以线性标度表示Vg。另外，图7A的纵轴以对数标度表示Id。图7A示出ox晶体管的Id-Vg特性。
如图7A所示，ox晶体管即便在高温下工作，关态电流也不易增加。但是，ox晶体管随着温度上升Vth向负方向移动。因此，当作为晶体管M1使用ox晶体管时，优选对Vg及/或背栅极电压(VBG)施加用于进行温度補正的偏置电压(VBias)。
图7B示出相对于温度变化的VBias的电压变化的一个例子。图7B的横轴以线性标度表示温度。另外，图7B的纵轴以线性标度表示VBias。晶体管M1的工作温度越高，VBias越小。VBias的大小可以相对于温度变化以线形变化，也可以以非线形变化。另外，虽然图7B中将温度为0℃时的VBias标为0V，例如，也可以将温度为20℃时的VBias标为0V。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
(实施方式2)
在本实施方式中，参照附图对存储装置100及存储装置100A的截面结构例进行说明。
<存储装置的结构例>
图10示出存储装置100的一部分的截面。图10所示的存储装置100在衬底231上层叠层110、层120a及层120b。图10示出作为衬底231使用单晶半导体衬底(例如，单晶硅衬底)的情况。层110中的晶体管的源极、漏极及沟道形成于衬底231的一部分中。另外，层120a及层120b包含薄膜晶体管(例如，ox晶体管)。
[层110]
图10中的层110在衬底231上具有晶体管233a、晶体管233b及晶体管233c。在图10中，示出晶体管233a、晶体管233b及晶体管233c的沟道长度方向的截面。
晶体管233a、晶体管233b及晶体管233c的沟道形成于衬底231的一部分中。当集成电路被要求高速工作时，优选作为衬底231使用单晶半导体衬底。
晶体管233a、晶体管233b及晶体管233c由于元件分离层232而彼此电分离。元件分离层的形成可以使用硅局部氧化(LOCOS)法、浅沟槽隔离(STI)法等。
晶体管233a、晶体管233b及晶体管233c上设置有绝缘层234、绝缘层235、绝缘层237，绝缘层237中埋设有电极238。电极238通过接触插头236与晶体管233a的源极和漏极中一个电连接。
电极238及绝缘层237上设置有绝缘层239、绝缘层240及绝缘层241，绝缘层239、绝缘层240及绝缘层241中埋设有电极242。电极242与电极238电连接。
电极242及绝缘层241上设置有绝缘层243及绝缘层244，绝缘层243及绝缘层244中埋设有电极245。电极245与电极242电连接。
电极245及绝缘层244上设置有绝缘层246及绝缘层247，绝缘层246及绝缘层247中埋设有电极249。电极249与电极245电连接。
电极249及绝缘层247上设置有绝缘层248及绝缘层250，绝缘层248及绝缘层250中埋设有电极251。电极251与电极249电连接。
[层120a]
层120a设置在层110上。图10中的层120a包括晶体管368a、晶体管368b、电容元件369a及电容元件369b。图10示出晶体管368a及晶体管368b的沟道长度方向的截面。晶体管368a及晶体管368b是具有背栅极的晶体管。
晶体管368a及晶体管368b的半导体层优选使用为金属氧化物的一种的氧化物半导体。也就是说，晶体管368a及晶体管368b优选使用ox晶体管。
晶体管368a及晶体管368b设置在绝缘层361及绝缘层362上。另外，绝缘层362上设置有绝缘层363及绝缘层364。晶体管368a及晶体管368b的背栅极埋设于绝缘层363及绝缘层364中。绝缘层364上设置有绝缘层365及绝缘层366。电极367埋设于绝缘层361至绝缘层366中。电极367与电极251电连接。
晶体管368a、晶体管368b、电容元件369a及电容元件369b上形成有绝缘层371、绝缘层372及绝缘层373，绝缘层373上形成有电极375。电极375通过接触插头374与电极367电连接。
电极375上设置有绝缘层376、绝缘层377、绝缘层378及绝缘层379。电极380埋设于绝缘层376至绝缘层379中。电极380与电极375电连接。
电极380及绝缘层379上设置有绝缘层381及绝缘层382，绝缘层381及绝缘层382中埋设有电极383。电极383与电极380电连接。
[层120b]
层120b设置于层120a上。在图10中，层120b包括晶体管538a、晶体管538b、电容元件539a及电容元件539b。图10示出晶体管538a及晶体管538b的沟道长度方向的截面。晶体管538a及晶体管538b是具有背栅极的晶体管。
晶体管538a及晶体管538b的半导体层优选使用为金属氧化物的一种的氧化物半导体。也就是说，晶体管538a及晶体管538b优选使用ox晶体管。
晶体管538a及晶体管538b设置在绝缘层531及绝缘层532上。绝缘层532上设置有绝缘层533及绝缘层534。晶体管538a及晶体管538b的背栅极埋设于绝缘层533及绝缘层534中。绝缘层534上设置有绝缘层535及绝缘层536。电极537埋设于绝缘层531至绝缘层536中。电极537与电极383电连接。
晶体管538a、晶体管538b、电容元件539a及电容元件539b上形成有绝缘层541、绝缘层542及绝缘层543，绝缘层543上形成有电极545。电极545通过接触插头544与电极537电连接。
电极545上设置有绝缘层546、绝缘层547及绝缘层548。电极549埋设于绝缘层546至绝缘层548中。电极549与电极545电连接。
电极549及绝缘层548上设置有绝缘层550及绝缘层551。绝缘层551上设置有绝缘层553。
<变形例>
图11示出存储装置100A的一部分的截面。存储装置100A是存储装置100的变形例。存储装置100A包括层110A、层120a及层120b。层110A、层120a及层120b依次层叠在衬底231上。存储装置100A中衬底231使用绝缘性衬底(例如，玻璃衬底)。
层110A包括晶体管268a、晶体管268b及电容元件269a。层110A中的晶体管使用薄膜晶体管(例如，ox晶体管)。层120a及层120b与上述同样地制造。
通过使层110A中的晶体管都为ox晶体管，可以使层110A成为所有晶体管具有相同导电性的集成电路。通过使存储装置100A中的晶体管都为ox晶体管，可以使存储装置100A成为所有晶体管具有相同导电性的存储装置。
<构成材料>
[衬底]
虽然对可用于衬底的材料没有较大的限制，但是衬底必需至少具有足够高的耐热性来耐受后面进行的热处理。例如，作为衬底，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底等。此外，也可以使用SOI衬底或者在半导体衬底上设置有应变晶体管或FIN型晶体管等半导体元件的衬底等。也可以使用可用于高电子迁移率晶体管(HEMT)的砷化镓、砷化铝镓、砷化铟镓、氮化镓、磷化铟、硅锗等。也就是说，衬底不仅是支撑衬底，也可以是形成有晶体管等其他元件的衬底。
此外，作为衬底，可以使用硼硅酸钡玻璃和硼硅酸铝玻璃等玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。此外，作为衬底可以使用柔性衬底。在使用柔性衬底时，既可以在柔性衬底上直接制造晶体管和电容元件等，又可以在其他制造衬底上制造晶体管和电容元件等，然后将其剥离并转置到柔性衬底上。为了从制造衬底剥离晶体管和电容元件等并将其转置到柔性衬底上，优选在制造衬底与晶体管和电容元件等之间设置剥离层。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃，或者它们的纤维等。用作衬底的柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。用作衬底的柔性衬底例如可以使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作为树脂例如有聚酯、聚烯烃、聚酰胺(例如，尼龙、芳族聚酰胺)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是，芳族聚酰胺具有低线性膨胀系数，因此适用于柔性衬底。
[绝缘层]
绝缘层采用如下材料的单层或叠层，该材料选自氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、铝硅酸盐等。也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多种的材料。
在本说明书等中，氮氧化物是指氮含量大于氧含量的化合物。氧氮化物是指氧含量大于氮含量的化合物。例如，可以使用卢瑟福背散射光谱学法(RBS)等来测量各元素的含量。
当将为金属氧化物的一种的氧化物半导体用作半导体层时，为了防止半导体层中的氢浓度增加，优选降低绝缘层中的氢浓度。具体而言，绝缘层中的利用二次离子质谱分析法(SIMS)测量的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。尤其是，优选降低与半导体层接触的绝缘层中的氢浓度。
另外，为了防止半导体层中的氮浓度增加，优选降低绝缘层中的氮浓度。具体而言，绝缘层中的利用SIMS测量的氮浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
绝缘层中的至少与半导体层接触的区域的缺陷优选少，典型的是通过电子自旋共振法(ESR)观察的信号优选少。例如，作为上述信号可举出在g值为2.001时观察到的E’中心。该E’中心起因于硅的悬空键。例如，作为绝缘层使用氧化硅层或氧氮化硅层时，可以使用起因于E’中心的自旋密度为3×1017spins/cm3以下、优选为5×1016spins/cm3以下的氧化硅层或氧氮化硅层。
有时观察到除了上述信号以外起因于二氧化氮(NO2)的信号。该信号因N核自旋而分裂成三个信号，第一信号、第二信号和第三信号。在g值为2.037以上且2.039以下观察到第一信号，在g值为2.001以上且2.003以下观察到第二信号，在g值为1.964以上且1.966以下观察到第三信号。
例如，作为绝缘层优选使用起因于二氧化氮(NO2)的信号的自旋密度为1×1017spins/cm3以上且低于1×1018spins/cm3的绝缘层。
注意，二氧化氮(NO2)等氮氧化物(NOx)在绝缘层中形成能级。该能级位于氧化物半导体层的能隙中。由此，当氮氧化物(NOx)扩散到绝缘层与氧化物半导体层的界面时，电子可能在绝缘层一侧被该能级俘获。其结果是，被俘获的电子留在绝缘层与氧化物半导体层的界面附近，由此使晶体管的阈值电压向正方向漂移。因此，通过作为绝缘层使用氮氧化物的含量少的膜，可以减少晶体管的阈值电压的漂移。
作为氮氧化物(NOx)的释放量少的绝缘层例如可以使用氧氮化硅层。该氧氮化硅层是在热脱附谱分析法(TDS)中氨释放量比氮氧化物(NOx)的释放量多的膜，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，上述氨释放量为TDS中的加热处理温度为50℃以上且650℃以下或50℃以上且550℃以下的范围内的总量。
由于当进行加热处理时，氮氧化物(NOx)与氨及氧起反应，所以通过使用氨释放量多的绝缘层可以减少氮氧化物(NOx)。
与氧化物半导体层接触的绝缘层中的至少一个优选使用通过加热释放氧的绝缘层形成。具体来说，优选使用如下绝缘层：在进行TDS分析(绝缘层表面的加热温度为100℃以上且700℃以下，优选为100℃以上且500℃以下的加热处理)时换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，1.0×1019atoms/cm3以上，或者1.0×1020atoms/cm3以上。注意，在本说明书等中也将通过加热释放出的氧称为“过剩氧”。
包含过剩氧的绝缘层也可以进行对绝缘层添加氧的处理来形成。作为氧添加处理，可以使用氧化气氛下的热处理、等离子体处理等进行。或者，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等进行氧添加。作为氧添加处理所使用的气体，可以举出16O2或18O2等氧气体、一氧化二氮气体或臭氧气体等的含氧气体。在本说明书中，也将添加氧的处理称为“氧掺杂处理”。氧掺杂处理也可以边对衬底进行加热边进行。
作为绝缘层，可以使用聚酰亚胺、丙烯酸类树脂、苯并环丁烯类树脂、聚酰胺、环氧类树脂等具有耐热性的有机材料。除了上述有机材料以外，也可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等。另外，也可以通过层叠多个由这些材料形成的绝缘层来形成绝缘层。
硅氧烷类树脂相当于以硅氧烷类材料为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷类树脂还可以使用有机基(例如，烷基或芳基)或氟基作为取代基。有机基也可以包括氟基团。
对绝缘层的形成方法没有特别的限制。注意，有时根据绝缘层所使用的材料需要焙烧工序。在该情况下，通过将绝缘层的焙烧工序和其他热处理工序兼并在一起，可以高效地制造晶体管。
[电极]
作为用来形成电极的导电材料，可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等中的一种以上的金属元素的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体、镍硅化物等硅化物。
另外，也可以使用包含上述金属元素和氧的导电材料。另外，也可以使用包含上述金属元素和氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。另外，也可以使用铟锡氧化物(ITO：Indium Tin Oxide)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、铟镓锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。
另外，也可以将多个由上述材料形成的导电层层叠来使用。例如，可以制成组合包含上述金属元素的材料与包含氧的导电材料的叠层结构。此外，可以制成组合包含上述金属元素的材料与包含氮的导电材料的叠层结构。此外，可以制成组合包含上述金属元素的材料、包含氧的导电材料与包含氮的导电材料的叠层结构。另外，也可以采用组合包含氮的导电材料和包含氧的导电材料的叠层结构。
另外，在作为半导体层使用氧化物半导体，并且作为栅电极使用组合包含上述金属元素的材料与包含氧的导电材料的叠层结构的情况下，优选在半导体层一侧设置包含氧的导电材料。通过在半导体层一侧设置包含氧的导电材料，从该导电材料释放出的氧容易供应给半导体层中。
作为电极例如可以使用钨或多晶硅等埋入性高的导电材料。此外，也可以使用埋入性高的导电材料与钛层、氮化钛层、氮化钽层等阻挡层(扩散防止层)的组合。有时将电极称为“接触插头”。
尤其是，作为与栅极绝缘层接触的电极优选使用不容易使杂质透过的导电材料。作为不容易使杂质透过的导电材料，例如可以举出氮化钽。
通过作为绝缘层使用不容易使杂质透过的绝缘材料，并且作为与栅极绝缘层接触的电极使用不容易使杂质透过的导电材料，来可以进一步抑制杂质扩散到晶体管中。由此，可以进一步提高晶体管的可靠性。也就是说，可以进一步提高存储装置的可靠性。
[半导体层]
作为半导体层，可以使用单晶半导体、多晶半导体、微晶半导体、或非晶半导体等中的一个或多个。作为半导体材料，例如可以使用硅或锗等。另外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等化合物半导体或有机半导体等。
当作为半导体层使用有机半导体时，可以使用具有芳环的低分子有机材料或π电子共轭导电高分子等。例如，可以使用红荧烯、并四苯、并五苯、苝二酰亚胺、四氰基对醌二甲烷、聚噻吩、聚乙炔、聚对亚苯基亚乙烯基等。
半导体层也可以采用叠层结构。在该情况下，该叠层结构可以使用具有不同结晶状态的半导体材料或者使用不同半导体材料形成。
由于氧化物半导体的带隙为2eV以上，当作为半导体层使用氧化物半导体时，可以实现关态电流极小的晶体管。具体而言，在源极与漏极间的电压为3.5V且室温(典型为25℃)下的每1μm沟道宽度的关态电流可以为低于1×10-20A，低于1×10-22A，或低于1×10-24A。就是说，导通截止比可以为20位数以上。另外，作为半导体层使用氧化物半导体的晶体管在源极与漏极间具有高缘耐压。由此，可以提供可靠性良好的晶体管。另外，可以提供高输出电压且高耐压的晶体管。另外，可以提供可靠性良好的存储装置等。另外，可以提供高输出电压且高耐压的存储装置等。
在本说明书等中，将在形成沟道的半导体层中使用具有结晶性的硅的晶体管称为“晶体Si晶体管”。
与ox晶体管相比，晶体Si晶体管趋于得到相对较高的迁移率。另一方面，晶体Si晶体管难以实现如ox晶体管那样的极小关态电流。因此，重要的是，根据目的或用途适当地选择用于半导体层的半导体材料。例如，根据目的或用途，可以使用ox晶体管和晶体Si晶体管等的组合。
当作为半导体层使用氧化物半导体层时，优选通过溅射法形成氧化物半导体层。通过溅射法形成氧化物半导体层时，可提高氧化物半导体层的密度，所以是优选的。在通过溅射法形成氧化物半导体层的情况下，作为溅射气体，可以使用稀有气体(典型为氩)、氧或者稀有气体和氧的混合气体。此外，需要溅射气体的高纯度化。例如，作为用作溅射气体的氧气体或稀有气体，使用露点为-60℃以下，优选为-100℃以下的高纯度气体。通过使用高纯度溅射气体形成薄膜，可以尽可能地防止水分等混入氧化物半导体层中。
在通过溅射法形成氧化物半导体层的情况下，优选尽可能地去除溅射装置所具有的成膜处理室内的水分。例如，优选使用低温泵等吸附式真空泵对成膜处理室进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)。尤其是，优选在溅射装置的待机时成膜处理室内的相当于H2O的气体分子(相当于m/z＝18的气体分子)的分压为1×10-4Pa以下，更优选为5×10-5Pa以下。
[金属氧化物]
氧化物半导体优选至少包含铟或锌。特别优选包含铟及锌。除了这些此之外，优选包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此，考虑氧化物半导体包含铟、元素M及锌的情况。注意，元素M为铝、镓、钇或锡等。作为其他的可用作元素M的元素，除了上述元素以外，还有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时可以组合多个上述元素。
另外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物。此外，也可以将包含氮的金属氧化物称为金属氧氮化物。
[金属氧化物的构成]
以下，对可用于在本发明的一个实施方式中公开的晶体管的cloud-alignedcomposite oxide semiconductor(CAC-OS)的构成进行说明。
在本说明书等中，有时记载为“c轴取向结晶(CAAC)”或“cloud-alignedcomposite(CAC)”。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CACmetal oxide在材料的一部分中具有导电性能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CACmetaloxide用于晶体管的活性层的情况下，导电性能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性能和绝缘性的功能的互补作用，可以使CAC-OS或CACmetal oxide具有开关功能(开启/关闭功能)。通过在CAC-OS或CACmetal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊以云状方式耦合的导电性区域。
此外，在CAC-OS或CAC metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
CAC-OS或CAC metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CACmetal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，载流子主要在具有窄隙的成分中流过。具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC metal oxide用于晶体管的沟道形成区时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC metal oxide称为基质复合材料或金属基质复合材料。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体的例子，例如有c轴取向结晶氧化物半导体(CAAC-OS)、多晶氧化物半导体、纳米晶氧化物半导体(nc-OS)、非晶态氧化物半导体(a-like OS)及非晶氧化物半导体。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶的形状基本上是六角形，但是并不局限于正六角形，也有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界。即，晶格排列畸变，因此抑制了晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M、Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M、Zn)层中的元素M的情况下，也可以将该层表示为(In、M、Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In、M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(例如，氧空位)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如，1nm以上且10nm以下的区域，尤其是，1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。能够用于本发明的一个实施方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区的情况。
当将上述金属氧化物用于晶体管的沟道形成区时，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
被金属氧化物的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区的晶体管的电特性有时不稳定。
为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
当金属氧化物包含第14族元素之一的硅或碳时，金属氧化物中形成缺陷能级。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(利用SIMS测量)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，作为沟道形成区使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少沟道形成区中的氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，作为沟道形成区使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质浓度被充分降低的金属氧化物用于晶体管的沟道形成区，可以使晶体管具有稳定的电特性。
<成膜方法>
用来形成绝缘层的绝缘材料、用来形成电极的导电材料或用来形成半导体层的半导体材料可以利用溅射法、旋涂法、化学气相沉积(CVD)法(包括热CVD法、有机金属化学气相沉积(MOCVD)法、等离子体增强CVD(PECVD)法、高密度等离子体CVD(HDPCVD)法、减压CVD(LPCVD)法、常压CVD(APCVD)等)法等)、原子层沉积(ALD)法、分子束外延(MBE)法、脉冲激光沉积(PLD)法、浸涂法、喷涂法、液滴喷射法(如喷墨法)或印刷法(如丝网印刷或胶版印刷)形成。
等离子体CVD法可以以较低的温度得到高品质的膜。在利用不使用等离子体的诸如MOCVD法、ALD法或热CVD法等的成膜方法的情况下，在被形成面不容易产生损伤。例如，包括在存储装置中的布线、电极、元件(例如，晶体管或电容元件)等有时因从等离子体接收电荷而会产生电荷积聚。此时，有时由于所累积的电荷而使包括在存储装置中的布线、电极、元件等受损伤。在采用不使用等离子体的成膜方法的情况下，因为不发生这种等离子体损伤，所以能够提高存储装置的成品率。此外，不发生成膜时的等离子体损伤，所以能够得到缺陷较少的膜。
不同于从靶材等被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响，而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于覆盖纵横比高的开口部的表面的情况等。另一方面，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
当采用CVD法或ALD法时，可以通过源气体的流量比控制要形成的膜的组成。例如，利用CVD法或ALD法，可以根据源气体的流量比形成所希望的组成的膜。此外，利用CVD法或ALD法，通过边成膜边改变源气体的流量比，能够形成组成连续变化的膜。在边改变源气体的流量比边成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，可以提高存储装置的生产率。
注意，在利用ALD法进行成膜的情况下，作为材料气体优选使用不包含氯的气体。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式3)
在本实施方式中，对安装有上述实施方式所示的存储装置的电子构件及电子设备的一个例子进行说明。
<电子构件>
首先，参照图12A和图12B对组装有存储装置100的电子构件的例子进行说明。
图12A示出电子构件700及安装有电子构件700的衬底(电路板704)的透视图。图12A所示的电子构件700是IC芯片，包括引线及电路部。电子构件700例如安装于印刷电路板702。通过组合多个该IC芯片并使其分别在印刷电路板702上电连接，由此形成电路板704。
作为电子构件700的电路部设置上述实施方式所示的存储装置100。虽然图12A中作为电子构件700的封装采用四侧引脚扁平封装(QFP)，但是封装的方式不局限于此。
图12B示出电子构件730的透视图。电子构件730是系统封装(SiP)或多芯片封装(MCM)的一个例子。在电子构件730中，封装衬底732(印刷电路板)上设置有插板731，插板731上设置有半导体装置735及多个存储装置100。
电子构件730示出将存储装置100用作高宽带存储器(HBM)的例子。另外，半导体装置735可以使用中央处理器(CPU)、图形处理器(GPU)或现场可编程门阵列(FPGA)等集成电路(半导体装置)。
封装衬底732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。
插板731具有多个布线并具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。插板731具有将设置于插板731上的集成电路与设置于封装衬底732上的电极电连接的功能。因此，有时也将插板称为重布线衬底或中间衬底。可以在插板731中设置贯通电极并利用该贯通电极使集成电路与封装衬底732电连接。在使用硅插板的情况下，也可以使用硅通孔(TSV)作为贯通电极。
作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，树脂插板更易于形成微细的布线。
为了实现宽存储器带宽，需要将许多布线到HBM。为此，需要在安装有HBM的插板上高密度地形成微细的布线。因此，作为安装有HBM的插板优选使用硅插板。
在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易发生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路并排配置于插板上。
另外，也可以与电子构件730重叠地设置散热器(散热板)。在该情况下，优选设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，例如，优选使存储装置100与半导体装置735的高度一致。
为了将电子构件730安装在其他的衬底上，可以在封装衬底732的底部设置电极733。图12B示出用焊球形成电极733的例子。通过在封装衬底732的底部以矩阵状设置焊球，可以实现球栅阵列(BGA)安装。另外，电极733也可以使用导电针形成。通过在封装衬底732的底部以矩阵状设置导电针，可以实现针栅阵列(PGA)安装。
电子构件730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用交错针栅阵列(SPGA)、地栅阵列(LGA)、四侧引脚扁平封装(QFP)、四侧J形引脚扁平封装(QFJ)或四侧无引脚扁平封装(QFN)。
<电子设备>
接着，参照图13A至图13E及图14对具有上述电子构件的电子设备的例子进行说明。
图13A所示的机器人2100包括运算装置2110、照度传感器2101、麦克风2102、上部照相机2103、扬声器2104、显示器2105、下部照相机2106、障碍物传感器2107及移动机构2108。
上述电子构件可以用于机器人2100中的运算装置2110、照度传感器2101、上部照相机2103、显示器2105、下部照相机2106、障碍物传感器2107等。
麦克风2102具有检测使用者的声音及周围的声音等的功能。另外，扬声器2104具有发出声音的功能。机器人2100可以使用麦克风2102及扬声器2104与使用者交流。
显示器2105具有显示各种信息的功能。机器人2100可以将使用者所希望的信息显示在显示器2105上。显示器2105可以安装有触摸面板。
上部照相机2103及下部照相机2106具有对机器人2100的周围环境进行摄像的功能。另外，障碍物传感器2107可以检测机器人2100使用移动机构2108移动时的前方的障碍物的有无。机器人2100可以使用上部照相机2103、下部照相机2106及障碍物传感器2107认知周囲环境而安全地移动。机器人2100的内部的存储装置可以使用上述的电子构件。
图13B所示的飞行物2120包括运算装置2121、螺旋桨2123及照相机2122，具有自主飞行功能。飞行物2120的内部的存储装置可以使用上述电子构件。
图13C是示出汽车的一个例子的外观图。汽车2980包括照相机2981等。汽车2980还包括红外线雷达、毫米波雷达、激光雷达等各种传感器等。汽车2980对照相机2981所拍摄的图像进行分析，判断行人的有无等周囲的交通状况，由此可以进行自动驾驶。汽车2980的内部的存储装置可以使用上述电子构件。
图13D所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底的显示面板及触摸屏。信息终端2910在外壳2911的内侧具有天线、电池等。信息终端2910例如可以被用作智能手机、移动电话、平板信息终端、平板电脑或电子书阅读器终端。信息终端2910的内部的存储装置可以使用上述电子构件。
图13E示出手表型信息终端的一个例子。信息终端2960包括外壳2961、显示部2962、腕带2963、表扣2964、操作开关2965、输入输出端子2966等。另外，信息终端2960在外壳2961的内侧具有天线、电池等。信息终端2960可以执行移动电话、电子邮件、文章的阅读及编写、音乐播放、网络通讯、电脑游戏等各种应用程序。信息终端2960的内部的存储装置可以使用上述电子构件。
图14是示出清洁机器人的例子的示意图。
清洁机器人5100包括在其顶面上的显示器5101、在其侧面上的多个照相机5102、刷子5103及操作按钮5104。虽然未图示，但是清洁机器人5100的底面设置有轮胎和吸入口等。此外，清洁机器人5100还包括红外线传感器、超音波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等各种传感器。清洁机器人5100包括无线通信单元。清洁机器人5100的内部的存储装置可以使用上述电子构件。
清洁机器人5100可以自动行走、检测垃圾5120并可以通过底面的吸入口吸尘。
清洁机器人5100对照相机5102所拍摄的图像进行分析，可以判断墙壁、家具或台阶等障碍物的有无。在清洁机器人5100通过图像分析检测布线等可能会绕在刷子5103上的物体的情况下，可以停止刷子5103的旋转。
可以在显示器5101上显示电池的剩余电量和吸尘量等。另外，也可以在显示器5101上显示清洁机器人5100的行走路径。另外，可以将显示器5101用作触摸面板并将操作按钮5104设置于显示器5101上。
清洁机器人5100可以与智能手机等便携电子设备5140互相通信。照相机5102所拍摄的图像可以显示在便携电子设备5140上。因此，清洁机器人5100的所有者不在家时也可以监视其房间。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
符号说明
10：存储单元，10a：存储单元，10b：存储单元，100：存储装置，110：层，111：外围电路，112：控制电路，115：外围电路，120：层，121：行译码器，122：列译码器，123：行驱动器，124：列驱动器，125：输入电路，126：输出电路，127：读出放大器，128：电压生成电路，130a：单元阵列，130b：单元阵列，131：交叉部，141：PSW，142：PSW。
本申请基于2017年11月30日提交到日本专利局的日本专利申请No.2017-229785，通过引用将其完整内容并入在此。

Claims (6)

1.一种存储装置，包括：
第一单元阵列，该第一单元阵列包括A个第一存储单元、B个第一存储单元及C个第一存储单元；
第二单元阵列，该第二单元阵列包括D个第二存储单元、E个第二存储单元及F个第二存储单元；以及
第一位线对和第二位线对，
其中，A、B、C、D、E和F为1以上的整数，
所述A个第一存储单元、所述B个第一存储单元和所述C个第一存储单元都包括第一晶体管和第一电容元件，
所述D个第二存储单元、所述E个第二存储单元和所述F个第二存储单元都包括第二晶体管和第二电容元件，
所述第一位线对中的一个位线电连接到所述A个第一存储单元的所述第一晶体管，
所述第一位线对中的另一个位线电连接到所述D个第二存储单元的所述第二晶体管，
所述第二位线对中的一个位线电连接到所述B个第一存储单元的所述第一晶体管以及所述F个第二存储单元的所述第二晶体管，
所述第二位线对中的另一个位线电连接到所述C个第一存储单元的所述第一晶体管以及所述E个第二存储单元的所述第二晶体管，
所述第一单元阵列与所述第二单元阵列彼此重叠，
并且，所述第一晶体管的沟道形成区和所述第二晶体管的沟道形成区都包含氧化物半导体。
2.一种存储装置，包括：
第一单元阵列，该第一单元阵列包括A个第一存储单元、B个第一存储单元和C个第一存储单元；
第二单元阵列，该第二单元阵列包括D个第二存储单元、E个第二存储单元和F个第二存储单元；以及
第一位线对和第二位线对，
其中，A、B、C、D、E和F为1以上的整数，
所述第一位线对中的一个位线电连接到所述A个第一存储单元，
所述第一位线对中的另一个位线电连接到所述D个第二存储单元，
所述第二位线对中的一个位线电连接到所述B个第一存储单元和所述F个第二存储单元，
所述第二位线对中的另一个位线电连接到所述C个第一存储单元和所述E个第二存储单元，
并且，所述第一单元阵列与所述第二单元阵列彼此重叠。
3.根据权利要求1或2所述的存储装置，还包括多个所述第一位线对和多个所述第二位线对，
其中所述第一位线对和所述第二位线对交替地设置。
4.根据权利要求1或2所述的存储装置，其中所述D为所述A的0.8倍以上且1.2倍以下。
5.根据权利要求1或2所述的存储装置，其中所述C和所述E的和为所述B和所述F的和的0.8倍以上且1.2倍以下。
6.根据权利要求1或2所述的存储装置，其中所述第二单元阵列位于所述第一单元阵列的上方。
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