CN1438652A - 半导体存储装置 - Google Patents

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CN1438652A CN03104423A CN03104423A CN1438652A CN 1438652 A CN1438652 A CN 1438652A CN 03104423 A CN03104423 A CN 03104423A CN 03104423 A CN03104423 A CN 03104423A CN 1438652 A CN1438652 A CN 1438652A
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Abstract

一种半导体装置，在将由数据积蓄电容(3)、A端口存取三极管(4a)、B端口存取三极管(4b)构成的2Tr1C型单元配置成矩阵状所形成的端部存储器单元阵列(20)的外侧设置比特线折返型读出放大电路(33)，选择单元的字线连接在相应的三极管(4a、4b)的栅极上，A端口存取三极管(4a)的漏极连接在比特线开放型读出放大电路(32)中的任一比特线上，B端口存取三极管(4b)的漏极连接在比特线折返型读出放大电路(33)的比特线对中的任一比特线上。从而在数据存储中可以有效利用具有开放比特线结构的半导体存储装置中的现有技术中的虚拟阵列，以便增大可利用的存储器容量。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及DRAM(dynamic randomaccess memory)。
背景技术
在美国专利5,923,593号公报中公开了2端口DRAM单元。依据该专利，1个DRAM单元是由2个存取三极管和1个数据积蓄电容所构成的2三极管·1电容(2Tr1C)型单元。如果将用于访问该DRAM单元中的数据积蓄电容的2个端口称为A端口和B端口，则上述2个存取三极管分别称为A端口存取三极管和B端口存取三极管。A端口存取三极管包括与数据积蓄电容的一方电极连接的源极、与A端口字线连接的栅极、与A端口比特线连接的漏极。B端口存取三极管包括与数据积蓄电容的相同电极连接的源极、与B端口字线连接的栅极、与B端口比特线连接的漏极。数据积蓄电容的另一方电极连接在恒定电源电压上。依据该单元结构，可以利用A端口和B端口进行高速重叠访问。例如，在对A端口比特线进行预充电的期间可以进行通过B端口的数据读出或者数据写入。
在上述美国专利中，同时公开了包括第1、第2以及第3存储器单元阵列的半导体存储装置。各存储器单元阵列是包括具有上述结构的多个DRAM单元的2Tr1C型存储器单元阵列。在第1存储器单元阵列和与其邻接的第2存储器单元阵列之间配置A端口读出放大电路、在第2存储器单元阵列和与其邻接的第3存储器单元阵列之间配置B端口读出放大电路。A端口读出放大电路与第1存储器单元阵列的A端口比特线群和与其成对的第2存储器单元阵列的A端口比特线群连接。由于不会同时从第1存储器单元阵列和第2存储器单元阵列中读出进行存取，A端口读出放大电路不会对出现在第1或者第2存储器单元阵列的A端口比特线上的数据信号错误差动放大。另一方面，B端口读出放大电路与第2存储器单元阵列的B端口比特线群和与其成对的第3存储器单元阵列的B端口比特线群连接。也就是说，在该半导体存储装置中，采用所谓的开放比特线结构(open bitline architecrure)。A端口读出放大电路以及B端口读出放大电路均为比特线开放型读出放大电路。
上述第2存储器单元阵列的存储数据可以分别通过第1存储器单元阵列的A端口读出放大电路，或者第3存储器单元阵列的B端口读出放大电路读出。然而，位于一端的第1存储器单元阵列不能由B端口，而位于另一端的第3存储器单元阵列不能由A端口存取。为此，在上述美国专利中，例如，在第1存储器单元阵列的外侧设置比特线开放型的B端口读出放大电路，并且在该电路外侧设置虚拟阵列。这样，可以通过B端口存取第1存储器单元阵列，但虚拟阵列不能存取。
在上述现有技术的半导体存储装置中，虚拟阵列，相对于邻近的存储器单元阵列的比特线群，仅仅只提供参考用比特线群。也就是说，位于端部的虚拟阵列，即便是与原来的存储器单元阵列相同的包括多个2端口DRAM单元的2Tr1C型阵列，均不能用任一端口存取，称为无用多余的部分。
发明内容
本发明的目的在于，通过在数据存储中有效利用具有开放比特线结构的半导体存储装置中的现有的虚拟阵列，从而增大可以利用的存储器容量。
为了解决上述课题，有关本发明的第1半导体存储装置，通过将现有技术中的虚拟阵列变更成开放比特线结构和折返比特线结构(foldedbitline architecture)混和的阵列，即在2Tr1C型的现有技术中的虚拟阵列的外侧设置比特线折返型读出放大电路，并配置字线群，可以作为端部存储阵列活用。
具体讲，有关本发明的第1半导体存储装置包括具有第1存储单元群的第1存储单元阵列、在该第1存储单元阵列中延伸的第1字线群、具有第2存储单元群并且与该第1存储单元阵列邻接配置的第2存储单元阵列、在该第2存储单元阵列中延伸的第2字线群、配置在第1存储单元阵列和第2存储单元阵列之间的第1读出放大电路、在第2存储单元阵列上与第1读出放大电路的相反一侧配置的第2读出放大电路。第1读出放大电路是与在该第1存储单元阵列中延伸的第1比特线群、和与该第1比特线群分别成对并且在第2存储单元阵列中延伸的第2比特线群连接的比特线开放型读出放大电路。第2读出放大电路是与在第2存储单元阵列中延伸的第3比特线群、和与第3比特线群分别成对并且在第2存储单元阵列中延伸的第4比特线群连接的比特线折返型读出放大电路。第1存储单元群的各存储单元是包括具有与第1比特线群中任一比特线连接的漏极和与第1字线群中任一字线连接的栅极的第1三极管、具有与第1三极管的源极连接的源极和与第1字线群中任一字线连接的栅极的第2三极管、2个电极中的一方电极与第1以及第2三极管的各源极连接的第1数据积蓄电容的2Tr1C型单元。第2存储单元群的各存储单元是包括具有与第2比特线群中任一比特线连接的漏极和与第2字线群中任一字线连接的栅极的第3三极管、具有与第3和第4比特线群中的任一比特线连接的漏极、与第3三极管的源极连接的源极和与第2字线群中任一字线连接的栅极的第4三极管、2个电极中的一方电极与第3以及第4三极管的各源极连接的第2数据积蓄电容的2Tr1C型单元。
另外，有关本发明的第2半导体存储装置，通过将现有技术中的2Tr1C型单元分别置换成2个1Tr1C型单元(由1个存取三极管和1个数据积蓄电容构成)，并且变更成开放比特线结构和折返比特线结构混和的阵列，并配置字线群，可以作为端部存储阵列活用。
具体讲，有关本发明的第2半导体存储装置包括具有第1存储单元群的第1存储单元阵列、在该第1存储单元阵列中延伸的第1字线群、具有第2存储单元群和第3存储单元群并且与第1存储单元阵列邻接配置的第2存储单元阵列、在该第2存储单元阵列中延伸的第2字线群、配置在第1存储单元阵列和第2存储单元阵列之间的第1读出放大电路、在第2存储单元阵列上与第1读出放大电路的相反一侧配置的第2读出放大电路。第1读出放大电路是与在第1存储单元阵列中延伸的第1比特线群、和与该第1比特线群分别成对并且在该第2存储单元阵列中延伸的第2比特线群连接的比特线开放型读出放大电路。第2读出放大电路是与在第2存储单元阵列中延伸的第3比特线群、和与第3比特线群分别成对并且在第2存储单元阵列中延伸的第4比特线群连接的比特线折返型读出放大电路。第1存储单元群的各存储单元是包括具有与第1比特线群中任一比特线连接的漏极和与第1字线群中任一字线连接的栅极的第1三极管、具有与第1三极管的源极连接的源极和与第1字线群中任一字线连接的栅极的第2三极管、2个电极中的一方电极与第1以及第2三极管的各源极连接的第1数据积蓄电容的2Tr1C型单元。第2存储单元群的各存储单元是包括具有与第2比特线群中任一比特线连接的漏极和与第2字线群中任一字线连接的栅极的第3三极管、2个电极中的一方电极与第3三极管的源极连接的第2数据积蓄电容的1Tr1C型单元。第3存储单元群的各存储单元是包括具有与第3和第4比特线群中任一比特线连接的漏极和与第2字线群中任一字线连接的栅极的第4三极管、2个电极中的一方电极与第4三极管的源极连接的第3数据积蓄电容的1Tr1C型单元。
在上述第1和第2的半导体存储装置中，如果第3比特线群中的1条比特线，和与该条比特线成对的第4比特线群中的1条比特线在第2存储单元阵列中配置成夹持第2比特线群中任一比特线，可以防止第2比特线群、第3和第4比特线群之间的干扰。
另外，在上述第1和第2的半导体存储装置中，如果使第2字线群中与第3三极管的栅极连接的字线保持非选中状态，可以与第1存储器单元阵列始终独立进行第2存储器单元阵列的存取。因此，前者适合作为主存储器，后者适合作为高速缓冲存储器使用。
进一步，有关本发明的第3半导体存储装置，通过在2Tr1C型的现有技术中的虚拟阵列中的、与比特线开放型读出放大电路连接的端口上配置字线群，可以作为端部存储阵列活用。
具体讲，有关本发明的第3半导体存储装置，包括具有第1存储单元群的第1存储单元阵列、在该第1存储单元阵列中延伸的第1字线群、具有第2存储单元群并且与第1存储单元阵列邻接配置的第2存储单元阵列、在该第2存储单元阵列中延伸的第2字线群、配置在第1存储单元阵列和第2存储单元阵列之间的读出放大电路。配置在在第1存储单元阵列和第2存储单元阵列之间的读出放大电路是与在第1存储单元阵列中延伸的第1比特线群、和与第1比特线群分别成对并且在该第2存储单元阵列中延伸的第2比特线群连接的比特线开放型读出放大电路。第1存储单元群的各存储单元是包括具有与第1比特线群中任一比特线连接的漏极和与第1字线群中任一字线连接的栅极的第1三极管、具有与第1三极管的源极连接的源极和与第1字线群中任一字线连接的栅极的第2三极管、2个电极中的一方电极与第1以及第2三极管的各源极连接的第1数据积蓄电容的2Tr1C型单元。第2存储单元群的各存储单元是包括具有与第2比特线群中任一比特线连接的漏极和与第2字线群中任一字线连接的栅极的第3三极管、2个电极中的一方电极与第3三极管的源极连接的第2数据积蓄电容的存储器单元。
在上述第3的半导体存储装置中，也可以使第2存储单元群的各存储单元进一步包括具有与固定电压连接的漏极、与第3三极管的源极连接的源极、与第2字线群中任一字线连接的栅极的第4三极管，使第2字线群中与第4三极管的栅极连接的字线保持非选中状态。这样，可以使2Tr1C型的现有技术中的虚拟阵列中不使用的端口始终不活化。
附图说明
图1表示有关本发明的半导体存储装置的构成例的方框图。
图2表示图1中的2Tr1C存储器单元阵列的详细构成例的电路图。
图3表示图1中的端部存储器单元阵列的第1详细构成例的电路图。
图4表示图1中的端部存储器单元阵列的第2详细构成例的电路图。
图5表示图3的变形例的电路图。
图中：1-数据积蓄电容、2a-A端口存取三极管、2b-B端口存取三极管、4-数据积蓄电容、4a-A端口存取三极管、4b-B端口存取三极管、5、7-数据积蓄电容、6、8-存取三极管、10-2Tr1C存储器单元阵列、20-端部存储器单元阵列、31、32-比特线开放型读出放大电路、33-比特线折返型读出放大电路、
BLa(n-1)～BLa(n+2)-A端口比特线群、
BLXa(n-1)～BLXa(n+2)-A端口相辅比特线群、
BLb(n-1)～BLb(n+2)-B端口比特线群、
BLXb(n-1)～BLXb(n+2)-B端口相辅比特线群、
BLc(n-1)、BLc(n+1)-端部比特线群、
BLXc(n-1)、BLXc(n+1)-端部相辅比特线群、
VBP-比特线预充电电压、
WLa(m-1)～WLa(m+2)-A端口字线群、
WLb(m-1)～WLb(m+2)-B端口字线群、
WLa(k-1)～WLa(k+2)-A端口字线群、
WLb(k-1)～WLb(k+2)-B端口字线群、
WL(k-2)～WL(k+5)-字线群。
具体实施方式
图1表示有关本发明的半导体存储装置(DRAM)的构成例。图1的DRAM包括2Tr1C存储器单元阵列10、与其邻接的端部存储器单元阵列20。2Tr1C存储器单元阵列10与图中未画出的2Tr1C存储器单元阵列之间配置第1比特线开放型读出放大电路31，2Tr1C存储器单元阵列10和端部存储器单元阵列20之间配置第2比特线开放型读出放大电路32，在端部存储器单元阵列20上第2比特线开放型读出放大电路32的相反侧配置比特线折返型读出放大电路33。当n为任意整数时，第1比特线开放型读出放大电路31与B端口比特线群BLb(n-1)～BLb(n+2)、和分别与其成对的B端口相辅比特线群BLXb(n-1)～BLXb(n+2)连接。第2比特线开放型读出放大电路32与A端口比特线群BLa(n-1)～BLa(n+2)、和分别与其成对的A端口相辅比特线群BLXa(n-1)～BLXa(n+2)连接。比特线折返型读出放大电路33与端部比特线群BLc(n-1)、BLc(n+1)、和分别与其成对的端部相辅比特线群BLXc(n-1)、BLXc(n+1)连接。B端口相辅比特线群BLXb(n-1)～BLXb(n+2)在上述图中未画出的2Tr1C存储器单元阵列中延伸，B端口比特线群BLb(n-1)～BLb(n+2)和A端口比特线群BLa(n-1)～BLa(n+2)在2Tr1C存储器单元阵列10中延伸，A端口相辅比特线群BLXa(n-1)～BLXa(n+2)、端部比特线群BLc(n-1)、BLc(n+1)、端部相辅比特线群BLXc(n-1)、BLXc(n+1)在端部存储器单元阵列20中延伸。
图2表示图1中的2Tr1C存储器单元阵列10的详细构成例的电路图。在图2中为了简化说明，只表示了4×4个DRAM单元，当m是任意整数时，A端口字线群WLa(m-1)～WLa(m+2)以及B端口字线群WLb(m-1)～WLb(m+2)在2Tr1C存储器单元阵列10中延伸。各DRAM单元由数据积蓄电容1、A端口存取三极管2a、B端口存取三极管2b构成。A端口存取三极管2a包括与数据积蓄电容1的一方电极连接的源极、与A端口字线群WLa(m-1)～WLa(m+2)中任一字线连接的栅极、与A端口比特线群BLa(n-1)～BLa(n+2)中任一比特线连接的漏极。B端口存取三极管2b包括与数据积蓄电容1的相同电极连接的源极、与B端口字线群WLb(m-1)～WLb(m+2)中任一字线连接的栅极、与B端口比特线群BLb(n-1)～BLb(n+2)中任一比特线连接的漏极。数据积蓄电容1的另一方电极连接到恒定电源电压上。
依据图2的构成，如果选择A端口字线群WLa(m-1)～WLa(m+2)中任一字线，所选择的数据积蓄电容1中保存的数据信号通过第2比特线开放型读出放大电路32读出。这时，A端口相辅比特线群BLXa(n-1)～BLXa(n+2)向第2比特线开放型读出放大电路32施加相对于A端口比特线群BLa(n-1)～BLa(n+2)的参考电压。另外，如果选择B端口字线群WLb(m-1)～WLb(m+2)，所选择的数据积蓄电容1中保存的数据信号通过第1比特线开放型读出放大电路31读出。这时，B端口相辅比特线群BLXb(n-1)～BLXb(n+2)，向第1比特线开放型读出放大电路31施加相对于B端口比特线群BLb(n-1)～BLb(n+2)的参考电压。此外，在此省略说明2Tr1C存储器单元阵列10的写入过程。
图3表示图1中的端部存储器单元阵列20的第1详细构成例的电路图。在图3中为了简化说明，只表示了4×4个DRAM单元，当k是任意整数时，A端口字线群WLa(k-1)～WLa(k+2)以及B端口字线群WLb(k-1)～WLb(k+2)在端部存储器单元阵列20中延伸。使成为折返比特线对的端部比特线群BLc(n-1)以及端部相辅比特线群BLXc(n-1)夹持1条A端口相辅比特线群BLXa(n-1)，同样，使成为折返比特线对的端部比特线群BLc(n+1)以及端部相辅比特线群BLXc(n+1)夹持1条A端口相辅比特线群BLXa(n+1)，分别配置在端部存储器单元阵列20中。各DRAM单元，由数据积蓄电容3、A端口存取三极管4a、B端口存取三极管4b构成。A端口存取三极管4a包括与数据积蓄电容3的一方电极连接的源极、与A端口字线群WLa(k-1)～WLa(k+2)中任一字线连接的栅极、与A端口比特线群BLa(n-1)～BLa(n+2)中任一比特线连接的漏极。B端口存取三极管4b包括与数据积蓄电容3的相同电极连接的源极、与B端口字线群WLb(k-1)～WLb(k+2)中任一字线连接的栅极、与端部比特线群BLc(n-1)、BLc(n+1)以及端部相辅比特线群BLXc(n-1)、BLXc(n+1)中任一比特线连接的漏极。但是字线方向排列的B端口存取三极管4b的源极与比特线之间的连接每相隔1个断开。数据积蓄电容3的另一方电极连接到恒定电源电压上。
依据图3的构成，如果选择A端口字线群WLa(k-1)～WLa(k+2)中的任一字线，所选择的数据积蓄电容3中保存的数据信号通过第2比特线开放型读出放大电路32读出。这时，A端口比特线群BLa(n-1)～BLa(n+2)向第2比特线开放型读出放大电路32施加相对于A端口相辅比特线群BLXa(n-1)～BLXa(n+2)的参考电压。如果选择B端口字线群WLb(k-1)～WLb(k+2)中的任一字线，所选择的数据积蓄电容3中保存的数据信号通过比特线折返型读出放大电路33读出。这时，端部比特线群BLc(n-1)、BLc(n+1)用于数据信号读出时端部相辅比特线群BLXc(n-1)、BLXc(n+1)，端部相辅比特线群BLXc(n-1)、BLXc(n+1)用于数据信号读出时端部比特线群BLc(n-1)、BLc(n+1)分别向比特线折返型读出放大电路33施加参考电压。在此，由于字线方向排列的B端口存取三极管4b的源极与比特线之间的连接每相隔1个断开，折返比特线对，例如在端部比特线群BLc(n-1)和端部相辅比特线群BLXc(n-1)上不会同时读出数据信号。此外，在省略说明端部存储器单元阵列20的写入过程。
如上所述，依据图3的构成，在保持2Tr1C型单元的特长的高速重叠访问的同时，可以在数据存储中活用现有技术中作为虚拟阵列的不能存取的端部存储器单元阵列20，增大了可利用的存储容量。可以和2Tr1C存储器单元阵列10同样的过程制造端部存储器单元阵列20。并且，例如由于端部比特线群BLc(n-1)和端部相辅比特线群BLXc(n-1)，在端部存储器单元阵列20配置成夹持A端口相辅比特线群BLXa(n-1)，可以防止在端部比特线群BLc(n-1)、端部相辅比特线群BLXc(n-1)和A端口相辅比特线群BLXa(n-1)之间噪声传播等的干扰。
此外，在图3中由虚线表示的A端口字线群WLa(k-1)～WLa(k+2)全部处于非选中状态，可以与2Tr1C存储器单元阵列10保持独立，对端部存储器单元阵列20进行存取。这相当于端部存储器单元阵列20由1Tr1C单元构成的情况，这适合于2Tr1C存储器单元阵列10作为主存储器使用，端部存储器单元阵列20作为高速缓冲存储器使用的情况。并且，与将现有技术中的虚拟阵列中2Tr1C型单元分别置换成2个1Tr1C型单元的情况相比，可以在数据积蓄电容3中确保2倍的容量值。即使用B端口字线群WLb(k-1)～WLb(k+2)替换A端口字线群WLa(k-1)～WLa(k+2)，全部处于非选中状态，也可以获得增大存储器容量的效果。
图4表示图1中的端部存储器单元阵列20的第2详细构成例的电路图。这是将现有技术中的虚拟阵列中2Tr1C型单元分别置换成2个1Tr1C型单元的情况。在图4中为了简化说明，只表示了8×4个1Tr1C型单元，字线群WL(k-2)～WL(k+5)在端部存储器单元阵列20中延伸。使成为折返比特线对的端部比特线群BLc(n-1)以及端部相辅比特线群BLXc(n-1)夹持1条A端口相辅比特线群BLXa(n-1)，同样，使成为折返比特线对的端部比特线群BLc(n+1)以及端部相辅比特线群BLXc(n+1)夹持1条A端口相辅比特线群BLXa(n+1)，分别配置在端部存储器单元阵列20中。现有技术中的虚拟阵列中2Tr1C型单元的每一个，被由数据积蓄电容5、存取三极管6构成的第1个1Tr1C型单元、和由数据积蓄电容7、存取三极管8构成的第2个1Tr1C型单元所替代。构成第1个1Tr1C型单元的存取三极管6包括与数据积蓄电容5的一方电极连接的源极、与字线群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)中任一字线连接的栅极、与A端口比特线群BLa(n-1)～BLa(n+2)中任一比特线连接的漏极。构成第2个1Tr1C型单元的存取三极管8包括与数据积蓄电容7的一方电极连接的源极、与字线群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)中任一字线连接的栅极、与端部比特线群BLc(n-1)、BLc(n+1)和端部相辅比特线群BLXc(n-1)、BLXc(n+1)中任一比特线连接的漏极。但是，构成第2个1Tr1C型单元群的字线方向排列的存取三极管8的源极与比特线之间的连接每相隔1个断开。数据积蓄电容5、7的另一方电极连接到恒定电源电压上。
依据图4的构成，如果选择字线群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)中任一字线，所选择的数据积蓄电容5中保存的数据信号通过第2比特线开放型读出放大电路32读出。这时，A端口比特线群BLa(n-1)～BLa(n+2)向第2比特线开放型读出放大电路32施加相对于A端口相辅比特线群BLXa(n-1)～BLXa(n+2)的参考电压。另外，如果选择字线群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)中任一字线，所选择的数据积蓄电容7中保存的数据信号通过比特线折返型读出放大电路33读出。这时，端部比特线群BLc(n-1)、BLc(n+1)用于数据信号读出时端部相辅比特线群BLXc(n-1)、BLXc(n+1)，端部相辅比特线群BLXc(n-1)、BLXc(n+1)用于数据信号读出时端部比特线群BLc(n-1)、BLc(n+1)分别向比特线折返型读出放大电路33施加参考电压。在此，由于构成第2个1Tr1C型单元群的字线方向排列的存取三极管8的源极与比特线之间的连接每相隔1个断开，折返比特线对，例如在端部比特线群BLc(n-1)和端部相辅比特线群BLXc(n-1)上不会同时读出数据信号。此外，在省略说明端部存储器单元阵列20的写入过程。
如上所述，依据图4的构成，可以在数据存储中活用现有技术中作为虚拟阵列的不能存取的端部存储器单元阵列20，增大了可利用的存储容量。并且，例如由于端部比特线群BLc(n-1)和端部相辅比特线群BLXc(n-1)，在端部存储器单元阵列20配置成夹持A端口相辅比特线群BLXa(n-1)，可以防止在端部比特线群BLc(n-1)、端部相辅比特线群BLXc(n-1)和A端口相辅比特线群BLXa(n-1)之间噪声传播等的干扰。
此外，在图4中由虚线表示的字线群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)全部处于非选中状态，可以与2Tr1C存储器单元阵列10保持独立，对端部存储器单元阵列20进行存取。这适合于2Tr1C存储器单元阵列10作为主存储器使用，端部存储器单元阵列20作为高速缓冲存储器使用的情况。即使用字线群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)替换字线群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)，全部处于非选中状态，也可以获得增大存储器容量的效果。
图5表示图3的构成的变形例。这是将图3的端部存储器单元阵列20中的2Tr1C型单元的B端口始终不活化的情况。具体讲，除去比特线折返型读出放大电路33，端部比特线群BLc(n-1)、BLc(n+1)以及端部相辅比特线群BLXc(n-1)、BLXc(n+1)全部固定在比特线预充电电压VBP上。另外，B端口字线群WLb(k-1)～WLb(k+2)全部保持非选中状态。B端口存取三极管4b的源极与比特线之间的连接也可以不断开。
依据图5的构成，如果选择A端口字线群WLa(k-1)～WLa(k+2)中的任一字线，所选择的数据积蓄电容3中保存的数据信号通过第2比特线开放型读出放大电路32读出。因此，可以在数据存储中活用现有技术中作为虚拟阵列的不能存取的端部存储器单元阵列20，增大了可利用的存储容量。始终不活化的B端口存取三极管4b也可以除去，当如果设置该三极管4b，可以利用和2Tr1C存储器单元阵列10相同布局图案，制造端部存储器单元阵列20。另外，与将现有技术中的虚拟阵列中2Tr1C型单元分别置换成2个1Tr1C型单元的情况相比，可以在数据积蓄电容3中确保2倍的容量值。
如上所述，依据本发明，在数据存储中可以活用具有开放比特线结构的半导体存储装置中的现有技术中的虚拟阵列，以便增大可利用的存储器容量。

Claims (6)

1.一种半导体存储装置，包括：
具有第1存储单元群的第1存储单元阵列、
向所述第1存储单元阵列中延伸的第1字线群、
具有第2存储单元群并且与所述第1存储单元阵列邻接配置的第2存储单元阵列、
向所述第2存储单元阵列中延伸的第2字线群、
配置在所述第1存储单元阵列和所述第2存储单元阵列之间的第1读出放大电路、以及
相对所述第2存储单元阵列、配置在与所述第1读出放大电路的相反一侧的第2读出放大电路，其特征在于，
所述第1读出放大电路，与向所述第1存储单元阵列中延伸的第1比特线群、和与该第1比特线群分别构成对并且向所述第2存储单元阵列中延伸的第2比特线群连接，
所述第2读出放大电路，与向所述第2存储单元阵列中延伸的第3比特线群、和与该第3比特线群分别构成对并且向所述第2存储单元阵列中延伸的第4比特线群连接，
所述第1存储单元群的各存储单元包括
具有与所述第1比特线群中任一比特线连接的漏极、和与所述第1字线群中任一字线连接的栅极的第1三极管、
具有与所述第1三极管的源极连接的源极、和与所述第1字线群中任一字线连接的栅极的第2三极管、以及
2个电极中的一方电极与所述第1以及第2三极管的各源极连接的第1数据积蓄电容，
所述第2存储单元群的各存储单元包括
具有与所述第2比特线群中任一比特线连接的漏极、和与所述第2字线群中任一字线连接的栅极的第3三极管、
具有与所述第3和第4比特线群中的任一比特线连接的漏极、与所述第3三极管的源极连接的源极、和与所述第2字线群中任一字线连接的栅极的第4三极管、以及
2个电极中的一方电极与所述第3及第4三极管的各源极连接的第2数据积蓄电容。
2.一种半导体存储装置，包括：
具有第1存储单元群的第1存储单元阵列、
向所述第1存储单元阵列中延伸的第1字线群、
具有第2存储单元群和第3存储单元群并且与所述第1存储单元阵列邻接配置的第2存储单元阵列、
向所述第2存储单元阵列中延伸的第2字线群、
配置在所述第1存储单元阵列和所述第2存储单元阵列之间的第1读出放大电路、以及
相对所述第2存储单元阵列、配置在与所述第1读出放大电路的相反一侧的第2读出放大电路，其特征在于，
所述第1读出放大电路，与向所述第1存储单元阵列中延伸的第1比特线群、和与该第1比特线群分别构成对并且向所述第2存储单元阵列中延伸的第2比特线群连接，
所述第2读出放大电路，与向所述第2存储单元阵列中延伸的第3比特线群、和与该第3比特线群分别构成对并且向所述第2存储单元阵列中延伸的第4比特线群连接，
所述第1存储单元群的各存储单元包括
具有与所述第1比特线群中任一比特线连接的漏极、和与所述第1字线群中任一字线连接的栅极的第1三极管、
具有与所述第1三极管的源极连接的源极、和与所述第1字线群中任一字线连接的栅极的第2三极管、以及
2个电极中的一方电极与所述第1以及第2三极管的各源极连接的第1数据积蓄电容，
所述第2存储单元群的各存储单元包括
具有与所述第2比特线群中任一比特线连接的漏极、和与所述第2字线群中任一字线连接的栅极的第3三极管、以及
2个电极中的一方电极与所述第3三极管的源极连接的第2数据积蓄电容，
所述第3存储单元群的各存储单元包括
具有与所述第3和第4比特线群中任一比特线连接的漏极、和与所述第2字线群中任一字线连接的栅极的第4三极管、和
2个电极中的一方电极与所述第4三极管的源极连接的第3数据积蓄电容。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述第3比特线群中的1条比特线、和与该条比特线构成对的所述第4比特线群中的1条比特线，在所述第2存储单元阵列中配置成夹持所述第2比特线群中任一比特线。
4.根据权利要求1或2所述的半导体存储装置，其特征在于，还包括使所述第2字线群中与所述第3三极管的栅极连接的字线保持非选中状态的装置。
5.一种半导体存储装置，包括：
具有第1存储单元群的第1存储单元阵列、
向所述第1存储单元阵列中延伸的第1字线群、
具有第2存储单元群并且与所述第1存储单元阵列邻接配置的第2存储单元阵列、
向所述第2存储单元阵列中延伸的第2字线群、以及
配置在所述第1存储单元阵列和所述第2存储单元阵列之间的读出放大电路的半导体存储装置，其特征在于，
所述读出放大电路，与向所述第1存储单元阵列中延伸的第1比特线群、和与该第1比特线群分别构成对并且向所述第2存储单元阵列中延伸的第2比特线群连接，
所述第1存储单元群的各存储单元包括
具有与所述第1比特线群中任一比特线连接的漏极、和与所述第1字线群中任一字线连接的栅极的第1三极管、
具有与所述第1三极管的源极连接的源极、和与所述第1字线群中任一字线连接的栅极的第2三极管、以及
2个电极中的一方电极与所述第1以及第2三极管的各源极连接的第1数据积蓄电容，
所述第2存储单元群的各存储单元包括
具有与所述第2比特线群中任一比特线连接的漏极、和与所述第2字线群中任一字线连接的栅极的第3三极管、和
2个电极中的一方电极与所述第3三极管的源极连接的第2数据积蓄电容。
6.根据权利要求5所述的半导体存储装置，其特征在于，所述第2存储单元群的各存储单元还包括具有与固定电压连接的漏极、与所述第3三极管的源极连接的源极、及与所述第2字线群中任一字线连接的栅极的第4三极管，
所述第2字线群中与所述第4三极管的栅极连接的字线保持非选中状态。
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