CN1376298A - 存储设备 - Google Patents

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Abstract

一个动态随机存取存储器包括一个存储单元阵列,每个存储单元具有一个与之相关的输出线。这些存储单元被配置在一个阵列中,该阵列具有等于并行传输到该设备和由此设备传输出来的数据位数据的宽度。

Description

存储设备
发明领域
一种计算机，大规模和个人计算机，和其他许多电子产品的关键部件是动态随机存取存储器(DRAM)。DRAM集成电路被用于存储二进制数据，并且是公知的和大家所理解的。一种典型的DRAM保存64M位的数据(在这里1Mbit(兆位)为220或1048576位)。每一位需要一个存储单元。
发明背景
每个存储单元包括一个电容器和一个开关。电容器保存电荷，而开关(在此通常为一个金属氧化物半导体场效应晶体管(MOSFET))允许电荷转移到公用线(或位线)上用于存取。例如，电荷的存在可以用于指示一个逻辑“1”，而这一电荷的缺少用于指示一个逻辑“0”。控制开关的信号通常被称为一个字线，而数据出现在位线上。存储单元被排列为行(或字线)和列(或位线)的阵列，而行和列通常是相互垂直的。
为了数据存取的速度，传统的DRAM被排列为多个阵列，因为字线长度的减少降低了用于单元选择的电延迟，而位线长度的减少增加了被发展用于读出的信号，从而使得读出更加快速。
可用于读出的信号发展的大小取决于与位线的寄生电容相比的存储单元的电容的相对电容值。存储单元的电容值与位线电容值的比例越高，则信号越大。
然而，为了具有高密度的存储单元，存储单元的尺寸以及从而它的电容值将受限制，这意味着位线电容值必须被降低用于安全的读出。这导致了在位线长度上和从而在每一位线长度上的存储单元数量的限制。为此，存储设备被排列为多个阵列，如上所述。
然而，多个阵列的使用要求由这些阵列存取数据的多路复用技术。从而，要求数据通过至少一个多路复用元件，更通常的是几个多路复用元件。每个多路复用级在数据的路径上引入一个不希望的延迟。
为了减少这种延迟，已知可使用读出放大器(sense amplifier)，该放大器将一个小信号转换为一个更大的逻辑电平。通常，为每个多路复用电平提供一个读出放大器。
为了理解下述的本发明的优点，下面首先描述现有技术中DRAM的状态的操作。
图1显示了一个根据现有技术的DRAM存储元件1。每一个存储元件包括一个电容3，该电容可以保存在电容中的电荷的形式来保持一个二进制值，和一个开关5，例如一个MOSFET。该开关5被插入在一根位线7和电容9之间。位线9控制开关5，该位线通常但并非排他性地与位线7相正交。字线9和位线7分别用于通过阵列传播解码的地址和数据。
电容3具有一个公共节点11，该节点典型地被连接到一个等于电源电压的一半(即Vcc/2)的电压上。从而，逻辑1的保存要求电容保存一个Vcc的电压电平，而对于逻辑零的保存要求0V或地电位。
由于泄漏引起的损耗，存储单元1的状态必须按规定的间隔来刷新。
在一个存储单元马上将被存取用以一个读取操作之前，位线7通常被预选充电到一个等于电源电压的一半(即Vcc/2)的电压上，并且此后随着保存于其寄生电容中的电压而浮动。
众所周知，在一个读取操作中，使能字线9，从而开启开关3使得电荷在位线7的电容和存储单元1的存储电容之间分配。这使得对于逻辑1是位线7上的电压上升到高于公共节点电压11，或对于逻辑零下降低于公共节点电压。电荷的分配破坏了存储单元电容器3的内容。读取操作的这一阶段被称为信号的发展。
读取操作的下一阶段为信号放大或恢复。在此，使用，例如一个交联反相器对放大差分信号。这将位线推到一个全电源干线(Vcc或0V)，这使得存储单元可以被恢复，或刷新。
如上所述的，通过使用多个阵列来解决对阵列尺寸的限制。使用MOSFET开关来将每个阵列的位线连接到数据总线，该MOSFET开关与字线情形类似地由一个地址解码来控制，而该解码通常被称为一个列解码。
可能有几个列多路复用电平，这取决于所要求的I/O的数目。图2示出了现有技术中DRAM设计的一个电流状态的简化的三个读出放大器版本。
读出放大器13的第一级用于读出由被读存储单元所产生的差分信号。该读出放大器13的输出经由MOSFET开关15连接到一个数据总线17。数据总线17将输出由一些第一级放大器13连接到第二级读出放大器19。
类似地，其他第二级读出放大器，例如读出放大器21接收来自相似阵列第一级读出放大器的输出。来自第二级读出放大器19，21的输出经由MOSFET开关23和一根数据总线24连接到一个第三读出放大器25。在所示的一个实例中，第三读出放大器25提供一个数据I/O信号。
传统地，为了节约封装成本，I/Os(输入/输出端)的数量与存储器的尺寸有关地被限制。现有技术中256Mbits大小的DRAM在大多数情况下具有不多于32的I/Os。
这些额外开关15，23的缺点是数据总线寄生电容和开关电阻的组合引入一个电延迟，从而限制了存取的速度。为此，读出放大器19，25被分别连接到数据总线17和24，从而加快了存取速度。
然而，另外级的读出放大器要求复杂的控制电路，从而增加了DRAM的复杂度。确实，虽然上述例子只显示了三个读出放大器级，但是使用多于三个的放大器级来将数据由存储单元传输到输出端并非不普遍。
图3示出了上述的传统DRAM是如何存取一根字线的数据价值。如所见的，列存取被用于给出高带宽的表现。每个列存取要求大约60ns以使得来自位单元的数据进入第一级读出放大器13。为了获得一根字线的数据价值(即，来自所有单元的数据被一个特定字线存取)，要求“n”列存取，(n具体地等于八)。
以此方式输出一根字线的数据价值所耗的时间对于诸如图形处理系统的许多高速数据处理应用是不可接受的。
另外，附加的开关，读出放大器，控制电路和数据总线，全都增加了集成电路设计布图的复杂性。此外，附加的电路降低了对于集成电路的给定区域可能的DRAM密度，并降低了它的生产率。
发明概述
根据本发明的第一方面，提供了一个动态随机存取存储设备，它包括多根位线，多根被排列为与该多根位线交叉从而形成一个阵列的字线，多个与该字线和位线相关联的存储单元，和多个读出放大器，每个读出放大器具有可操作地分别与一个位线和一个参考电压相连接的第一和第二输入。
其特征在于所述读出放大器的数据等于存储设备的数据I/O线的数目。
附图简述
为了更好地理解本发明，和更清楚地显示它是如何进行实施的，将参照附图以例子形式进行描述，其中：
图1显示了一个根据本发明的DRAM单元；
图2显示了一个具有三级读出放大器的传统DRAM；
图3显示了在一个传统DRAM中用于存取一根字线的数据价值的典型数据存取周期；
图4显示了根据本发明的一个优选实施例的DRAM；
图5显示了根据本发明的用于存取一根字线的数据价值的数据存取周期，
图6显示了根据本发明的优选实施例的DRAM的典型应用。
本发明的优选实施例的详述
根据本发明，DRAM存储器的带宽直接与其有关I/O或处理设备相匹配。这意味着DRAM不要求复杂的多路复用，和只要求第一级读出放大器。因此，不要求第二级，第三级(和任何附加级)读出放大器。
参照图4，根据本发明，这样安排一个DRAM，使得总的列数Cn，或其宽度对应于I/O或DRAM在使用中与之有关的处理设备的尺寸。例如，如果DRAM与64位处理单元相对接，则DRAM将被这样构造，使得列数Cn等于64(即阵列的宽度等于64列)。所示例子使用一个折叠对，从而每一列包括一对位线7。
字线7的数目(W)由所要求的存储器尺寸所确定；阵列的宽度保持恒定并由输入/输出条件来确定。从而，对于相对较小的存储器，如2Kbits，DRAM阵列将“短”且“宽”。
这是与为正方形的传统存储器阵列(即相等的行数和列数)相反的，以使得位线和字线长度最小，这是由于与寄生电容有关的问题，如前所述。
此外，因为I/O或处理设备直接与在DRAM中的列数相匹配，因此对于存储设备中的数据总线无要求。由于数据总线的路径不需要穿过一个字线和位线的阵列，从而简化了集成电路布图和电路设计，并且还分配了有关的控制逻辑电路。依次要求更少的硅面积，这意味着在DRAM中存储元件的密度可以增加，并且因此带来制造成本的降低。
图5显示了一个根据本发明用于存取一根字线的数据价值的典型操作。如所见的，使得数据只在一个列存取中可用，从而极大地减少了存取一根字线的数据价值所耗的时间。
本发明的其他优点包括在功耗上的降低(由于减少了读出放大器的数目和无数据总线)和减小了控制逻辑电路和复杂的定时信号(由于去除了多路复用)。
本发明具体地适合于诸如并行处理的应用，其中一些单独的处理单元要求对于相对较小数量的DRAM存储器的快速存取。
图6显示了这样一个配置，其中DRAM的一些分布式部分31a，31b…31y直接由独立的处理单元33a，33b…33y(ALU1，ALU2…)进行存取。DRAM的每个部分被这样排列，使得列数(宽度)等于有关的处理单元所使用的位数。例如，DRAM 31a具有n列，它与n-bitALU1，33a相匹配。类似地，DRAM 31y具有z列，它与n-bit ALUY，33y相匹配。
上述处理单元可以是物理上分离的设备，或可以是配置在一个公共集成电路或ASIC上的分离的处理器。相似地，有关的DRAM可以是与处理器相物理分离的，或在一个公共的集成电路或ASIC上。
本发明具体地适合于其中DRAM被嵌埋，即在与使用它的处理单元或逻辑电路相同的集成电路上的应用。
应注意的是，DRAM的宽度可以是任何尺寸，使得它可以与其相关处理设备的需要带宽相匹配。具体地，当DRAM如上所述被嵌埋时，对于列宽无限制，因为不存在由于在IC封装中的I/O引脚所强加的物理限制，(即DRAM的输出可以被直接连接到在嵌埋应用中的它们的目的地)。
虽然上面的描述已经参照存储器读取操作进行了描述，应理解本发明可等同地应用于在存储器写入操作中。
此外，虽然该优选实施例与限定为折叠对位线的列有关，本发明还应用于现有技术中已知的其他排列。例如，每个读出放大器可连接以接受一根单独位线，而它的其他输入被连接到一个参考电压。
此外，虽然位线被显示为垂直而字线显示为水平，本发明反之亦可，即，存储器具有水平排列的位线和垂直排列的字线。类似的，虽然已将电荷的存在用于指示一个逻辑“1”而将电荷的缺少用于指示一个逻辑“0”，本发明还可应用于将电荷的缺少用于指示一个逻辑“1”而将电荷的存在用于指示一个逻辑“0”。

Claims (8)

1.一个动态存取存储设备，它包括多根位线，多根被排列为与该多根位线交叉从而形成一个阵列的字线，多个与该字线和位线相关联的存储单元，和多个读出放大器，每个读出放大器具有可操作地分别与一个位线和一个参考电压相连接的第一和第二输入。
其特征在于所述读出放大器的数据等于存储设备的数据I/O线的数目。
2.如权利要求1所述的存储设备，其特征在于，每根位线具有一个相关的位线，该相关位线用作参考电压。
3.如权利要求1所述的存储设备，其特征在于，每根位线包括第一和第二位线部分，且其中，对于该设备的每根位线，该第一位线部分提供用于第二部分的参考电压而第二位线部分提供用于第一位线部分的参考电压。
4.如权利要求3所述的存储设备，其特征在于，这些存储单元位于第一组字线和第一位线部分的交叉点上，和第二组字线和第二位线部分的交叉点上，从而使得，对于该设备的每根字线，每根位线只有一个位线部分与一个存储单元相连接。
5.如权利要求1到4中任一项所述的存储设备，其特征在于，每个读出放大器具有一个输出而这些读出放大器的输出形成存储设备的I/O线。
6.如权利要求1到5中任一项所述的存储设备，其特征在于，存储设备为一个嵌埋式DRAM设备。
7.如权利要求6所述的存储设备，其特征在于，该设备被配置在一个半导体基底上，该基底还承载有一个可操作地与该存储设备传输数据位的处理设备。
8.一个数据处理设备，它包括一个用于处理数据位的处理设备，和如权利要求1到5中任一项所述的存储设备，其特征在于，该处理设备和存储设备被配置在相同的半导体基底上，而数据位直接在处理设备和存储设备之间传输。
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