CN1118072C - 半导体装置 - Google Patents

Abstract

本发明涉及半导体装置，在设有RAM电路和ROM电路的混载芯片中，若输入选择双方的选择信号，控制电路使控制信号REB为“1”，试验模式信号TSTB为“0”，RAM启动信号RAMEB及ROM启动信号ROMEB为“1”，成为试验模式，用于输出数据信号的外部端子成为备用状态，RAM电路和ROM电路都成为非选择状态。不用设置试验模式设定专用端子和高电压检测电路，就能设定试验模式，且能避免因误设定试验模式而产生的不合适状况。

Description

半导体装置

技术领域

本发明涉及作为集成电路的半导体装置，其动作模式包括进行正常动作的模式(以下简称为“通常模式”)和用于进行试验的动作模式(以下简称为“试验模式”)。

背景技术

在以往作为集成电路的半导体装置中，有时除了进行正常动作的通常模式之外，还设有用于进行试验的试验模式。这种场合，由于设有用于输入试验模式设定信号的专用端子(以下简称为“试验模式设定用端子”)，而使端子数增多。针对这种情况，也使用通过设置高电压检测电路在通常模式使用的端子上施加比通常高的电位进行试验模式设定的方法，例如，通常模式中电源电压Vcc为5V时，施加7V。上述高电压检测电路的具体例可以参照例如特公平8-1760号公报。按照这种试验模式设定方法，没有必要另外设置试验模式设定用端子，能避免端子数增多，但是，由于设有高电压电路，多数场合需要特别耐高压的器件，引起成本增大。

作为不设置试验模式设定用端子、而且不需要高电压检测电路的试验模式设定方法，考虑在供给复数端子的信号组合中设定试验模式的方法，即，作为通常模式中使用的向所定复数端子供给的信号组合，使用通常模式中不产生的组合信号供给那些复数端子，来设定试验模式。但是，在这种方法中，有时会因误动作、误使用而设定试验模式，尽管这种场合在通常模式中是应该动作的。这时，因无目的的试验模式动作，会引起电力浪费，或因该半导体装置(芯片)的输出信号与其它半导体装置(芯片)的输出信号干涉等恐怕会对其它芯片带来坏影响。

因而，如存储器电路中字线、位线那样，许多信号线以狭间距配线场合，为了检测因信号线间短路所引起的不良状况，以往采取对存储器电路输入全地址进行试验的方法，这种试验时间很长。针对该问题，在特开平4-149900号公报中公开了下列结构：在半导体存储装置中试验模式时，使奇数号位线的电位电平与偶数号位线的电位电平不同。按照这种结构，通过测定所定电流，能在短时间里判定因邻接字线或位线短路而引起的不良状况。因此，在包含以狭间距配线的许多信号线的半导体装置中，希望除了能实现避免上述问题的试验模式设定装置以外，还能在短时间里检测试验模式中如上所述因信号线间短路而引起的不良。

发明内容

本发明就是鉴于上述先有技术所存在的问题而提出来的。本发明的目的在于，提供一种半导体装置，不设置试验模式设定用的专用端子即高电压检测电路，而且能避免因输入组合信号设定试验模式而引起的上述不合适状况，进行试验模式设定，同时，在包含以狭间距配线的许多信号线场合，试验模式时，能高效地检测因那些信号线间短路而引起的不良。

为了实现上述目的，本发明提出一种半导体装置，作为动作模式包括进行正常动作的通常模式以及实施试验的试验模式，其特征在于，设有：复数电路，排它地被选择使用；试验模式设定装置，包括用于输入选择上述各复数个电路的信号的复数端子，组合应供给通常模式使用的所定复数端子的信号，使通常模式中正常动作时不会出现的所定组合信号供给该复数端子，若同时选择上述复数电路之中至少两电路的组合信号供给上述复数端于，上述试验模式设定装置将动作模式设定为试验模式；动作控制装置，若由试验模式设定装置设定试验模式，则成为耗费电流几乎为零的备用状态；输出控制装置，由试验模式设定装置设定试验模式，该输出控制装置使输出端子为高阻抗状态或逻辑电平被固定状态。

本发明的上述半导体装置还设有：阵列结构的存储器电路，包括以所定间隔配置的复数根字线、以所定间隔配置成与上述复数根字线交叉的复数根位线、配置在上述复数根字线与复数根位线交叉各位置的由存储器单元所构成的存储器单元阵列；电位设定装置，若通过上述试验模式设定装置设定为试验模式，该电位设定装置对上述阵列结构存储器电路中的复数根字线和/或复数根位线按配置顺序交替设定两种不同电位。

为了实现上述目的，本发明还提出一种半导体装置，包括：输出线互相连接的至少包含两个存储器电路的多个存储器电路；多个输入端子，用于分别输入与上述多个存储器电路中的各电路对应的选择信号，即选择上述多个存储器电路之中应使用的存储器电路的选择信号；输出电路，将上述相互连接的输出线信号向外部输出；以及控制电路，与上述多个存储器电路和上述输出电路相连接，并对其进行控制；该半导体装置包括进行正常动作的通常模式以及实施试验的试验模式，其特征在于，设有：试验模式设定装置，由混载于所述半导体装置的多个存储器电路构成，设有多个输入端子，接收上述控制电路的控制信号，若通过上述选择信号输出线相互连接的至少两个存储器电路被同时选择的话，该试验模式设定装置将上述多个存储器电路之中的至少一个存储器电路设定为试验模式；输出控制装置，设有数据缓冲存储器，接收上述控制装置的控制信号和上述试验模式设定装置的模式设定信号，若通过上述选择信号输出线相互连接的至少两个存储器电路被同时选择的话，该输出控制装置将用于从输出电路往外部输出信号的输出端子设为高阻抗状态或逻辑电平被固定状态。

本发明的半导体装置还设有动作控制装置，若通过上述试验模式设定装置设定为试验模式，则成为耗费电流几乎为零的备用状态。

本发明的半导体装置的上述复数存储器电路包括：阵列结构的存储器电路，包括以所定间隔配置的复数根字线、以所定间隔配置成与上述复数根字线交叉的复数根位线、配置在上述复数根字线与复数根位线交叉各位置的由存储器单元所构成的存储器单元阵列；电位设定装置，若通过上述试验模式设定装置设定为试验模式，该电位设定装置对上述阵列结构存储器电路中的复数根字线和/或复数根位线按配置顺序交替设定两种不同电位。

本发明的半导体装置的上述电位设定装置是对上述阵列结构存储器电路中各字线按配置顺序交替设定两种不同电位的装置；(1)设有与上述各字线对应的第1类或第2类的逻辑门，第1类逻辑门与第2类逻辑门按配置顺序交替与上述字线相对应；(2)输入用于选择与逻辑门对应的字线的译码信号以及表示是否试验模式的试验模式信号当为通常模式时，输出所输入的译码信号，当为试验模式时，若该逻辑门为第1类门，则输出第1逻辑电平信号，若该逻辑门为第2类门，则输出与第1逻辑电平反相的第2逻辑电平信号；根据从各逻辑门输出的信号对各字线按配置顺序交替设定两类不同的电位。

下面说明本发明的效果。

按照本发明的半导体装置，通过向通常模式中使用的所定复数端子供给通常模式正常动作中不出现的所定组合信号，不增加外部端子数(插头数)，不需要高电压检测电路，能设定试验模式。另外，在由信号组合设定试验模式的方式中，恐怕会因误动作、误使用而违背本意设定试验模式，但是，按照本发明的半导体装置，试验模式时，输出端子成为高阻抗状态或逻辑电平被固定状态，所以，能避免误动作误使用设定试验模式时与其它芯片的输出信号的干涉(对其它芯片的坏影响)等不合适状况。进一步说，由于试验模式时半导体装置成为备用状态，所以也不会因误动作误使用设定试验模式而浪费电力。并且，利用试验模式中成为备用状态，能实现Iddq试验。

按照本发明的半导体装置，通过利用输出线相互连接的复数存储器电路在通常模式正常动作时没有同时被使用，不增加外部端子数(插头数)，不需要高电压检测电路，能将存储器电路设定为试验模式，实施存储器电路试验。另外，在试验模式时，输出端子成为高阻抗状态或逻辑电平被固定状态，所以，能避免误动作误使用设定试验模式时与其它芯片的输出信号的干涉(对其它芯片的坏影响)等不合适状况。

按照本发明的半导体装置，在包括复数字线和复数位线的阵列结构存储器电路中，若设定为试验模式，对于其复数字线和/或复数位线设定按配置顺序相互交错的二种不同的电位，通过测定此时的电源电流，即进行I ddq试验，能在短时间里检测因字线间、位线间短路而引起的故障。

附图说明

图1表示半导体装置构成例的方框图，该半导体装置是包含RAM电路和ROM电路的混合芯片；

图2表示上述混合芯片的动作模式；

图3是作为本发明实施例的半导体装置构成的方框图，该半导体装置是混合芯片；

图4是表示上述实施例中控制电路结构的电路图；

图5是用于说明上述实施例中产生字线试验用信号的电路图；

图6表示产生施加于字线上信号的以往的电路图；

图7表示上述实施例中ROM电路构成例的方框电路图；

图8是表示上述实施例中ROM电路的位线试验用的偏置电路第1构成例的电路图；

图9是表示上述实施例中ROM电路的位线试验用的偏置电路第2构成例的电路图；

图10是表示上述实施例中ROM电路的位线试验用的偏置电路第3构成例的电路图。

具体实施方式

下面参照附图，说明本发明实施例。

近年，随着半导体制造技术的进展，集成电路往微细化发展，存储器存储容量增大，同时，混载芯片得以实现。例如，如图1所示，使掩模只读存储器(Mask Read Only Memory，以下简记MROM)与静态随机存取存储器(Static Random Access Memory，以下简记为SRAM)混载在一芯片内的半导体装置(混载芯片)100已实现产品化，该混载芯片100用一芯片代替以往两芯片，缩小半导体装置(芯片)往板上实装时所需要的面积。

图1所示半导体装置(混载芯片)100由控制电路10、地址缓冲存储器12、作为RAM电路的SRAM13、作为ROM电路的MROM14以及数据缓冲存储器16构成，作为外部端子设有：用于输入各种控制信号的端子、即分别用于输入RAM选择信号RAMCSB、ROM选择信号ROMCSB、输出启动信号OEB及写入启动信号WEB的端子，用于输入地址信号A0-A17的端子，用于输入输出数据信号D0-D7的端子。

图2是图1所示半导体装置的混载芯片的动作模式图，在该图中，“×”表示“0”或“1”(无关)、“Z”表示高阻抗状态。上述半导体装置遵循这种动作模式，按照上述控制信号及地址信号，对RAM电路13或ROM电路14进行读出或写入。RAM电路13的数据信号线和ROM电路14的数据信号线与共用的内部母线20连接，从RAM电路13或ROM电路14读出的数据输出到该内部母线20，经数据缓冲存储器16输出到外部。另外，需往RAM电路13写入的数据经数据缓冲存储器16供给内部母线20。

这种混载芯片本来由两芯片构成，所以有分别对应的选择信号(芯片选择信号)。在图1所示例中，RAM选择信号RAMCSB及ROM选择信号ROMCSB相当于这些选择信号，若RAMCSB＝“0”，RAM电路13成为选择状态(RAM启动信号RAMEB＝“0”)，若RAMSCB＝“1”，则RAM电路13成为非选择状态(RAMEB＝“1”)，同样，若ROMCSB＝“0”，ROM电路14成为选择状态(ROM启动信号ROMEB＝“0”)，若ROMCSB＝1，ROM电路14成为非选择状态(ROMEB＝“1”)。如图1所示，RAM电路13和ROM电路14共用内部母线20场合，若同时选择RAM电路13和ROM电路14、即RAMCSB＝ROMCSB＝“0”，就不能正常动作。于是，在图1结构的半导体装置中，若RAM电路13和ROM电路14同时被选择，则使RAM电路13和ROM电路14都为非选择状态，同时，通过用从控制电路10输出的读出启动信号REB控制数据缓冲存储器16，使数据信号D0-D7端子为浮动状态，即高阻抗状态(参照图2)。这样一来，即使因误动作、误使用同时选择了RAM电路13和ROM电路14，也能避免该混载芯片100的输出信号与其它芯片输出信号的干涉，防止对周围芯片带来坏影响，确保安全性。并且，若RAM电路13和ROM电路14同时被选择，则也可将数据信号D0-D7端子固定为“0”或“1”，或者原封不动保持同时选择将要发生时的逻辑电平，用以代替上述D0-D7端子高阻抗化，这样也不会发生问题。这种场合，使数据信号端子的信号值固定化。

下面说明的本发明的实施例如上述那样，若设定为试验模式，通过使数据输出端子高阻抗化或固定化，确保误动作或误使用场合的安全性，进行半导体装置内部试验。

下面涉及本实施例的构成，图3是作为本发明实施例的半导体装置构成的方框图，该半导体装置是混载芯片，混载芯片110的基本构成与图1所示混载芯片100相同，由控制电路11、地址缓冲存储器12、作为RAM电路的SRAM13、作为ROM电路的MROM14以及数据缓冲存储器16构成，作为外部端子设有：用于输入各种控制信号的端子、即分别用于输入RAM选择信号RAMCSB、ROM选择信号ROMCSB、输出启动信号OEB及写入启动信号WEB的端子，用于输入地址信号A0-A17的端子，用于输入输出数据信号D0-D7的端子。但是，本实施例的控制电路11与图1中控制电路10不同，产生表示是不是试验模式的信号(以下简记为“试验模式信号”)TSTB。

本实施例的控制电路11如图4所示连接反相器(inverter)50、52、“与非”门54、56、“或非”门58、60、排它“或非”门62、“或”门64构成，产生RAM启动信号RAMEB、ROM启动信号ROMEB、写入启动信号WEB及读出启动信号REB的同时，还产生试验模式信号TSTB。从图4可以明白，在控制电路11中，RAM选择信号RAMCSB与ROM选择信号ROMCSB的逻辑和产生试验模式信号TSTB，输入到RAM电路13和ROM电路14(参照图3)，在这点上与图1控制电路10不同。另外，RAM选择信号RAMCSB的反向信号与试验模式信号TSTB的逻辑积的反向信号是RAM启动信号RAMEB，ROM选择信号ROMCSB的反向信号与试验模式信号TSTB的逻辑积的反向信号是ROM启动信号ROMEB，分别产生上述RAM启动信号RAMEB及ROM启动信号ROMEB。输入到RAM电路13的写入启动信号WEBram是从外部供给的写入启动信号WEB与RAM选择信号RAMCSB的逻辑和信号。输入到数据缓冲存储器16的读出启动信号REB是RAM选择信号RAMCSB和ROM选择信号ROMCSB的排他逻辑和的反向信号与输出启动信号OEB的逻辑和信号。

存储器电路中如字线、位线那样以狭间距有规律地配置许多信号线时，按配置顺序交替地将“1”和“0”信号(H电平和L电平信号)施加在那些信号线上，测定电源电流，能够检测因那些信号线间短路而引起的故障，可以认为这是一种I ddq试验。在本实施例中，为了能够实施这种用于检测信号线间短路故障的I ddq试验，根据试验模式信号TSTB，在试验模式中，对RAM电路13和ROM电路14中的字线和位线，按配置顺序交替地施加“1”和“0”的信号(H电平和L电平信号)。

图5表示在试验模式中用于对字线WL₁、WL₂、……、WL_j、WL_j+1、……交替地施加“0”和“1”的电路，图6是与图5对应的以往电路，在该先有技术例中，将地址信号译码而得的各译码信号通过反相器缓冲器I₁、I₂、……、I_j、I_j+1、……分别施加在字线WL₁、WL₂、……、WL_j、WL_j+1、……上。而在本实施例中，交替使用“或非”门和“与非”门代替反相器缓冲器，例如对奇数号字线使用“或非”门，对偶数号字线使用“与非”门。往上述“或非”门另一方的输入端子输入试验模式信号TSTB的反相信号TST，往上述“与非”门另一方的输入端子输入试验模式信号TSTB。根据这种结构，在通常模式(TSTB＝“1”)中，各译码信号与以往一样施加在各字线上，可是，在试验模式(TSTB＝“0”)中，对字线按配置顺序交替施加“0”和“1”信号。例如，对奇数号字线使用“或非”门、对偶数号字线使用“与非”门场合，在试验模式中，对奇数号字线施加“0”，对偶数号字线施加“1”，这里所说“奇数”、“偶数”是指混载芯片110中信号线配置顺序的奇数、偶数。

图7表示将上述结构适用于ROM电路14上的电路图，该例的ROM电路14设有若干存储块，这些存储块由阵列状配置的许多存储单元构成，上述ROM电路14包括产生用于选择这些存储块MB0、MB1、……的选择信号的地址译码器72、产生用于选择在各存储块中某条字线的译码信号的地址译码器74、字线试验信号产生电路76、“与非”门组78、位线试验用偏置电路80、列选择电路(Y选择电路)82、读出放大器84及输出缓冲器86。

在上述结构中，字线试验信号产生电路76与图5中门G₁、G₂、……、G_j、G_j+1、……相当，在试验模式中，按配置顺序交替地向字线供给“0”和“1”信号。但是，在本例中，字线试验信号产生电路76的输出信号通过“与非”门组78供给各字线。可是，该“与非”门组78仅在各存储块之中由来自地址译码器72的选择信号所选择的存储块用于驱动字线，实质上与图5所示电路相同，字线试验信号产生电路76的各输出信号施加在各字线上。通过这种字线试验信号产生电路76，在试验模式中，对于所选择的存储块中的复数字线交替地施加“1”和“0”信号。

另外，在图7所示ROM电路14中，通过位线试验用偏置电路80，在试验模式中，对各位线按配置顺序交替地施加“1”和“0”信号。这种偏置电路80的具体结构可以是例如图8-10所示各种结构。图8和图9所示偏置电路是通常模式(TST＝“0”)中断开各位线的例子，这时，通过读出放大器84，提供通常模式中的偏置机能。图10所示的偏置电路是通常模式中吸拉位线的例子，这时，读出放大器84不需要偏置机能。并且，图10所示例子也可应用于位线预通电方式(将要读出时为“H”电平，读出时断开)。

上面以ROM电路14为例，说明用于检测字线间短路故障和位线间短路故障的结构，但是，对于RAM电路13通过同样结构也能检测这种信号线间的短路故障。

下面说明上述实施例的动作，根据上述结构(参照图4)，仅当表示选择RAM电路13和ROM电路14双方的信号、即RAM选择信号RAMCSB及ROM选择信号ROMCSB输入场合(RAMCSB＝ROMCSB＝“0”)，试验模式信号TSTB成为“0”，此时表示试验模式，除此之外场合成为“1”，这表示通常模式。

在通常动作时，排它地使用RAM电路13和ROM电路14，选择信号RAMCSB和ROMCSB之中仅仅与使用电路对应的选择信号为“0”(起作用)，另一方选择信号为“1”(不起作用)，只要是正常动作，两选择信号RAMCSB、ROMCSB不会都成为“0”。

另一方面，进行试验时，使得通常动作中不使用的组合信号、即RAM选择信号RAMCSB和ROM选择信号ROMCSB的组合(RAMCSB＝ROMCSB＝“0”)供给混载芯片110，TSTB＝“0”，设定试验模式。

若这样设定试验模式，参照图4可以明白，RAM启动信号RAMEB和ROM启动信号ROMEB都为“1”(不起作用)，RAM电路13和ROM电路14都成为非选择状态。另外，设定试验模式时，RAMCSB＝ROMCSB＝“0”，所以，输入到数据缓冲器16的读出启动信号REB不管输出启动信号OEB而成为“1”，数据信号D0-D7端子成为浮动状态(高阻抗状态)。

如上所述，通过设定试验模式，RAM电路13和ROM电路14都成为非选择状态，能使本实施例的混载芯片100处于消耗电流几乎为零状态，即备用静止状态。因此，在试验模式中，通过测定电源电流，能够实施用于检测故障的所谓I ddq试验。

参照图7-10，在试验模式的RAM电路13和ROM电路14中，对字线和/或位线交替施加“1”和“0”信号，所以，通过上述I ddq试验能检测因字线间和位线间短路而引起的故障。

根据本实施例，使RAM选择信号RAMCSB和ROM选择信号ROMCSB都为“0”，通过通常动作中不使用的输入信号组合，来设定试验模式。这样，使该特别输入信号组合输向通常动作中使用的复数外部端子，不用增加外部端子，而且不需要高电压检测电路，就能设定试验模式。

当通过组合信号输向通常动作中使用的外部端子设定试验模式时，有时会因误动作、误使用违反本意设定试验模式，从而因该芯片输出信号与其它芯片输出信号干涉等对周围芯片带来坏影响，发生不合适状况。但是，在本实施例中，若设定试验模式，用于输出从RAM电路13或ROM电路14读出的数据D0-D7的端子成为浮动状态(或逻辑电平被固定化)，即使因误动作、误使用时设定试验模式也不会发生上述不合适状况。另外，在试验模式中，RAM电路13和ROM电路14都成为非选择状态，即使因误动作、误使用设定试验模式，也不会无端地耗费电流。

根据本实施例，在试验模式的RAM电路13和ROM电路14中，对字线和位线交替地施加“1”和“0”信号，通过测定电源电流，能在短时间里检测因字线间、位线间短路而引起的故障。

Claims (6)

1.一种半导体装置，作为动作模式包括进行正常动作的通常模式以及实施试验的试验模式，其特征在于，设有：

试验模式设定装置，组合应供给通常模式使用的所定复数端子的信号，使通常模式中正常动作时不会出现的所定组合信号供给该复数端子，将动作模式设定为试验模式；

动作控制装置，若由试验模式设定装置设定试验模式，则成为耗费电流几乎为零的备用状态；

输出控制装置，由试验模式设定装置设定试验模式，该输出控制装置使输出端子为高阻抗状态或逻辑电平被固定状态；

设有排它地被选择使用的复数电路；

上述复数端子是用于输入选择上述各复数电路信号的端子；

若同时选择上述复数电路之中至少两电路的组合信号供给上述复数端子，上述试验模式设定装置将端子模式设定为试验模式。

2.根据权利要求1中所述的半导体装置，其特征在于，设有：

阵列结构的存储器电路，包括以所定间隔配置的复数根字线、以所定间隔配置成与上述复数根字线交叉的复数根位线、配置在上述复数根字线与复数根位线交叉各位置的由存储器单元所构成的存储器单元阵列；

电位设定装置，若通过上述试验模式设定装置设定为试验模式，该电位设定装置对上述阵列结构存储器电路中的复数根字线和/或复数根位线按配置顺序交替设定两种不同电位。

3.一种半导体装置，设有输出线互相连接的至少包含两个存储器电路的复数存储器电路、分别用于输入与上述复数存储器电路中各电路对应的选择信号、即选择上述复数存储器电路之中应使用的存储器电路的选择信号的端子、将上述相互连接的输出线信号往外部输出的输出电路，以及对半导体装置进行控制的控制电路，包括进行正常动作的通常模式以及实施试验的试验模式；其特征在于，控制电路设有：

试验模式设定装置，若通过上述选择信号输出线相互连接的至少两个存储器电路被同时选择的话，该试验模式设定装置将上述复数存储器电路之中的至少一个存储器电路设定为试验模式；

输出控制装置，若通过上述选择信号输出线相互连接的至少两个存储器电路被同时选择的话，该输出控制装置将用于从输出电路往外部输出信号的输出端子设为高阻抗状态或逻辑电平被固定状态。

4.根据权利要求3中所述的半导体装置，其特征在于，设有动作控制装置，若通过上述试验模式设定装置设定为试验模式，则成为耗费电流几乎为零的备用状态。

5.根据权利要求4中所述的半导体装置，其特征在于，上述复数存储器电路包括：

阵列结构的存储器电路，包括以所定间隔配置的复数根字线、以所定间隔配置成与上述复数根字线交叉的复数根位线、配置在上述复数根字线与复数根位线交叉各位置的由存储器单元所构成的存储器单元阵列；

电位设定装置，若通过上述试验模式设定装置设定为试验模式，该电位设定装置对上述阵列结构存储器电路中的复数根字线和/或复数根位线按配置顺序交替设定两种不同电位。

6.根据权利要求2或5中所述的半导体装置，其特征在于，上述电位设定装置是对上述阵列结构存储器电路中各字线按配置顺序交替设定两种不同电位的装置；

(1)设有与上述各字线对应的第1类或第2类的逻辑门，第1类逻辑门与第2类逻辑门按配置顺序交替与上述字线相对应；

(2)输入用于选择与逻辑门对应的字线的译码信号以及表示是否试验模式的试验模式信号，当为通常模式时，输出所输入的译码信号，当为试验模式时，若该逻辑门为第1类门，则输出第1逻辑电平信号，若该逻辑门为第2类门，则输出与第1逻辑电平反相的第2逻辑电平信号；

根据从各逻辑门输出的信号对各字线按配置顺序交替设定两类不同的电位。

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