CN1501404A - 半导体存储电路 - Google Patents

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CN1501404A CNA031540791A CN03154079A CN1501404A CN 1501404 A CN1501404 A CN 1501404A CN A031540791 A CNA031540791 A CN A031540791A CN 03154079 A CN03154079 A CN 03154079A CN 1501404 A CN1501404 A CN 1501404A
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�´���
月川靖彦
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Abstract

本发明的课题是，提供在将薄膜晶体管用于读出放大器的场合也能够在位线对之间施加高的电位差、进行老化试验的半导体存储电路。在半导体存储电路中设置用厚膜晶体管形成的、同时将第1、第2电位和第3、第4电位分别与第1位线对和第2位线对耦合的第1和第2短路晶体管电路。

Description

半导体存储电路
技术领域
本发明涉及通过对半导体存储电路中，特别是DRAM芯片中存储单元施加比通常工作模式时高的电压，来筛选具有与早期缺陷关联的潜在缺陷的芯片的老化试验电路。
背景技术
图4示出了现有的半导体存储电路的结构。现有的半导体存储电路包括具有配置成矩阵状的多个存储单元MC的存储单元阵列1。对存储单元阵列1的行设置了位线对BL1和/BL1以及位线对BL2和/BL2，而对存储单元阵列1的列设置了多条字线WL。存储单元MC位于位线与字线WL的交点处，各存储单元MC是由1个晶体管和1个电容器构成的DRAM存储单元。
在存储单元阵列1的两侧，分别设置了具有多个读出放大器SA的读出放大电路2。存储单元阵列1的右侧的读出放大器SA与位线对BL1和/BL1连接，将位线对BL1与/BL1之间的微小电位差进行放大，而存储单元阵列1的左侧的读出放大器SA与位线对BL2和/BL2连接，将位线对BL2与/BL2之间的微小电位差进行放大。
图4的现有半导体存储电路的存储单元阵列1在字线WL的方向将位线对BL1和/BL1与位线对BL2和/BL2相互套叠地进行了组合，具有依序排列了位线BL1、BL2、/BL1和/BL2的多个组重复排列的四分之一节距单元配置(例如参照专利文献1)。
在读出放大电路2与存储单元阵列1之间设置了位线均衡电路BLEQ和位线-读出放大器互连电路BLI。位线均衡电路BLEQ起着在待机时将位线对设定为相同电位的作用。在图4中设定了VBL1和VBL2这2个电位(例如参照专利文献2)。
在通常工作模式下电位VBL1和VBL2被设定成VBL1＝VBL2。读出放大电路2被在其左右侧设置的位线-读出放大器互连电路BLI共用，故将它称为共用读出放大结构。位线-读出放大器互连电路BLI在字线WL激活时用于将读出放大电路2的左右侧位线对中的一方的位线对与对应的读出放大电路2隔离，以减小位线的寄生电容。
为确保存储单元的可靠性，在出厂之前，通过对存储单元施加比通常工作模式时高的电压，进行筛选具有与早期缺陷关联的潜在缺陷的芯片的老化试验。对在老化试验中被判定为不合格的芯片，通过更换为合格的芯片，将其作为不合格品废弃，借此在出厂前将其剔除。将通过老化试验检测潜在缺陷的速度称为老化加速性。
老化加速性与老化试验时施加的电压有关。当然，老化电压越高，老化加速性就越高。另外，由于老化时间越长，对潜在缺陷的检测就越取得进展，所以为了提高老化效果，最好用尽可能高的电压，并进行尽可能长的时间的老化试验。但是，老化时间一长，生产率则降低，因此，为了经济地进行老化试验，在不使晶体管等击穿的范围内应该用尽量高的电压进行老化。
为了在图4所示的四分之一节距单元配置的存储单元阵列1中相互邻接的位线BL、BL2、/BL1和/BL2之间施加电压应力进行老化试验，利用了位线均衡电路BLEQ。即，由于当将位线均衡电路BLEQ的信号设定为H电平，将电位VBL1和VBL2分别设定为H电平和L电平时，位线对BL1和/BL1被设定为H电平，而位线对BL2和/BL2被设定为L电平，所以能够在相互邻接的位线BL1、BL2、/BL1和/BL2之间施加电压应力。
反之，当将电位VBL1和VBL2分别设定为L电平和H电平时，位线对BL1和/BL1被设定为L电平，而位线对BL2和/BL2被设定为H电平。因此，借助于将在正常模式时为VBL1＝VBL2的电位VBL1和VBL2设定成不同的值，能够在相互邻接的位线BL1、BL2、/BL1和/BL2之间施加电压应力。
图5示出了另外的现有半导体存储电路的结构，图5的存储单元阵列1在字线WL的方向交互地设置了位线对BL1和/BL1以及位线对BL2和/BL2，具有依序排列了位线BL1、/BL1、BL2和/BL2的多个组重复排列的半节距单元配置(例如参照专利文献1)。
在图4的四分之一节距单元配置的存储单元阵列1与图5的半节距单元配置的存储单元阵列1中选择哪一种虽然由种种因素决定，但主要由存储单元的微细加工的容易程度和形成存储单元的晶体管的电流驱动能力最佳化的容易程度决定。
在图5的现有半导体存储电路中，与图4的现有半导体存储电路一样，也能够利用位线均衡电路BLEQ在位线之间施加电压应力。即，由于当将位线均衡电路BLEQ的信号设定为H电平，将电位VBL1和VBL2分别设定为H电平和L电平时，位线对BL1和/BL1被设定为H电平，而位线对BL2和/BL2被设定为L电平，所以能够在位线/BL1与BL2之间以及在位线/BL2与BL1之间施加电压应力。
反之，当将电位VBL1和VBL2分别设定为L电平和H电平时，位线对BL1和/BL1被设定为L电平，而位线对BL2和/BL2被设定为H电平，因此，能够在位线/BL1与BL2之间以及在位线/BL2与BL1之间施加电压应力。在图5的例中，不能够利用位线均衡电路BLEQ在邻接的位线BL1与/BL1之间以及在邻接的位线BL2与/BL2之间施加电压应力。
于是，在图5的半节距单元配置的存储单元阵列1中，也必须在邻接的位线BL1与/BL1或在邻接的位线BL2与/BL2之间施加电压应力。为此，可以用应施加电压应力的电压来激活读出放大器SA。图6是读出放大器SA的电路图。由于通过将读出放大器激活信号SAP和SAN分别设定为H电平和L电平，位线对BL和/BL分别被设定为H电平和L电平，或者L电平和H电平，所以能够在位线对BL与/BL之间施加电压应力。由于如果像老化试验时那样将供给读出放大器SA的电源电位提高，则位线对BL与/BL之间的电位也增大，所以能够进行老化。
近年来，DRAM的工作电压有降低的趋势，例如，成为以前标准的SDRAM(同步DRAM)的工作电压是3.3V，而现在主流的DDR(双数据速率)型DRAM的工作电压为2.5V。甚至，被认为是未来主流的DDR-II型DRAM的工作电压为1.8V。逐年降低DRAM的工作电压的目的是为了降低DRAM的工作电流以及为了减小高速工作时的电磁噪声。
但是，DDR-II型DRAM的工作频率在400MHz以上，为用1.8V的电源电压进行这样高速的工作，必须提高在电路中所使用的晶体管的驱动能力。实际上，为了在低电压下得到高驱动力，在DDR-II型DRAM中，对芯片内部的控制电路或数据处理电路等使用了电介质的膜厚比存储单元的晶体管的膜厚为薄的晶体管。
[专利文献1]
特开平10-340598号公报(第67段，图4和图1)
[专利文献2]
特开2001-243794号公报(第34段，图2)
这样，在现有的半导体存储电路中，用薄膜晶体管形成读出放大器的晶体管，而又用厚膜晶体管形成DDR-II型DRAM的存储单元晶体管、位线均衡电路的晶体管和位线-读出放大器互连电路的晶体管，形成为薄膜晶体管和厚膜晶体管的混合结构。在这种情形下，如上所述当将供给图6的读出放大器SA的电源电位像老化试验时那样地提高以进行老化时就出现了问题。
即，虽然为了用低电压检测位线对之间的微小电位差而将阈值电压设定得较低，但是，为了在低的阈值电压下也将关断时的漏泄电流抑制得很小，最好用薄膜晶体管形成读出放大器SA。因此，在用薄膜晶体管形成读出放大器SA的场合，由于当提高读出放大器SA的电压时读出放大器SA将遭到击穿，所以不能够提高读出放大器SA的电压。
例如，将厚膜晶体管的氧化膜厚设定为6.5nm，并将薄膜晶体管的氧化膜厚设定为3.5nm，设在老化试验时施加在氧化膜的电场应力为8MV/cm，虽对厚膜晶体管可施加5.2V，但由于在读出放大器SA所连接的位线对之间只能施加2.8V的电位差，所以老化加速性较差。
发明内容
为解决现有技术的上述问题，本发明的目的在于提供在将薄膜晶体管用于读出放大器的场合也能够在位线对之间施加高的电位差、进行老化试验的半导体存储电路。
第1方面所述的半导体存储电路是具有通常工作模式和老化试验模式的半导体存储电路，它包括：含有配置成矩阵的多个存储单元、在上述矩阵的行中设置的多条位线和在上述矩阵的列中设置的多条字线的存储单元阵列；含有在上述位线方向在上述存储单元阵列的两侧分别设置的、同时各自分别与上述位线中的第1位线对连接的多个第1读出放大器和各自分别与上述位线中的第2位线对连接的多个第2读出放大器的第1和第2读出放大电路；将上述第1位线对和上述第2位线对分别与上述第1读出放大电路和上述第2读出放大电路耦合的第1和第2位线-读出放大器互连电路；在待机时将上述第1位线对和上述第2位线对分别设定为相同电位的第1和第2位线均衡电路；以及将第1、第2电位和第3、第4电位分别与上述第1位线对和上述第2位线对耦合的第1和第2短路晶体管电路，另外，在上述存储单元阵列与上述第1读出放大电路之间设置上述第1位线-读出放大器互连电路、上述第1位线均衡电路和上述第1短路晶体管电路，同时在上述存储单元阵列与上述第2读出放大电路之间设置上述第2位线-读出放大器互连电路、上述第2位线均衡电路和上述第2短路晶体管电路，以使上述第1和第2短路晶体管电路被配置成比上述第1和第2位线-读出放大器互连电路更靠上述存储单元阵列，并且，用薄膜晶体管形成上述第1读出放大器和上述第2读出放大器，而用厚膜晶体管形成上述第1和第2位线-读出放大器互连电路、上述第1和第2位线均衡电路以及上述第1和第2短路晶体管电路。
附图说明
图1是示出本发明实施例1的半导体存储电路的结构的电路图。
图2是说明图1的半导体存储电路的工作的图。
图3是示出本发明实施例2的半导体存储电路的结构的电路图。
图4是示出现有半导体存储电路的结构的电路图。
图5是示出另一种现有半导体存储电路的结构的电路图。
图6是示出图5的现有半导体存储电路中的读出放大器的结构的电路图。
具体实施方式
下面参照附图对本发明的各实施例进行说明。
(实施例1)
图1示出了本发明实施例1的具有通常工作模式和老化试验模式的半导体存储电路的结构。该半导体存储电路包括具有配置成矩阵状的多个存储单元MC的存储单元阵列1。对存储单元阵列1的行设置了位线对BL1和/BL1以及位线对BL2和/BL2，而对存储单元阵列1的列设置了多条字线WL。存储单元MC位于位线与字线WL的交点处，并且由1个晶体管和1个电容器构成。
在图1中，该存储单元阵列1在字线WL的方向交互地设置了位线对BL1和/BL1以及位线对BL2和/BL2，具有依序排列了位线BL1、/BL1、BL2和/BL2的多个组重复排列的半节距单元配置。
在图1的半导体存储电路中，具有多个读出放大器SA的读出放大电路2、具有多个晶体管Q1的位线-读出放大器互连电路BLI、具有多个晶体管Q2的位线均衡电路BLEQ、具有多个短路晶体管Q3的短路晶体管电路3还依次在接近存储单元阵列1的方向上设置在存储单元阵列1的两侧的每一侧。短路晶体管电路3的短路晶体管Q3接受短路信号ST使位线与电位VBL1、VBL2、VBL3和VBL4短路。即，位线BL1、BL2、/BL1和/BL2经短路晶体管Q3分别与电位VBL3、VBL2、VBL1和VBL4连接。
存储单元阵列1的右侧的读出放大器SA与位线对BL1和/BL1连接，将位线对BL1与/BL1之间的微小电位差进行放大，而存储单元阵列1的左侧的读出放大器SA与位线对BL2和/BL2连接，将位线对BL2与/BL2之间的微小电位差进行放大。位线均衡电路BLEQ起着在待机时将位线对设定为相同电位的作用，而位线-读出放大器互连电路BLI用于在字线WL激活时将读出放大电路2的左右侧位线对中的一方的位线对与对应的读出放大电路2隔离，以减小位线的寄生电容。
在图1的半导体存储电路1中，用薄膜晶体管形成读出放大电路2的读出放大器SA，而用厚膜晶体管形成位线-读出放大器互连电路BLI的晶体管Q1、位线均衡电路BLEQ的晶体管Q2和短路晶体管电路3的短路晶体管Q3。
下面对在上述结构的半导体存储电路中在位线之间施加高的电压应力进行老化的方法加以说明。在老化试验模式时将位线-读出放大器互连电路BLI的信号设定为L电平，使读出放大器SA与位线在电学上断开。之后，将电位VBL1和VBL4设定为H电平，将电位VBL2和VBL3设定为L电平，将短路信号ST设定为H电平。这样一来，由于位线BL1和BL2分别与L电平电位VBL3和L电平电位VBL2连接，而位线/BL1和/BL2分别与H电平电位VBL1和H电平电位VBL4连接，所以能够在相互邻接的位线BL1、/BL1、BL2和/BL2之间施加电压应力。
同样地，将电位VBL1和VBL4设定为L电平，将电位VBL2和VBL3设定为H电平，将短路信号ST设定为H电平。这样一来，由于位线BL1和BL2分别与H电平电位VBL3和H电平电位VBL2连接，而位线/BL1和/BL2分别与L电平电位VBL1和L电平电位VBL4连接，所以能够在相互邻接的位线BL1、/BL1、BL2和/BL2之间施加电压应力。
另外，如上所述，由于位线BL1、BL2、/BL1和/BL2经短路晶体管Q3分别与电位VBL3、VBL2、VBL1和VBL4连接，所以也能够使位线BL1、BL2、/BL1和/BL2分别独立地与任意的的电位连接。例如，由于若将电位VBL1和VBL3设定为H电平，将电位VBL2和VBL4设定为L电平，则位线BL1和/BL1被设定为H电平，位线BL2和/BL2被设定为L电平，所以能够如图2的箭头A所示，借助于现场的图形缺陷跳过位线/BL1，检测在位线BL1与BL2之间发生的短路。
在本实施例中，通过用厚膜晶体管形成位线-读出放大器互连电路BLI的晶体管Q1、位线均衡电路BLEQ的晶体管Q2和短路晶体管电路3的短路晶体管Q3，能够在位线对之间施加高的电位差，与此同时，由于借助于位线-读出放大器互连电路BLI可以防止位线的高电位向用薄膜晶体管形成的读出放大器SA的传递，所以能够将老化电压设定得较高。
(实施例2)
图3是示出了本发明实施例2的具有通常工作模式和老化试验模式的半导体存储电路的结构。在图3中，该半导体存储电路的存储单元阵列1在字线WL的方向相互套叠地组合了位线对BL1和/BL1以及位线对BL2和/BL2，具有依序排列了位线BL1、BL2、/BL1和/BL2的多个组重复排列的四分之一节距单元配置。该半导体存储电路的另一结构，由于与图1的半导体存储电路的相同，所以省略其说明。
图3的半导体存储器件的老化试验也能与图1的半导体存储器件同样地进行。例如，当将电位VBL1和VBL3设定为H电平，将电位VBL2和VBL4设定为L电平时，由于位线BL1和/BL1被设定为H电平，而位线BL2和/BL2被设定为L电平，所以能够在相互邻接的位线BL1、BL2、/BL1和/BL2之间施加电压应力。
另外，当将电位VBL1和VBL2设定为H电平，将电位VBL3和VBL4设定为L电平时，由于位线BL2和/BL1被设定为H电平，而位线BL1和/BL2被设定为L电平，所以能够在位线BL1与BL2之间以及在位线/BL1与/BL2之间施加电压应力。
在本实施例中，通过用厚膜晶体管形成位线-读出放大器互连电路BLI的晶体管Q1、位线均衡电路BLEQ的晶体管Q2和短路晶体管电路3的短路晶体管Q3，能够在位线对之间施加高的电位差，与此同时，由于借助于位线-读出放大器互连电路BLI可以防止位线的高电位向用薄膜晶体管形成的读出放大器SA的传递，所以能够将老化电压设定得较高。
[发明的效果]
如上所述，按照第1方面所述的发明，在具有通常工作模式和老化试验模式的半导体存储电路中，
包括：含有配置成矩阵状的多个存储单元、在上述矩阵的行中设置的多条位线和在上述矩阵的列中设置的多条字线的存储单元阵列；含有在上述位线方向在上述存储单元阵列的两侧分别设置的、同时各自分别与上述位线中的第1位线对连接的多个第1读出放大器和各自分别与上述位线中的第2位线对连接的多个第2读出放大器的第1和第2读出放大电路；将上述第1位线对和上述第2位线对分别与上述第1读出放大电路和上述第2读出放大电路耦合的第1和第2位线-读出放大器互连电路；在待机时将上述第1位线对和上述第2位线对分别设定为相同电位的第1和第2位线均衡电路；以及将第1、第2电位和第3、第4电位分别与上述第1位线对和上述第2位线对耦合的第1和第2短路晶体管电路，另外，在上述存储单元阵列与上述第1读出放大电路之间设置了上述第1位线-读出放大器互连电路、上述第1位线均衡电路和上述第1短路晶体管电路，同时在上述存储单元阵列与上述第2读出放大电路之间设置了上述第2位线-读出放大器互连电路、上述第2位线均衡电路和上述第2短路晶体管电路，以使上述第1和第2短路晶体管电路被配置成比上述第1和第2位线-读出放大器互连电路更靠上述存储单元阵列，并且，由于用薄膜晶体管形成上述第1读出放大器和上述第2读出放大器，而用厚膜晶体管形成上述第1和第2位线-读出放大器互连电路、上述第1和第2位线均衡电路以及上述第1和第2短路晶体管电路，所以用厚膜晶体管形成位线-读出放大器互连电路的晶体管、位线均衡电路的晶体管和短路晶体管电路的短路晶体管，能够在位线对之间施加高的电位差，与此同时，由于借助于位线-读出放大器互连电路可以防止位线的高电位向用薄膜晶体管形成的读出放大器传递，所以能够将老化电压设定得较高。

Claims (3)

1.一种半导体存储电路，它是具有通常工作模式和老化试验模式的半导体存储电路，其特征在于，包括：
含有配置成矩阵状的多个存储单元、在上述矩阵的行中设置的多条位线和在上述矩阵的列中设置的多条字线的存储单元阵列；
含有在上述位线方向在上述存储单元阵列的两侧分别设置的、同时各自分别与上述位线中的第1位线对连接的多个第1读出放大器和各自分别与上述位线中的第2位线对连接的多个第2读出放大器的第1和第2读出放大电路；
将上述第1位线对和上述第2位线对分别与上述第1读出放大电路和上述第2读出放大电路耦合的第1和第2位线-读出放大器互连电路；
在待机时将上述第1位线对和上述第2位线对分别设定为相同电位的第1和第2位线均衡电路；以及
将第1、第2电位和第3、第4电位分别与上述第1位线对和上述第2位线对耦合的第1和第2短路晶体管电路，
另外，在上述存储单元阵列与上述第1读出放大电路之间设置上述第1位线-读出放大器互连电路、上述第1位线均衡电路和上述第1短路晶体管电路，同时在上述存储单元阵列与上述第2读出放大电路之间设置上述第2位线-读出放大器互连电路、上述第2位线均衡电路和上述第2短路晶体管电路，以使上述第1和第2短路晶体管电路被配置成比上述第1和第2位线-读出放大器互连电路更靠上述存储单元阵列，
并且，用薄膜晶体管形成上述第1读出放大器和上述第2读出放大器，而用厚膜晶体管形成上述第1和第2位线-读出放大器互连电路、上述第1和第2位线均衡电路以及上述第1和第2短路晶体管电路。
2.如权利要求1所述的半导体存储电路，其特征在于：
上述存储单元阵列具有在上述字线方向交互地设置了上述第1位线对和上述第2位线对的半节距单元配置。
3.如权利要求1所述的半导体存储电路，其特征在于：
上述存储单元阵列具有在上述字线方向相互套叠地组合了上述第1位线对和上述第2位线对的四分之一节距单元配置。
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