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Die vorliegende Erfindung betrifft
eine Burn-In-Testschaltung
zur Überprüfung eines
Chips, der einen zu einem Anfangsdefekt führenden Potentialdefekt aufweist,
durch Anlegen einer Spannung, die größer als diejenige in einem
normalen Betriebsmodus ist, an eine Speicherzelle in einer Halbleiterspeicherschahtung,
insbesondere eines DRAM-Chips.
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4 zeigt
einen Aufbau einer herkömmlichen
Halbleiterspeicherschaltung. Die herkömmliche Halbleiterspeicherschaltung
enthält
ein Speicherzellenfeld mit mehreren Speicherzellen MC, die in einer Matrix
angeordnet sind. Es sind ein Bitleitungspaar BLl und /BL1 und ein
Bitleitungspaar BL2 und /BL2 in Reihen der Matrix vorgesehen, während mehrere Wortleitungen
WL in Spalten der Matrix vorgesehen sind. Die Speicherzellen MC
sind an Schnittpunkten zwischen den Bitleitungen und den Wortleitungen
WL angeordnet. Jede Speicherzelle MC ist eine DRAM-Speicherzelle, die
einen Transistor und eine Kapazität enthält.
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Eine Wahrnehmungsverstärkerschaltung 2, die
mehrere Wahrnehmungsverstärker
SA enthält,
ist an den jeweiligen gegenüberliegenden
Seiten des Speicherzellenfeldes 1 vorgesehen. Die an der
rechten Seite des Speicherzellenfeldes 1 angeordneten Wahrnehmungsverstärker SA
sind mit dem Bitleitungspaar BL1 und /BL1 verbunden, um eine winzige Potentialdifferenz
zwischen dem Bitleitungspaar BLl und /BL1 zu verstärken, während die
an der linken Seite des Speicherzellenfeldes 1 angeordneten Wahrnehmungsverstär ker SA
mit dem Bitleitungspaar BL2 und /BL2 verbunden sind, um eine winzige Potentialdifferenz
zwischen dem Bitleitungspaar BL2 und /BL2 zu verstärken.
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Wie z. B. der japanischen Patentoffenlegungsschrift
Nr. 10-340598 (1998) beschrieben ist, weist das Speicherzellenfeld 1 der
herkömmlichen Halbleiterspeicherschaltung
der 4 einen sogenannten
Zellenaufbau mit Viertelversatz auf, bei dem das Bitleitungspaar
BLl und /BL1 und das Bitleitungspaar BL2 und /BL2 teleskopisch in
Richtung der Wortleitungen WL miteinander kombiniert sind, so daß mehrere
Sätze,
die jeweils die aufeinanderfolgend angeordneten Bitleitungen BL1,
BL2, /BL1 und /BL2 aufweisen, wiederholt werden.
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Zwischen der Wahrnehmungsverstärkerschaltung 2 und
dem Speicherzellenfeld 1 sind eine Bitleitungsausgleichsschaltung
BLEQ und eine Zwischenverbindungsschaltung BLI zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern
vorgesehen. Die Bitleitungsausgleichsschaltung BLEQ setzt das Bitleitungspaar
während
der Bereitschaft (Standby) auf ein identisches Potential. In 4 sind zwei Potentiale VBL1
und VBL2 vorgesehen, wie es z. B. in der japanischen Patentoffenlegungsschrift
Nr. 2001-243794
(2001) beschrieben ist.
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Im normalen Betriebsmodus werden
die Potentiale VBL1 und VBL2 einander gleichgesetzt. Jede Wahrnehmungsverstärkerschaltung 2 wird
von zwei Zwischenverbindungsschaltungen BLI zur Verbindung der Bitleitungen
und Wahrnehmungsverstärker, die
an dessen beiden Seiten vorgese- hen sind, geteilt, und dieser Aufbau
wird als "Aufbau
mit geteiltem Wahrnehmungsverstärker" bezeichnet. Bei
der Aktivierung der Wortleitungen WL wird die Zwischenverbindungsschaltung
BLI zur Verbindung der Bitleitungen und Wahrnehmungsverstärker zur
Isolierung eines der gegen überliegenden
Bitleitungspaare der jeweiligen Wahrnehmungsverstärkerschaltungen 2 von
der entsprechenden Wahrnehmungsverstärkerschaltung 2 verwendet,
um die Streukapazität
der Bitleitungen zu verkleinern.
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Um die Zuverlässigkeit der Speicherzellen zu
gewährleisten,
wird vor der Verschiffung ein Burn-In-Test, bei dem ein Chip, der
einen zu einem Anfangsdefekt führenden
Potentialdefekt aufweist, überprüft wird,
durch Anlegen einer Spannung, die größer ist, als diejenige im normalen
Betriebsmodus, an die Speicherzellen durchgeführt. Der sich aus dem Burn-In-Test
als defekt ergebende Chip wird durch einen sich als nicht defekt
ergebenden Chip ersetzt und als defektes Produkt ausgestoßen, um
vor der Verschiffung beseitigt zu werden. Die Rate zur Erfassung
des möglichen
Defektes durch den Burn-In-Test wird als "Burn-In-Beschleunigung" bezeichnet. Die
Burn-In-Beschleunigung hängt
von einer in dem Burn-In-Test angelegten Spannung ab. Von Natur
aus ist die Burn-In-Beschleunigung höher, da die Burn-In-Spannung
höher ist.
Da die Burn-In-Periode länger
ist, schreitet die Erfassung des möglichen Defektes inzwischen
weiter fort. Um den Burn-In-Effekt zu verstärken, ist es daher wünschenswert,
daß der
Burn-In-Test mit einer so hohen Spannung wie möglich über eine so lange Zeitdauer wie
möglich
durchgeführt
wird. Wenn jedoch die Burn-In-Periode lang ist, verschlechtert sich
die Produktivität,
so daß der
Burn-In-Test ökonomisch
bei einer solchen hohen Spannung durchgeführt wird, bei der der Transistor
oder ähnliches
nicht zusammenbricht.
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Die Bitleitungsausgleichsschaltungen
BLEQ werden ein- gesetzt, um die benachbarten Bitleitungen BL1,
BL2, /BL1 und /BL2 in dem Speicherzellenfeld 1 des Zellenaufbaus
mit Viertelversatz der 4 einer
Spannungsbelastung auszusetzen, um den Burn-In-Test durchzuführen. Insbesondere
wird das Bitleitungspaar BLl und /BL1 auf einen ho hen Pegel eingestellt,
wenn die Potentiale VBL1 und VBL2 durch Setzen eines Signals der
Bitleitungsausgleichsschaltungen BLEQ auf einen hohen Pegel entsprechend
auf einen jeweiligen hohen Pegel und niedrigen Pegel eingestellt
werden. Da andererseits das Bitleitungspaar BL2 und /BL2 auf einen
niedrigen Pegel gesetzt wird, können
die benachbarten Bitleitungen BL1, BL2, /BL1 und /BL2 untereinander
einer Spannungsbelastung ausgesetzt werden.
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Wenn im Gegensatz dazu die Potentiale VBL1
und VBL2 jeweils auf einen niedrigen Pegel und hohen Pegel eingestellt
werden, werden das Bitleitungspaar BL1 und /BL1 auf einen niedrigen
Pegel und das Bitleitungspaar BL2 und /BL2 auf einen hohen Pegel
eingestellt. Daher können
die benachbarten Bitleitungen BL1, BL2, /BL1 und /BL2 untereinander
einer Spannungsbelastung unterzogen werden, indem die Potentiale
VBL1 und VBL2, die im normalen Betriebsmodus gleich sind, auf unterschiedliche Werte
eingestellt werden.
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5 zeigt
einen Aufbau einer anderen bekannten Halbleiterspeicherschaltung.
Wie z. B. in der oben genannten japanischen Patentoffenlegungsschrift
Nr. 10-340598 (1998) beschrieben ist, weist das Speicherzellenfeld 1 der 5 einen sogenannten Zellenaufbau
mit halben Versatz auf, bei dem das Bitleitungspaar BL1 und /BL1
und das Bitleitungspaar BL2 und /BL2 alternierend in Richtung der
Wortleitungen vorgesehen sind, so daß mehrere Sätze, die jeweils aufeinanderfolgend
die Bitleitungen BLl und /BL1, BL2 und /BL2 aufweisen, wiederholt
werden. Eine Entscheidung, welches Speicherzellenfeld 1, d.h. das
Speicherzellenfeld 1 des Zellenauf- baus mit Viertelversatz
der 4 oder das Speicherzellenfeld 1 des
Zellenaufbaus mit halben Versatz der 5 gewählt werden
sollte, hängt
von verschiedenen Faktoren wie hauptsächlich z. B. der Machbarkeit
der Mikroherstel lung der Speicherzellen und der Machbarkeit bezüglich der
Optimierung der Ansteuerstromstärke
eines Transistors in der Speicherzelle ab.
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Auch in der bekannten Halbleiterspeicherschaltung
der 5 kann zwischen
den benachbarten Bitleitungen unter Verwendung der Bitleitungsausgleichsschaltungen
BLEQ auf die selbe Weise wie bei der herkömmlichen Halbleiterspeicherschaltung
der 4 eine Spannungsbelastung
angelegt werden. Wenn die Potentiale VBL1 und VBL2 durch Setzen
eines Signals der Bitleitungsausgleichsschaltungen BLEQ auf einen
hohen Pegel entsprechend auf einen hohen Pegel und einen niedrigen
Pegel eingestellt werden, werden nämlich das Bitleitungspaar BL1
und /BL1 auf einen hohen Pegel und das Bitleitungspaar BL und /BL2
auf einen niedrigen Pegel eingestellt. Daher kann die Spannungsbelastung zwischen
den Bitleitungen /BL1 und BL2 und zwischen den Bitleitungen /BL2
und BLl angelegt werden.
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Wenn im Gegensatz dazu die Potentiale VBL1
und VBL2 entsprechend auf einen niedrigen Pegel und einen hohen
Pegel eingestellt werden, werden das Bitleitungspaar BL1 und /BL1
auf einen niedrigen Pegel und das Bitleitungspaar BL2 und /BL2 auf
einen hohen Pegel eingestellt. Daher kann zwischen den Bitleitungen/BL1
und BL2 und zwischen den Bitleitungen /BL2 und BL1 eine Spannungsbelastung
angelegt werden. In dem in 5 gezeigten
Beispiel kann zwischen den benachbarten Bitleitungen BLl und /BL1
und zwischen den benachbarten Bitleitungen BL2 und /BL2 keine Spannungsbelastung
angelegt werden. Daher ist es auch in dem Speicherzellenfeld 1 des
Zellenaufbaus mit halben Versatz der 5 notwendig,
die Spannungsbelastung zwischen den benachbarten Bitleitungen BL1 und
/BL1 und zwischen den benachbarten Bitleitungen BL2 und /BL2 anzulegen.
Zu diesem Zweck sollte der Wahrnehmungsverstärker SA bei einem Potential
aktiviert werden, das der angelegten Spannungsbelastung entspricht. 6 ist ein Schaltungsdiagramm
des Wahrnehmungsverstärkers 5A.
Durch Setzen der den Wahrnehmungsverstärker aktivierenden Signale
SAP und SAN auf einen entsprechenden niedrigen Pegel und hohen Pegel
werden die jeweiligen Leitungen des Bitleitungspaars BL und /BL
auf einen hohen Pegel und einen niedrigen Pegel oder einen niedrigen
Pegel und einen hohen Pegel eingestellt, so daß die Spannungsbelastung zwischen
dem Bitleitungspaar BL und /BL angelegt werden kann. Wenn ein Versorgungspotential
des Wahrnehmungsverstärkers
SA auf einen so hohen Pegel wie bei dem Burn-In-Test angehoben wird, erhöht sich
ebenfalls das Potential zwischen dem Bitleitungspaar BL und /BL,
so daß der
Burn-In-Test durchgeführt werden kann.
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In jüngsten Jahren befinden sich
Betriebsspannungen von DRRMs im Abwärtstrend. Ein früherer Standard
synchron-DRAM (SDRAM) hatte z. B. eine Betriebsspannung von 3,3
V. Der derzeit verwendete DRAM vom Typ mit doppelter Datenrate (DDR)
besitzt jedoch vorwiegend eine Betriebsspannung von 2,5 V. Außerdem besitzt
ein DRAM vom Typ mit doppelter Datenrate II (DDR-II), der als in
Zukunft am häufigsten
verwendete angesehen wird, eine Betriebsspannung von 1,8 V. Ein
Grund für
die Verringerung der Betriebsspannung des DRAM von Jahr zu Jahr
besteht darin, den Betriebsstrom des DRAM und elektromagnetisches
Rauschen im Hochgeschwindigkeitsbetrieb zu verringern.
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Der DRAM vom Typ DDR-II besitzt jedoch eine
Betriebsfrequenz von nicht weniger als 400 MHz. Daher ist es in
dem Fall, in dem der DRAM vom Typ DDR-II mit einer derart hohen
Geschwindigkeit mit einer Versorgungsspannung von 1,8 V betrieben wird,
notwendig, die Ansteuerfähigkeit
von Transistoren, die in der Schaltung verwendet werden, zu verbessern.
Tatsächlich
besitzen Transistoren im DRAM vom Typ DDR-II einen dielektrischen
Film, der dünner
ist als diejenigen Filme der Speicherzellen, die für eine Steuerschaltung
oder eine Datenverarbeitungsschaltung im Chip verwendet werden,
um eine hohe Ansteuerstärke
bei niedriger Spannung zu erhalten.
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Somit werden die Transistoren des
Wahrnehmungsverstärkers
bei bekannten Halbleiterspeicherschaltungen durch Dünnfilm-Transistoren
ausgebildet, während
die Transistoren der Speicherzellen des DRAM vom Typ DDR-II, die
Transistoren der Bitleitungsausgleichsschaltungen und der Zwischenverbindungsschaltung
zur Verbindung der Bitleitung und der Wahrnehmungsverstärker durch
Dickfilm-Transistoren
ausgebildet werden, so daß die Dünnfilm-Transistoren und
die Dickfilm-Transistoren gemischt vorgesehen sind. In diesem Fall
entsteht ein Problem, wenn der Burn-In-Test durch Erhöhen der
Versorgungsspannung des Wahrnehmungsverstärkers A der 6 auf die im Burn-In-Test verwendete Spannung durchgeführt wird.
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In dem Wahrnehmungsverstärker SA
wird nämlich
eine Schwellenspannung niedrig eingestellt, um bei einer niedrigen
Spannung eine winzige Potentialdifferenz zwischen dem Bitleitungspaar
zu erfassen. Um den Sperrleckstrom bei der niedrigen Schwellenspannung
auf einen kleinen Wert zu begrenzen, werden die Transistoren des
Wahrnehmungsverstärkers
SA wünschenswerterweise
durch Dünnfilm-Transistoren ausgebildet.
Wenn die Transistoren des Wahrnehmungsverstärkers SA durch Dünnfilm-Transistoren
ausgebildet werden, bricht der Wahrnehmungsverstärker SA zusammen, wenn die Spannung
des Wahrnehmungsverstärkers
SA angehoben wird. Daher ist es unmöglich, die Spannung des , Wahrnehmungsverstärkers SA
anzuheben.
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Wenn z. B. angenommen wird, daß die Dicke eines
Oxidfilmes des Dickfilm-Transistors 6,5 nm beträgt, die Dicke eines Oxidfilmes
des Dünnfilm-Transistors
3,5 nm und eine elektrische Feldbelastung, die im Burn-In-Test auf
den Oxidfilm wirkt, 8 MV/cm beträgt,
kann eine Potentialdifferenz von 5,2 V an den Dickfilm-Transistor
angelegt werden, aber nur eine Potentialdifferenz von 2,8 V zwischen
dem Bitleitungspaar, das mit dem Wahrnehmungsverstärker verbunden
ist, so daß die
Burn-In-Beschleunigung gering ist.
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Dementsprechend ist es eine Aufgabe
der Erfindung, die obigen angeführten
Nachteile des Standes der Technik zu vermeiden, indem eine Halbleiterspeicherschaltung
bereitgestellt wird, die einen Burn-In-Test durch Anlegen einer
hohen Potentialdifferenz an ein Bitleitungspaar sogar in dem Fall
durchführen
kann, in dem ein Dünnfilm-Transistor für einen Wahrnehmungsverstärker verwendet
wird.
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Zur Lösung der Aufgabe besitzt eine
erfindungsgemäße Halbleiterspeicherschaltung
mit einem normalen Betriebsmodus und einem Burn-In-Testmodus ein
Speicherzellenfeld, das mehrere Speicherzellen, die in einer Matrix
angeordnet sind, mehrere Bitleitungen, die in Reihen der Matrix vorgesehen
sind, und mehrere Wortleitungen enthält, die in Spalten der Matrix
vorgesehen sind. Erste und zweite Wahrnehmungsverstärkerschaltungen
sind an jeweiligen gegenüberliegenden
Seiten des Speicherzellenfeldes in einer Richtung der Bitleitungen vorgesehen
und enthalten mehrere erste Wahrnehmungsverstärker, die jeweils mit einem
ersten Bitleitungspaar der Bitleitungen verbunden sind, und mehrere
zweite Wahrnehmungsverstärker,
die jeweils mit einem zweiten Bitleitungspaar der Bitleitungen verbunden
sind. Erste und zweite Zwischenverbindungsschal- tungen zur Verbindung
von Bitleitungen und Wahrnehmungsverstärkern koppeln die ersten und
zweiten Bitleitungspaare mit den jeweiligen ersten und zweiten Wahrnehmungsverstärkerschaltungen.
Erste und zweite Bitleitungsaus gleichsschaltungen setzen die ersten
und zweiten Bitleitungspaare während
des Bereitschaftszustandes auf jeweilige erste und zweite identische
Potentiale. Eine erste Kurzschluß-Transistorschaltung koppelt
erste und zweite Potentiale mit dem ersten Bitleitungspaar, während eine
zweite Kurzschluß-Transistorschaltung dritte
und vierte Potentiale mit dem zweiten Bitleitungspaar koppelt. Die
erste Zwischenverbindungsschaltung zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern,
die erste Bitleitungsausgleichsschaltung und die erste Kurzschluß-Transistorschaltung
sind zwischen dem Speicherzellenfeld und der ersten Wahrnehmungsverstärkerschaltung vorgesehen,
während
die zweite Zwischenverbindungsschaltung zur Verbindung der Bitleitungen
und Wahrnehmungsverstärkern,
die zweite Bitleitungsausgleichsschaltung und die zweite Kurzschluß-Transistorschaltung
zwischen dem Speicherzellenfeld und der zweiten Wahrnehmungsverstärkerschaltung
vorgesehen sind, so daß die
ersten und zweiten Kurzschluß-Transistorschaltungen
jeweils näher
am Speicherzellenfeld angeordnet sind als die ersten und zweiten
Zwischenverbindungsschaltungen zur Verbindung von Bitleitungen und
Wahrnehmungsverstärkern.
Jeder erste und zweite Wahrnehmungsverstärker ist durch einen ersten
Transistor ausgebildet, der einen ersten Gate-Isolierfilm aufweist,
während
jede erste und zweite Zwischenverbindungsschaltung zur Verbindung
von Bitleitungen und Wahrnehmungsverstärkern, jede erste und zweite
Bitleitungsausgleichsschaltung und jede erste und zweite Kurzschluß-Transistorschaltung
durch einen zweiten Transistor ausgebildet ist, der einen zweiten Gate-Isolierfilm
aufweist, der dicker als der erste Gate-Isolierfilm ist.
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Diese Aufgabe und Merkmale der vorliegenden
Erfindung werden anhand der folgenden Beschreibung in Verbindung
mit bevorzugten Ausführungsformen
mit Bezug auf die zugehörigen
Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Schaltungsdiagramm eines Aufbaus einer Halbleiterspeicherschaltung
einer ersten erfindungsgemäßen Ausführungsform,
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2 eine
Darstellung zur Erläuterung
des Betriebes der Halbleiterspeicherschaltung der 1,
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3 ein
Schaltungsdiagramm eines Aufbaus einer Halbleiterspeicherschaltung
gemäß einer zweiten
erfindungsgemäßen Ausführungsform,
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4 ein
Schaltungsdiagramm eines Aufbaus einer Halbleiterspeicherschaltung
nach dem Stand der Technik,
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5 ein
Schaltungsdiagramm eines Aufbaus einer anderen Halbleiterspeicherschaltung nach
dem Stand der Technik, und
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6 ein
Schaltungsdiagramm eines Aufbaus eines in der Halbleiterspeicherschaltung
nach dem Stand der Technik der 5 verwendeten Wahrnehmungsverstärkers.
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Es wird darauf hingewiesen, daß in der
folgenden Beschreibung gleiche Teile der verschiedenen Ansichten
der zugehörigen
Zeichnungen mit gleichen Bezugszeichen bezeichnet sind.
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Im Folgenden werden Ausführungsformen der
vorliegenden Erfindung mit Bezug auf die Zeichnungen erläutert.
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(Erste Ausführungsform)
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1 zeigt
einen Aufbau einer Halbleiterspeicherschaltung mit einem normalen
Betriebsmodus und einem Burn-In-Testmodus gemäß einer ersten erfindungsgemäßen Ausführungsform.
Diese Halbleiterspeicherschaltung enthält ein Speicherzellenfeld mit
mehreren Speicherzellen MC, die in einer Matrix angeordnet sind.
Bitleitungspaare BL und /BL1 und Bitleitungspaare BL2 und /BL2 sind
in den Reihen der Matrix vorgesehen, während mehrere Wortleitungen
WL in Spalten der Matrix vorgesehen sind. Die Speicherzellen MC
sind an Schnittpunkten zwischen den Bitleitungen und den Wortleitungen
WL angeordnet. Jede der Speicherzellen MC besteht aus einem Transistor
und einer Kapazität.
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In 1 weist
das Speicherzellenfeld 1 einen Zellenaufbau mit halben
Versatz auf, bei dem die Bitleitungspaare BL1 und /BL1 und die Bitleitungspaare
BL2 und /BL2 alternierend in Richtung der Wortleitungen WL vorgesehen
sind, so daß mehrere Sätze mit
jeweils aufeinanderfolgend angeordneten Bitleitungen BLl, /BL1,
BL2 und /BL2 wiederholt werden.
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In der Halbleiterspeicherschaltung
der 1 sind außerdem jeweils
eine Wahrnehmungsverstärkerschaltung 2 mit
mehreren Wahrnehmungsverstärkern
SA, eine Zwischenverbindungsschaltung BLI zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern
mit mehreren Transistoren Q1, eine Bitleitungsausgleichsschaltung
BLEQ mit mehreren Transistoren Q2 und eine Kurzschluß-Transistorschaltung 3 mit
mehreren Kurzschluß-Transistoren
Q3 an gegenüberliegenden
Seiten des Speicherzellenfeldes 1 in Richtung des Speicherzellenfeldes 1 aufeinanderfolgend
vorgesehen. Auf ein Kurzschlußsignal
ST hin schließen
die Kurzschluß-Transistoren Q3 der
Kurzschluß-Transistorschaltung 3 die
Bitleitungen auf die Potentiale VBL1, VBL2, VBL3 und VBL4 kurz.
D. h., die Bitleitungen BLl, BL2, /BL1 und /BL2 werden mit jeweiligen
Potentialen VBL2, VBL3, VBL1 und VBL4 mittels der Kurzschlußtransistoren Q3
verbunden.
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Die an der rechten Seite des Speicherzellenfeldes 1 angeordneten
Wahrnehmungsverstärker
SA sind mit dem Bitleitungspaar BL1 und /BL1 verbunden, um eine
winzige Potentialdifferenz zwischen dem Bitleitungspaar BL1 und
/BL1 zu verstärken, während die
an der linken Seite des Speicherzellenfeldes 1 angeordneten
Wahrnehmungsverstärker
SA mit dem Bitleitungspaar BL2 und /BL2 verbunden sind, um eine
winzige Potentialdifferenz zwischen dem Bitleitungspaar BL2 und
/BL2 zu verstärken.
Die Bitleitungsausgleichsschaltung BLEQ setzt das Bitleitungspaar
auf ein identisches Potential. Zur Zeit der Aktivierung der Wortleitungen
WL wird die Zwischenverbindungsschaltung BLI zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkungen
zur Isolierung eines der gegenüberliegenden
Bitleitungspaare der jeweiligen Wahrnehmungsverstärkerschaltungen 2 von
der entsprechenden Wahrnehmungsverstärkerschaltung 2 verwendet,
um die Streukapazität
der Bitleitungen zu verringern.
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In der Halbleiterspeicherschaltung
der 1 sind die Wahrnehmungsverstärker SA
der Wahrnehmungsverstärkerschaltung 2 durch
Dünnfilm-Transistoren
ausgebildet, während
die Transistoren Q1 der Zwischenverbindungsschaltung BLI zur Verbindung
von Bitleitungen und Wahrnehmungsverstärkern, die Transistoren Q2
der Bitleitungsausgleichsschaltung BLEQ und die Kurzschluß-Transistoren
Q3 der Kurzschluß-Transistorschaltung 3 durch
Dickfilm-Transistoren
ausgebildet sind.
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Im Folgenden wird ein Verfahren zur
Durchführung
eines Burn-In-Tests durch Anlegen einer hohen Spannungsbelastung
zwischen den Bitleitungen in der Halbleiterspeicherschaltung mit
dem obigen Aufbau beschrieben. Im Burn-In-Testmodus wird ein Signal der Zwischenverbindungsschaltung
BLI zur Verbindung der Bitleitungen und Wahrnehmungsverstärker auf
einen niedrigen Pegel eingestellt, um den Wahrnehmungsverstärker SA
und die Bitleitungen elektrisch voneinander zu isolieren. Danach
werden die Potentiale VBL1 und VBL4 auf einen hohen Pegel und die
Potentiale VBL2 und VL3 auf einen niedrigen Pegel sowie das. Kurzschlußsignal
ST auf einen hohen Pegel eingestellt. Somit kann die Spannungsbelastung
an die benachbarten Bitleitungen BLl, /BL1, BL2 und /BL2 angelegt
werden, da die Bitleitungen BL1 und BL2 jeweils mit dem entsprechenden
Potential mit niedrigem Pegel VBL3 und dem Potential mit niedrigem
Pegel VBL2 verbunden sind, während
die Bitleitungen /BL1 und /BL2 entsprechend mit dem Potential mit
hohem Pegel VBL1 und dem Potential mit hohem Pegel VBL4 verbunden
sind.
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Auf ähnliche weise werden die Potentiale VBL1
und VBL4 auf einen niedrigen Pegel und die Potentiale VBL2 und VBL3
auf einen hohen Pegel und das Kurzschlußsignal ST auf einen hohen
Pegel eingestellt. Somit kann die Spannungsbelastung an die benachbarten
Bitleitungen BL1, /BL1, BL2 und /BL2 angelegt werden, da die Bitleitungen
BLl und BL2 jeweils entsprechend mit dem Potential mit hohem Pegel
VBL3 und dem Potential mit hohem Pegel VBL2 verbunden sind, während die
Bitleitungen /BL1 und /BL2 jeweils entsprechend mit dem Potential
mit niedrigem Pegel VBL1 und dem Potential mit niedrigem Pegel VBL4
verbunden sind.
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Außerdem können die Bitleitungen BLl,
BL2, /BL1 und /BL2 jeweils unabhängig
voneinander auf beliebige Potentiale eingestellt werden, da die
Bitleitungen BLl, BL2, /BL1 und BL2 mit den jeweiligen Potentialen
VBL3, VBL2, VBL1 und VBL4 wie oben beschrieben verbunden sind. Wenn
z. B. die Potentiale VBL1 und VBL3 auf einen hohen Pegel und die
Potentiale VBL2 und VBL4 auf einen niedrigen Pegel eingestellt werden,
werden die Bitleitungen BL1 und /BL1 auf einen hohen Pegel und die
Bitleitungen BL2 und /BL2 auf einen niedrigen Pegel eingestellt.
Daher ist es möglich,
einen Kurzschluß zwischen
den Bitleitungen BL1 und BL2 durch Überspringen der Bitleitung
/BL1 aufgrund einer fehlerhaften Feldstrukturierung, wie es durch
den Pfeil A in 2 gezeigt
ist, zu erfassen.
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Da eine hohe Potentialdifferenz zwischen dem
Bitleitungspaar durch Ausbilden der Transistoren Q1 der Zwischenverbindungsschaltung
BLI zur Verbindung von Bitleitungen und Wahrnehmungsverstärkern, der
Transistoren Q2 der Bitleitungsausgleichsschaltung BLEQ und der
Kurzschluß-Transistoren
Q3' der Kurzschluß-Transistorschaltung 3 durch
Dickfilm-Transistoren angelegt ewrden kann und eine Übertragung
eines hohen Potentials der Bitleitungen auf die Wahrnehmungsverstärker SA,
die durch Dünnfilm-Transistoren
ausgebildet sind, durch die Zwischenverbindungsschaltung zur Verbindung von
Bitleitungen und Wahrnehmungsverstärkern BLI verhindert werden
kann, kann in dieser Ausführungsform
eine hohe Burn-In-Spannung
eingestellt werden. Ein Gate-Isolierfilm des Dickfilm-Transistors,
der z. B. den Kurzschluß-Transistor
Q3 bildet, besitzt eine größere Dicke
als die des Dünnfilm-Transistors, der
den Wahrnehmungsverstärker
SA bildet.
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(Zweite Ausführungsform)
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3 zeigt
einen Aufbau einer Halbleiterspeicherschaltung mit einem normalen
Betriebsmodus und einem Burn-In-Testmodus gemäß einer zweiten erfindungsgemäßen Ausführungsform.
In 3 weist das Speicherzellenfeld 1 dieser
Halbleiterspeicherschaltung einen Zellenaufbau mit Viertelversatz
auf, bei dem das Bitleitungspaar BL1 und /BL1 und das Bitleitungspaar
BL2 und /BL2 teleskopisch in Richtung der Wortleitungen WL miteinander kombiniert
sind, so daß mehrere
Sätze,
die jeweils die aufeinander folgend angeordneten Bitleitungen BL1,
BL2, /BL1 und /BL2 aufweisen, wiederholt werden. Da andere Aufbauten
dieser Halbleiterspeicherschaltung denen der Halbleiterspeicherschaltung
der 1 ähneln, wird
die Beschreibung im Sinne der Kürze
abgekürzt.
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Ein Burn-In-Test der Halbleiterspeicherschaltung
der 3 wird ebenfalls
auf die selbe Weise wie bei der Halbleiterspeicherschaltung der 1 durchgeführt. Wenn
z. B. die Potentiale VBL1 und VBL3 auf einen hohen Pegel und die
Potentiale VBL2 und VBL4 auf einen niedrigen Pegel eingestellt werden, werden
die Bitleitungen BLl und /BL1 auf einen hohen Pegel und die Bitleitungen
BL2 und /BL2 auf einen niedrigen Pegel eingestellt, so daß die Spannungsbelastung
zwischen den benachbarten Bitleitungen BLl, BL2, /BL1 und /BL2 angelegt
werden kann.
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Wenn die Potentiale VBL1 und VBL2
auf einen hohen Pegel und die Potentiale VBL3 und VBL4 auf einen
niedrigen Pegel eingestellt werden, werden die Bitleitungen BL2
und /BL1 auf einen hohen Pegel und die Bitleitungen BLl und /BL2
auf einen niedrigen Pegel eingestellt, so daß die Spannungsbelastung zwischen
den Bitleitungen BLl und BL2 und zwischen den Bitleitungen /BL1
und /BL2 angelegt werden kann.
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Da durch Ausbilden der Transistoren
Q1 der Zwischenverbindungsschaltung zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern
BLI, der Transistoren Q2 der Bitleitungsausgleichsschaltung in BLEQ
und der Kurzschlußtransistoren
Q3 der Kurzschluß-Transistorschaltung 3 durch
Dickfilm-Transistoren eine hohe Potentialdifferenz zwischen dem
Bitleitungspaar angelegt werden kann und eine Übertragung eines hohen Potentials
der Bitleitungen auf die Wahrnehmungsverstärker SA, die durch Dünnfilm-Transistoren ausgebildet
sind, durch die Zwischenverbin dungsschaltung BLI zur Verbindung
von Bitleitungen und Wahrnehmungsverstärkern verhindert werden kann,
kann in dieser Ausführungsform
eine hohe Burn-In-Spannung eingestellt werden.
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Anhand der vorangehenden Beschreibung wurde
erläutert,
daß die
erfindungsgemäße Halbleiterspeicherschaltung
mit einem normalen Betriebsmodus und einem Burn-In-Testmodus enthält: das Speicherzellenfeld
mit mehreren Speicherzellen, die in einer Matrix angeordnet sind,
mehrere Bitleitungen, die in Reihen der Matrix vorgesehen sind,
und mehrere Wortleitungen, die in Spalten der Matrix vorgesehen
sind, die ersten und zweiten Wahrnehmungsverstärkerschaltungen, die jeweils
an gegenüberliegenden
Seiten des Speicherzellenfeldes in Richtung der Bitleitungen vorgesehen
sind und mehrere erste Wahrnehmungsverstärker, die jeweils mit dem ersten
Bitleitungspaar der Bitleitungen verbunden sind, und mehrere zweite
Wahrnehmungsverstärker,
die jeweils mit dem zweiten Bitleitungspaar der Bitleitungen verbunden
sind, die ersten und zweiten Zwischenverbindungsschaltungen zur
Verbindung von Bitleitungen und Wahrnehmungsverstärkern zur
Kopplung der ersten und zweiten Bitleitungspaare an die jeweiligen
ersten und zweiten Wahrnehmungsverstärkerschaltungen, die ersten
und zweiten Bitleitungsausgleichsschaltungen zum Setzen der ersten
und zweiten Bitleitungspaare auf jeweilige erste und zweite identische
Potentiale während
des Bereitschaftszustandes, die erste Kurzschluß-Transistorschaltung zur Kopplung der
ersten und zweiten Potentiale an das erste Bitleitungspaar und die
zweite Kurzschluß-Transistorschaltung
zur Kopplung der dritten und vierten Potentiale an das zweite Bitleitungspaar.
Die erste Zwischenverbindungsschaltung zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern,
die erste Bitleitungsausgleichsschaltung und die erste Kurzschluß-Transistorschaltung
sind zwischen dem Speicherzellenfeld und der ersten Wahrnehmungsverstärkerschaltung
vorgesehen, während
die zweite Zwischenverbindungsschaltung zur Verbindung von Bitleitungen
und Wahrnehmungsverstärkern,
die zweite Bitleitungsausgleichsschaltung und die zweite Kurzschluß-Transistorschaltung
zwischen dem Speicherzellenfeld und der zweiten Wahrnehmungsverstärkerschaltung
vorgesehen sind, so daß die
ersten und zweiten Kurzschluß-Transistorschaltungen
jeweils näher
an dem Speicherzellenfeld angeordnet sind als die ersten und zweiten
Zwischenverbindungsschaltungen zur Verbindung von Bitleitungen und
Wahrnehmungsverstärkern.
Jeder erste und zweite Wahrnehmungsverstärker wird durch einen Dünnfilm-Transistor ausgebildet,
während
jede erste und zweite Zwischenverbindungsschaltung zur Verbindung
von Bitleitungen und Wahrnehmungsverstärkern, jede erste und zweite
Bitleitungsausgleichsschaltung und jede erste und zweite Kurzschluß-Transistorschaltung
durch einen Dickfilm-Transistor
ausgebildet ist.
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Daher kann erfindungsgemäß eine hohe Burn-In-Spannung
eingestellt werden, da durch Ausbilden der Transistoren der Zwischenverbindungsschaltung
zur Verbindung von Bitleitungen und Wahrnehmungsverstärkern, der
Transistoren der Bitleitungsausgleichsschaltung und der Kurzschluß-Transistoren der
Kurzschluß-Transistorschaltung
durch Dickfilm-Transistoren eine hohe Potentialdifferenzzwischen
dem Bitleitungspaar angelegt werden kann und durch die Zwischenverbindungsschaltung
zur Verbindung von Bitleitungen und Wahrnehmungsverstärkern eine Übertragung
eines hohen Potentials auf die Bitleitungen der durch Dünnfilm-Transistoren ausgebildeten
Wahrnehmungsverstärker
verhindert werden kann.