DE69022312T2

DE69022312T2 - Halbleiterspeichergerät.

Info

Publication number: DE69022312T2
Application number: DE69022312T
Authority: DE
Inventors: Junichi Miyamoto; Nobuaki Ohtsuka; Noriaki Suzuki
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-07-13
Filing date: 1990-07-13
Publication date: 1996-03-14
Anticipated expiration: 2010-07-14
Also published as: EP0408057B1; EP0408057A2; KR930009539B1; US5023839A; JPH0346196A; KR910003674A; EP0408057A3; DE69022312D1; JPH0734314B2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine nicht flüchtige Halbleiterspeichervorrichtung, die mit einem Differenzmeßverstärker versehen ist. Ein Beispiel für eine derartige Speichervorrichtung ist in der Veröffentlichung DE- A-3 043 651 beschrieben.
Bei mit einem Differenzmeßverstärker versehenen, nicht flüchtigen Halbleiterspeichervorrichtungen, beispielsweise durch Ultraviolettlicht löschbare, programmierbare Nur-Lese- Speicher (EPROM) wird ein Potential, welches entsprechend Speicherdaten gelesen wird, die in einer durch eine Adresse ausgewählten Speicherzelle gespeichert sind, mit einem Bezugspotential verglichen, welches aus einer Bezugszelle (Dummy-Zelle) durch den Meßverstärker ausgelesen wird, um zu ermitteln, ob der gespeicherte Datenpegel gleich "1" oder gleich "0" ist.
Bei dem voranstehend beschriebenen EPROM ist die Gesamtkapazität mehrerer Dummy-Kapazitätszellen DC, deren sämtliche Drain-Klemmen an eine Bezugsbitleitung DBL oder Dummybitleitung angelegt sind, so festgelegt, daß die an jeder Bitleitung BL erzeugte Kapazität annähernd gleich jener ist, die an der Dummy-Bitleitung DBL erzeugt wird.
Andererseits werden seit kurzem Redundanzverfahren, infolge derer eine Speichervorrichtung mit einigen defekten Speicherzellen als nicht-defekte Speichervorrichtung verwendbar ist, in weitem Ausmaß mit bemerkenswert erhöhter Speicherkapazität eingesetzt. Daher ist es bei dem EPROM immer wesentlicher geworden, nicht nur die Zeilenfehler, sondern insbesondere auch die Spaltenfehler auszuschalten. In diesem Fall sind zusätzlich zu Speicherzellen, die in Form einer Matrix mit m (Zeilen) x n (Spalten) angeordnet sind, mehrere Redundanzzellspalten dadurch vorgesehen, daß dieselben Speicherzellen in Form von m Spalten angeordnet sind. Falls eine der Speicherzellen MC, die in Form einer Matrix mit m (Zeilen) x n (Spalten) angeordnet sind, defekt ist, und dann eine Spaltenadresse zur Auswahl einer Zellenspalte einschließlich einer defekten Speicherzelle eingegeben wird, so wird eine der Redundanzzellspalten ausgewählt, statt der Zellenspalte, welche die defekte Speicherzelle enthält, als Entlastung für die defekte Speicherzelle.
Der EPROM ist normalerweise mit einer Stromtreiberfähigkeit in der Ausgangspufferschaltung versehen, um ein Ausgangssignal zu erzeugen, welches mit dem einer Transistor- Transistor-Logikschaltung TTL verträglich ist. Wenn Daten ausgegeben werden, treten daher potentielle Schwankungen (Rauschen) auf einer inneren Spannungsversorgungsleitung innerhalb eines Chips auf. Um das voranstehend erwähnte Rauschen zu unterdrücken wurde bislang ein Verfahren vorgeschlagen, nach welchem die Spannungsversorgungsleitung für die Ausgangspufferschaltungen von den Leitungen für die anderen inneren Schaltungen getrennt ist. Allerdings ist es bei diesem Verfahren der Trennung der beiden Spannungsversorgungsleitungen möglich, das Auftreten des voranstehend geschilderten Rauschens perfekt zu unterdrücken. Sobald Rauschen auf der Spannungsversorgungsleitung erzeugt wird, ändern sich infolge der Tatsache, daß jedes Potential an jedem Knoten der inneren Schaltung schwankt, welcher Spannung über die Spannungsversorgungsleitung zugeführt wird, Potentiale der Bitleitungen BL, der Bezugsbitleitungen DBL, der Neßleitung SL, und der Bezugspotentialleitung RL, infolge von Versorgungsspannungsschwankungen.
Bei dem EPROM nach dem Stand der Technik sind mehrere Dummy- Kapazitätszellen DC an die Bezugsbitleitung DBL angeschlossen, so daß die Kapazität, die an jeder Bitleitung erzeugt wird, um eine Speicherzelle MC auszuwählen, die in Form einer Matrix mit m (Zeilen) x n (Spalten) angeordnet ist, gleich jener ist, die an der Bezugsbitleitung DBL erzeugt wird. Wenn die Versorgungsspannung Vcc schwankt, tritt daher kein Problem in jener Hinsicht auf, daß die aus den Speicherzellen MC ausgelesenen Daten fälschlicherweise als "1" oder als "0" festgestellt werden, da das Potential VR auf der Bezugspotentialleitung RL, die an die Bezugszellen angeschlossen ist, synchron zu jenem VS an der Meßleitung SL schwankt, welches immer dann erzeugt wird, wenn Daten aus den Speicherzellen MC ausgelesen werden.
Da die Kapazität, die auf der Redundanzbitleitung erzeugt wird, an welche Drains von Zellen der Redundanzzellenspalte angeschlossen sind, nicht gleich jener festgelegt wird, die auf der Bezugsbitleitung DBL erzeugt wird, schwankt im allgemeinen allerdings in einem Fall, wenn eine Redundanzzellenspalte ausgewählt wird, wenn die Versorgungsspannung schwankt, das Potential VR auf der Bezugspotentialleitung RL nicht notwendigerweise synchron zu dem Potential VS auf der Meßleitung SL, was in der Hinsicht zu einer Schwierigkeit führt, daß der ausgelesene Datenpotentialpegel fälschlicherweise zu "1" oder "0" bestimmt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung einer verläßlichen Halbleiterspeichervorrichtung, welche korrekt die Spannungspegel gelesener Daten feststellen kann, ohne dem Einfluß von Versorgungsspannungsschwankungen ausgesetzt zu sein.
Gemäß der vorliegenden Erfindung wird eine Halbleiterspeicherzelle zur Verfügung gestellt, welche aufweist: (a) ein Speicherzellenfeld, in welchem mehrere Speicherzellen matrixförmig angeordnet sind; (b) eine Redundanzzellenspalte mit mehreren Redundanzzellen, die unabhängig von den Speicherzellen angeordnet sind, wobei die Redundanzzellenspalte statt einem Zellenspeicher mit einer defekten Zelle ausgewählt wird, wenn eine Speicherzellenspalte mit einer defekten Zelle in dem Speicherzellenfeld ausgewählt wird; (c) eine Bezugszelle; (d) mehrere Dummy-Kapazitätszellen, die parallel zu der Bezugszelle geschaltet sind; (e) zumindest eine Bitleitung, an welche ein Ende jede der Speicherzellen angeschlossen ist, die zu derselben Spalte gehören; (f) eine Redundanzbitleitung, an welche ein Ende jede der Redundanzzellen angeschlossen ist, die zu derselben Redundanzzellenspalte gehören; (g) eine Bezugsbitleitung, an welche ein Ende der Bezugszelle und ein Ende jede der mehreren Dummy-Kapazitätszellen angeschlossen sind; (h) einen Differenzmeßverstärker, der eine Vergleichsseite aufweist, an welche die Bitleitung und die Redundanzbitleitung angeschlossen sind, beziehungsweise eine Bezugsseite, an welche die Bezugsbitleitung angeschlossen ist, zum Vergleich des Potentials einer ausgewählten Speicherzelle auf der Bitleitung mit einem Potential der Bezugszelle auf der Bezugsbitleitung, wenn die ausgewählte Speicherzellespalte keine defekte Zelle aufweist, jedoch zum Vergleichen des Potentials der ausgewählten Redundanzzelle auf der Redundanzbitleitung mit einem Potential der Bezugszelle auf der Bezugsbitleitung, wenn die ausgewählte Speicherzellenspalte eine defekte Zelle aufweist, um festzustellen, ob der Potentialpegel eines Datums, welches aus einer der Speicherzellen und den Redundanzzellen ausgelesen wird, gleich "1" oder gleich "0" ist; und (i) zumindest eine Dummy-Kapazitätszelle, welche an die Redundanzbitleitung angeschlossen ist, zum Ausgleichen einer Kapazität auf der Bezugsbitleitung in Bezug auf eine Kapazität auf der Redundanzbitleitung.
Da bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung Dummy-Kapazitätszellen für die Redundanzbitleitung vorgesehen sind, so daß die auf der Bezugsbitleitung erzeugte Kapazität gleich der auf der Redundanzbitleitung erzeugten Kapazität ist, ist es möglich, die fehlerhafte Ermittlung eines Datenpegels zu verhindern, selbst wenn die Versorgungsspannung schwankt, wodurch eine äußerst verläßliche Halbleiterspeichervorrichtung zur Verfügung gestellt werden kann.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltbild einer Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 2 ist ein Blockschaltbild eines Meßverstärkers, der in der in Figur 1 gezeigten Vorrichtung vorgesehen ist;
Fig. 3 ist ein Blockschaltbild zur Beschreibung des Auswahlvorgangs der Redundanzzellenspalte und der Speicherzellenspalte; und
Fig. 4A bis 4C sind Signalformdiagramme zum Beschreiben von Schwankungen auf der Meßleitung und der Bezugspotentialleitung infolge von Versorgungsspannungsschwankungen;

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Figur 1 zeigt eine Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Die Halbleiterspeichervorrichtung ist ein Hauptwafer-EPROM, der durch Verbindung von Standardzellen mit einem Maskenmusterverdrahtungsverfahren erhalten wird, wie dies wohl bekannt ist. Dieser EPROM weist Speicherzellen MC auf, die in Matrixform mit m Zeilen x n Spalten angeordnet sind, wobei jedes Gate jeder Speicherzelle, die entlang derselben Zeile angeordnet sind, an dieselbe Wortleitung WL angeschlossen ist, und jeder Drain jeder Speicherzelle, die entlang derselben Spalte angeordnet sind, an dieselbe Bitleitung angeschlossen ist. Eine einzige Wortleitung WL wird aus m Wortleitungen durch einen Zeilendekodierer (nicht gezeigt) ausgewählt, und eine einzige Bitleitung BL wird unter n Bitleitungen durch einen Spaltenselektor CS ausgewählt. Daher kann eine einzige Speicherzelle entsprechend der ausgewählten Wortleitung (die an ihr Gate angeschlossen ist) und der ausgewählten Bitleitung (die an ihren Drain angeschlossen ist) ausgewählt werden. Die ausgewählte Speicherzelle MC ist an eine Vorspannungs- und Lastschaltung 21 eines in Figur 2 gezeigten Meßverstärkers SA über einen Spaltenselektor CS angeschlossen. Weiterhin weist der Meßverstärker SA einen Differenzverstärker 22 auf, ein Paar von Meßleitungen SL und RL, und eine weitere Vorspannungs- und Lastschaltung 21, zusätzlich zu der Vorspannungs- und Lastschaltung 23. Das Bitleitungspotential, welches entsprechend in der ausgewählten Speicherzelle MC gespeicherten Daten variiert, wird durch die Vorspannungs- und Lastschaltung 21 verstärkt, und dann an eine Eingangsklemme (Vergleichseingang) des Differenzverstärkers 22 über die Meßleitung SL angelegt. Andererseits wird ein Bezugspotential VR an die andere Eingangsklemme (Bezugseingang) des Differenzverstärkers 22 von einer Schaltung auf der Bezugszellenseite angelegt. Diese Bezugszellenseitenschaltung ist annähernd symmetrisch in Bezug auf die Schaltung angeordnet, die aus den Speicherzellen MC besteht, um Daten in der Vergleichseingangsklemme des Differenzverstärkers 22 zu speichern. Die Bezugszellenseitenschaltung besteht aus einer Bezugszelle DMC, mehreren Zellen DC, von denen jede als Dummy-Kapazitätszelle arbeitet, einer Bezugsbitleitung DBL, einem Transistor CS', der einem Spaltenselektor entspricht, einer Vorspannungs- und Lastschaltung 23, und einer Bezugspotentialleitung (Dummymeßleitung) RL. Weiterhin erzeugt die Dummyzellenseitenschaltung ein Bezugspotential VR, welches auf einem konstanten, mittleren Potentialpegel zwischen zwei Potentialen eingestellt ist, welche sich auf der Meßleitung SL entsprechend Daten "1" oder "0" ändern, die in den Speicherzellen MC gespeichert sind. Daher kann der Differenzverstärker 22 feststellen, ob die Daten auf dem Pegel "1" oder "0" liegen, nämlich durch Erfassung, ob das Potential VS auf der Meßleitung SL höher oder niedriger als das Bezugspotential VR auf der Bezugsmeßleitung RL ist.
Bei der vorliegenden Ausführungsform sind eine Redundanzzellenspalte RLC und ein Redundanzspaltenselektor CSR auf der Vergleichseingangsseite des Meßverstärkers SA angeordnet.
Im allgemeinen sind mehrere Redundanzzellenspalten RLC vorgesehen, und jede Redundanzzellenspalte RLC umfaßt eine Anzahl von m Redundanzzellen RMC. Jeder Drain jedes dieser m Stücke von Redundanzzellen RMC ist an eine Redundanzbitleitung RBL angeschlossen, welche jeder Redundanzzellenspalte entspricht. Darüberhinaus sind mehrere Dummy-Kapazitätszellen DC an die Redundanzbitleitung RBL angeschlossen, so daß die Kapazität auf der Redundanzbitleitung RBL annährend gleich jener auf der Bezugsbitleitung DBL ist. Die Kapazität auf der Bezugsbitleitung DBL ist dadurch einstellbar, daß die Anz,ahl der Dummy-Kapazitätszellen DC geändert wird, die an die Bezugsbitleitung DBL angeschlossen sind, also durch einstellbare Anderung einer Aluminiumverdrahtungslänge durch ein Naskenmuster. Jedes Gate jeder Redundanzzelle RMC in jeder Redundanzzellenspalte RLC ist an eine gemeinsame Wortleitung WL jedes Gate jeder Speicherzelle MC angeschlossen, welche der Redundanzzelle PMC entspricht, die auf einer Speicherzellenspalte entsprechend der Redundanzzellenspalte RLC der Speicherzellen angeordnet ist, die in Matrixform mit m Zeilen x n Spalten angeordnet sind.
Der Redundanzspaltenselektor CSR wählt eine Redundanzzellenspalte RLC äus.
Das Verfahren zur Auswahl der Redundanzzellenspalte RLC oder Speicherzellenspalte, wenn eine Spaltenadresse an die Speichervorrichtung angelegt wird, wird unter Bezugsnahme auf Figur 3 beschrieben. Eine eingegebene Spaltenadresse wird an einen Spaltenselektor TS und an einen Redundanzzellenselektor 32 über einen Spaltenadressenpuffer 31 angelegt. Wenn die angelegte Spaltenadresse eine Adresse angibt, welche eine Speicherzellenspalte festlegt, die keine defekten Zellen enthält, dann kann die Speicherzellenspalte durch den Spaltenselektor CS ausgewählt werden, und in diesem Fall funktioniert der Redundanzzellenselektor 32 nicht. Wenn andererseits die angelegte Spaltenadresse eine Adresse angibt, welche eine Speicherzellenspalte festlegt, die eine defekte Zelle enthält, so arbeitet der Redundanzzellenselektor 32 so, daß er ein Stopbefehlssignal zum Anhalten des Betriebs des Spaltenselektors CS für den Spaltenselektor CS erzeugt, und darüberhinaus ein Auswahlsignal zur Auswahl einer Redundanzzellenspalte, die statt der Speicherzellenspalte ausgewählt werden soll, die eine defekte Zelle enthält, an den Spaltenselektor CSR schickt. Daher wählt der Spaltenselektor CSR eine Redundanzzellenspalte aus, ohne die Speicherzellenspalte mit einer defekten Zelle auszuwählen.
Nachstehend wird der Betriebsablauf der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung erläutert.
Wenn das Potential VS auf der Meßleitung SL und das Potential VR auf der Bezugspotentialleitung RL, die beide an die Eingangsklemmen des Differenzverstärkers 22 angelegt werden, um festzustellen, ob die Daten auf dem Pegel "1" oder "0" liegen, beide synchron zueinander schwanken, wie beispielsweise in den Figuren 4(A) und (B) gezeigt ist, so wird der Pegel von entweder "1" oder "0" nicht fehlerhaft ermittelt, da die beiden Potentiale VS und VR nicht einander stören. Wenn jedoch beide Potentiale VS und VR asymmetrisch in Bezug aufeinander schwanken, infolge einer unterschiedlichen Periodendauer, so wird infolge der Tatsache, daß die beiden Potentiale VS und VR einander stören, wie in Figur 4(C) gezeigt ist, während des Zeitraums T, der Pegel "1" oder "0" von Daten fehlerhaft bestimmt, so daß ein fälschlicherweise invertiertes Datum ausgegeben wird. Um die voranstehend geschilderte, fehlerhafte Datenpegelermittlung zu verhindern, ist die Vorrichtung gemäß der vorliegenden Erfindung so aufgebaut, daß beide Potentiale VS und VR symmetrisch bei derselben Frequenz schwanken. Es wird nämlich die Kapazität (einschließlich sämtlicher parasitärer Kapazitäten), die auf den Bitleitungen BL erzeugt wird, an die Kapazität auf der Bezugsbitleitung DBL angepaßt, und darüberhinaus wird die Kapazität auf der Vergleichseingangsklemmenseite (der Seite der Meßleitung SL) ebenfalls an die Kapazität auf der Bezugseingangsseite (der Seite der Bezugspotentialleitung RL) angepaßt.
Da wie voranstehend geschildert bei der vorliegenden Erfindung die Kapazität auf der Redundanzbitleitung so festgelegt wird, daß sie gleich jener auf der Bezugsbitleitung ist, durch Verbinden von Dummy- Kapazitätszellen mit beiden Leitungen, ist es möglich, die Schwankungsfrequenz des Potentials Vs auf der Neßleitung SL mit jener des Potentials VR auf der Bezugsleitung RL zu synchronisieren, wenn eine Redundanzzelle ausgewählt wird, wie in Figur 4(A) und 4(B) gezeigt. Der Potentialpegel "1" oder "0" der gelesenen Daten wird daher nicht falsch bestimmt.
Wenn eine Redundanzzelle RMC in der Redundanzzellenspalte RLC ausgewählt wird, so ist infolge der Tatsache, daß das Auswahlsignal über den Redundanzzellenselektor 32 und den Spaltenselektor CSR angelegt wird, wie in Figur 3 gezeigt ist, die Zugriffszeit auf die Zelle relativ lang, verglichen mit einen Fall, wenn die Speicherzelle MC in der Speicherzellenspalte ausgewählt wird. Daher ist es im allgemeinen erforderlich, einen Kompromiß zwischen der Kapazitätsangleichung und der Zugriffszeit zu treffen. In Bezug auf diesen Gesichtspunkt ist es jedoch bei der vorliegenden Erfindung möglich, da die Dummykapazität sehr fein in der Größenordnung einer Einheitszelle eingestellt werden kann, durch Anderung der Aluminiumbitleitungslänge, die zu den Dummy-Kapazitätszellen DC führt, die gegenseitige Beziehung zwischen dem Kapazitätsausgleich und der Zugriffszeit zu optimieren.
Da wie voranstehend erläutert gemäß der vorliegenden Erfindung die Dummy-Kapazitätszellen DC so an die Redundanzbitleitung RBL angeschlossen sind, daß die Kapazität auf der Redundanzbitleitung RBL (an welche Drains der Redundanzzellen RMC in der Redundanzzellenspalte RLC angeschlossen sind) annähernd gleich jener auf der Bezugsbitleitung DBL ist, ist es, falls die Versorgungsspannung Vcc schwankt, möglich, eine fehlerhafte Bestimmung des Potentialpegels der gelesenen Daten zu verhindern, und daher eine äußerst verläßliche Halbleiterspeichervorrichtung zur Verfügung zu stellen.

Claims

1. Halbleiterspeicherzelle mit:

(a) einem Speicherzellenfeld (MC), in welchem mehrere Speicherzellen in Matrixform angeordnet sind;

(b) einer Redundanzzellenspalte mit mehreren Redundanzzellen, die unabhängig von den Speicherzellen vorgesehen sind, wobei die Redundanzzellenspalte (RMC) statt einer Speicherzelle, die eine defekte Zelle enthält, ausgewählt wird, wenn eine Speicherzellenspalte mit einer defekten Zelle aus dem Speicherzellenfeld ausgewählt wird;

(c) einer Bezugszelle;

(d) mehreren Dummy-Kapazitätszellen (DC), die parallel zu der Bezugszelle geschaltet sind;

(e) zumindest einer Bitleitung, an welche ein Ende jeder der Speicherzellen angeschlossen ist, die zu derselben Spalte gehören;

(f) einer Redundanzbitleitung (BL), an welche ein Ende jeder der Redundanzzellen angeschlossen ist, die zu derselben Redundanzzellenspalte gehören;

(g) einer Bezugsbitleitung (RBL), an welche ein Ende der Bezugszelle und ein Ende jeder der mehreren Dummy- Kapazitätszellen angeschlossen sind;

(h) einem Differenzmeßverstärker (SA), der eine Vergleichsseite aufweist, an welche die Bitleitung und die Redundanzbitleitung angeschlossen sind, beziehungsweise eine Bezugsseite, an welche die Bezugsbitleitung angeschlossen ist, zum Vergleichen eines Potentials einer ausgewählten Speicherzelle auf der Bitleitung mit einem Potential der Bezugszelle auf der Bezugsbitleitung, wenn die ausgewählte Speicherzellenspalte keine defekte Zelle enthält, jedoch zum Vergleichen eines Potentials der ausgewählten Redundanzzellen auf der Redundanzbitleitung mit einem Potential der Bezugszelle auf der Bezugsbitleitung, wenn die ausgewählte Speicherzellenspalte eine defekte Zelle enthält, um zu bestimmen, ob der Potentialpegel eines Datums, welches aus einer der Speicherzellen oder der Redundanzzellen ausgelesen wird, gleich "1" oder "0" ist; und

(i) zumindest einer Dummy-Kapazitätszelle, die an die Redundanzbitleitung angeschlossen ist, zum Angleichen einer Kapazität auf der Bezugsbitleitung an eine Kapazität auf der Redundanzbitleitung.

2. Halbleiterspeicherzelle nach Anspruch 1, bei welcher die Speichervorrichtung ein EPROM ist, welches mit Standardzellen versehen und durch ein Hauptwaferverfahren verdrahtet ist, und die Anzahl der Dummy-Kapazitätszellen, die an die Redundanzbitleitung angeschlossen sind, unter Verwendung eines Metallverdrahtungsmusters bestimmt wird.