KR20040042796A - 반도체 기억 회로 - Google Patents
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Abstract
본 발명의 반도체 기억 회로는 박막 트랜지스터를 센스 앰프에 이용한 경우에도 비트선쌍 사이에 높은 전위차를 부여하여 번인 테스트를 할 수 있는 반도체 기억 회로를 제공하는 것으로, 후막 트랜지스터로 형성되고, 또한 제 1 및 제 2 전위와 제 3 및 제 4 전위를, 각각, 제 1 비트선쌍과 제 2 비트선쌍에 결합하는 제 1 및 제 2 쇼트 트랜지스터 회로를 마련한다.
Description
본 발명은 반도체 기억 회로, 특히, DRAM 칩에 있어서 메모리셀에 통상 동작 모드 시보다 높은 전압을 인가함으로써, 초기 불량에 관련된 잠재적 불량을 갖는 칩을 스크리닝하는 번인 테스트 회로에 관한 것이다.
도 4는 종래의 반도체 기억 회로의 구성을 나타낸다. 종래의 반도체 기억 회로는 행렬 형상으로 배치된 복수의 메모리셀 MC을 갖는 메모리셀 어레이(1)를 구비한다. 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2가 메모리셀 어레이(1)의 행에 마련되는 한편, 복수의 워드선 WL이 메모리셀 어레이(1)의 열에 마련된다. 메모리셀 MC는 비트선과 워드선 WL의 교점에 위치하고, 각 메모리셀 MC는 한 개의 트랜지스터와 한 개의 콘덴서로 구성되는 DRAM 메모리셀이다.
메모리셀 어레이(1)의 양측 각각에, 복수의 센스 앰프 SA를 갖는 센스 앰프 회로(2)가 마련된다. 메모리셀 어레이(1)의 우측 센스 앰프 SA는 비트선쌍 BL1, /BL1에 접속되어, 비트선쌍 BL1, /BL1 사이의 미소 전위차를 증폭하는 한편, 메모리셀 어레이(1)의 좌측 센스 앰프 SA는 비트선쌍 BL2, /BL2에 접속되어, 비트선쌍 BL2, /BL2 사이의 미소 전위차를 증폭한다.
도 4의 종래의 반도체 기억 회로의 메모리셀 어레이(1)는 워드선 WL의 방향에 있어서, 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2를 서로 포개어 끼우는 형상으로 조합시켜, 비트선 BL1, BL2, /BL1, /BL2를 순서대로 배열한 복수의 조가 반복되는 쿼터 피치 셀 배치(quarter pitch cell arrangement)를 갖는다(예컨대, 일본 특허 공개 평성 제10-340598호 공보(단락 67, 도 4 및 도 1) 참조).
센스 앰프 회로(2)와 메모리셀 어레이(1) 사이에, 비트선 이퀄라이즈 회로 BLEQ와 비트선 센스 앰프간 회로 BLI가 마련된다. 비트선 이퀄라이즈 회로 BLEQ는 스탠바이 시에 비트선쌍을 같은 전위로 설정하도록 작용한다. 도 4에 있어서, VBL1과 VBL2라는 두 개의 전위가 마련되어 있다(예컨대, 일본 특허 공개 제2001-243794호 공보(단락 34, 도 2) 참조).
통상 동작 모드에 있어서, 전위 VBL1, VBL2는 VBL1=VBL2로 설정된다. 센스 앰프 회로(2)는 좌우에 비트선 센스 앰프간 회로 BLI를 구비하고 있고, 이것을 쉐어드 센스 앰프 구성이라 부른다. 비트선 센스 앰프간 회로 BLI는 워드선 WL의 활성 시에 센스 앰프 회로(2)의 좌우 비트선쌍 중 한쪽의 비트선쌍을 대응 센스 앰프 회로(2)로부터 분리하여 비트선의 부유 용량을 감소시키기 위해 사용된다.
메모리셀의 신뢰성을 확보하기 위해, 메모리셀에 통상 동작 모드 시보다도 높은 전압을 인가함으로써, 초기 불량에 관련되는 잠재적 불량을 갖는 칩을 스크리닝하는 번인 테스트가 출하 전에 행해진다. 번인 테스트에서 불량이라고 판정된 칩은 합격 칩과 교환되고, 불량품으로서 발각됨으로써, 출하 전에 배제된다. 번인 테스트에 의해서 잠재적 불량을 검출하는 속도를 번인 가속성이라 부른다.
번인 가속성은 번인 테스트 시에 인가되는 전압에 의존한다. 물론, 번인 전압이 높을 수록 번인 가속성은 높다. 또한, 번인 시간이 길수록, 잠재적 불량의 검출이 진행되기 때문에, 번인 효과를 높이기 위해서는, 가능한 한 높은 전압으로,가능한 한 장시간 번인 테스트를 행하는 것이 바람직하다. 그러나, 번인 시간이 길면 생산성이 악화되므로, 경제적으로 번인 테스트를 하기 위해서는, 트랜지스터 등을 파괴하지 않는 범위에서 되도록 높은 전압으로 번인하도록 하고 있다.
도 4에 나타내는 쿼터 피치 셀 배치의 메모리셀 어레이(1)에 있어서, 서로 인접하는 비트선 BL1, BL2, /BL1, /BL2 사이에 전압 스트레스를 인가하여 번인 테스트를 하기 위해, 비트선 이퀄라이즈 회로 BLEQ를 이용하고 있다. 즉, 비트선 이퀄라이즈 회로 BLEQ의 신호를 H레벨로 설정하여, 전위 VBL1, VBL2를, 각각, H레벨과 L레벨로 설정하면, 비트선쌍 BL1, /BL1이 H레벨로 설정되는 한편, 비트선쌍 BL2, /BL2가 L레벨로 설정되므로, 서로 인접한 비트선 BL1, BL2, /BL1, /BL2 사이에 전압 스트레스를 인가할 수 있다.
반대로, 전위 VBL1, VBL2를, 각각, L레벨과 H레벨로 설정하면, 비트선쌍 BL1, /BL1이 L레벨로 설정되는 한편, 비트선쌍 BL2, /BL2가 H레벨로 설정된다. 따라서, 통상 동작 모드 시에 VBL1=VBL2로 되어있는 전위 VBL1, VBL2를 다른 값으로 설정함으로써, 서로 인접한 비트선 BL1, BL2, /BL1, /BL2 사이에 전압 스트레스를 인가할 수 있다.
도 5는 별도의 종래의 반도체 기억 회로의 구성을 나타낸다. 도 5의 메모리셀 어레이(1)는 워드선 WL의 방향에서, 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2를 교대로 마련하여, 비트선 BL1, /BL1, BL2, /BL2를 순서대로 배열한 복수의 조(組)가 반복되는 하프 피치 셀 배치(half pitch cell arrangement)를 갖는다(예컨대, 일본 특허 공개 평성 제10-340598호 공보(단락 67, 도 4 및 도 1) 참조).
도 4의 쿼터 피치 셀 배치의 메모리셀 어레이(1)와 도 5의 하프 피치 셀 배치의 메모리셀 어레이(1) 중 어느 하나를 선택하는지는, 여러 가지의 요인에 좌우되지만, 주로, 메모리셀의 미세 가공의 용이성이나 메모리셀을 형성하는 트랜지스터의 전류 구동력의 최적화의 용이성에 의해 결정된다.
도 5의 종래의 반도체 기억 회로에 있어서도, 도 4의 종래의 반도체 기억 회로와 마찬가지로, 비트선 이퀄라이즈 회로 BLEQ를 이용하여 비트선 사이에 전압 스트레스를 인가할 수 있다. 즉, 비트선 이퀄라이즈 회로 BLEQ의 신호를 H레벨로 설정하고, 전위 VBL1, VBL2를, 각각, H레벨과 L레벨로 설정하면, 비트선쌍 BL1, /BL1이 H레벨로 설정되는 한편, 비트선쌍 BL2, /BL2가 L레벨로 설정되므로, 비트선 /BL1, BL2 사이와, 비트선 /BL2, BL1 사이에 전압 스트레스를 인가할 수 있다.
반대로, 전위 VBL1, VBL2를, 각각, L레벨과 H레벨로 설정하면, 비트선쌍 BL1, /BL1이 L레벨로 설정되는 한편, 비트선쌍 BL2, /BL2가 H레벨로 설정되므로, 비트선 /BL1, BL2 사이와, 비트선 /BL2, BL1 사이에 전압 스트레스를 인가할 수 있다. 도 5의 예에서는, 비트선 이퀄라이즈 회로 BLEQ를 이용함으로써, 인접하는 비트선 BL1, /BL1 사이와, 인접하는 비트선 BL2, /BL2 사이에 전압 스트레스를 인가할 수 없다.
그리고, 도 5의 하프 피치 셀 배치의 메모리셀 어레이(1)에 있어서도, 인접하는 비트선 BL1, /BL1 또는 인접하는 비트선 BL2, /BL2 사이에 전압 스트레스를 인가해야 한다. 이를 위해서는, 전압 스트레스를 인가해야 할 전위로 센스 앰프 SA를 활성화시키면 좋다. 도 6은 센스 앰프 SA의 회로도이다. 센스 앰프 활성화신호 SAP, SAN을, 각각, L레벨과 H레벨로 설정함으로써, 비트선쌍 BL, /BL이, 각각, H레벨과 L레벨 또는 L레벨과 H레벨로 설정되므로, 비트선쌍 BL, /BL 사이에 전압 스트레스를 인가할 수 있다. 센스 앰프 SA에 공급되는 전원 전위를 번인 테스트 시와 같이 높게 해 주면, 비트선쌍 BL, /BL 사이의 전위도 커지므로, 번인할 수 있다.
최근, DRAM의 동작 전압은 저하하는 경향에 있고, 예컨대, 이전 표준으로 되어 있던 SDRAM(동기형 DRAM)의 동작 전압은 3.3V였지만, 현재 주류인 DDR(double data rate)형 DRAM의 동작 전압은 2.5V이다. 또한, 장래에 주류가 된다고 생각되는 DDR-Ⅱ형 DRAM의 동작 전압은 1.8V이다. DRAM의 동작 전압을 해마다 저하시키는 목적은 DRAM의 동작 전류를 낮추기 위함과, 고속 동작 시에서 전자 노이즈를 감소시키기 위함이다.
그러나, DDR-Ⅱ형 DRAM의 동작 주파수는 400MHz이상이며, 1.8V의 전원 전압으로, 이와 같이 고속 동작시키기 위해서는, 회로에 이용되는 트랜지스터의 구동 능력 향상을 빠뜨릴 수 없다. 실제, DDR-Ⅱ형 DRAM에서는, 칩 내부의 제어 회로나 데이터 처리 회로 등은 저전압으로 높은 구동력을 얻기 위해, 메모리셀의 트랜지스터보다도 유전체막 두께가 얇은 트랜지스터가 사용되고 있다.
이와 같이 하여, 종래의 반도체 기억 회로에서는, 센스 앰프의 트랜지스터를 박막 트랜지스터로 형성하는 한편, DDR-Ⅱ형 DRAM의 메모리셀 트랜지스터, 비트선이퀄라이즈 회로의 트랜지스터와 비트선 센스 앰프간 회로의 트랜지스터는 후막 트랜지스터로 형성하여, 박막 트랜지스터와 후막 트랜지스터가 혼재한 구성으로 되어있다. 이 경우, 상기한 바와 같이, 도 6의 센스 앰프 SA에 공급하는 전원 전위를 번인 테스트 시와 같이 높게 하여 번인할 때, 문제가 발생한다.
즉, 센스 앰프 SA는 저전압으로 비트선쌍간의 미소 전위차를 검출하기 위해서 임계값 전압을 낮게 설정하지만, 낮은 임계값 전압이라도 컷오프 시의 리크 전류를 작게 억제하기 위해 박막 트랜지스터로 형성하는 것이 바람직하다. 그래서, 센스 앰프 SA를 박막 트랜지스터로 형성한 경우, 센스 앰프 SA의 전압을 높이면 센스 앰프 SA가 파괴되므로, 센스 앰프 SA의 전압을 높일 수 없다.
예컨대, 후막 트랜지스터를 산화막 두께 6.5㎚로 설정하고, 또한, 박막 트랜지스터를 산화막 두께 3.5㎚로 설정하고, 번인 테스트 시에 산화막에 따른 전계 스트레스를 8MV/㎝라고 하면, 후막 트랜지스터에는 5.2V를 인가할 수 있지만, 센스 앰프 SA가 접속하는 비트선쌍 사이에는 2.8V의 전위차밖에 부여할 수 없으므로, 번인 가속성이 나쁘다.
본 발명은 종래 기술의 상기 문제점을 해결하기 위해 이루어진 것으로, 박막 트랜지스터를 센스 앰프에 이용한 경우에도 비트선쌍 사이에 높은 전위차를 부여하여 번인 테스트를 할 수 있는 반도체 기억 회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 회로의 구성을 나타내는 회로도,
도 2는 도 1의 반도체 기억 회로의 동작을 설명하는 도면,
도 3은 본 발명의 실시예 2에 따른 반도체 기억 회로의 구성을 나타내는 회로도,
도 4는 종래의 반도체 기억 회로의 구성을 나타내는 회로도,
도 5는 별도의 종래의 반도체 기억 회로의 구성을 나타내는 회로도,
도 6은 도 5의 종래의 반도체 기억 회로에 있어서의 센스 앰프의 구성을 나타내는 회로도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리셀 어레이
2 : 센스 앰프 회로
3 : 쇼트 트랜지스터 회로
청구항 1에 따른 반도체 기억 회로는, 통상 동작 모드와 번인 테스트 모드를갖는 반도체 기억 회로에 있어서, 행렬에 배치된 복수의 메모리셀, 상기 행렬의 행에 마련한 복수의 비트선 및 상기 행렬의 열에 마련한 복수의 워드선을 포함하는 메모리셀 어레이와, 상기 비트선의 방향에서 상기 메모리셀 어레이의 양측에 각각 마련되고, 또한 각각 상기 비트선 중 제 1 비트선쌍에 각각이 접속되는 복수의 제 1 센스 앰프와 상기 비트선 중 제 2 비트선쌍에 각각이 접속되는 복수의 제 2 센스 앰프를 포함하는 제 1 및 제 2 센스 앰프 회로와, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 상기 제 1 센스 앰프 회로와 상기 제 2 센스 앰프 회로에 결합하는 제 1 및 제 2 비트선 센스 앰프간 회로와, 스탠바이 시에 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 같은 전위로 설정하는 제 1 및 제 2 비트선 이퀄라이즈 회로와, 제 1 및 제 2 전위와 제 3 및 제 4 전위를, 각각, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍에 결합하는 제 1 및 제 2 쇼트 트랜지스터 회로를 구비하고, 또한, 상기 제 1 및 제 2 쇼트 트랜지스터 회로가 상기 제 1 및 제 2 비트선 센스 앰프간 회로보다도 상기 메모리셀 어레이 근처에 배치되도록, 상기 제 1 비트선 센스 앰프간 회로, 상기 제 1 비트선 이퀄라이즈 회로와 상기 제 1 쇼트 트랜지스터 회로를 상기 메모리셀 어레이와 상기 제 1 센스 앰프 회로 사이에 마련하고, 또한 상기 제 2 비트선 센스 앰프간 회로, 상기 제 2 비트선 이퀄라이즈 회로와 상기 제 2 쇼트 트랜지스터 회로를 상기 메모리셀 어레이와 상기 제 2 센스 앰프 회로 사이에 마련하고, 또한, 상기 제 1 센스 앰프와 상기 제 2 센스 앰프를 박막 트랜지스터로 형성하는 한편, 상기 제 1 및 제 2 비트선 센스 앰프간 회로, 상기 제 1 및 제 2 비트선 이퀄라이즈 회로와 상기 제 1 및 제 2 쇼트 트랜지스터 회로를후막 트랜지스터로 형성하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하에, 본 발명의 각 실시예를 도면을 참조하여 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른, 통상 동작 모드와 번인 테스트 모드를 갖는 반도체 기억 회로의 구성을 나타낸다. 이 반도체 기억 회로는 행렬 형상으로 배치된 복수의 메모리셀 MC을 갖는 메모리셀 어레이(1)를 구비한다. 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2가 메모리셀 어레이(1)의 행에 마련되는 한편, 복수의 워드선 WL이 메모리셀 어레이(1)의 열에 마련된다. 메모리셀 MC는 비트선과 워드선 WL의 교점에 위치하고, 또한 한 개의 트랜지스터와 한 개의 콘덴서로 구성된다.
도 1에 있어서, 이 메모리셀 어레이(1)는 워드선 WL의 방향에서, 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2를 교대로 마련하여, 비트선 BL1, /BL1, BL2, /BL2를 순서대로 배열한 복수의 조가 반복되는 하프 피치 셀 배치를 갖는다.
도 1의 반도체 기억 회로에서는, 복수의 센스 앰프 SA를 갖는 센스 앰프 회로(2)와, 복수의 트랜지스터 Q1을 갖는 비트선 센스 앰프간 회로 BLI와, 복수의 트랜지스터 Q2를 갖는 비트선 이퀄라이즈 회로 BLEQ와, 복수의 쇼트 트랜지스터 Q3을 갖는 쇼트 트랜지스터 회로(3)가, 또한, 메모리셀 어레이(1) 양측의 각각에, 메모리셀 어레이(1)에 근접하는 방향에서 순서대로 설치된다. 쇼트 트랜지스터 회로(3)의 쇼트 트랜지스터 Q3은 쇼트 신호 ST를 받아 비트선을 전위 VBL1, VBL2, VBL3, VBL4로 쇼트시킨다. 즉, 쇼트 트랜지스터 Q3을 거쳐서, 비트선 BL1, BL2, /BL1, /BL2가, 각각, 전위 VBL3, VBL2, VBL1, VBL4에 접속된다.
메모리셀 어레이(1)의 우측 센스 앰프 SA는 비트선쌍 BL1, /BL1에 접속되고, 비트선쌍 BL1, /BL1 사이의 미소 전위차를 증폭하는 한편, 메모리셀 어레이(1)의 좌측 센스 앰프 SA는 비트선쌍 BL2, /BL2에 접속되어, 비트선쌍 BL2, /BL2 사이의 미소 전위차를 증폭시킨다. 비트선 이퀄라이즈 회로 BLEQ는 스탠바이 시에 비트선쌍을 같은 전위로 설정하도록 작용하는 한편, 비트선 센스 앰프간 회로 BLI는 워드선 WL의 활성 시에 센스 앰프 회로(2)의 좌우 비트선쌍 중 한쪽 비트선쌍을 대응 센스 앰프 회로(2)로부터 분리하여 비트선의 부유 용량을 감소시키기 위해 사용된다.
도 1의 반도체 기억 회로에 있어서, 센스 앰프 회로(2)의 센스 앰프 SA를 박막 트랜지스터로 형성하는 한편, 비트선 센스 앰프간 회로 BLI의 트랜지스터 Q1, 비트선 이퀄라이즈 회로 BLEQ의 트랜지스터 Q2와 쇼트 트랜지스터 회로(3)의 쇼트 트랜지스터 Q3을 후막 트랜지스터로 형성하고 있다.
이하에, 상기 구성의 반도체 기억 회로 에 있어서, 비트선 사이에 높은 전압 스트레스를 인가하여 번인하는 방법을 설명한다. 번인 테스트 모드 시에는, 비트선 센스 앰프간 회로 BLI의 신호를 L레벨로 설정하여, 센스 앰프 SA와 비트선을 전기적으로 차단한다. 그 후, 전위 VBL1, VBL4를 H레벨로 설정하고, 전위 VBL2,VBL3을 L레벨로 설정하여, 쇼트 신호 ST를 H레벨로 설정한다. 그렇게 하면, 비트선 BL1, BL2는, 각각, L레벨 전위 VBL3과 L레벨 전위 VBL2에 접속되는 한편, 비트선 /BL1, /BL2는, 각각, H레벨 전위 VBL1과 H레벨 전위 VBL4에 접속되므로, 서로 인접한 비트선 BL1, /BL1, BL2, /BL2의 사이에 전압 스트레스를 인가할 수 있다.
마찬가지로, 전위 VBL1, VBL4를 L레벨로 설정하고, 전위 VBL2, VBL3을 H레벨로 설정하며, 쇼트 신호 ST를 H레벨로 설정한다. 그렇게 하면, 비트선 BL1, BL2는, 각각, H레벨 전위 VBL3과 H레벨 VBL2에 접속되는 한편, 비트선 /BL1, /BL2는, 각각, L레벨 전위 VBL1과 L레벨 VBL4에 접속되므로, 서로 인접한 비트선 BL1, /BL1, BL2, /BL2 사이에 전압 스트레스를 인가할 수 있다.
또한, 상술한 바와 같이, 쇼트 트랜지스터 Q3을 거쳐, 비트선 BL1, BL2, /BL1, /BL2가, 각각, 전위 VBL3, VBL2, VBL1, VBL4에 접속되므로, 비트선 BL1, BL2, /BL1, /BL2를, 각각, 독립적으로 임의의 전위에 접속하는 것도 가능하다. 예컨대, 전위 VBL1, VBL3을 H레벨로 설정하고, 전위 VBL2, VBL4를 L레벨로 설정하면, 비트선 BL1, /BL1은 H레벨로 설정되고, 비트선 BL2, /BL2는 L레벨로 설정되므로, 도 2의 화살표 A로 나타내는 바와 같이, 필드의 패터닝 불량에 의해 비트선 /BL1을 빼놓고 비트선 BL1, BL2의 사이에 발생하는 쇼트를 검출할 수 있다.
본 실시예에서는, 비트선 센스 앰프간 회로 BLI의 트랜지스터 Q1, 비트선 이퀄라이즈 회로 BLEQ의 트랜지스터 Q2와 쇼트 트랜지스터 회로(3)의 쇼트 트랜지스터 Q3을 후막 트랜지스터로 형성함으로써, 비트선쌍 사이에 고전위차를 부여할 수 있고, 또한 박막 트랜지스터로 형성되어 있는 센스 앰프 SA에의 비트선의 고전위의전달이 비트선 센스 앰프간 회로 BLI에 의해 방지되므로, 번인 전압을 높게 설정할 수 있다.
(실시예 2)
도 3은 본 발명의 실시예 2에 따른 통상 동작 모드와 번인 테스트 모드를 갖는 반도체 기억 회로의 구성을 나타낸다. 도 3에 있어서, 이 반도체 기억 회로의 메모리셀 어레이(1)는 워드선 WL의 방향에서, 비트선쌍 BL1, /BL1과 비트선쌍 BL2, /BL2를 서로 포개어 끼우는 형상으로 조합시켜, 비트선 BL1, BL2, /BL1, /BL2를 순서대로 배열한 복수의 조(組)가 반복되는 쿼터 피치 셀 배치를 갖는다. 이 반도체 기억 회로의 다른 구성은 도 1의 반도체 기억 회로와 마찬가지이므로, 그 설명을 생략한다.
도 3의 반도체 기억 장치의 번인 테스트도, 도 1의 반도체 기억 장치와 마찬가지로 행해진다. 예컨대, 전위 VBL1, VBL3을 H레벨로 설정하고, 전위 VBL2, VBL4를 L레벨로 설정하면, 비트선 BL1, /BL1은 H레벨로 설정되는 한편, 비트선 BL2, /BL2는 L레벨로 설정되므로, 상호 인접한 비트선 BL1, BL2, /BL1, /BL2 사이에 전압 스트레스를 인가할 수 있다.
또한, 전위 VBL1, VBL2를 H레벨로 설정하고, 전위 VBL3, VBL4를 L레벨로 설정하면, 비트선 BL2, /BL1이 H레벨로 설정되는 한편, 비트선 BL1, /BL2는 L레벨로 설정되므로, 비트선 BL1, BL2 사이와, 비트선 /BL1, /BL2의 사이에 전압 스트레스가 인가된다.
본 실시예에서는, 비트선 센스 앰프간 회로 BLI의 트랜지스터 Q1, 비트선 이퀄라이즈 회로 BLEQ의 트랜지스터 Q2와 쇼트 트랜지스터 회로(3)의 쇼트 트랜지스터 Q3을 후막 트랜지스터로 형성함으로써, 비트선쌍 사이에 고전위차를 부여할 수 있고, 또한 박막 트랜지스터로 형성되어 있는 센스 앰프 SA로의 비트선의 고전위의 전달이 비트선 센스 앰프간 회로 BLI에 의해 방지되므로, 번인 전압을 높게 설정할 수 있다.
이상과 같이, 청구항 1의 발명에 따르면, 통상 동작 모드와 번인 테스트 모드를 갖는 반도체 기억 회로에 있어서, 행렬로 배치된 복수의 메모리셀, 상기 행렬의 행에 마련한 복수의 비트선 및 상기 행렬의 열에 마련한 복수의 워드선을 포함하는 메모리셀 어레이와, 상기 비트선의 방향에서 상기 메모리셀 어레이의 양측에 각각 마련되고, 또한 각각 상기 비트선 중 제 1 비트선쌍에 각각이 접속되는 복수의 제 1 센스 앰프와 상기 비트선 중 제 2 비트선쌍에 각각이 접속되는 복수의 제 2 센스 앰프를 포함하는 제 1 및 제 2 센스 앰프 회로와, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 상기 제 1 센스 앰프 회로와 상기 제 2 센스 앰프 회로에 결합하는 제 1 및 제 2 비트선 센스 앰프간 회로와, 스탠바이 시에 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 같은 전위로 설정하는 제 1 및 제 2 비트선 이퀄라이즈 회로와, 제 1 및 제 2 전위와 제 3 및 제 4 전위를, 각각, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍에 결합하는 제 1 및 제 2 쇼트 트랜지스터 회로를 구비하고, 또한, 상기 제 1 및 제 2 쇼트 트랜지스터 회로가 상기 제 1 및 제 2 비트선 센스 앰프간 회로보다도 상기 메모리셀 어레이 근처에 배치되도록, 상기 제 1 비트선 센스 앰프간 회로, 상기 제 1 비트선 이퀄라이즈 회로와 상기 제 1 쇼트 트랜지스터 회로를 상기 메모리셀 어레이와 상기 제 1 센스 앰프 회로의 사이에 마련하고, 또한 상기 제 2 비트선 센스 앰프간 회로, 상기 제 2 비트선 이퀄라이즈 회로와 상기 제 2 쇼트 트랜지스터 회로를 상기 메모리셀 어레이와 상기 제 2 센스 앰프 회로의 사이에 마련하며, 또한, 상기 제 1 센스 앰프와 상기 제 2 센스 앰프를 박막 트랜지스터로 형성하는 한편, 상기 제 1 및 제 2 비트선 센스 앰프간 회로, 상기 제 1 및 제 2 비트선 이퀄라이즈 회로와 상기 제 1 및 제 2 쇼트 트랜지스터 회로를 후막 트랜지스터로 형성하므로, 비트선 센스 앰프간 회로의 트랜지스터, 비트선 이퀄라이즈 회로의 트랜지스터와 쇼트 트랜지스터 회로의 쇼트 트랜지스터를 후막 트랜지스터로 형성함으로써, 비트선쌍 사이에 고전위차를 부여할 수 있고, 또한 박막 트랜지스터로 형성되어 있는 센스 앰프에의 비트선의 고전위의 전달이 비트선 센스 앰프간 회로에 의해 방지되기 때문에, 번인 전압을 높게 설정할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (3)
- 통상 동작 모드와 번인 테스트 모드를 갖는 반도체 기억 회로에 있어서,행렬로 배치된 복수의 메모리셀, 상기 행렬의 행에 마련한 복수의 비트선, 및 상기 행렬의 열에 마련한 복수의 워드선을 포함하는 메모리셀 어레이와,상기 비트선의 방향에서 상기 메모리셀 어레이의 양측에, 각각, 마련되고, 또한 각각, 상기 비트선 중 제 1 비트선쌍에 각각이 접속되는 복수의 제 1 센스 앰프와 상기 비트선 중 제 2 비트선쌍에 각각이 접속되는 복수의 제 2 센스 앰프를 포함하는 제 1 및 제 2 센스 앰프 회로와,상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 상기 제 1 센스 앰프 회로와 상기 제 2 센스 앰프 회로에 결합하는 제 1 및 제 2 비트선 센스 앰프간 회로와,스탠바이 시에 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을, 각각, 같은 전위로 설정하는 제 1 및 제 2 비트선 이퀄라이즈 회로와,제 1 및 제 2 전위와 제 3 및 제 4 전위를, 각각, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍에 결합하는 제 1 및 제 2 쇼트 트랜지스터 회로를 구비하고, 또한,상기 제 1 및 제 2 쇼트 트랜지스터 회로가 상기 제 1 및 제 2 비트선 센스 앰프간 회로보다도 상기 메모리셀 어레이 근처에 배치되도록, 상기 제 1 비트선 센스 앰프간 회로, 상기 제 1 비트선 이퀄라이즈 회로와 상기 제 1 쇼트 트랜지스터회로를 상기 메모리셀 어레이와 상기 제 1 센스 앰프 회로의 사이에 마련하고, 또한,상기 제 2 비트선 센스 앰프간 회로, 상기 제 2 비트선 이퀄라이즈 회로와 상기 제 2 쇼트 트랜지스터 회로를 상기 메모리셀 어레이와 상기 제 2 센스 앰프 회로 사이에 마련하고, 또한,상기 제 1 센스 앰프와 상기 제 2 센스 앰프를 박막 트랜지스터로 형성하는 한편, 상기 제 1 및 제 2 비트선 센스 앰프간 회로, 상기 제 1 및 제 2 비트선 이퀄라이즈 회로와 상기 제 1 및 제 2 쇼트 트랜지스터 회로를 후막 트랜지스터로 형성하는 것을 특징으로 하는반도체 기억 회로.
- 제 1 항에 있어서,상기 메모리셀 어레이가, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을 상기 워드선의 방향에서 교대로 마련한 하프 피치 셀 배치(half pitch cell arrangement)를 갖는 것을 특징으로 하는 반도체 기억 회로.
- 제 1 항에 있어서,상기 메모리셀 어레이가, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍을 상기워드선의 방향에서 서로 포개어 끼우는 형상으로 조합한 쿼터 피치 셀 배치(quarter pitch cell arrangement)를 갖는 것을 특징으로 하는 반도체 기억 회로.
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