JPH0453099A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0453099A JPH0453099A JP2160610A JP16061090A JPH0453099A JP H0453099 A JPH0453099 A JP H0453099A JP 2160610 A JP2160610 A JP 2160610A JP 16061090 A JP16061090 A JP 16061090A JP H0453099 A JPH0453099 A JP H0453099A
- Authority
- JP
- Japan
- Prior art keywords
- vcc
- bit line
- channel
- memory cell
- stress
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000002411 adverse Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯ８型電界効果トランジスタを用いた半導
体集積回路に関するものである。
体集積回路に関するものである。
〔従来の技術］
ダイナミックＭＯ８ＲＡＭの高集積化を実現するため、
種々なメモリセルが考案され、スタックセルやトレンン
チセルの３次元セルが実用化されている。しかしながら
、３次元セルのように複雑な構造をもつメモリセルを信
頼性よく量産することは大変むずかしく、微細な異物の
徹底的な管理や製造技術（加工技術）の抜本的見直など
が行なわれている、 第２図は、従来のメモリセル周辺のアーキテイクチャー
を示す回路図である。図において、（１）はメモリセル
の微少信号を読み出すためのセンスアンプ回路、（Ｑ宜
）、（Ｑ２）はビット＠ （ＢＬ、 ＢＬ）をイコライ
ズするためのＭＯＳ ）フンジスタ、（２）ハＣＰ発生
回路で、メモリセルの酸化膜の一電極に印加するための
Σｖｃｃ電圧を発生するための回路である。（３）はＶ
ＢＬ発生回路で、ビット線ＢＬへΣＶＱＣ電圧を印加す
るための発生回路であるう（４）はボンディングバット
（以下Ｖ、Ｔと略称）でありこの端子に゛′０＃ｖ電位
を与えるとトランジスタ（Ｑ、ｘ＋＞。
種々なメモリセルが考案され、スタックセルやトレンン
チセルの３次元セルが実用化されている。しかしながら
、３次元セルのように複雑な構造をもつメモリセルを信
頼性よく量産することは大変むずかしく、微細な異物の
徹底的な管理や製造技術（加工技術）の抜本的見直など
が行なわれている、 第２図は、従来のメモリセル周辺のアーキテイクチャー
を示す回路図である。図において、（１）はメモリセル
の微少信号を読み出すためのセンスアンプ回路、（Ｑ宜
）、（Ｑ２）はビット＠ （ＢＬ、 ＢＬ）をイコライ
ズするためのＭＯＳ ）フンジスタ、（２）ハＣＰ発生
回路で、メモリセルの酸化膜の一電極に印加するための
Σｖｃｃ電圧を発生するための回路である。（３）はＶ
ＢＬ発生回路で、ビット線ＢＬへΣＶＱＣ電圧を印加す
るための発生回路であるう（４）はボンディングバット
（以下Ｖ、Ｔと略称）でありこの端子に゛′０＃ｖ電位
を与えるとトランジスタ（Ｑ、ｘ＋＞。
（Ｑ、２．）などによって構成されるＣＰ発生回路伐）
とメモリセルアレイ部が分離され、Ｖｃｐ （ポンディ
ングパット）（５）より与えられる任意のｃｐ電位を与
えることができ、マージンテストやストレステストなふ
に利用できる。
とメモリセルアレイ部が分離され、Ｖｃｐ （ポンディ
ングパット）（５）より与えられる任意のｃｐ電位を与
えることができ、マージンテストやストレステストなふ
に利用できる。
次に動作について説明する。メモリセルが最新３次元セ
ル化されてきているため非常に異物に敏感になってきて
おり歩留向上、信頼性の向上のため、この対策が必須と
なっている。しかしながら抜本的な異物対策は難かしく
、ストレステストや出荷検査前のバーンインに頼る部分
も残っている、第２図の回路は、メモリセルプレー１−
（ＣＰ）への電圧を自由に与えられる回路となっている
ため、メモリセルプレートと基板間及び、メモリセルプ
レート（ＣＰ）とワード線（ＷＬ）の間のストレスは十
分に与えることができる。即ち、スタンドバイ時にメモ
リセルプレート（ＣＰ）に高いＶＣＣを与えることによ
り、Ｖｃｃの電位差ストレスがかけられる。
ル化されてきているため非常に異物に敏感になってきて
おり歩留向上、信頼性の向上のため、この対策が必須と
なっている。しかしながら抜本的な異物対策は難かしく
、ストレステストや出荷検査前のバーンインに頼る部分
も残っている、第２図の回路は、メモリセルプレー１−
（ＣＰ）への電圧を自由に与えられる回路となっている
ため、メモリセルプレートと基板間及び、メモリセルプ
レート（ＣＰ）とワード線（ＷＬ）の間のストレスは十
分に与えることができる。即ち、スタンドバイ時にメモ
リセルプレート（ＣＰ）に高いＶＣＣを与えることによ
り、Ｖｃｃの電位差ストレスがかけられる。
［発明が解決しようとする課題〕
しかしながら従来の半導体集積回路は以上のように構成
されているので、メモリセルプレートＣＰとビットＭＢ
Ｌ間のストレスはメモリセルプレー ）ＣＰをＯｖ又は
Ｖｃｅにしたとして本ビット線ＰＬの電圧が−Ｖｃｃの
ため、２ ｖｃｃ分しか印加できず、十分なヌクリーニ
ングが出来ない問題点かある口 この発明は上記のような問題を解消するためになされた
もので、３次元セルが採用された半導体集積回路に於て
、ウニ八テスト又は出荷テストに於いてメモリセルプレ
ー）ＣＰとビット線ＢＬ間にも大きなストレスを印加し
て信頼性の悪いデバイスをＲａ ｊｅｃｌできる半導体
集積回路を得ることを目的とする。
されているので、メモリセルプレートＣＰとビットＭＢ
Ｌ間のストレスはメモリセルプレー ）ＣＰをＯｖ又は
Ｖｃｅにしたとして本ビット線ＰＬの電圧が−Ｖｃｃの
ため、２ ｖｃｃ分しか印加できず、十分なヌクリーニ
ングが出来ない問題点かある口 この発明は上記のような問題を解消するためになされた
もので、３次元セルが採用された半導体集積回路に於て
、ウニ八テスト又は出荷テストに於いてメモリセルプレ
ー）ＣＰとビット線ＢＬ間にも大きなストレスを印加し
て信頼性の悪いデバイスをＲａ ｊｅｃｌできる半導体
集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、両ビット線のイコラ
イズトランジスタにＰチャンネルとＮチャンネルトラン
ジスタを並列に設ケ、ストレステストで外部より入力し
たメモリセルプレート印加電圧の反転信号をビット線電
圧として与えるようにしたものである。
イズトランジスタにＰチャンネルとＮチャンネルトラン
ジスタを並列に設ケ、ストレステストで外部より入力し
たメモリセルプレート印加電圧の反転信号をビット線電
圧として与えるようにしたものである。
［作用〕
この発明における半導体集積回路は、外部より与えたＣ
Ｐ電位とは対象的なレベルのビット電圧を自動的に発生
させられる。
Ｐ電位とは対象的なレベルのビット電圧を自動的に発生
させられる。
第１図は、この発明の一実施例による半導体集積回路の
回路図である。
回路図である。
従来の第２図と異なる点を中心に説明する。まずピット
線イコツイズＭ Ｏ８ＴｒとしてＱｌ、Ｑ４ヲ加えた。
線イコツイズＭ Ｏ８ＴｒとしてＱｌ、Ｑ４ヲ加えた。
これは、ビット線ＢＬはスタンドバイ時、ＨＶｃｅレベ
ルであるが、ストレス印加をするため′０＃マ又は’Ｖ
’ｅ：！にするためである。’Ｏ”ｖｌＣイコライズす
るためには、Ｎチャンネルトランジスタ（Ｑｌ）と（Ｑ
２）がＯＮしていれば可能である。しかｌ、ｓ Ｖｃｅ
レベルにイコライズしたいときには、Ｎチャンネルトラ
ンジスタでは不ｆ分のためＱｌ。
ルであるが、ストレス印加をするため′０＃マ又は’Ｖ
’ｅ：！にするためである。’Ｏ”ｖｌＣイコライズす
るためには、Ｎチャンネルトランジスタ（Ｑｌ）と（Ｑ
２）がＯＮしていれば可能である。しかｌ、ｓ Ｖｃｅ
レベルにイコライズしたいときには、Ｎチャンネルトラ
ンジスタでは不ｆ分のためＱｌ。
Ｑ４のＰチャンネルトランジスタがその役割を演じる。
また、１０８）フンジスタ（Ｑｌｌ）〜（Ｑｔ）とイン
バータ（６）は次のように動作する。メモリセルプレー
）ＣＰとビット線ＢＬ間にストレスを与えるため、ｖｓ
丁（４）のパッドにＯｖを印加すればトランジスタＱｌ
”ｔ Ｑｌｌが０１”Ｆとな秒、ＭＯＳ ）ランジスタ
（ｑｘ２）（Ｑ ｒ、ｌ ） が０１１４Ｃなる。この
とき、ＣＰ発生回路蓼）トＶＢＬ発生回路（３）はメモ
リセルアレインのメモリセルプレートＣＰとビット線電
圧ＶＢＬとは切抄離される。一方Ｎｏｖｈａｌ動作時は
Ｖａｔ（４）のバットは０ｐｅｎ状態のため、抵抗（Ｒ
１）と（Ｒ４）によりＶｅｃ電圧にプリチャージされ、
トランジスタ（Ｑｘｏ ）、 （Ｑｌｌ ）のＯＮＣし
ているためＣＰ発生回路（２）の電圧とＶａｔ発生回路
（３）の電圧はメモリセルアレイのＣＰとＶＢＬに与え
られる。またＰチャンネルトランジスタ（Ｑｘｔ）、（
Ｑｉｓ）はＯＦＦするため抵抗（Ｒ２）、 （Ｒｓ）と
インバータ（６）で構成される回路はＩＮ＃ｉ’Ｌ’出
力１Ｎ！“でＦｉｘされる。
バータ（６）は次のように動作する。メモリセルプレー
）ＣＰとビット線ＢＬ間にストレスを与えるため、ｖｓ
丁（４）のパッドにＯｖを印加すればトランジスタＱｌ
”ｔ Ｑｌｌが０１”Ｆとな秒、ＭＯＳ ）ランジスタ
（ｑｘ２）（Ｑ ｒ、ｌ ） が０１１４Ｃなる。この
とき、ＣＰ発生回路蓼）トＶＢＬ発生回路（３）はメモ
リセルアレインのメモリセルプレートＣＰとビット線電
圧ＶＢＬとは切抄離される。一方Ｎｏｖｈａｌ動作時は
Ｖａｔ（４）のバットは０ｐｅｎ状態のため、抵抗（Ｒ
１）と（Ｒ４）によりＶｅｃ電圧にプリチャージされ、
トランジスタ（Ｑｘｏ ）、 （Ｑｌｌ ）のＯＮＣし
ているためＣＰ発生回路（２）の電圧とＶａｔ発生回路
（３）の電圧はメモリセルアレイのＣＰとＶＢＬに与え
られる。またＰチャンネルトランジスタ（Ｑｘｔ）、（
Ｑｉｓ）はＯＦＦするため抵抗（Ｒ２）、 （Ｒｓ）と
インバータ（６）で構成される回路はＩＮ＃ｉ’Ｌ’出
力１Ｎ！“でＦｉｘされる。
ＶＢＴ（４）を’Ｏ’ｉＣ１，たとき、Ｖｃｐ（５）に
’Ｖｅｃ’Ｖｃｅレベルら印加すれば、メモリセルプレ
ートにはＸｃｃが、また、ビット線電圧ＶＢＬには、Ｖ
ｃｐ（５）のインバート信号の’Ｑ’ｖが与えられ、ビ
ット線ＢＬ％Ｙ１が共に’Ｏ’ｖになる。
’Ｖｅｃ’Ｖｃｅレベルら印加すれば、メモリセルプレ
ートにはＸｃｃが、また、ビット線電圧ＶＢＬには、Ｖ
ｃｐ（５）のインバート信号の’Ｑ’ｖが与えられ、ビ
ット線ＢＬ％Ｙ１が共に’Ｏ’ｖになる。
一方、Ｖｃｐ（５）Ｉｃ″Ｏ’ｖを印加したときには、
メモリセルプレートには＃０＃ｖが、また、ＶＢＬ Ｉ
ＣはマｃｐのインバートレベルのＶｃｃが与えらた、ビ
ット線ＢＬ 、 ＢＬセル共ＫＶｃｃレベルにな妙、ス
タンドバイ時にＣＰとＢＬ間にｖｃｃの電位差のストレ
スが自在に印加できる。
メモリセルプレートには＃０＃ｖが、また、ＶＢＬ Ｉ
ＣはマｃｐのインバートレベルのＶｃｃが与えらた、ビ
ット線ＢＬ 、 ＢＬセル共ＫＶｃｃレベルにな妙、ス
タンドバイ時にＣＰとＢＬ間にｖｃｃの電位差のストレ
スが自在に印加できる。
以上のように、この発明によれば、ウニ八テストのスタ
ンドバイ時に於て、ＶｅｐをＯｖ又は’Ｗｅｅとするこ
とによし、ＣＰとＢＬ間にＶｅｅの電位差が与、ｔられ
ストレステストが実施できる。また、出荷テストに於い
てもスーパー’Ｖｅｃなどによる導入手段を講じればウ
ニ八テストと同様なストレステストを実施でき、信頼性
の高いメモリ集積回路を実現できるという効果がある。
ンドバイ時に於て、ＶｅｐをＯｖ又は’Ｗｅｅとするこ
とによし、ＣＰとＢＬ間にＶｅｅの電位差が与、ｔられ
ストレステストが実施できる。また、出荷テストに於い
てもスーパー’Ｖｅｃなどによる導入手段を講じればウ
ニ八テストと同様なストレステストを実施でき、信頼性
の高いメモリ集積回路を実現できるという効果がある。
第１図はこの発明の一実施例による半導体集積回路の回
路図、第２図は従来のダイナミックＭＯ８ＲＡ、 Ｍの
メモリセル周辺のアーキティクチャー図である。 図において、（（ｐ ）〜（Ｑ２３ ）はＭＯＳ）フン
ジスタ（Ｒ１）〜（Ｒ４）は高インピーダンスの抵抗、
（６）はインバータである。 なお、図中、同一符号は同一、又は相当部分を示す。 ＠１図 ４′Ｊ八゛
路図、第２図は従来のダイナミックＭＯ８ＲＡ、 Ｍの
メモリセル周辺のアーキティクチャー図である。 図において、（（ｐ ）〜（Ｑ２３ ）はＭＯＳ）フン
ジスタ（Ｒ１）〜（Ｒ４）は高インピーダンスの抵抗、
（６）はインバータである。 なお、図中、同一符号は同一、又は相当部分を示す。 ＠１図 ４′Ｊ八゛
Claims (1)
- ダイナミック型メモリセルを有する半導体集積回路にお
いて、ビット線のイコライズトランジスタにＰチヤネル
とＮチヤネルトランジスタを並列に設け、ストレステス
ト時に外部より入力したメモリセルプレート印加電圧の
反転信号をビット線電圧として与えること特徴とした半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160610A JPH0453099A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160610A JPH0453099A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453099A true JPH0453099A (ja) | 1992-02-20 |
Family
ID=15718661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160610A Pending JPH0453099A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735133B1 (en) | 2002-11-14 | 2004-05-11 | Renesas Technology Corp. | Semiconductor memory circuit having normal operation mode and burn-in test mode |
-
1990
- 1990-06-19 JP JP2160610A patent/JPH0453099A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735133B1 (en) | 2002-11-14 | 2004-05-11 | Renesas Technology Corp. | Semiconductor memory circuit having normal operation mode and burn-in test mode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0756759B2 (ja) | スタティック型半導体記憶装置 | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| JPH01166391A (ja) | スタティック型ランダムアクセスメモリ | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| JPH01166399A (ja) | スタティック型ランダムアクセスメモリ | |
| US5265056A (en) | Signal margin testing system for dynamic RAM | |
| US5255229A (en) | Dynamic random access memory including stress test circuitry | |
| KR100249641B1 (ko) | 집적 회로 테스트에서 번인 시간을 단축시키고 초기 고장을 유도하는 방법 | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| JPS61217993A (ja) | 半導体メモリ | |
| US4951252A (en) | Digital memory system | |
| JPH0453099A (ja) | 半導体集積回路 | |
| JPH01166400A (ja) | スタティック型ランダムアクセスメモリ | |
| JP2002197854A (ja) | 強誘電体メモリ装置 | |
| JPH02146180A (ja) | 半導体メモリ装置 | |
| JPS63106990A (ja) | スタテイツク型ｒａｍ | |
| RU2084972C1 (ru) | Способ записи данных при тестировании устройства памяти и устройство для проверки памяти | |
| JPS61165886A (ja) | ダイナミツク型ｒａｍ | |
| JPH02116089A (ja) | 読出し回路 | |
| JPH1031892A (ja) | 半導体メモリ装置及びその電源供給方式 | |
| KR19980015271A (ko) | 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법 | |
| JPH0319195A (ja) | 集積半導体メモリおよびその作動方法 | |
| JPS5870485A (ja) | メモリ装置 | |
| JPH0319194A (ja) | 集積半導体メモリの評価器回路およびその作動方法 | |
| JPH02177200A (ja) | 半導体記憶装置のテスト装置 |