JPH0319194A - 集積半導体メモリの評価器回路およびその作動方法 - Google Patents
集積半導体メモリの評価器回路およびその作動方法Info
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- JPH0319194A JPH0319194A JP2141199A JP14119990A JPH0319194A JP H0319194 A JPH0319194 A JP H0319194A JP 2141199 A JP2141199 A JP 2141199A JP 14119990 A JP14119990 A JP 14119990A JP H0319194 A JPH0319194 A JP H0319194A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000011156 evaluation Methods 0.000 title abstract description 11
- 238000011017 operating method Methods 0.000 title description 2
- 230000015654 memory Effects 0.000 claims abstract description 17
- 238000012360 testing method Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000006399 behavior Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積半導体メモリの評価器回路および集積半
導体メモリの作動方法に関するものである． 〔従来の技術〕 評価器回路に評価電位を制御して供給するＤＲＡＭ式の
集積半導体メモリは、たとえばヨーロッパ特許第ａ００
５６４３４号明細書および「米国電気電子学会雑誌固体
回路ＩＩ（ＩＩ！ＨＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ） Ｊ 、第ＳＣ
−２０巻、第５号、第９０３〜９０８頁から公知である
． 両構＊ （ＫＩＣＮＭＯＳ回ＢおよびＣＭＯＳ回路）は
、それらの評価器回路が交差結合されたトランジスタを
有するグイナミックーフリップフロップとして構威され
ており、また評価器電位の供給によりそれらの機能を制
御される点で共通である． 集積半導体メモリの経済的威功のためには、それらの技
術的特性が１つの決定的な点である．その際に評価器回
路の動作範囲と、評価器回路がまさになお誤りなしに処
理し得る読出し信号の最小値とが特に重要である．これ
らのパラメータは、使用されるトランジスタの技術的に
等しい作用および対称性に強く関係している．それらは
通常、開発段階および品質検査段階で作動電圧ならびに
人力信号のレベルおよびタイミングの変動により得られ
る．しかし、これらの方法はメモリ内部を進行する信号
の時間挙動および半導体メモリ全体のなかの電位関係を
変化させ、従って測定結果がもはや一義的に評価器回路
そのもの個々の誤り源およびその動作範囲に対応付けら
れない．〔発明が解決しようとする［ＩＭ） 本発明の課題は、冒頭に記載した種類の評価器回路を、
その動作範囲および個々の誤り源を求めることが可能で
あり、その際に、半導体メモリ自体のその他の電気的お
よび時間的関係に影響することがないように改良するこ
とである．さらに、本発明の課題は、評価器回路の動作
範囲ならびに個々の誤り源を求めることを可能にするよ
うに公知の作動方法を改良することである． 〔課題を解決するための手段〕 上述の目的を達威するため、本発明の集積半導体メモリ
の評価器回路においては、評価器回路に評価器電位また
は値を自由に選択可能な電位を選択的に少なくとも１つ
のクロック信号を介して制御可能に供給するため少なく
とも１つのマルチプレクサ装置が設けられるものである
．また本発明の集積半導体メモリの作動方法においては
、メモリセル内に書込まれたデータが評価器回路に読出
され、また検査作動中に評価器電位にくらべて異なる電
位でメモリセル内に復帰書込みされ、新たな読出しの際
に評価器電位を復帰書込みの際に使用する正常作動にく
らべて変更された読出し信号が評価器回路に生ずるよう
にするものである．本発明の有利な構威は従属請求項に
あげられている．〔実施例〕 以下、図面により本発明を一層詳細に説明する．第４図
には、一部分を示されている１つの集積半導体メモリ（
メモリセルＭＣ，ビットＩＢＬおよびＢＬ（一般に参照
ビット線と呼ばれる）、ワード線ＷＬ，アドレスデコー
ダＤＥＣを有するトランスファトランジスタＴＴ（ビッ
トスイッチとも呼ばれる）ならびに外部ビント線ＸＢ，
ＸＢ）のなかの１つの公知の評価器回路ＡＭＰＬが示さ
れている．さらに、評価器電位ＶＳＳ，ＶＤＤを準備す
るための２つの制御信号ＳＡＮおよびＳＡＰが示されて
いる．後者はたいてい集積半導体メモリ全体の供給電位
ｖＳＳ、ＶＤＤと等しい値を有する．それらは公知の仕
方で評価器回路ＡＭＰＬを制御する． 第１図に示されている本発明による評価器回路は、公知
の評価器回路に、マルチプレクサ装置（２つの部分ユニ
ットで示されている）ＭＵＸＮ，ＭＵＸＰ，クロック信
号φ、および値を自由に選定可能な電位ＶＸＮ，ＶＸＰ
が付加さている．これらは正常作動中は評価器回路ＡＭ
ＰＬに影響しない．たとえば前記のパラメータを求める
役割をする検査作動中は、クロック信号φは、先ず制御
信号ＳＡＮおよびＳＡＰを介して評価器電位ｖＳＳ，Ｖ
ＤＤを評価器回路ＡＭＰＬに与え、また続いてマルチプ
レクサ装ｉｆＭＵＸＮ，ＭＵＸＰを介して評価器電位Ｖ
ＳＳ，ＶＤＤの代わりに自由に選定可能な電位ＶＸＮ，
ＶＸＰを評価器回路ＡＭＰＬに与えるようにする時間的
経過を有する．本発明による装置によれば下記の検査方
法が実行可能である． 評価器電位ＶＳＳ，ＶＤＤの使用のもとに通常の書込み
方法により書込まれ、そのメモリセルＭＣがその結果と
して１つの選択された（任意の）検査パターンのデータ
を含んでいる半導体メモリでは、記憶されたデータがメ
モリセルＭＣからワード線ＷＬに沿ってクロック信号Ｓ
ＡＮ，ＳＡＰおよび評価器電位ＶＳＳ，ＶＤＤにより付
属の評価器回路ＡＭＰＬに読出され、また評価される（
第３図中に時点ｔ１までの時間区間に示されている）．
その際にクロック信号ＳＡＮ，ＳＡＰ自体は評価器電位
ＶＳＳ，ＶＤＤを論理レベルとして有し得る．各続出し
サイクルは周知のように、読出しおよび評価に続いてこ
うして得られたデータが再びメモリセルＭＣのなかに復
帰書込みされる（たとえばいわゆる更新モードで利用さ
れる）１つの時間区間をも含んでいる．この時間区間は
いま本発明による方法のなかで有利な装置により下記の
ように変更される（第３図中の時間ｔ１ないしｔ２を参
照）． クロック信号φまたは２つの相補性クロック信号φ、φ
（第２図参照）が能動化される．それによりいまマルチ
プレクサ装置ＭＵＸＮ，ＭＵＸＰを介して評価器電位Ｖ
ＳＳ，ＶＤＤｏ代わりに自由に選定可能な電位ＶＸＮ％
ｖＸＰが各評価器回路ＡＭＰＬに与えられる．その結果
として、続出されかつ評価されたデータは評価器電位ｖ
ＳＳ、ＶＤＤのレベルではなく自由に選定可能な電位Ｖ
ＸＮ，ＶＸＰでメモリセルＭＣに復帰書込みされる．た
とえば一方の自由に選定可能な電位ＶＸＮが一方の評価
器電位ｖＳＳの値よりも２００ｍＶ高い１つの値を有す
ると、読出されたデータ“論理０″は一方の評価器電位
ｖＳＳの値よりも２００ｍＶ高い１つの電位値で復帰書
込みされる（第３図中に破線で示されている）．相応の
ことが、読出されたデータ“論理ｌ”に対しても当ては
まる．（第３図中に実線で示されている）他方の自由に
選定可能な電位ｖｘＰが他方の評価器電位■ＳＳの値よ
りも５００ｍＶ低い値を有すると、読出されたデータ“
論理ｌ”は他方の評価器電位ＶＳＳｏ値よりも５００ｍ
Ｖ低い電位値で復帰書込みされる．ｖＡ出しおよび復帰
書込み過程全体はたとえば１つの（自由に選定可能な電
位ＶＸＮ，ＶＸＰの使用は別として）通常の更新サイク
ルであってよい． 本発明による装置は前記の読出し／復帰書込み過程と結
び付いて、後の読出し方法の際に、メモリセルＭＣのな
かに記憶されたデータが、さもなければ通常のように評
価器回路ＡＭＰＬにおける評価のための評価器電位ＶＳ
Ｓ，ＶＤＤに相応するレベルではなく、自由に選択可能
な電位ＶＸＮ、ｖｘＰの値に相応する変更されたレベル
で記憶されているようにする．こうして、集積半導体メ
モリまたは個々のメモリセルＭＣおよび評価器回路ＡＭ
ＰＬが（いわゆるビット゛−マップ解析の応用の際に）
まさになお機能する、記憶すべきデータに対する電位限
界値が求められ得る． 自由に選択可能な電位ＶＸＮ，ＶＸＰが半導体メモリの
内部で電位発生器を介して発生可能であることは有利で
ある．さらに、電位ＶＸＮ，ＶＸＰが半導体メモリにい
わゆる補助パッドＰＤＮ、ＰＤＰを介してモジュール外
部から供給可能であることは有利である． また自由に選択可能な電位ＶＸＮ，ＶＸＰを半導体メモ
リ内に存在しており自由に選択可能な電位ＶＸＮ，ＶＸ
Ｐに対応付けられている導体路に検査ピンを介してモジ
ュール外部から供給することは有利である．上記の両方
の場合に半導体メモリはケース内への組み込みの後に第
三者からの不当な操作に対して保護されている． また単一のクロック信号φΦ代わりに、第２図中に示さ
れているように互いに相補性の時間的経過を有する２つ
のクロック信号φ、φを用意することは好ましい． またマルチプレクサ装置ＭＵＸＮ，ＭυＸＰがｎチャネ
ノレおよびｐチ中ネノレトランジスタを含んでいること
は好ましい． 第２図には有利に用いられる実施例が示されている．通
常の要素（たとえばメモリセルＭＣ，ワード線ＷＬ、評
価器回路ＡＭＰＬ、トランスファトランジスタＴＴ、評
価器電位ＶＳＳ，ＶＤＤを有する制御信号ＳＡＮ，ＳＡ
Ｐ）のほかにマルチプレクサ装置ＭＵＸＮ，ＭＵＸＰ，
互いに相補性のクロック信号φ、φおよび自由に選択可
能な電位ＶＸＮ、■ＸＰの供給のための補助パッドＰＤ
Ｎ％ＰＤＰが設けられている．マルチプレクサ装置ＭＵ
ＸＮ，ＭＵＸＰの一方の部分装直ＭＵＸＮは直列に接続
されているｎチャネルトランジスタＴＮＩ％ＴＮ２を含
んでいる．マルチプレクサ装置ＭＵＸＮ，ＭＵＸＰの他
方の部分装置ＭＵＸ Ｐは直列に接続されているｐチャ
ネルトランジスタＴＰ１、ＴＰ２を含んでいる．それら
の接続点はそれぞれ評価器回路ＡＭＰＬと接続されてい
る．一方のトランジスタＴＮ１、ＴＰＩのソースはそれ
ぞれ評価器電位ＶＳＳ，ＶＤＤの一方と接続可能である
．他方のトランジスタＴＮ２、ＴＰ２のソースはそれぞ
れ補助パッドＰＤＮ，ＰＤＰにより、自由に選択可能な
評価器電位ＶＳＳ，ＶＤＤと接続されている．トランジ
スタＴＮＩおよびＴＰ２のゲートはクロック信号φによ
り駆動される．トランジスタＴＮ２およびＴＰＩのゲー
トはそれに対して相補性のクロック信号φにより駆動さ
れる．第３図のタイムダイアダラムによれば、第１の時
間区間内で（すなわち時点ｔｌまでに）一方のトランジ
スタＴＮＩおよびＴＰＩが導通状態に、また他方のトラ
ンジスタＴＮ２、ＴＰ２が遮断状態にされ、それにより
評価器電位ＶＳＳ，ＶＤＤが制御信号ＳＡＮ，ＳＡＰに
より評価器回路ＡＭＰＬに到達する．相応して時点ｔｌ
からｔ２までの時間区間では他方のトランジスタＴＮ２
、ＴＰ２が導通状態に、また一方のトランジスタＴＮＩ
およびＴＰＩが遮断状態にされ、それにより自由に選択
可能な電位ＶＸＮ，ＶＸＰが評価器回路ＡＭＰＬに、ま
たしたがってビット線ＢＬまたはＢＬに到達する．その
際にさらに、少なくとも時点１１とｔ２との間の時間中
にトランスファトランジスタＴＴが遮断されており、従
って外部ビット線ＸＢ，ＸＢが（内部）ビット線ＢＬ，
ＢＬに影響しない（すなわちデコーダＤＥＣが切り離さ
れている）ことは有利である．これはたとえばいわゆる
ＲＡＳ一オンリー一作動または更新作動の場合である． また本発明による方法および本発明による装置において
、値を自由に選択可能な電位ＶＸＮ，ＶＸＰが互いに無
関係に、また別々に設定可能であることは有利である．
導体メモリの作動方法に関するものである． 〔従来の技術〕 評価器回路に評価電位を制御して供給するＤＲＡＭ式の
集積半導体メモリは、たとえばヨーロッパ特許第ａ００
５６４３４号明細書および「米国電気電子学会雑誌固体
回路ＩＩ（ＩＩ！ＨＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ） Ｊ 、第ＳＣ
−２０巻、第５号、第９０３〜９０８頁から公知である
． 両構＊ （ＫＩＣＮＭＯＳ回ＢおよびＣＭＯＳ回路）は
、それらの評価器回路が交差結合されたトランジスタを
有するグイナミックーフリップフロップとして構威され
ており、また評価器電位の供給によりそれらの機能を制
御される点で共通である． 集積半導体メモリの経済的威功のためには、それらの技
術的特性が１つの決定的な点である．その際に評価器回
路の動作範囲と、評価器回路がまさになお誤りなしに処
理し得る読出し信号の最小値とが特に重要である．これ
らのパラメータは、使用されるトランジスタの技術的に
等しい作用および対称性に強く関係している．それらは
通常、開発段階および品質検査段階で作動電圧ならびに
人力信号のレベルおよびタイミングの変動により得られ
る．しかし、これらの方法はメモリ内部を進行する信号
の時間挙動および半導体メモリ全体のなかの電位関係を
変化させ、従って測定結果がもはや一義的に評価器回路
そのもの個々の誤り源およびその動作範囲に対応付けら
れない．〔発明が解決しようとする［ＩＭ） 本発明の課題は、冒頭に記載した種類の評価器回路を、
その動作範囲および個々の誤り源を求めることが可能で
あり、その際に、半導体メモリ自体のその他の電気的お
よび時間的関係に影響することがないように改良するこ
とである．さらに、本発明の課題は、評価器回路の動作
範囲ならびに個々の誤り源を求めることを可能にするよ
うに公知の作動方法を改良することである． 〔課題を解決するための手段〕 上述の目的を達威するため、本発明の集積半導体メモリ
の評価器回路においては、評価器回路に評価器電位また
は値を自由に選択可能な電位を選択的に少なくとも１つ
のクロック信号を介して制御可能に供給するため少なく
とも１つのマルチプレクサ装置が設けられるものである
．また本発明の集積半導体メモリの作動方法においては
、メモリセル内に書込まれたデータが評価器回路に読出
され、また検査作動中に評価器電位にくらべて異なる電
位でメモリセル内に復帰書込みされ、新たな読出しの際
に評価器電位を復帰書込みの際に使用する正常作動にく
らべて変更された読出し信号が評価器回路に生ずるよう
にするものである．本発明の有利な構威は従属請求項に
あげられている．〔実施例〕 以下、図面により本発明を一層詳細に説明する．第４図
には、一部分を示されている１つの集積半導体メモリ（
メモリセルＭＣ，ビットＩＢＬおよびＢＬ（一般に参照
ビット線と呼ばれる）、ワード線ＷＬ，アドレスデコー
ダＤＥＣを有するトランスファトランジスタＴＴ（ビッ
トスイッチとも呼ばれる）ならびに外部ビント線ＸＢ，
ＸＢ）のなかの１つの公知の評価器回路ＡＭＰＬが示さ
れている．さらに、評価器電位ＶＳＳ，ＶＤＤを準備す
るための２つの制御信号ＳＡＮおよびＳＡＰが示されて
いる．後者はたいてい集積半導体メモリ全体の供給電位
ｖＳＳ、ＶＤＤと等しい値を有する．それらは公知の仕
方で評価器回路ＡＭＰＬを制御する． 第１図に示されている本発明による評価器回路は、公知
の評価器回路に、マルチプレクサ装置（２つの部分ユニ
ットで示されている）ＭＵＸＮ，ＭＵＸＰ，クロック信
号φ、および値を自由に選定可能な電位ＶＸＮ，ＶＸＰ
が付加さている．これらは正常作動中は評価器回路ＡＭ
ＰＬに影響しない．たとえば前記のパラメータを求める
役割をする検査作動中は、クロック信号φは、先ず制御
信号ＳＡＮおよびＳＡＰを介して評価器電位ｖＳＳ，Ｖ
ＤＤを評価器回路ＡＭＰＬに与え、また続いてマルチプ
レクサ装ｉｆＭＵＸＮ，ＭＵＸＰを介して評価器電位Ｖ
ＳＳ，ＶＤＤの代わりに自由に選定可能な電位ＶＸＮ，
ＶＸＰを評価器回路ＡＭＰＬに与えるようにする時間的
経過を有する．本発明による装置によれば下記の検査方
法が実行可能である． 評価器電位ＶＳＳ，ＶＤＤの使用のもとに通常の書込み
方法により書込まれ、そのメモリセルＭＣがその結果と
して１つの選択された（任意の）検査パターンのデータ
を含んでいる半導体メモリでは、記憶されたデータがメ
モリセルＭＣからワード線ＷＬに沿ってクロック信号Ｓ
ＡＮ，ＳＡＰおよび評価器電位ＶＳＳ，ＶＤＤにより付
属の評価器回路ＡＭＰＬに読出され、また評価される（
第３図中に時点ｔ１までの時間区間に示されている）．
その際にクロック信号ＳＡＮ，ＳＡＰ自体は評価器電位
ＶＳＳ，ＶＤＤを論理レベルとして有し得る．各続出し
サイクルは周知のように、読出しおよび評価に続いてこ
うして得られたデータが再びメモリセルＭＣのなかに復
帰書込みされる（たとえばいわゆる更新モードで利用さ
れる）１つの時間区間をも含んでいる．この時間区間は
いま本発明による方法のなかで有利な装置により下記の
ように変更される（第３図中の時間ｔ１ないしｔ２を参
照）． クロック信号φまたは２つの相補性クロック信号φ、φ
（第２図参照）が能動化される．それによりいまマルチ
プレクサ装置ＭＵＸＮ，ＭＵＸＰを介して評価器電位Ｖ
ＳＳ，ＶＤＤｏ代わりに自由に選定可能な電位ＶＸＮ％
ｖＸＰが各評価器回路ＡＭＰＬに与えられる．その結果
として、続出されかつ評価されたデータは評価器電位ｖ
ＳＳ、ＶＤＤのレベルではなく自由に選定可能な電位Ｖ
ＸＮ，ＶＸＰでメモリセルＭＣに復帰書込みされる．た
とえば一方の自由に選定可能な電位ＶＸＮが一方の評価
器電位ｖＳＳの値よりも２００ｍＶ高い１つの値を有す
ると、読出されたデータ“論理０″は一方の評価器電位
ｖＳＳの値よりも２００ｍＶ高い１つの電位値で復帰書
込みされる（第３図中に破線で示されている）．相応の
ことが、読出されたデータ“論理ｌ”に対しても当ては
まる．（第３図中に実線で示されている）他方の自由に
選定可能な電位ｖｘＰが他方の評価器電位■ＳＳの値よ
りも５００ｍＶ低い値を有すると、読出されたデータ“
論理ｌ”は他方の評価器電位ＶＳＳｏ値よりも５００ｍ
Ｖ低い電位値で復帰書込みされる．ｖＡ出しおよび復帰
書込み過程全体はたとえば１つの（自由に選定可能な電
位ＶＸＮ，ＶＸＰの使用は別として）通常の更新サイク
ルであってよい． 本発明による装置は前記の読出し／復帰書込み過程と結
び付いて、後の読出し方法の際に、メモリセルＭＣのな
かに記憶されたデータが、さもなければ通常のように評
価器回路ＡＭＰＬにおける評価のための評価器電位ＶＳ
Ｓ，ＶＤＤに相応するレベルではなく、自由に選択可能
な電位ＶＸＮ、ｖｘＰの値に相応する変更されたレベル
で記憶されているようにする．こうして、集積半導体メ
モリまたは個々のメモリセルＭＣおよび評価器回路ＡＭ
ＰＬが（いわゆるビット゛−マップ解析の応用の際に）
まさになお機能する、記憶すべきデータに対する電位限
界値が求められ得る． 自由に選択可能な電位ＶＸＮ，ＶＸＰが半導体メモリの
内部で電位発生器を介して発生可能であることは有利で
ある．さらに、電位ＶＸＮ，ＶＸＰが半導体メモリにい
わゆる補助パッドＰＤＮ、ＰＤＰを介してモジュール外
部から供給可能であることは有利である． また自由に選択可能な電位ＶＸＮ，ＶＸＰを半導体メモ
リ内に存在しており自由に選択可能な電位ＶＸＮ，ＶＸ
Ｐに対応付けられている導体路に検査ピンを介してモジ
ュール外部から供給することは有利である．上記の両方
の場合に半導体メモリはケース内への組み込みの後に第
三者からの不当な操作に対して保護されている． また単一のクロック信号φΦ代わりに、第２図中に示さ
れているように互いに相補性の時間的経過を有する２つ
のクロック信号φ、φを用意することは好ましい． またマルチプレクサ装置ＭＵＸＮ，ＭυＸＰがｎチャネ
ノレおよびｐチ中ネノレトランジスタを含んでいること
は好ましい． 第２図には有利に用いられる実施例が示されている．通
常の要素（たとえばメモリセルＭＣ，ワード線ＷＬ、評
価器回路ＡＭＰＬ、トランスファトランジスタＴＴ、評
価器電位ＶＳＳ，ＶＤＤを有する制御信号ＳＡＮ，ＳＡ
Ｐ）のほかにマルチプレクサ装置ＭＵＸＮ，ＭＵＸＰ，
互いに相補性のクロック信号φ、φおよび自由に選択可
能な電位ＶＸＮ、■ＸＰの供給のための補助パッドＰＤ
Ｎ％ＰＤＰが設けられている．マルチプレクサ装置ＭＵ
ＸＮ，ＭＵＸＰの一方の部分装直ＭＵＸＮは直列に接続
されているｎチャネルトランジスタＴＮＩ％ＴＮ２を含
んでいる．マルチプレクサ装置ＭＵＸＮ，ＭＵＸＰの他
方の部分装置ＭＵＸ Ｐは直列に接続されているｐチャ
ネルトランジスタＴＰ１、ＴＰ２を含んでいる．それら
の接続点はそれぞれ評価器回路ＡＭＰＬと接続されてい
る．一方のトランジスタＴＮ１、ＴＰＩのソースはそれ
ぞれ評価器電位ＶＳＳ，ＶＤＤの一方と接続可能である
．他方のトランジスタＴＮ２、ＴＰ２のソースはそれぞ
れ補助パッドＰＤＮ，ＰＤＰにより、自由に選択可能な
評価器電位ＶＳＳ，ＶＤＤと接続されている．トランジ
スタＴＮＩおよびＴＰ２のゲートはクロック信号φによ
り駆動される．トランジスタＴＮ２およびＴＰＩのゲー
トはそれに対して相補性のクロック信号φにより駆動さ
れる．第３図のタイムダイアダラムによれば、第１の時
間区間内で（すなわち時点ｔｌまでに）一方のトランジ
スタＴＮＩおよびＴＰＩが導通状態に、また他方のトラ
ンジスタＴＮ２、ＴＰ２が遮断状態にされ、それにより
評価器電位ＶＳＳ，ＶＤＤが制御信号ＳＡＮ，ＳＡＰに
より評価器回路ＡＭＰＬに到達する．相応して時点ｔｌ
からｔ２までの時間区間では他方のトランジスタＴＮ２
、ＴＰ２が導通状態に、また一方のトランジスタＴＮＩ
およびＴＰＩが遮断状態にされ、それにより自由に選択
可能な電位ＶＸＮ，ＶＸＰが評価器回路ＡＭＰＬに、ま
たしたがってビット線ＢＬまたはＢＬに到達する．その
際にさらに、少なくとも時点１１とｔ２との間の時間中
にトランスファトランジスタＴＴが遮断されており、従
って外部ビット線ＸＢ，ＸＢが（内部）ビット線ＢＬ，
ＢＬに影響しない（すなわちデコーダＤＥＣが切り離さ
れている）ことは有利である．これはたとえばいわゆる
ＲＡＳ一オンリー一作動または更新作動の場合である． また本発明による方法および本発明による装置において
、値を自由に選択可能な電位ＶＸＮ，ＶＸＰが互いに無
関係に、また別々に設定可能であることは有利である．
第１図および第２図は本発明による評価器回路および１
つの好ましい実施例の回路図、第３図は付属のタイムダ
イアグラム、第４図は半導体メモリ内の公知の評価器回
路の回路図である．ＡＭＰＬ・・・評価器回路 ＢＬ％ＢＬ・・・内部ビット線 ＭＣ・・・メモリセル ＭＵＸＮ％ＭＵＸＰ・・・マルチプレクサ装置ＰＤＮ，
ＰＤＰ・・・補助パッド ＳＡＮ，ＳＡＰ・・・制御信号 ＴＮＳＴＰ・・・トランジスタ ＴＴ・・・トランスファトランジスタ ＶＤＤ・・・供給電位 ■ＳＳ・・・接地電位 ＶＸＮＳＶＩＰ・・・自由に選択可能な電位ＸＢ，ＸＢ
・・・外部ビット線 ＷＬ・・・ワード線 φ、φ・・・クロック信号 ＳＡＮ．ＶＳＳ ＶＸＰ ｔ１ １２
つの好ましい実施例の回路図、第３図は付属のタイムダ
イアグラム、第４図は半導体メモリ内の公知の評価器回
路の回路図である．ＡＭＰＬ・・・評価器回路 ＢＬ％ＢＬ・・・内部ビット線 ＭＣ・・・メモリセル ＭＵＸＮ％ＭＵＸＰ・・・マルチプレクサ装置ＰＤＮ，
ＰＤＰ・・・補助パッド ＳＡＮ，ＳＡＰ・・・制御信号 ＴＮＳＴＰ・・・トランジスタ ＴＴ・・・トランスファトランジスタ ＶＤＤ・・・供給電位 ■ＳＳ・・・接地電位 ＶＸＮＳＶＩＰ・・・自由に選択可能な電位ＸＢ，ＸＢ
・・・外部ビット線 ＷＬ・・・ワード線 φ、φ・・・クロック信号 ＳＡＮ．ＶＳＳ ＶＸＰ ｔ１ １２
Claims (1)
- 【特許請求の範囲】 １）評価器回路（ＡＭＰＬ）に評価器電位（ＶＳＳ、Ｖ
ＤＤ）を制御されて供給されるＤＲＡＭ式の集積半導体
メモリの評価器回路において、評価器回路（ＡＭＰＬ）
に評価器電位（ＶＳＳ、ＶＤＤ）または値を自由に選択
可能な電位（ＶＸＮ、ＶＸＰ）を選択的に少なくとも１
つのクロック信号（φ、■）を介して制御可能に供給す
るため少なくとも１つのマルチプレクサ装置（ＭＵＸＮ
、ＭＵＸＰ）が設けられていることを特徴とする集積半
導体メモリの評価器回路。 ２）自由に選択可能な電位（ＶＸＮ、ＶＸＰ）が半導体
メモリ自体のなかで発生可能であることを特徴とする請
求項１記載の評価器回路。 ３）自由に選択可能な電位（ＶＸＮ、ＶＸＰ）が半導体
メモリに外部から供給可能であることを特徴とする請求
項１記載の評価器回路。 ４）クロック信号（φ、■）が互いに相補性の時間的経
過を有する２つの信号に分割されていることを特徴とす
る請求項１ないし３の１つに記載の評価器回路。 ５）マルチプレクサ装置（ＭＵＸＮ、ＭＵＸＰ）がｎチ
ャネルおよびｐチャネルトランジスタ（ＴＮ１、ＴＮ２
；ＴＰ１、ＴＰ２）を含んでいることを特徴とする請求
項１ないし４の１つに記載の評価器回路。 ６）評価器電位（ＶＳＳ、ＶＤＤ）の使用のもとにＤＲ
ＡＭ式の半導体メモリを作動させるための方法において
、メモリセル（ＭＣ）内に書込まれたデータが評価器回
路（ＡＭＰＬ）に読出され、また検査作動中に評価器電
位（ＶＳＳ、ＶＤＤ）にくらべて異なる電位（ＶＸＮ、
ＶＸＰ）でメモリセル（ＭＣ）内に復帰書込みされ、新
たな読出しの際に評価器電位（ＶＳＳ、ＶＤＤ）を復帰
書込みの際に使用する正常作動にくらべて変更された読
出し信号が評価器回路（ＡＭＰＬ）に生ずることを特徴
とする集積半導体メモリの作動方法。 ７）異なる電位（ＶＸＮ、ＶＸＰ）が値を自由に選択可
能であることを特徴とする請求項６記載の方法。 ８）異なる電位（ＶＸＮ、ＶＸＰ）が互いに無関係に設
定可能であることを特徴とする請求項６または７記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89109870.9 | 1989-05-31 | ||
| EP89109870A EP0400183A1 (de) | 1989-05-31 | 1989-05-31 | Bewerterschaltung eines integrierten Halbleiterspeichers vom Typ DRAM |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319194A true JPH0319194A (ja) | 1991-01-28 |
Family
ID=8201443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141199A Pending JPH0319194A (ja) | 1989-05-31 | 1990-05-29 | 集積半導体メモリの評価器回路およびその作動方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0400183A1 (ja) |
| JP (1) | JPH0319194A (ja) |
| KR (1) | KR900019035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05270925A (ja) * | 1992-03-23 | 1993-10-19 | Ngk Insulators Ltd | セラミック焼成用耐火材 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257232A (en) * | 1992-03-05 | 1993-10-26 | International Business Machines Corporation | Sensing circuit for semiconductor memory with limited bitline voltage swing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1989
- 1989-05-31 EP EP89109870A patent/EP0400183A1/de not_active Withdrawn
-
1990
- 1990-05-29 JP JP2141199A patent/JPH0319194A/ja active Pending
- 1990-05-31 KR KR1019900007963A patent/KR900019035A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05270925A (ja) * | 1992-03-23 | 1993-10-19 | Ngk Insulators Ltd | セラミック焼成用耐火材 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019035A (ko) | 1990-12-22 |
| EP0400183A1 (de) | 1990-12-05 |
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