CN1684201A - 半导体存储器的测试方法 - Google Patents

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Abstract

公开了一种半导体存储器的测试方法。该方法包括步骤：在多个存储器单元块的每个单元块中存储数据；利用由所述多个存储器单元块中的两个存储器单元块共享的一感测放大器，电连接所述两个存储器单元块；通过所述感测放大器感测所述两个存储器单元块的数据；以及基于根据所述两个存储器单元块的连接而增长的位线电容，来判断所感测的数据是否正常。该测试方法可以通过增加位线电容来有意识地减小存储器单元的偏移裕度，消除和掩蔽具有较小电容的异常存储器单元，并有效减少测试时间。

Description

半导体存储器的测试方法
技术领域
本发明涉及一种半导体存储器的测试方法，具体地说，涉及检测在共享感测放大器的半导体存储器中特定块的单元电容器电容缺陷的测试方法。
背景技术
通常，构成半导体存储器的存储器单元包括电容器和晶体管，每个晶体管都在电容器和位线之间执行开关控制。
在制造半导体存储器之后对该半导体存储器进行测试，从而在形成块的每个存储器单元中记录数据，此后该块称为存储器单元块，并且从该同一存储器单元块中读取所记录的数据，以检查该存储器单元块的状态。
记录在该存储器单元块中的数据由共模连接到两个存储器单元块的位线的感测放大器感测。
该感测放大器将通过一对位线输出的(记录)数据的电势之间的电势差放大到超过预定电压值。
在此，如果通过两个位线输出的(记录)数据的电势之间的电势差小于感测裕度，则所记录的数据可能会不正确，例如会产生错误。
当半导体存储器制造成其中的存储器单元由于各种原因而具有小于正常值的电容器电容时，不能保证在感测放大器中具有足够的可感感测裕度。
这样，当检测到电容器电容小于正常值的存储器单元时，必须在市场上销售之前将该存储器单元替换为附加存储器单元或掩蔽(screen)该存储器单元。
为了基于存储器单元的电容器电容而检测存储器单元块的缺陷，传统的测试方法只检测通过一个感测放大器的两个存储器单元块中的一个存储器单元块的输出数据，其中这两个存储器单元块共享该感测放大器。
也就是说，一个存储器单元块未与感测放大器连接，而连接到感测放大器的另一存储器单元块的输出数据被感测并由该感测放大器放大。
但是，即使存储器单元具有小于正常值的单元电容，并由此存在缺陷，只要不存在任何工艺缺陷，则传统的测试方法仍然无法有效检测到该缺陷存储器单元。
同样，由于半导体存储器的测试时间随着半导体的开发和生产而不断增长，因此传统的测试方法无法从根本上减小测试时间的负担。
发明内容
因此，鉴于上述问题而产生了本发明，并且本发明的目的是提供一种半导体存储器的测试方法，可以增加该半导体存储器的测试速度，并能够检测到具有工艺缺陷等的有缺陷的存储器单元，即使该缺陷存储器单元具有异常小的电容，该电容不能由传统测试方法有效地检测到，本发明也能检测该缺陷存储器单元。
根据本发明，上述和其他目的是由一种半导体存储器的测试方法来完成的，该方法包括步骤：在多个存储器单元块的每个单元块中存储数据；利用由所述多个存储器单元块中的两个存储器单元块共享的一感测放大器，电连接所述两个存储器单元块；通过所述感测放大器感测所述两个存储器单元块的数据；以及基于根据所述两个存储器单元块的连接而增长的位线电容，来判断所感测的数据是否正常。
附图说明
下面通过结合附图的详细描述，本发明的上述和其他目的、特性和其他优点将会理解得更为清楚，其中：
图1是根据本发明一实施例的半导体存储器的电路图；
图2是根据本发明另一实施例的半导体存储器的电路图；
图3是在根据本发明的测试方法中采用的用于产生块选择信号的电路的第一实施例图；
图4是在根据本发明的测试方法中采用的用于产生块选择信号的电路的第二实施例图；
图5是在根据本发明的测试方法中采用的用于产生块选择信号的电路的第二实施例图。
具体实施方式
下面参考附图详细描述本发明的优选实施例。
图1是根据本发明一实施例的半导体存储器的电路图，该半导体存储器包括：块选择单元20和40，用于根据块选择信号BISH和BISL控制每个存储器单元块的位线和感测放大器S/A之间的连接；均衡单元10，用于根据位线均衡信号BLEQ将一对位线的电势均衡为相同电势VBPL；以及数据记录单元30，用于将存储在特定存储器单元块中的数据施加到这对位线上。
在图1中，NM1至NM11表示N-MOS晶体管，PM1和PM2表示P-MOS晶体管。
下面详细描述根据本发明的包括感测放大器和外围电路的半导体存储器的配置和操作。
本发明的测试方法用于测试半导体存储器，该半导体存储器包括共享一个感测放大器S/A的两个存储器单元块，当提供给这两个存储器单元块的信号的状态改变为同时将这两个存储器单元块连接到感测放大器时进行测试。
具体地说，通过该半导体存储器的正常操作将数据记录在每一块的存储器单元中。
此后，为了执行该半导体存储器的测试模式，将块选择信号BISH和BISL施加到具有相同电势的块选择单元20和40上。
也就是说，同时选择共享一个感测放大器的两个存储器单元块。
当块选择信号BISH和BISL施加到具有高电势的块选择单元20和40上时，该块选择单元的所有N-MOS晶体管NM1、NM2、NM10和NM11都接通。
在这种状态下，与只选择一个块时相比位线电容增加了。
下面的表1分别示出位线和感测放大器的电容，单元电容器电容和由感测放大器感测的电压之间的电势差，其中在正常操作状态中选择一个存储器单元块。
[表1]
位线电容 感测放大器电容 单元电容器电容 感测放大器电势差
90fF 20fF 20fF 0.138V
90fF 20fF 25fF 0.166V
90fF 20fF 30fF 0.192V
如表1所述，包含在一个存储器单元块中的每个位线的电容是90fF。同样，感测放大器S/A本身的电容是20fF。因此，每个位线和感测放大器S/A的电容之和就是110fF。
在上述条件下，如果电容器电容分别是20fF、25fF和30fF，则由感测放大器感测的一对位线之间的电势差分别是0.138V、0.166V和0.192V。
通常，当半导体存储器的处理是将获得超过30fF的单元电容作为目标值时，大批量生产的、具有25fF单元电容的半导体存储器属于正常分配。因此，在这种条件下制造的半导体存储器中，感测放大器在任何情况下都可以具有足够的偏移裕度。
在存储器单元的单元电容近似为20fF的情况下，由于该存储器单元中的工艺缺陷而使该存储器单元通常是存在缺陷的。但是，对于仅仅是感测放大器的偏移裕度，电势差足以用作该偏移裕度的范围。
同时，即使是在本发明的测试模式下，电容小于20fF的存储器单元也不能有效保证感测放大器S/A的偏移裕度。
但是，即使上述情况是真实的，如果这种存储器单元的处理特性在测试时优于其它存储器单元的处理特性，传统测试方法也不能有效检测到该存储器单元的缺陷。因此，在随后进行诸如“侵蚀(Burn In)”的处理时，由于单元特性的老化后来将检测为“失败”。
同样，为了通过传统技术检测存储器单元，如果对存储器单元施加的压力累积时间持续得比较长，则由存储器单元的其它缺陷导致的漏电流同时增大。因此，即使该存储器单元是在正常分配下，仍然可能出现“过度杀伤(Overkill)”。
下面的表2示出位线和感测放大器电容、单元电容器电容和由感测放大器S/A感测的电压之间的电势差。更具体讲，表2示出按照本发明提出的测试方法增加的位线电容和随着该位线电容的增长一对位线之间的电势差关系，其由感测放大器S/A感测。
[表2]
位线电容 感测放大器电容  单元电容  感测放大器电势差
180fF(90+90) 20fF  20fF  0.008V
180fF 20fF  25fF  0.1V
 180fF  20fF  30fF 0.117V
如表2所示，如果在该测试模式中共享感测放大器S/A的两个存储器单元块同时电连接到感测放大器S/A，以便从存储器单元块输出数据，则位线电容将是180fF，是表1中描述的位线电容的两倍。
因此，位线和感测放大器S/A电容的和变成200fF。
随着电容的增长，如果单元电容器电容分别是20fF、25fF和30fF，则这对位线的电压差分别减小到0.08V、0.1V和0.17V。
表1和表2所述的电势差是以核心电压1.8V来测量的。
但是，当单元电容器电容具有正常值时，这对位线的电势差在满足所述感测放大器的感测裕度的范围内。
也就是说，即使同时选择两个共享该感测放大器的存储器单元块，通常制造成具有大于正常电容的半导体存储器的单元电容器的充电电压输出可在感测放大器S/A中感测的电压。同时，在异常情况下制造成具有小于正常电容的单元电容器的充电电压在不能被感测放大器S/A感测的范围内。
这样，基于两个存储器单元块的选择、根据所述数据的该选择和感测结果增加电容，来确定每一块的存储器单元状态是正常还是异常。
同样，根据本发明的存储器测试原理用于这样检测缺陷单元，假定感测放大器的最小偏移裕度是0.03V，在位线上存在缺陷单元时获得的、经过该缺陷单元的异常电流路径的电压差ΔV减小到低于0.03V。在此，由于执行该测试时控制缺陷单元的异常电流量，因此测试时间一直需要到第一ΔV减小到低于感测放大器的偏移裕度为止。
如果采用了本发明的测试方法，则第一ΔV减小到传统方法的大约一半电压，直到因缺陷单元的漏电流引起的第一电压ΔV减小到低于感测放大器的偏移裕度而所花费的(测试)时间可以减半。
上述情况对具有上述20fF电容的单元电容器来说是正确的。单元电容器本身的电势差是0.08V，其大于感测放大器的偏移裕度。但是，如果所测量的单元电容器的电势差在小于感测放大器的偏移裕度的0.03V之下，这是由于诸如工艺缺陷等缺陷原因的漏电流引起的，则会在存储器单元中检测到缺陷。
在ΔV为0.117V和最小偏移裕度为0.003V的情况下，传统技术需要电流损耗累计到大约0.114V的测试时间。
但是，当采用根据本发明的测试模式时，可以减少由ΔV约为0.005V(＝0.008V-0.003V)时的电流损耗引起的测试时间。
同样，如果单元电容大约为20fF的存储器单元比其它单元的电流损耗小，则在传统方法中由电流损耗引起的测试时间大大增加。因此，即使是正常分配下的正常存储器单元也会引起将被检测为缺陷的“过度杀伤”。
由于上述原因，传统测试方法无法检测到这种存储器单元的缺陷。即使在测试过程中没有从半导体存储器中消除或掩蔽该缺陷单元，并且具有潜在缺陷单元的半导体存储器由随后的过程进行处理，潜在的缺陷最终也会显露出来，因为该缺陷单元通过随后的处理而老化。
同时，由于根据本发明的测试模式在感测放大器运行时不是采用电流损耗累积来检测缺陷，而是采用位线电容特性来检测缺陷，因此该测试模式可以在较短的时间内没有“过度杀伤”地检测出缺陷。
图2是根据本发明另一实施例的半导体存储器的电路图，该实施例除了两个存储器单元块共享一个感测放大器之外不同于图1的配置。
也就是说，半导体存储器的电路包括感测放大器S/A、块选择单元20和40、均衡单元10和数据记录单元30。
在测试模式中，当该电路输入高电平电势的块选择信号BISH和BISL和低电平电势的位均衡信号BLEQ、BLEQH和BLEQL，选择共享感测放大器S/A的全部两个存储器单元块。
根据上述操作，位线电容增加，所产生的从存储器单元块输出的数据的电压差比正常电压减小40％。
但是，即使具有正常电容的存储器单元电容器的输出数据的电势电平比正常电势电平减小了40％，由于单元电容器具有足以被感测放大器感测到的电势，因此判断该单元电容器是具有正常电容还是小于该正常电容的电容。也就是说，根据是具有正常电容还是小于正常电容来对单元电容器进行分类。
图3是在根据本发明的测试模式中采用的用于产生块选择信号的电路的第一实施例的图。下面参考图3详细描述产生块选择信号BISH和BISL的方法。
如该图所示，根据测试模式使能信号TestMode_En的输入电平来确定块选择信号BISH和BISL的逻辑电平。
在测试模式使能信号TestMode_En是低电平的正常状态下，与非门ND1输出高电平，然后NMOS M1导通，而NMOS M2截止。输入节点A的、用于块选择信号BISH和BISL的控制信号在经过NMOS M1之后从节点D输出，并在被反相器反相之后从节点B输出。也就是说，通过节点D和B，块选择信号BISH和BISL同时输出，其中块选择信号BISH和BISL具有相互不同的逻辑电平。
在测试模式使能信号TestMode_En是高电平的测试状态下，如果控制信号(CONTROL)为高电平，则与非门ND1输出低电平。然后NMOS M1导通，而NMOS M2截止。输入节点A的低电平控制信号在经过NMOS M2和反相器之后作为低电平输出到节点D，并在被反相器反相之后作为低电平从节点B输出。也就是说，通过节点D和B，块选择信号BISH和BISL同时以相同的低逻辑电平输出。因此，在本发明的测试模式下，如果输入测试模式使能信号TestMode_En，由于块选择信号BISH和BISL以相同电平输出，则一对存储器单元块可以同时连接到一个感测放大器。
图4和图5是在根据本发明的测试模式中采用的用于产生块选择信号的电路的第二和第三实施例的图，如果测试模式使能信号TestMode_En象图3的实施例那样输入到这两个电路，则该电路输出相同逻辑电平的块选择信号BISH和BISL。
从上述描述中可以看出，根据本发明的测试方法可以在两个存储器单元块电连接到一个感测放大器的测试模式下，测试包括由这两个存储器单元块共享的所述感测放大器的半导体存储器，由此提高该半导体存储器的测试速度。
尽管为了说明目的而公开本发明的实施例，本领域的技术人员应当理解，在不脱离本发明所附权利要求限定的精神和范围的条件下可以做出各种修改、添加和替代。

Claims (2)

1.一种半导体存储器的测试方法，包括步骤：
在多个存储器单元块的每个单元块中存储数据；
利用由所述多个存储器单元块中的两个存储器单元块共享的一感测放大器，电连接所述两个存储器单元块；
通过所述感测放大器感测所述两个存储器单元块的数据；以及
基于根据所述两个存储器单元块的连接而增长的位线电容，来判断所感测的数据是否正常。
2.根据权利要求1所述的测试方法，还包括步骤：如果判断出所感测的数据不正常，则确定包含在对应存储器单元块中的存储器单元电容器电容异常，并将该存储器单元块替换为虚拟存储器单元块。
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