CN1822215A - 具有读出放大器的估计特性的匹配的集成半导体存储器 - Google Patents

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Abstract

一种集成半导体存储器包含存储单元(SZ1，SZ2)，该存储单元(SZ1，SZ2)在所有情况下经由一个位线对(BLP1，BLP2)被连接到第一读出放大器(SA1)或第二读出放大器(SA2)。在读访问存储单元之一期间，被连接到要读出的存储单元的读出放大器估计要读出的存储单元的单元电压(Vwrite)，并且根据数据端(DQ)处的单元电压的电平产生具有逻辑低或高电平的数据项(D)。然而，如果读出放大器不是相同的构造或结构，那么相同的单元电压电平由第一读出放大器(SA1)估计不同于由读出放大器(SA2)估计。为了匹配第一和第二读出放大器(SA1，SA2)的估计性能，所连接的位线对在读访问之前被预先充电到不同的预先充电电压(VEQ1，VEQ2)。

Description

具有读出放大器的估计特性的 匹配的集成半导体存储器
技术领域
本发明涉及一种具有用于估计存储单元的单元信号的第一和第二读出放大器类型的集成半导体存储器。
背景技术
图1示出具有存储单元阵列10的集成半导体存储器100，其中存储单元是以矩阵形式沿着字线和位线排列的。存储单元阵列包含第一读出放大器SA1，该第一读出放大器SA1在两侧均被连接到位线对BLP1的位线。位线对BLP1包含真位线BLT和互补位线BLC。DRAM(动态随机存取存储器)存储单元SZ1被连接到真位线BLT。存储单元SZ1包含存储电容器SC，该存储电容器SC经由选择晶体管AT被连接到真位线BLT。选择晶体管AT可以是由字线WL上的控制信号来控制导通的，以便存储电容器SC被导电地连接到真位线BLT。
除了第一读出放大器之外，存储单元阵列10显示出第二读出放大器SA2，该第二读出放大器SA2在两侧均被连接到位线对BLP2。位线对BLP2包含真位线BLT′和互补位线BLC′。同样由字线WL上的控制信号控制的存储单元SZ2被连接到真位线BLT′。
为了控制存储单元阵列10的存储单元之一的读或者写访问，提供控制电路20。控制电路20显示出用于施加控制信号的控制端S20。写或者读访问根据所施加的控制信号WR或者RD来发生。集成半导体存储器也显示出具有地址端A30的地址寄存器30。通过施加地址信号，可以选择存储单元阵列10的存储单元之一，用于读或者写访问，该地址信号显示出地址部分X和地址部分Y。在这个过程期间，地址部分X选择字线而地址部分Y选择位线对之一。因此，有可能选择位于所选择的字线与所选择的位线对的交点处的存储单元。
当信息项被写入存储单元SZ1时，存储单元SZ1的地址被施加到地址端A30。然后，写指令WR被施加到控制端S20，并且具有逻辑低或者高电平的数据项D被施加到数据端DQ。在逻辑高电平的情况下，读出放大器SA1将高压电位VBH馈送到真位线BLT并将低压电位VBL馈送到互补位线。在逻辑低电平的情况下，读出放大器SA1在真位线BLT上馈入低压电位VBL以及在互补位线BLC上馈入高压电位VBH。字线以这样的方式由控制电路20来驱动，以致选择晶体管AT被接入导通状态。如此，具有单元电压的高电平的第一存储状态或者具有单元电压的低电平的第二存储状态可以根据位线BLT上的高或低压电位而被存储在存储电容器SC中。
在读和写访问之前和之后，位线BLT以及BLC在预先充电过程期间被充电直至预先充电电压VEQ的电平。预先充电电压的电平在高压电位VBH的电平和低压电位VBL的电平之间。
当存储单元SZ1的存储状态或单元电压被读出时，用于选择存储单元SZ1的相应的地址信号被施加到地址端A30。读出命令RD被施加到控制电路20的控制端S20。因此，字线WL以控制电压的高电平来驱动，以便存储单元SZ1的选择晶体管AT被控制导通。当单元电压的高电平已经被存储在存储单元SZ1中时，在真位线BLT上相对于预先充电电压VEQ产生电位增长。相反，如果单元电压的低电平已经被存储在存储单元SZ1中，那么在真位线BLT上产生与预先充电电压VEQ相比较的电位下降。相反，互补位线BLC保持在预先充电电压VEQ的电平处，在写访问之后，互补位线BLC已经被充电直至该充电电压VEQ。
第一读出放大器SA1估计真位线BLT和互补位线BLC之间的电位差，并且产生数据线DL和/DL上彼此互补的低和高电平。两个互补的电平再次由次级读出放大器(未在图1中示出)放大，以便数据项D以逻辑低或者高电平被输出到数据端DQ。
当要读出的存储单元的单元电压的电平超出读出放大器的阈电压的电平时，数据项D在数据端DQ处以逻辑高电平来产生。相反，如果要读出的存储单元的单元电压的电平低于读出放大器的阈电压的电平，则数据项D在数据端DQ处以逻辑低电平产生。
图2示出在读出存储单元期间的真位线和互补位线上的电位变化，该存储单元的存储电容器被充电直至低单元电压。在实际的读取过程之前，两条位线被充电直至预先充电电压DQ。在时刻t1，控制电压由控制电略20被馈入到被连接到要读出的存储单元的字线上。因此，沿着字线的所有存储单元由其正被控制导通的选择晶体管激活。由于图2的例子中的低单元电压，与预先充电电压VEQ的电平相比较的电位下降发生在真位线BLT上。互补位线BLC仍然被充电到发生于预先充电过程的预先充电电压的电平。
在时刻t2，真位线BLT和互补位线BLC上的不同的电位状态由所连接的读出放大器来估计。由于真位线BLT上的电压电平低于互补位线上的预先充电电压的电平，所以电位下降到电压电位VBL(其例如对应于0伏特的电压)发生在真位线BLT上。由于读出放大器的估计过程，电位增长到高压电位VBH(例如到1.2伏特的电压)发生在互补位线BLC上。
读出放大器将真位线BLT的低压电平VBL转发到数据线DL。互补位线BLC的高压电平VBH被转发到互补数据线/DL。高和低压电平经由两条数据线被供给次级读出放大器，该次级读出放大器最终在数据端DQ处产生具有逻辑低电平的数据项，该逻辑低电平对应于存储单元中的存储状态。
在图2中举例说明的读出放大器的估计特性取决于各种各样的因素。例如，位线上的电位增长或电位减少的幅度取决于该位线的长度并因而取决于位线电阻和位线容量。例如，与不同位线上的预先充电电压的电平相比，相同的单元电压导致电位不同的增加或者减少。此外，被连接到位线对的读出放大器的布局具有决定性意义。例如，在存储单元阵列内，读出放大器由于不同的插入物、由于不同的掺杂分布以及由于相对于邻近部件的基片槽(substrate well)的接近度以及排列方向而不同。因此，存储单元阵列的读出放大器具有不同的电气特性，这导致在读取过程期间相对单元电压不同的估计性能。因而，阈电压电平一方面取决于读出放大器的布局而另一方面取决于电路环境的影响，在所述阈电压电平处，读出放大器在数据端处估计具有逻辑低或者高电平的单元电压电位。
图3示出存储单元阵列的第一读出放大器SA1以及第二读出放大器SA2在估计各种单元电压Vwrite期间的性能，该第一读出放大器SA1和第二读出放大器SA2彼此在其布局上不同。例如，不同的单元电压电平被存储在存储单元中，其中0和1.2伏特之间的各种电压电平被施加到接触点TP，所述TP例如易接近晶片级处的外部测试设备。绘出由所连接的读出放大器读出期间的存储单元的数目，该存储单元的数目已经代替逻辑低电平而以逻辑高电平来估计。
在第一测试步中，特定的电压电平(例如0伏特)被施加到接触点TP并且经由读出放大器被馈入到所连接的位线上。在激活存储单元之后，低单元电压被存储在这些存储单元中。在随后的读取过程期间，所存储的单元电压再次由读出放大器估计并且在数据端DQ处产生相应的逻辑低或高电平。测试设备在数据端DQ处检测到逻辑低电平的出现。
在估计0伏特的单元电压期间，几乎所有存储单元中的存储状态是由第一读出放大器SA1正确估计的。因而，并非很多存储单元故障。然后接着在测试步中，由第一读出放大器估计单元内容，在每个测试步期间，较高的单元电压被存储在存储单元中。超过近似0.4伏特的单元电压，近似1×105个存储单元的存储内容是由第一读出放大器在数据端DQ处以逻辑高电平来估计的。单元电压在随后的测试步中上升得越多，就有越多的存储单元由第一读出放大器SA1以逻辑高电平来估计。超过0.6伏特的单元电压，在读出几乎所有的存储单元期间，在数据端G2处，第一读出放大器产生具有逻辑高电平的数据项。
直至近似0.6伏特的单元电压，第二读出放大器SA2针对几乎所有被连接到其的存储单元在数据端DQ处产生逻辑低电平。单元电压比0.6伏特高出得越多，就有越多的存储单元由第二读出放大器以逻辑高电平来估计。超过近似1伏特的单元电压，在读出几乎所有被连接到第二读出放大器的存储单元的期间，第二读出放大器在数据端DQ处产生逻辑高电平。
示出第一和第二读出放大器的估计性能的图3的两条曲线彼此针对第一和第二读出放大器偏离。根据它们是否属于第一类读出放大器或属于第二类读出放大器，读出放大器显示出单元电压的不同的估计性能。
发明内容
本发明的目标是指定一种集成半导体存储器，其中减少存储单元阵列的各种类型的读出放大器的估计性能中的差异。本发明的进一步的目标是指定一种方法，借助于该方法来减少存储单元阵列的不同类型的读出放大器的估计性能中的差异。
关于集成半导体存储器的目标是经由具有读出放大器的估计性能的匹配的集成半导体存储器而完成的。集成半导体存储器显示出用于输出数据项的输出端、存储单元、位线对以及读出放大器，该存储单元在所有情况下都显示出取决于存储状态的单元电压，该位线对在所有情况下都包含第一和第二位线，该读出放大器在所有情况下都估计存储单元之一的单元电压。所述存储单元的第一存储单元经由所述位线对的第一位线对的位线之一被连接到所述读出放大器的第一读出放大器。所述存储单元的第二存储单元经由所述位线对的第二位线对的位线之一被连接到所述读出放大器的第二读出放大器。以这样的方式来构造所述读出放大器的第一读出放大器，以致所述读出放大器的第一读出放大器在读访问所述存储单元的第一存储单元之一期间估计所述存储单元的第一存储单元之一的单元电压。根据单元电压的估计，当所述存储单元的第一存储单元之一的单元电压超出第一阈电压时，在输出端处以第一电平产生数据项，而且如果所述存储单元的第一存储单元之一的单元电压低于第一阈电压，那么在输出端处以第二电平产生数据项。以这样的方式来构造所述读出放大器的第二读出放大器，以致所述读出放大器的第二读出放大器在读访问所述存储单元的第二存储单元之一期间估计所述存储单元的第二存储单元之一的单元电压。根据单元电压的估计，当所述存储单元的第二存储单元之一的单元电压超出第二阈电压时，在输出端处以第一电平产生数据项，而且当第二存储单元之一的单元电压的电平低于第二阈电压时，其中第二阈电压的电平不同于第一阈电压的电平，在输出端处以第二电平产生数据项。集成半导体存储器还包含用于产生第一预先充电电压的第一可控电压发生器和用于产生第二预先充电电压的第二可控电压发生器，第一预先充电电压的电平不同于第二预先充电电压的电平。第一预先充电电压可被提供给所述位线对的第一位线对的位线。第二预先充电电压可被提供给所述位线对的第二位线对的位线。
电路启动要彼此匹配的所述读出放大器的第一和第二读出放大器的估计性能，该估计性能例如来源于这两个读出放大器的布局中的差异。
根据集成半导体存储器的扩展方案，所述读出放大器的第一读出放大器是以这样的方式来构造的，以致所述读出放大器的第一读出放大器在写和读访问所述存储单元的第一存储单元之一期间在所述位线对的第一位线对的位线的第一位线上产生高压电位，而在所述位线对的第一位线对的位线的第二位线上产生低压电位。所述读出放大器的第二读出放大器是以这样的方式来构造的，以致所述读出放大器的第二读出放大器在写和读访问所述存储单元的第二存储单元之一期间在所述位线对的第二位线对的位线的第一位线上产生高压电位而在所述位线对的第二位线对的位线的第二位线上产生低压电位。另外，第一可控电压发生器是以这样的方式来构造的，以致该第一可控电压发生器在其输出处产生具有在高压电位和低压电位之间的电平的第一预先充电电压。第二可控电压发生器是以这样的方式来构造的，以致该第二可控电压发生器在其输出处产生具有在高压电位和低压电位之间的电平的第二预先充电电压。
一种用于操作集成半导体存储器的方法提供具有第一读出放大器和第二读出放大器的集成半导体存储器的使用，其中，该第一读出放大器被连接到具有第一和第二位线的第一位线对，并且该第一存储单元被连接到第一位线对的第一或第二位线；该第二读出放大器被连接到具有第一和第二位线的第二位线对，并且第二存储单元被连接到第二位线对的第一或第二位线；具有单元电压的存储状态在所有情况下可被存储在存储单元中；第一读出放大器以这样的方式来构造，以致该第一读出放大器在读访问第一存储单元之一期间估计该第一存储单元之一的单元电压；当第一存储单元之一的单元电压超出第一阈电压时，根据该单元电压的估计以第一电平在输出端处产生数据项；并且当第一存储单元之一的单元电压低于第一阈电压时，以第二电平在输出端处产生数据项；第二读出放大器以这样的方式来构造，以致该第二读出放大器在读访问第二存储单元之一期间估计该第二存储单元之一的单元电压；当第二存储单元之一的单元电压超出第二阈电压时，根据单元电压的估计以第一电平在输出端处产生数据项；并且当第二存储单元之一的单元电压低于第二阈电压时，以第二电平在输出端处产生数据项；第二阈电压的电平不同于第一阈电压的电平，而且第一位线对的第一和第二位线在预先充电过程期间被充电直至第一预先充电电压，而且第二位线对的第一和第二位线被充电直至第二预先充电电压。
通过重复地执行以下三个步骤来分析第一读出放大器的性能：在第一步中，在所有情况下在第一存储单元的每个存储单元中存储单元电压的电平。在接下来的第二步中，第一存储单元的每个存储单元的读访问发生。在接下来的第三步中，根据第一存储单元的单元电压来确定在执行读访问期间在输出端处以第一电平产生的数据项的数目。
然后，通过重复地执行以下三个步骤来分析第二读出放大器的性能：在第一步中，在所有情况下在第二存储单元的每个存储单元中存储单元电压的电平。在随后的第二步中，执行第二存储单元的每个存储单元的读访问。在随后的第三步中，根据第二存储单元的单元电压来确定在执行读访问期间在输出端处以第一电平产生的数据项的数目。
然后，确定表示第一单元电压之一而且在其处在分析第一读出放大器的性能的步骤期间已经出现大量的数据项的第一电平的值。然后，确定表示第二单元电压之一而且在其处在分析第二读出放大器的性能的步骤期间已经出现相同数目的数据项的第一电平的值。然后，确定第一单元电压和第二单元电压之间的差异。将第一预先充电电压的电平或第二预先充电电压的电平改变了第一和第二单元电压之间的差异的数量。
该方法被用于将第一读出放大器的估计性能匹配到第二读出放大器的估计性能。
用于操作集成半导体存储器的方法的扩展方案提供了集成半导体存储器的使用，其中第一读出放大器以这样的方式来构造，以致该第一读出放大器在写和读访问第一存储单元之一期间在第一位线对的第一位线上产生高压电位并且在第一位线对的第二位线上产生低压电位，此外其中第二读出放大器以这样的方式来构造，以致该第二读出放大器在写和读访问第二存储单元之一期间在第二位线对的第一位线上产生高压电位并且在第二位线对的第二位线上产生低压电位。当第二单元电压比第一单元电压更接近低和高压电位之间的平均值并且第一单元电压的电平低于第二单元电压的电平时，将第一预先充电电压的电平增加了第一和第二单元电压之间的差异的数量。当第二单元电压比第一单元电压更接近低和高压电位之间的平均值并且第一单元电压的电平高于第二单元电压的电平时，将第一预先充电电压的电平减少了第一和第二单元电压之间的差异的数量。当第一单元电压比第二单元电压更接近低和高压电位之间的平均值并且第二单元电压的电平低于第一单元电压的电平时，将第二预先充电电压的电平增加了第一和第二单元电压之间的差异的数量。当第一单元电压比第二单元电压更接近低和高压电位之间的平均值并且第二单元电压的电平高于第一单元电压的电平时，将第二预先充电电压的电平减少了第一和第二单元电压之间的差异的数量。
根据用于操作集成半导体存储器的方法的另一实施方式，分析第一读出放大器的性能，单元电压的电平随着第一存储单元的每个存储单元中的单元电压的电平的每次新的存储而变化。分析第二读出放大器的性能，单元电压的电平随着第二存储单元的每个存储单元中的单元电压的电平的每次新的存储而变化。
根据用于操作集成半导体存储器的方法的另一变型，分析第一读出放大器的性能，单元电压的电平随着第一存储单元的每个存储单元中的单元电压的电平的每次新的存储、以从低压电位的电平直到高压电位的电平为间隔来变化。分析第二读出放大器的性能，单元电压的电平随着第二存储单元的每个存储单元中的单元电压的电平的每次新的存储、以从低压电位的电平到高压电位的电平为间隔来变化。
根据用于操作集成半导体存储器的方法的另一实施方式，确定第一单元电压，在所述第一单元电压处在输出端处以第一电平产生的数据项的数目大约对应于现有第一存储单元的一半的数目。确定第二单元电压，在所述第二单元电压处在输出端处以第一电平产生的数据项的数目大约对应于现有第二存储单元的一半的数目。
用于匹配读出放大器的估计性能的集成半导体存储器的进一步实施方式和用于操作这种半导体存储器的方法的进一步实施方式可以在从属权利要求中找到。
附图说明
在接下来的文本中，将参考示出本发明的示例性实施方式的附图来更加详细地解释本发明。在附图中：
图1示出具有第一和第二读出放大器的集成半导体存储器；
图2示出在读出放大器估计单元电压的过程期间位线对上的电压变化；
图3示出在估计存储单元的不同的单元电压期间存储单元的故障；
图4示出根据本发明的用于改变预先充电电压的电平的流程图；
图5示出根据本发明的确定预先充电电压的电位的变化；
图6示出根据本发明的具有用于改变预先充电电压的电路的第一和第二读出放大器。
具体实施方式
在随后的文本中，将参考图4和5描述一种方法，借助于该方法来减少存储单元阵列的第一和第二类读出放大器的估计性能中的差异。在该方法开始时，具有低压电位VBL＝0伏特的单元电压Vwrite被存储在所有存储单元SZ1中，该所有存储单元SZ1由第一读出放大器SA1来估计。然后，在估计过程期间，所存储的单元电压由所连接的第一读出放大器来估计。在数据端DQ处，存储单元SZ1的数目被确定，该存储单元SZ1的单元电压已经由所连接的读出放大器以逻辑高电平来估计。在该方法的进一步过程中，随后估计的不同单元电压被写入到存储单元SZ1中。所存储的单元电压电平越高，就有越多的存储单元由第一读出放大器代替逻辑低电平而是以逻辑高电平进行估计。在0伏特的单元电压的输出电平和1.2伏特的单元电压的最后的电平之间以0.1伏特为间隔增加单元电压之后，确定针对第一读出放大器SA1的估计曲线。
然后，0伏特和1.2伏特之间的不同的单元电压电平也被存储在存储单元SZ2中，所述存储单元SZ2由第二读出放大器SA2估计。在单元电压电平以0.1伏特为间隔增加之前，在数据端DQ处确定存储单元SZ2的数目，该存储单元SZ2由第二读出放大器以逻辑高电平来估计。
第二读出放大器SA2的估计曲线的变化类似于第一读出放大器SA1的估计曲线的变化。
然而，由于读出放大器布局的不同结构，已经以在单元电压的某一电平处的逻辑高电平来估计的存储单元数目不同于所述两种类型的读出放大器的数目。
对于第一读出放大器SA1，第一单元电压Vwrite1被确定，在该第一单元电压Vwrite1处，某一数目FC的存储单元SZ1(优选为要测试的存储单元SZ1的一半)已经由第一读出放大器以逻辑高电平来估计。接着，第二单元电压Vwrite2被确定，在该第二单元电压Vwrite2处，相同数目FC的存储单元SZ2已经由第二读出放大器SA2以逻辑低电平来估计。然后，第一单元电压Vwrite1和第二单元电压Vwrite2之间的差异被确定。在图5的例子中，这大约是200毫伏特。按照本发明，被连接到第一读出放大器SA1或者被连接到第二读出放大器SA2的位线对上的预先充电电压VEQ被改变了单元电压Vwrite1和单元电压Vwrite2之间的差异的数量。
如果在图5的例子中针对被连接到第一读出放大器SA1的位线的预先充电电压VEQ被增加了200毫伏特，则针对第一读出放大器所示的估计曲线沿针对第二读出放大器的估计曲线的方向转移。存储单元阵列的不同类型读出放大器的估计曲线优选地以这样的方式来转移，以致曲线的上升变化位于低和高单元电压电平之间的一半处。例如，如果低单元电压电平是0伏特并且高单元电压电平是1.2伏特，则预先充电电压以这样的方式变化，以致估计曲线的上升分支占据大约近似0.6伏特，以便估计曲线相对于低压电位VBL和高压电位VBH近似地居中。
图6示出被连接到真位线BLT和互补位线BLC的第一读出放大器SA1的电路配置，以及示出被连接到真位线BLT′和互补位线BLC′的第二读出放大器SA2的电路配置。正如参考图6可以看到的，两个读出放大器具有相同的电路配置。例如，不同的性能是由相应的真位线BLT和BLT′的位线长度以及相应的互补位线BLC和BLC′的线长度不同的事实引起的。
所有情况下的两个读出放大器具有电路单元100l和100r，该电路单元在所有情况下包含开关晶体管110、120和130。电路单元100l和100r被用于将预先充电电压馈送到所连接的位线上。在访问存储区SB1中的存储单元期间，读出放大器通过控制开关单元500l的开关晶体管510l和520l导通来激活。为此目的，开关晶体管510l和520l在其控制端处以控制信号Ml的相应电平来驱动。相反，如果存储区SB2中的存储单元将被写到或者读出，那么开关单元500r的开关晶体管510r和520r就通过以控制信号Mr的相应电平来驱动被控制导通。包含开关晶体管210和220的开关单元200被用于将高压电位VBH馈送到所连接的位线对的位线之一上。包含开关晶体管310和320的开关单元300被用于将低压电位VBL馈送到所连接的位线之一上。开关单元400的开关晶体管410和420由控制信号CSL来激活。因此，在所有情况下被连接到读出放大器的真位线BLT或者BLT被连接到数据线DL，并且在所有情况下被连接到读出放大器的互补位线BLC或者BLC′被连接到互补数据线DL′。
由于不同的预先充电电压被馈送到被连接到第一读出放大器SA1的位线上并被馈送到被连接到第二读出放大器SA2的位线上，所以第一读出放大器SA1的开关晶体管120和130被连接到可控电压发生器50a，用于产生预先充电电压VEQ1，并且第二读出放大器SA2的开关晶体管120和130被连接到可控电压发生器50b，用于产生预先充电电压VEQ2。
当已经根据如上所述方法确定了预先充电电压的标称电平时，预先充电电压的标称电平(其由第一读出放大器SA1在所连接的位线BLT和BLC被馈入)被编程到存储电路60a中，并且(或)预先充电电压的标称电平(其由第二读出放大器SA2在所连接的位线BLT′和BLC′上被馈入)被编程到存储电路60b中。为此目的，所有情况下的存储电路显示出熔线元件61和71。
各个鉴别器电路70a和70b读出熔线元件61和71的编程状态，并且利用控制信号S1驱动第一可控电压发生器50a的输入端E50a，以及利用控制信号S2驱动第二可控电压发生器50b的输入端E50b。第一可控电压发生器50a根据控制信号S1在其输出端A50a处产生预先充电电压VEQ1，该预先充电电压VEQ1的电平对应于被存储在存储电路60a中的预先充电电压的标称电平，并且将该标称电平供给第一读出放大器SA1的开关单元100l和100r。可控电压发生器50b根据控制信号S2在其输出端A50b处产生预先充电电压VEQ2，该预先充电电压VEQ2的电平对应于被存储在存储电路60b中的预先充电电压的标称电平，并且将该标称电平供给第二读出放大器SA2的开关单元100l和100r。
参考标记列表
10存储单元阵列
20控制电路
30地址寄存器
50可控电压发生器
60存储电路
70估计电路
100用于馈入预先充电电压的开关单元
200用于馈入低压电位的开关单元
300用于馈入高压电位的开关单元
400用于将位线连接到数据线的开关单元
500用于将读出放大器连接到位线对的开关单元
AT选择晶体管
BLC互补位线
BLP位线对
BLT真位线
D数据项
DL数据线
DQ数据端
FC故障的存储单元的数目
RD读取命令
SA读出放大器
SC存储电容器
SB存储区
SZ存储单元
TP接触点
VBH高压电位
VBL低压电位
VEQ预先充电电压
Vwrite单元电压
WL字线
WR写命令
X、Y地址

Claims (13)

1.种具有读出放大器的估计性能的匹配的集成半导体存储器，
-具有输出端(DQ)，用于输出数据项(D)，
-具有存储单元(SZ1，SZ2)，其在所有情况下根据存储状态显示出单元电压(Vwrite)，
-具有位线对(BLP1，BLP2)，其在所有情况下包含第一和第二位线(BLT，BLC，BLT，BLC′)，
-具有读出放大器(SA1，SA2)，其在所有情况下估计存储单元之一的单元电压，
-其中，所述存储单元的第一存储单元(SZ1)经由所述位线对的第一位线对(BLP1)的位线之一(BLT)被连接到所述读出放大器的第一读出放大器(SA1)，
-其中，所述存储单元的第二存储单元(SZ2)经由所述位线对的第二位线对(BLP2)的位线之一(BLT)被连接到所述读出放大器的第二读出放大器(SA2)，
-其中，所述读出放大器的第一读出放大器(SA1)以这样的方式来构造，以致该第一读出放大器(SA1)在读访问所述存储单元的第一存储单元(SZ1)之一期间估计所述存储单元的第一存储单元之一的单元电压(Vwrite)，当所述存储单元的第一存储单元(SZ1)之一的单元电压超出第一阈电压时，根据该单元电压的估计，以第一电平(VBH)产生输出端(DQ)处的数据项(D)，并且如果所述存储单元的第一存储单元(SZ1)之一的单元电压低于第一阈电压，那么根据该单元电压的估计在输出端(DQ)处以第二电平(VBL)产生数据项(D)，
-其中，所述读出放大器的第二读出放大器(SA2)以这样的方式来构造，以致该第二读出放大器(SA2)在读访问所述存储单元的第二存储单元(SZ2)之一期间估计所述存储单元的第二存储单元之一的单元电压(Vwrite)，如果所述存储单元的第二存储单元(SZ2)之一的单元电压超出第二阈电压，那么根据该单元电压的估计在输出端(DQ)处以第一电平(VBH)产生数据项(D)，并且如果第二存储单元之一的单元电压的电平低于第二阈电压，那么根据该单元电压的估计在输出端(DQ)处以第二电平(VBL)产生数据项(D)，第二阈电压的电平不同于第一阈电压的电平，
-具有第一可控电压发生器(50a)，用于产生第一预先充电电压(VEQ1)，
-具有第二可控电压发生器(50b)，用于产生第二预先充电电压(VEQ2)，第一预先充电电压(VEQ1)的电平不同于第二预先充电电压(VEQ2)的电平，
-其中，第一预先充电电压(VEQ1)可以被提供给所述位线对的第一位线对(BLP1)的位线(BLT，BLC)，
-其中，第二预先充电电压(VEQ2)可以被提供给所述位线对的第二位线对(BLP2)的位线(BLT，BLC′)。
2.如权利要求1所述的集成半导体存储器，
-其中，所述读出放大器的第一读出放大器(SA1)以这样的方式来构造，以致，在写和读访问所述存储单元的第一存储单元(SZ1)之一期间，该第一读出放大器(SA1)在所述位线对的第一位线对(BLP1)的位线的第一位线(BLT)上产生高压电位(VBH)并且在所述位线对的第一位线对(BLP1)的位线的第二位线(BLC)上产生低压电位(VBL)，
-其中，所述读出放大器的第二读出放大器(SA2)以这样的方式来构造，以致，在写和读访问所述存储单元的第二存储单元(SZ2)之一期间，该第二读出放大器(SA2)在所述位线对的第二位线对(BLP2)的位线的第一位线(BLT)上产生高压电位(VBH)并且在所述位线对的第二位线对(BLP2)的位线的第二位线(BLC′)上产生低压电位(VBL)，
-其中，第一可控电压发生器(50a)以这样的方式来构造，以致该第一可控电压发生器(50a)在其输出(A50a)处产生具有在高压电位(VBH)和低压电位(VBL)之间的电平的第一预先充电电压(VEQ1)，
-其中，第二可控电压发生器(50b)以这样的方式来构造，以致该第二可控电压发生器(50b)在其输出(A50b)处产生具有在高压电位(VBH)和低压电位(VBL)之间的电平的第二预先充电电压(VEQ2)。
3.如权利要求1所述的集成半导体存储器，
-具有第一存储电路(60a)，用于存储第一预先充电电压(VEQ1)的标称电平，
-具有第二存储器电路(60b)，用于存储第二预先充电电压(VEQ2)的标称电平，
-其中，第一可控电压发生器(50a)以这样的方式来构造，以致该第一可控电压发生器(50a)在其输出(A50a)处产生具有对应于被存储在第一存储电路(60a)中的标称电平的电平的第一预先充电电压(VEQ1)，
-其中，第二可控电压发生器(50b)以这样的方式来构造，以致该第二可控电压发生器(50b)在其输出(A50b)处产生具有对应于被存储在第二存储电路(60b)中的标称电平的电平的第二预先充电电压(VEQ2)。
4.如权利要求3所述的集成半导体存储器，
-具有第一估计电路(70a)，用于产生第一控制信号(S1)，
-具有第二估计电路(70b)，用于产生第二控制信号(S2)，
-其中，第一控制信号(S1)被提供给第一可控电压发生器(50a)的输入(E50a)，
-其中，第二控制信号(S2)被提供给第二可控电压发生器(50b)的输入(E50b)，
-其中，第一估计电路(70a)以这样的方式来构造，以致该第一估计电路(70a)根据被存储在第一存储电路(60a)中的第一预先充电电压(VEQ1)的标称电平产生第一控制信号(S1)的电平，
-其中，第二估计电路(70b)以这样的方式来构造，以致该第二估计电路(70b)根据被存储在第二存储电路(60b)中的第二预先充电电压(VEQ2)的标称电平产生第二控制信号(S2)的电平，
-其中，第一可控电压发生器(50a)以这样的方式来构造，以致该第一可控电压发生器(50a)根据第一控制信号(S1)的电平产生第一预先充电电压(VEQ1)的电平，
-其中，第二可控电压发生器(50b)以这样的方式来构造，以致该第二可控电压发生器(50b)根据第二控制信号(S2)的电平产生第二预先充电电压(VEQ2)的电平。
5.如权利要求3或4之一所述的集成半导体存储器，其中第一和第二存储电路(60a，60b)在所有情况下包含熔线元件(61)。
6.一种用于操作集成半导体存储器的方法，用于匹配读出放大器的估计性能，其包含以下步骤：
-提供一种具有第一读出放大器(SA1)和第二读出放大器(SA2)的集成半导体存储器，其中，该第一读出放大器(SA1)被连接到具有第一和第二位线(BLT，BLC)的第一位线对(BLP1)，并且第一存储单元(SZ1)被连接到第一位线对的第一或第二位线；第二读出放大器(SA2)被连接到具有第一和第二位线(BLT，BLC′)的第二位线对(BLP2)，并且第二存储单元(SZ2)被连接到第二位线对的第一或第二位线；具有单元电压(Vwrite)的存储状态在所有情况下可被存储在存储单元(SZ1，SZ2)中；该第一读出放大器(SA1)以这样的方式来构造，以致该第一读出放大器(SA1)在读访问第一存储单元(SZ1)之一期间估计第一存储单元之一的单元电压；当第一存储单元(SZ1)之一的单元电压超出第一阈电压时，根据该单元电压的估计在输出端(DQ)处以第一电平(VBH)产生数据项(D)；并且当第一存储单元(SZ1)之一的单元电压低于第一阈电压时，在输出端(DQ)处以第二电平(VBL)产生数据项(D)；第二读出放大器(SA2)以这样的方式来构造，以致该第二读出放大器(SA2)在读访问第二存储单元(SZ2)之一期间估计第二存储单元之一的单元电压；当第二存储单元(SZ2)之一的单元电压超出第二阈电压时，根据该单元电压的估计在输出端(DQ)处以第一电平(VBH)产生数据项；并且当第二存储单元之一的单元电压的电平低于第二阈电压时，在输出端(DQ)处以第二电平(VBL)产生数据项；第二阈电压的电平不同于第一阈电压的电平，而且第一位线对(BLP1)的第一和第二位线(BLT，BLC)在预先充电过程期间被充电直至第一预先充电电压(VEQ1)，而且第二位线对(BLP2)的第一和第二位线(BLT，BLC′)被充电直至第二预先充电电压(VEQ2)，
-通过重复地执行步骤(al)至(cl)来分析第一读出放大器(SA1)的性能：
(al)在所有情况下在第一存储单元(SZ1)的每个存储单元中存储单元电压(Vwrite)的电平，
(bl)然后，执行第一存储单元(SZ1)的每个存储单元的读访问，
(cl)然后，根据第一存储单元的单元电压的电平，确定以第一电平(VBH)产生的输出端(DQ)处的数据项的数目，
-然后，通过重复地执行步骤(a2)至(c2)来分析第二读出放大器(SA2)的性能：
(a2)在所有情况下在第二存储单元(SZ2)的每个存储单元中存储单元电压(Vwrite)的电平，
(b2)然后，执行第二存储单元(SZ2)的每个存储单元的读访问，
(c2)然后，根据第二存储单元的单元电压的电平，确定在输出端(DQ)处以第一电平(VBH)产生的数据项的数目，
-然后，确定值(Vwrite1)，该值(Vwrite1)表示第一单元电压之一，并且在该值(Vwrite1)处，在分析第一读出放大器(SA1)的性能步骤期间已经出现大量(FC)的数据项的第一电平(VBH)，
-然后，确定值(Vwrite2)，该值(Vwrite2)表示第二单元电压之一，并且在该值(Vwrite2)处，在分析第二读出放大器(SA2)的性能步骤期间已经出现相同数目(FC)的数据项的第一电平(VBH)，
-确定第一单元电压(Vwrite1)和第二单元电压(Vwrite2)之间的差异，
-将第一预先充电电压(VEQ1)的电平或第二预先充电电压(VEQ2)的电平改变了第一和第二单元电压(Vwrite1，Vwrite2)之间的差异的数量。
7.如权利要求6所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-提供集成半导体存储器，其中第一读出放大器(SA1)以这样的方式来构造，以致该第一读出放大器(SA1)在写和读访问第一存储单元(SZ1)之一期间在第一位线对(BLP1)的第一位线(BLT)上产生高压电位(VBH)并且在第一位线对(BLP1)的第二位线(BLC)上产生低压电位(VBL)，并且其中，第二读出放大器(SA2)以这样的方式来构造，以致该第二读出放大器(SA2)在写和读访问第二存储单元(SZ2)之一期间在第二位线对(BLP2)的第一位线(BLT)上产生高压电位(VBH)并且在第二位线对(BLP2)的第二位线(BLC′)上产生低压电位(VBL)，
-当第二单元电压(Vwrite2)比第一单元电压(Vwrite1)更接近低和高压电位(VBL，VBH)之间的平均值(VM)并且第一单元电压(Vwrite1)的电平低于第二单元电压(Vwrite2)的电平时，将第一预先充电电压(VEQ1)的电平增加了第一和第二单元电压(Vwrite1，Vwrite2)之间的差异的数量，
-当第二单元电压(Vwrite2)比第一单元电压(Vwrite1)更接近低和高压电位(VBL，VBH)之间的平均值(VM)并且第一单元电压(Vwrite1)的电平高于第二单元电压(Vwrite2)的电平时，将第一预先充电电压(VEQ1)的电平减少了第一和第二单元电压(Vwrite1，Vwrite2)之间的差异的数量，
-当第一单元电压(Vwrite1)比第二单元电压(Vwrite2)更接近低和高压电位(VBL，VBH)之间的平均值(VM)并且第二单元电压(Vwrite2)的电平低于第一单元电压(Vwrite1)的电平时，将第二预先充电电压(VEQ2)的电平增加了第一和第二单元电压(Vwrite1，Vwrite2)之间的差异的数量，
-当第一单元电压(Vwrite1)比第二单元电压(Vwrite2)更接近低和高压电位(VBL，VBH)之间的平均值(VM)并且第二单元电压(Vwrite2)的电平高于第一单元电压(Vwrite1)的电平时，将第二预先充电电压(VEQ2)的电平减少了第一和第二单元电压(Vwrite1，Vwrite2)之间的差异的数量。
8.如权利要求6所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-分析第一读出放大器(SA1)的性能，单元电压(Vwrite)随着第一存储单元(SZ1)的每个存储单元中的单元电压的电平的每次新的存储而变化，
-分析第二读出放大器(SA2)的性能，单元电压的电平随着第二存储单元(SZ2)的每个存储单元中的单元电压的电平的每次新的存储而变化。
9.如权利要求8所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-分析第一读出放大器(SA1)的性能，单元电压的电平随着第一存储单元(SZ1)的每个存储单元中的单元电压的电平的每次新的存储、以从低压电位(VBL)的电平直至高压电位(VBH)的电平为间隔变化，
-分析第二读出放大器(SA2)的性能，单元电压的电平随着第二存储单元(SZ2)的每个存储单元中的单元电压的电平的每次新的存储、以从低压电位(VBL)的电平到高压电位(VBH)的电平为间隔变化。
10.如权利要求6至9之一所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-确定第一单元电压(Vwrite1)，在该第一单元电压(Vwrite1)处，在输出端(DQ)处以第一电平(VBH)产生的数据项的数目大约对应于现有第一存储单元(SZ1)的一半的数目(FC)，
-确定第二单元电压(Vwrite2)，在该第二单元电压(Vwrite2)处，在输出端(DQ)处以第一电平(VBH)产生的数据项的数目大约对应于现有第二存储单元(SZ2)的一半的数目(FC)。
11.如权利要求6至9之一所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-提供一种具有接触点(TP)的集成半导体存储器，用于在第一和第二存储单元的每个存储单元中都存储单元电压(Vwrite)，
-将电压电位施加到接触点(TP)，用于在第一和第二存储单元(SZ1，SZ2)的每个存储单元中都存储单元电压的电平。
12.如权利要求6所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-提供一种集成半导体存储器，其具有第一存储电路(60a)，用于存储第一预先充电电压(VEQ1)的标称电平；具有第一估计电路(70a)，用于估计第一存储电路的存储状态；具有第一可控电压发生器(50a)，用于产生第一预先充电电压(VEQ1)；具有第二存储电路(60b)，用于存储第二预先充电电压(VEQ2)的电平；具有第二估计电路(70b)，用于估计第二存储电路的存储状态；以及具有第二可控电压发生器(50b)，用于产生第二预先充电电压(VEQ2)，
-将第一预先充电电压(VEQ1)的标称电平编程到第一存储电路(60a)中，
-将第二预先充电电压(VEQ2)的标称电平编程到第二存储电路(60b)中，
-借助于第一估计电路(70a)估计第一存储电路(60a)的存储状态，
-借助于第二估计电路(70b)估计第二存储电路(60b)的存储状态，
-利用第一控制信号(S1)驱动第一估计电路(70a)的第一可控电压发生器(50a)，用于产生第一预先充电电压(VEQ1)的标称电平，
-利用第二控制信号(S2)由第二估计电路(70b)来驱动第二可控电压发生器(50b)，用于产生第二预先充电电压(VEQ2)的标称电平。
13.如权利要求12所述的用于操作集成半导体存储器的方法，其包含以下步骤：
-提供一种集成半导体存储器，其中，第一和第二存储电路(60a，60b)在所有情况下包含熔线元件(61，71)，用于存储第一和第二预先充电电压(VEQ1，VEQ2)的标称电平，
-将存储状态编程到第一存储电路(60a)中，通过编程第一存储电路(60a)的熔线元件(61)来指定第一预先充电电压(VEQ1)的标称电平，
-将存储状态编程到第二存储电路(60b)中，通过编程第二存储电路(60b)的熔线元件(71)来指定第二预先充电电压(VEQ2)的标称电平。
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