CN1677638A

CN1677638A - 用于检测半导体器件缺陷部分的方法和设备

Info

Publication number: CN1677638A
Application number: CN200510056199.0A
Authority: CN
Inventors: 铃木润一; 金森宏治
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-03-31
Filing date: 2005-03-31
Publication date: 2005-10-05
Anticipated expiration: 2025-03-31
Also published as: CN100365789C; US7138817B2; JP2005285289A; US20050218922A1

Abstract

一种用于检测缺陷的设备，包括半导体元件。在半导体元件中，通过正常状态的绝缘膜，将导电薄膜构成在对延伸进半导体区域中的浅沟槽进行填充的STI(浅沟槽隔离)绝缘膜之上，从而浅沟槽没有被处于缺陷状态的STI绝缘膜完全或充分地填充。此外，该设备包括：控制电路，对其配置以便响应检测模式指示信号来设置检测模式；第一施压电路，对其配置以便在检测模式中输出第一电压给导电薄膜；以及第二施压电路，对其配置以便在检测模式中输出第二电压给半导体区域。第一电压高于第二电压，并且第一电压和第二电压之间的电压差足以在导电薄膜和处于缺陷状态的半导体区域之间导致击穿。

Description

用于检测半导体器件缺陷部分的方法和设备

技术领域

本发明涉及一种检测半导体器件的沟槽型器件隔离绝缘薄膜的可靠性的设备和方法。

背景技术

在非易失存储器这样的半导体器件中，半导体衬底上构成并排列有大量元件，为了将这些元件彼此互相绝缘和隔离，提供了一种沟槽型器件隔离绝缘薄膜，例如浅沟槽隔离(STI)薄膜。沟槽型器件隔离绝缘薄膜是通过在半导体衬底上构成预定深度的沟槽并用绝缘薄膜填充沟槽构成的。例如，图3是示出具有存储单元阵列MA的闪速存储器的结构图，其中以矩阵的形式布置有大量存储单元M。在行方向上布置的存储单元M连接到作为在行方向上延伸的字线WL的控制栅CG。布置在列方向上的存储单元M与沿列方向延伸的位线BL连接。字线WL连接字译码器WD，该译码器根据行地址选择字线之一。类似地，位线BL与根据列地址选择位线之一的位译码器BD。

图1A和1B是示出闪速存储器的存储单元M的示意横剖面视图。具体地说，图1A是布置在行方向上的存储单元的横剖面视图，而图1B是布置在列方向上的存储单元的横剖面视图。沟槽106是在阱WELL的表面部分内在行方向上以预定间距构成的，该阱WELL是在半导体衬底101内构成的。漏区D109和源区S110构成在沟槽106之间的阱WELL的表面内。此外，隧道氧化膜102构成在阱WELL的表面上，而且作为浮动栅CG的浮动栅薄膜103构成在隧道氧化膜102上。构成绝缘薄膜111以便在厚度方向上将沟槽106填充至控制栅CG的中间高度。从而，构成沟槽型器件隔离绝缘薄膜(STI薄膜)112，以便将浮动栅CG彼此绝缘和隔离。此外，在浮动栅CG上构成电容绝缘薄膜107，并且控制栅CG的控制栅薄膜108构成在电容绝缘薄膜107上并用作沿行方向延伸的字线WL。

图2A-2C示出一种制造STI薄膜和存储单元的方法。如图2A所示，在半导体衬底101中的阱WELL上顺序地构成有隧道氧化膜102、浮动栅薄膜103、缓冲氧化膜104和用作抛光阻挡薄膜105的氮化物薄膜105。随后，有选择地蚀刻这些薄膜和半导体衬底101，以构成预定深度的相应沟槽106。接着，如图2B所示，淀积绝缘薄膜111以填充沟槽和覆盖氮化物薄膜105。随后，如图2C所示，通过使用氮化物薄膜105作为阻挡剂，使用化学机械抛光(CMP方法)对绝缘薄膜111进行抛光，以便使绝缘薄膜111的表面变平。然后，对氮化物薄膜105和氧化膜104进行蚀刻，并蚀刻绝缘薄膜111的表面。如此，在沟槽106中只剩下绝缘薄膜111，从而构成STI薄膜。随后，在STI薄膜上依序构成电容绝缘薄膜107和控制栅薄膜108，并且将这些薄膜构图成预定构图。随后，离子注入杂质构成漏区109和源区110。如此，构成图1A和1B所示的STI薄膜112和存储单元M。这种STI薄膜制造方法公开在日本公开专利申请(JP-P2002-110780A)中。

根据该STI薄膜制造方法，如图2B所示，存在这样的情况，即由于外来杂质Z的原因，绝缘薄膜111没有完全或充分地填充某一沟槽106。在这种情况下，当对绝缘薄膜111进行抛光时，会在沟槽106中产生空隙V。因此，在后续步骤中构成电容绝缘薄膜107和一部分控制栅薄膜108，填充了沟槽106的内部，如图2C所示。从而，仅隔着薄电容绝缘薄膜107，与半导体衬底101的阱WELL相对地构成控制栅薄膜108。具体地说，控制栅CG仅通过薄电容绝缘膜107与阱WELL接触。

顺便，请参考图1A和1B、图4，将描述对于上述类型的存储单元的写操作。在写操作的情况下，控制栅CG的电压V_CG被设置为大约9伏特的正电压，而半导体衬底101的电压V_WELL被设置为GND(地)电位0伏特。此外，在进行擦除操作的情况下，大约为9伏特的负电压V_CG施加至控制栅CG，而阱WELL被施加低于+9伏特的正电压V_WELL。因此，大约为9-18伏特的电场强度作为控制栅电压V_CG和阱电压V_WELL之间的电压差施加至电容绝缘薄膜107。在其中使用充当STI薄膜112的绝缘薄膜111适当填充沟槽106的半导体器件的情况下，该电场强度是通过绝缘薄膜111和电容绝缘薄膜107施加至STI薄膜112的。因此，在这种情况下，STI薄膜112具有足够的耐久性。但是，如图2B所示，在绝缘薄膜111没有充分填充沟槽106的半导体器件中，在控制栅CG和阱WELL之间只有薄电容绝缘膜107。因此，在这种情况下，当反复施加电场强度时，电容绝缘膜107会提前退化。最终，在控制栅CG和阱WELL之间发生漏电或击穿X，并导致存储操作故障。

为了防止交付这种具有可能的操作故障的半导体器件，优选的是重复地进行写/擦除操作的检测。但是，这种检测方法需要很长的检测时间。此外，如果写/擦除操作的次数不恰当，则也可能会交付具有可能的操作故障的半导体器件。在这种情况下，经过最终产品检测和最终用户对半导体器件的实际使用，电容绝缘膜可能会进一步提前退化，这将导致认为该半导体器件是缺陷产品的后果。结果，厂家的可信度将受到损失。

发明内容

在本发明的一个方面，一种检测缺陷的设备，包括半导体元件。在半导体元件中，通过正常状态的绝缘膜，将导电薄膜构成在STI(浅沟槽隔离)绝缘膜之上，这填充了延伸进半导体区域中的浅沟槽，并且该浅沟槽没有被STI绝缘膜以缺陷状态完全或充分地填充。此外，该设备包括：控制电路，对其配置以便响应检测模式指示信号来设置检测模式；第一施压电路，对其配置以便在检测模式中输出第一电压给导电薄膜；以及第二施压电路，对其配置以便在检测模式中输出第二电压给半导体区域。第一电压高于第二电压，并且第一电压和第二电压之间的电压差足以在导电薄膜和缺陷状态下的半导体区域之间导致击穿。

这里，第一施压电路可以包括第一电荷泵电路；以及第一选择电路，对其设置以便在检测模式中将第一电压从正电荷泵电路输出给导电薄膜。同样，第二施压电路可以包括第二电荷泵电路；以及第二选择电路，对其设置以便在检测模式中将第二电压从第二电荷泵电路输出给阱。

在这种情况下，第一选择电路可以包括第一P沟道MOS晶体管，连接在第一电荷泵和第一输出节点之间；第一N沟道MOS晶体管，连接在接地电位和第一输出节点之间并通过该晶体管提供第一电压；以及第二N沟道MOS晶体管，连接在第二电荷泵和第一输出节点之间。同样，第二选择电路可以包括第二P沟道MOS晶体管，连接在第一电荷泵和第二节点之间并通过该晶体管提供第二电压；第三N沟道MOS晶体管，连接在接地电位和第二节点之间；以及第四N沟道MOS晶体管，连接在第二电荷泵和第二输出节点之间。

在这种情况下，控制电路可以控制第一和第二P沟道MOS晶体管以及第一至第四N沟道晶体管的控制栅来设置检测模式。

此外，该设备还可以包括具有多个以矩阵形式排列的存储单元的存储单元阵列。在多个存储单元的每两个之间提供半导体元件。

在这种情况下，存储单元阵列可以为闪速存储器单元阵列，并且多个存储单元的每个存储单元都可以包括具有控制栅的存储单元晶体管，其中该控制栅作为导电薄膜。

在这种情况下，该设备还可以包括插在存储单元阵列和第一施压电路之间的全选择电路，其响应全选择信号将第一电压提供给多个存储单元的控制栅。

此外，存储单元阵列、控制电路，第一和第二施压电路可合并在半导体器件中。或者，可将存储单元阵列并入半导体器件中，而在半导体器件的外部提供控制电路、第一和第二施压电路。

此外，第一电压是正电压，而第二电压是负电压。

在本发明的另一方面，实现了一种检测方法，其是这样实现的，即通过提供半导体元件，其中通过正常状态的绝缘膜，在对延伸进半导体区域的浅沟槽进行填充的STI(浅沟槽隔离)绝缘膜上构成导电薄膜，并且该处于缺陷状态的STI绝缘膜没有完全或充分地填充浅沟槽；通过响应检测模式指示信号设置检测模式；通过在检测模式中将第一电压施加给导电薄膜；以及通过在测试模式中将第二电压施加给半导体区域。此外，当第一电压高于第二电压时，第一电压和第二电压之间的电压差足以在导电薄膜和有缺陷状态中的半导体区域之间导致击穿。

这里，第一电压可以是正电压，而第二电压可以是负电压。

此外，施加第一电压可以包括由第一电荷泵电路产生第一电压，以及施加第二电压可以包括由第二电荷泵电路产生第二电压。

此外，可以提供具有多个以矩阵形式排列的存储单元的存储单元阵列。这时，在多个存储单元的每两个之间提供半导体元件。在这种情况下，存储单元阵列可以为闪速存储器单元阵列，并且多个存储单元的每个存储单元都可以包括具有控制栅的存储单元晶体管，其中该控制栅作为导电薄膜。

此外，检测方法的实现还可以包括响应全选择信号将第一电压施加至多个存储单元的控制栅。

附图说明

图1A和1B是示出常规非易失性半导体存储器的横截面视图；

图2A-2C是示出常规制造方法中的常规非易失性半导体存储器器件的横剖面视图；

图3是示出常规闪速存储器的结构图；

图4是示出对存储单元进行写操作、读操作和擦除操作情况下的电压的图表；

图5是本发明的检测设备的结构图；以及

图6是示出控制电路的信号和第一、第二选择电路的输出电压之间的关系的图表。

具体实施方式

在下文中，将参考附图来详细地描述根据本发明的检测设备。图5是检测设备的结构图。在这个例子中，该检测设备是在包含闪速存储器的半导体器件中提供的，并检测闪速存储器。在本发明中，对图3中的闪速存储器的存储单元阵列MA的所有存储单元M一起执行擦除操作。此外，检测设备包括正电压源和负电压源，正电压源即正电压电荷泵10，其最大产生正电压+9伏特，而负电压源即负电压电荷泵20，其最小产生负电压-9伏特。正电压电荷泵10和负电压电荷泵10是在包含闪速存储器的现有半导体器件中提供的。因此，可在半导体器件中提供检测设备。本发明的检测设备包括第一选择电路30和第二选择电路40。第一选择电路根据正电压电荷泵10输出的电压输出第一输出电压V_OUT1。第二选择电路40根据负电压电荷泵20输出的电压输出第二输出电压V_OUT2。该设备还包括控制电路50，该控制电路响应从外部提供的模式指示信号，控制第一和第二选择电路30和40的选择操作。正电压电荷泵10和第一选择电路30构成第一施压电路，而负电压电荷泵20和第二选择电路40构成第二施压电路。

如图3所示，在闪速存储器的存储单元阵列MA中，在行方向上布置的存储单元的控制栅CG与字线WL中的一个字线相连。同样，通过图3所示的位译码器BD，有选择地将预定电压施加给布置在列方向上的多个控制栅CG。个别字线WL与字译码器WD相连。字译码器WD包括多个与字线连接的与门AND。每个与门AND接收全选择信号和来自第一选择电路30的第一输出电压V_OUT1，并根据全选择信号输出正电压。与门分别与字线WL连接。因此，当提供了全选择信号时，向所有的字线WL共同施加第一输出电压V_OUT1，也就是说向所有存储单元M的控制栅CG共同施加第一输出电压V_OUT1。此外，第二选择电路40的第二输出端41向存储单元阵列MA的阱WELL输出第二输出电压，也就是向其上构成存储单元的半导体衬底101的阱WELL输出第二输出电压。

第一选择电路30包括P沟道MOS晶体管P31和两个N沟道MOS晶体管N31、N32。P沟道MOS晶体管P31连接在正电压电荷泵10的正电压终端11和第一输出端31之间。N沟道MOS晶体管N31连接在接地(GND)和第一输出端31之间。N沟道MOS晶体管N32连接在负电压电荷泵20的负电压终端21和第一输出端31之间。控制电路50响应模式指示信号产生控制信号A-C，并分别向P沟道MOS晶体管P31和N沟道MOS晶体管N31、N32的相应栅输出控制信号。类似地，第二选择电路40具有与第一选择电路30类似的结构。第二选择电路40包括P沟道MOS晶体管P41和两个N沟道MOS晶体管N41、N42。P沟道MOS晶体管P41连接在正电压电荷泵10的正电压终端12和第二输出端41之间。N沟道MOS晶体管N41连接在接地(GND)和第二输出端41之间。N沟道MOS晶体管N42连接在负电压电荷泵20的负电压终端22和第二输出端41之间。控制电路50响应模式指示信号产生控制信号A’-C’，并分别向P沟道MOS晶体管P31和N沟道MOS晶体管N41、N42的相应栅输出这些控制信号。

请再次参考图1A和1B，STI薄膜112是通过在相应沟槽106内填覆像二氧化硅薄膜这样的绝缘膜111而构成的，该沟槽106提供在半导体衬底101的阱WELL内。此外，存储单元M具有这样的结构，在结构中隧道氧化膜102和浮动栅FG 103层叠漏区109和源区110之间，该漏区109和源区110被提供于在STI薄膜112之间的区域的阱WELL的表面内。此外，在行方向上，电容绝缘膜107和作为字线WL的控制栅CG 108层叠在多个存储单元M和多个STI薄膜112上。第一选择电路30的第一输出端31可以通过字译码器WD被共同连接到控制栅CG，而第二选择电路40的第二输出端41与阱WELL 101耦合。

尽管省略了对控制电路50的内部结构的详细说明，但是控制电路50通过连接该控制电路50的的特定焊盘(specific pad)输入作为模式指示信号的″擦除模式″信号、″检测模式″信号和″非操作模式″信号。控制电路50响应每个模式信号产生控制信号A-C和A’-C’，并且将控制信号A-C提供给第一选择电路30，而将控制信号A’-C’提供给第二选择电路40。在第一和第二选择电路30、40中，响应控制信号A-C和A’-C’，对P沟道MOS晶体管P31、P41和两个N沟道MOS晶体管N31、N32以及两个N沟道MOS晶体管N41、N42进行开关。从而，对正电压电荷泵10和负电压电荷泵20之间的连接进行开关。因此，输出到第一和第二输出端31、41的第一和第二输出电压V_OUT1、V_OUT2被分别开关。

图6是示出相应于由控制电路50产生的模式信号的控制信号A-C和A’-C’与第一及第二选择电路30、40输出的第一和第二输出电压V_OUT1和V_OUT2之间的关系的图表。在该表中，″HV″表示来自正电压电荷泵10的高电压+9伏特，而″NEG″表示来自第一选择电路30的负电压-9伏特。此外，″H″表示工作电压，诸如1.8伏特，而″L″表示GND(接地)电压。在″非操作模式″中，根据控制信号A-C和A’-C’将第一和第二输出电压V_OUT1和V_OUT2设置为″L″级电压，即GND电压。在″擦除模式″中，根据控制信号A-C和A’-C’将第一输出电压V_OUT1设置为″NEG″电压，即负电压，并将第二输出电压V_OUT2设置为″HV″，即正电压。在″检测模式″中，根据控制信号A-C和A’-C’将第一输出电压V_OUT1设置为″HV″，并将第二输出电压V_OUT2设置为″NEG″。

尽管没有在图5中示出，但是需要将预定电压施加于闪速存储器中的源区、漏区、控制栅和阱，以便对存储单元M执行写操作、读操作和擦除操作。在这种情况下，应将不同于第一和第二电压V_OUT1、V_OUT2的电压施加于源区和漏区。为此目的，提供一种电压控制电路，以施加该电压。但是，由于该电压控制电路并不与本发明直接相关，因此在此省略了对电压控制电路的说明和示例。为了在存储单元上执行写操作、擦除操作和读操作，要将相应电压V_s、V_D、V_c、V_WELL分别施加于源区、漏区、控制栅和阱，如图6所示。

根据上述检测设备，当控制电路50被设置为″非操作模式″时，如图6所示，控制信号A-C和A`-C`分别被提供给第一和第二选择电路30和40。在第一选择电路30中，P沟道MOS晶体管P31和N沟道MOS晶体管N32被截止，而N沟道MOS晶体管N31导通，以致将第一输出电压V_OUT1设置为″L″。类似地，在第二选择电路40中，P沟道MOS晶体管P41和N沟道MOS晶体管N42截止，而N沟道MOS晶体管N41被导通，以致第二输出电压V_OUT2被设置为″L″。因此，字译码器WD并不向控制栅CG施加第一输出电压V_OUT1。在这时，第二输出电压V_OUT2施加于阱WELL上。在另一方面，将图4所示的相应电压分别施加给源区、漏区、控制栅和阱。在这种方式下，可以执行将数据写入存储单元的写操作和将数据从存储单元读出的读操作。

在另一方面，当将控制电路50设置为″擦除模式″时，如图6所示，分别将控制信号A-C和A`-C`提供给第一和第二选择电路30、40。在第一选择电路30中，P沟道MOS晶体管P31和N沟道MOS晶体管N31截止，而N沟道MOS晶体管N32导通，以致将第一输出电压V_OUT1设置为″NEG″。在第二选择电路40中，N沟道MOS晶体管N41和N沟道MOS晶体管N42截止，而P沟道MOS晶体管P41导通，以致将第二输出电压VOUT2设置为″HV″。因此，字译码器WD将负电压-9伏特施加至所有存储单元的控制栅CG上，并将低于+9伏特的正电压施加于为所有存储单元所共有的阱WELL上。同时，将图4所示的与阱的电压相同的高电压或低于阱的电压的电压施加于相应的源区和漏区。以这种方式，可一起擦除闪速存储器的所有存储单元中的数据。

此外，当将控制电路50设置为″检测模式″时，如图6所示，分别将控制信号A-C和A`-C`提供给第一和第二选择电路30、40。在第一选择电路30中，N沟道MOS晶体管N31和N沟道MOS晶体管N32截止，而P沟道MOS晶体管P31导通，以致将第一输出电压V_OUT1设置为″HV″。在第二选择电路40中，P沟道MOS晶体管P41和N沟道MOS晶体管N41截止，而N沟道MOS晶体管N42导通，以致将第二输出电压V_OUT2设置为″NEG″。因此，字译码器WD将正电压+9伏特施加给所有存储单元的控制栅CG。此外，第二选择电路40将负电压-9伏特施加给为所有存储单元所共有的阱WELL。这导致了在控制栅CG和阱WELL之间施加了18伏特电压差。这个电压差基本上与STI薄膜112的设计击穿电压相同。因此，如果提供了如图1A所示的未被绝缘膜111完全或充分地填充的沟槽106，那么由18伏特的电压差所导致的电场强度就会在电容绝缘膜107的一部分112A中导致击穿X，这是由于控制栅CG只通过薄电容绝缘膜107与阱WELL相对。

在以这种方式应用这个电压差之后，在所有存储单元上执行擦除或读操作。在这种情况下，可以在所有存储单元上执行擦除操作，或者可以在与选定的控制栅耦合的存储单元上执行擦除操作。或者，可以在任选的存储单元上执行读操作。当正常地执行擦除或读操作时，如果在电容绝缘膜107的部分112A中产生击穿，则会在与出故障的控制栅耦合的存储单元内检测到擦除错误或读错误。因此，根据对擦除错误或读错误的检测，可确定闪速存储器是否有缺陷。

在这种方式下，根据上述检测方法，能够预先检测可能会造成存储操作故障的闪速存储器，其中存储操作故障是由于重复地应用高电压电场而使电容绝缘膜老化而造成的。因此，可以防止交付这样一种包含诸如闪速存储器的半导体器件。此外，根据检测方法，只对控制栅和阱施加高电压，然后只证实半导体器件的普通操作。因此，可以非常轻易并在缩短的时间内完成检测。

可以设想这样的情况，即在检测模式中，当在控制栅CG和阱WELL之间施加高电压时，负电压被施加于控制栅CG，并且正电压被施加于阱WELL。在这种方式下，同样可以利用高压电场强度来完成STI薄膜的检测。但是，在这种情况下，电荷将被从存储单元的浮动栅转移至阱WELL，以致存储单元进入耗尽状态，也就是说过擦除状态。在这样的过擦除状态，不可能将NOR型闪速存储器恢复到用于常规操作的增强状态。此外，即使可以将闪速存储器恢复到标准状态，恢复操作也需要很长时间。因此，从短时间检测的观点来看，这是不可取的。根据当前具体实施例，由于是将高压电场强度施加到所谓的电荷注入方向，因此不会出现过擦除状态。

此外，根据当前具体实施例，施加与擦除操作的电压极性相对的高电压。但是，可以将高电压施加给控制栅CG和阱，以便短时间内检测电容绝缘膜107的击穿。为了施加这样一种高电压，与传统方法中的擦除操作和写操作相比，可以加强正电压电荷泵10和负电压电荷泵20的驱动能力。普通的电荷泵具有放大器电路，被提供用于防止过升高电压。在这种情况下，可以使限制电路无效，以便在检测模式中有意地产生过升高电压。或者，当提供调整单元以吸收制造偏差时，可将调整单元设置的调整值设到最大级。又或者，电荷泵可具有专门的升压电路，该升压电路只在检测模式中运行。

因此，在上述具体实施例中，使用与半导体器件内的闪速存储器一起构成的电荷泵，来应用到用于高压电场强度的正电压源和负电压源。此外，在半导体器件中构成第一和第二选择电路和控制电路。但是，当然可以将检测配置为外部检测设备。在这种情况下，很容易设计成将高于上述具体实施例的电压施加在控制栅和阱之间。此外，可以短时间内导致STI薄膜缺陷部分的绝缘膜击穿。在这种方式下，可以进一步减少检测时间。

应注意，本发明应用于作为沟槽型器件隔离绝缘膜的STI薄膜。但是，也可以将本发明类似地应用于其中构成电极以在沟槽型隔离绝缘膜上延伸的任何半导体件。

Claims

1.一种用于检测缺陷的设备，包括：

半导体元件，其中通过处于正常状态的绝缘膜，将导电薄膜构成在对延伸进半导体区域中的浅沟槽进行填充的STI(浅沟槽隔离)绝缘膜之上，其中所述浅沟槽没有被处于缺陷状态的所述STI绝缘膜完全或充分地填充；

控制电路，配置其以响应检测模式指示信号设置检测模式；

第一施压电路，配置其以在所述检测模式中将第一电压输出给所述导电薄膜；以及

第二施压电路，配置其以在所述检测模式中将第二电压输出给所述半导体区域；以及

其中所述第一电压高于所述第二电压，并且所述第一电压和所述第二电压之间的电压差足以在所述导电薄膜和所述处于缺陷状态的半导体区域之间导致击穿。

2.根据权利要求1所述的设备，其中所述第一施压电路包括：

第一电荷泵电路；以及

第一选择电路，配置其以在所述检测模式中将所述第一电压从所述正电荷泵电路输出给所述导电薄膜，以及

所述第二施压电路包括：

第二电荷泵电路；以及

第二选择电路，配置其以在所述检测模式中将所述第二电压从所述第二电荷泵电路输出给所述阱。

3.根据权利要求2的设备，其中所述第一选择电路包括：

第一P沟道MOS晶体管，连接在所述第一电荷泵和第一输出节点之间；

第一N沟道MOS晶体管，连接在所述接地电位和所述第一输出节点之间，通过第一N沟道MOS晶体管提供所述第一电压；以及

第二N沟道MOS晶体管，连接在所述第二电荷泵和所述第一输出节点之间，以及

所述第二选择电路包括：

第二P沟道MOS晶体管，连接在所述第一电荷泵和第二输出节点之间，通过第二P沟道MOS晶体管提供所述第二电压；

第三N沟道MOS晶体管，连接在所述接地电位和所述第二输出节点之间；以及

第四N沟道MOS晶体管，连接在所述第二电荷泵和所述第二输出节点之间。

4.根据权利要求3所述的设备，其中所述控制电路控制所述第一和第二P沟道MOS晶体管以及第一到第四N沟道晶体管来设置所述检测模式。

5.根据权利要求1所述的方法，包括：

存储单元阵列，具有多个以矩阵形式布置的存储单元，以及

其中在所述多个存储单元的每两个之间提供所述半导体元件。

6.根据权利要求5所述的设备，其中所述存储单元阵列被用于闪速存储器单元阵列，以及

所述多个存储单元中的每个存储单元包括存储单元晶体管，其具有作为所述导电薄膜的控制栅。

7.根据权利要求6所述的信息处理装置，还包括：

全选择电路，插在所述存储单元阵列和所述第一施压电路之间以便响应全选择信号将所述第一电压提供给所述多个存储单元的所述控制栅。

8.根据权利要求7所述的设备，其中所述存储单元阵列、所述控制电路、所述第一和第二施压电路被并入到半导体器件中。

9.根据权利要求7所述的设备，其中所述存储单元阵列被并入到半导体器件中，并且在所述半导体器件的外部提供所述控制电路、所述第一和第二施压电路。

10.根据权利要求1-9中任一权利要求所述的设备，其中所述第一电压是正电压，而所述第二电压是负电压。

11.一种检测方法，包括：

提供半导体元件，其中通过正常状态的绝缘膜，将导电薄膜构成在对延伸进半导体区域中的浅沟槽进行填充的STI(浅沟槽隔离)绝缘膜之上，其中所述浅沟槽没有被处于缺陷状态的所述STI绝缘膜完全或充分地填充；

响应检测模式指示信号设置检测模式；

在所述检测模式中将第一电压输出给所述导电薄膜；以及

在所述检测模式中将第二电压输出给所述半导体区域；以及

12.根据权利要求11所述的检测方法，其中所述第一电压是正电压，而所述第二电压是负电压。

13.根据权利要求11所述的方法，其中所述施加第一电压包括：

由第一电荷泵电路产生所述第一电压，以及

所述施加第二电压包括：

由第二电荷泵电路产生所述第二电压。

14.根据权利要求11所述的检测方法，其中所述提供包括：

提供具有多个以矩阵形式布置的存储单元的存储单元阵列，以及

15.根据权利要求14所述的检测方法，其中所述存储单元阵列为闪速存储器单元阵列，

所述多个存储单元中的每个存储单元均包括存储单元晶体管，该存储单元晶体管具有作为所述导电薄膜的控制栅。

16.根据权利要求15所述的检测方法，还包括：

响应全选择信号，允许将所述第一电压施加给所述多个存储单元的所述控制栅。