JP2002110780A - シャロートレンチアイソレーション構造の製造方法 - Google Patents
シャロートレンチアイソレーション構造の製造方法Info
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- JP2002110780A JP2002110780A JP2000286177A JP2000286177A JP2002110780A JP 2002110780 A JP2002110780 A JP 2002110780A JP 2000286177 A JP2000286177 A JP 2000286177A JP 2000286177 A JP2000286177 A JP 2000286177A JP 2002110780 A JP2002110780 A JP 2002110780A
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Abstract
(57)【要約】 （修正有）
【課題】シリコン基板に欠陥の生じにくいＳＴＩの製造
方法を提供する。 【解決手段】シリコン基板１００上に酸化パッド層１０
２とマスク層１０４を形成し、その上に形成されたフォ
トレジストのパターンでマスク層にマスク１０４ａを形
成し、酸化パッド層１０２ａ及び基板１００をエッチン
グし、トレンチを形成する。トレンチ内に酸化ライナー
層１１０を形成した後基板上に第１のアイソレーション
層１１２を形成しトレンチを部分的に埋め込む。この段
階でアニールを行い第１のアイソレーション膜１１２の
緻密化を行うので熱膨張系数の違いによるストレスはト
レンチ開口部を介して開放される。第２のアイソレーシ
ョン層１１６でトレンチを完全に埋め込んだ後平担化を
行いＳＴＩが完成する。
方法を提供する。 【解決手段】シリコン基板１００上に酸化パッド層１０
２とマスク層１０４を形成し、その上に形成されたフォ
トレジストのパターンでマスク層にマスク１０４ａを形
成し、酸化パッド層１０２ａ及び基板１００をエッチン
グし、トレンチを形成する。トレンチ内に酸化ライナー
層１１０を形成した後基板上に第１のアイソレーション
層１１２を形成しトレンチを部分的に埋め込む。この段
階でアニールを行い第１のアイソレーション膜１１２の
緻密化を行うので熱膨張系数の違いによるストレスはト
レンチ開口部を介して開放される。第２のアイソレーシ
ョン層１１６でトレンチを完全に埋め込んだ後平担化を
行いＳＴＩが完成する。
Description
【０００１】発明の背景 発明の利用分野 本発明は半導体の製造方法に関する。本発明は特に、ア
イソレーション領域を製造する方法に関する。
イソレーション領域を製造する方法に関する。
【０００２】従来の技術 集積回路には、基板の隣接するデバイス領域を分離する
ため、またキャリアが基板を通り抜けて隣接するデバイ
スに移動しないようにするためにアイソレーション領域
を設ける。動的ランダムアクセス記憶装置（ＤＲＡＭ）
において、例えば電界効果トランジスタ（ＦＥＴ）は、
ＦＥＴ間の漏れ電流を防ぐためにアイソレーション領域
によって互いに隔離される。従来、半導体産業において
は、シリコン局所酸化法（ＬＯＣＯＳ分離法）が広く用
いられ、基板の種々のデバイスにわたってアイソレーシ
ョン領域が設けられる。ＬＯＣＯＳ分離法は長い間用い
られてきたため、この方法は、デバイスのアイソレーシ
ョン領域を製造するための最も信頼できかつ安価な方法
の一つである。しかし、ＬＯＣＯＳ分離法においても困
難な問題がある。これらの問題には内部的なストレスの
発生とバーズビークによる浸食が含まれる。高集積デバ
イスにおいては、アイソレーション領域によるバーズビ
ークの浸食の問題は特に避けにくい問題である。そのた
め、アイソレーション領域は効果的にデバイスを分離す
ることができない。
ため、またキャリアが基板を通り抜けて隣接するデバイ
スに移動しないようにするためにアイソレーション領域
を設ける。動的ランダムアクセス記憶装置（ＤＲＡＭ）
において、例えば電界効果トランジスタ（ＦＥＴ）は、
ＦＥＴ間の漏れ電流を防ぐためにアイソレーション領域
によって互いに隔離される。従来、半導体産業において
は、シリコン局所酸化法（ＬＯＣＯＳ分離法）が広く用
いられ、基板の種々のデバイスにわたってアイソレーシ
ョン領域が設けられる。ＬＯＣＯＳ分離法は長い間用い
られてきたため、この方法は、デバイスのアイソレーシ
ョン領域を製造するための最も信頼できかつ安価な方法
の一つである。しかし、ＬＯＣＯＳ分離法においても困
難な問題がある。これらの問題には内部的なストレスの
発生とバーズビークによる浸食が含まれる。高集積デバ
イスにおいては、アイソレーション領域によるバーズビ
ークの浸食の問題は特に避けにくい問題である。そのた
め、アイソレーション領域は効果的にデバイスを分離す
ることができない。
【０００３】従来のアイソレーション領域を形成する他
の方法としてシャロートレンチアイソレーション（ＳＴ
Ｉ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）分離法がある。まず最初に異方性エッチングにより
基板にトレンチを形成し、その後トレンチに酸化膜を堆
積してアイソレーション領域を形成することによりシャ
ロートレンチアイソレーション構造（ＳＴＩ構造）が形
成される。ＳＴＩ構造は大きさの制御が可能であり、ま
た従来のＬＯＣＯＳ分離法に見られたバーズビークの浸
食の問題もないため、サブミクロンのＣＭＯＳ回路を形
成するために広く用いられるようになってきた。
の方法としてシャロートレンチアイソレーション（ＳＴ
Ｉ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）分離法がある。まず最初に異方性エッチングにより
基板にトレンチを形成し、その後トレンチに酸化膜を堆
積してアイソレーション領域を形成することによりシャ
ロートレンチアイソレーション構造（ＳＴＩ構造）が形
成される。ＳＴＩ構造は大きさの制御が可能であり、ま
た従来のＬＯＣＯＳ分離法に見られたバーズビークの浸
食の問題もないため、サブミクロンのＣＭＯＳ回路を形
成するために広く用いられるようになってきた。
【０００４】しかし、従来のＳＴＩ構造においてもいく
つかの欠点が生じる。従来のＳＴＩ製造プロセスにおい
ては、トレンチ上にライナー層を形成してから酸化シリ
コン層を形成してトレンチを埋める。まず高温下で緻密
化工程を行い、その後化学的機械研磨（ＣＭＰ）工程を
行って酸化シリコンの一部を除去する。あるいは、まず
化学的機械研磨工程を行い、その後緻密化工程を行って
もよい。しかし、上記のいずれの方法においても、緻密
化工程によって欠陥が生じる。シリコン基板と酸化シリ
コンの熱膨張係数の違いにより、基板にラインの欠陥な
どの欠陥が簡単に生じ得る。一般にラインの欠陥の一種
である転移が起こる。この転移がソース／ドレイン領域
に拡がると、ソース／ドレイン領域のドーパントが容易
に転移に沿って散乱してしまう。そのため、漏れ電流及
びブリッジ効果が起こりやすくなる。そのためデバイス
の品質が低下する。高集積回路においては、このような
欠点は非常に深刻で、デバイス不良を起こし、製品の品
質を低下させる。
つかの欠点が生じる。従来のＳＴＩ製造プロセスにおい
ては、トレンチ上にライナー層を形成してから酸化シリ
コン層を形成してトレンチを埋める。まず高温下で緻密
化工程を行い、その後化学的機械研磨（ＣＭＰ）工程を
行って酸化シリコンの一部を除去する。あるいは、まず
化学的機械研磨工程を行い、その後緻密化工程を行って
もよい。しかし、上記のいずれの方法においても、緻密
化工程によって欠陥が生じる。シリコン基板と酸化シリ
コンの熱膨張係数の違いにより、基板にラインの欠陥な
どの欠陥が簡単に生じ得る。一般にラインの欠陥の一種
である転移が起こる。この転移がソース／ドレイン領域
に拡がると、ソース／ドレイン領域のドーパントが容易
に転移に沿って散乱してしまう。そのため、漏れ電流及
びブリッジ効果が起こりやすくなる。そのためデバイス
の品質が低下する。高集積回路においては、このような
欠点は非常に深刻で、デバイス不良を起こし、製品の品
質を低下させる。
【０００５】発明の概要 本発明は、ＳＴＩ構造の製造方法を提供する。基板上に
マスク層を形成する。マスク層及び基板をパターン処理
して基板にトレンチを形成する。トレンチは最小トレン
チを含む。マスク層に第１のアイソレーション層を形成
してトレンチを部分的に満たす。緻密化工程を行う。第
１のアイソレーション層に第２のアイソレーション層を
形成してトレンチを満たす。第１のアイソレーション層
及び第２のアイソレーション層をマスク層が露出するま
で除去する。マスク層を除去する。
マスク層を形成する。マスク層及び基板をパターン処理
して基板にトレンチを形成する。トレンチは最小トレン
チを含む。マスク層に第１のアイソレーション層を形成
してトレンチを部分的に満たす。緻密化工程を行う。第
１のアイソレーション層に第２のアイソレーション層を
形成してトレンチを満たす。第１のアイソレーション層
及び第２のアイソレーション層をマスク層が露出するま
で除去する。マスク層を除去する。
【０００６】第１のアイソレーション層の形成工程にお
いて、トレンチは全体的に満たされていないため、第１
のアイソレーション層にトレンチ開口部が形成される。
この方法によると、基板と第１のアイソレーション層と
の熱膨張係数の違いにより生じるストレスがトレンチ開
口部を通じて開放される。欠陥の形成、漏れ電流及びブ
リッジ効果が生じない。デバイスの不良も起こらない。
そのため製品の品質も改良できる。
いて、トレンチは全体的に満たされていないため、第１
のアイソレーション層にトレンチ開口部が形成される。
この方法によると、基板と第１のアイソレーション層と
の熱膨張係数の違いにより生じるストレスがトレンチ開
口部を通じて開放される。欠陥の形成、漏れ電流及びブ
リッジ効果が生じない。デバイスの不良も起こらない。
そのため製品の品質も改良できる。
【０００７】以上の一般的な説明及び以下の詳細な説明
は具体例であって、特許請求の範囲に記載した発明をさ
らに説明することを目的としている。
は具体例であって、特許請求の範囲に記載した発明をさ
らに説明することを目的としている。
【０００８】発明の詳細な説明 以下に、本発明の好適な実施の形態を説明し、その具現
例を添付する図面に示す。図面及び明細書の記載のどの
部分においても、同じ又は同様の構成要素には可能な限
り同じ番号を用いる。
例を添付する図面に示す。図面及び明細書の記載のどの
部分においても、同じ又は同様の構成要素には可能な限
り同じ番号を用いる。
【０００９】図１Ａから図１Ｆは、本発明の一実施形態
に係るＳＴＩ構造の製造方法を示す模式的な断面図であ
る。
に係るＳＴＩ構造の製造方法を示す模式的な断面図であ
る。
【００１０】図１Ａにおいて、シリコン層などの基板１
００を準備する。基板１００上に酸化パッド層１０２を
形成する。酸化パッド層１０２は基板１００の保護に用
いられる。酸化パッド層１０２上にマスク層１０４を形
成する。マスク層１０４の素材は窒化シリコンを含む。
マスク層１０４は、例えば化学気相成長法によって形成
される。マスク層上にパターン化されたフォトレジスト
層１０６を形成する。
００を準備する。基板１００上に酸化パッド層１０２を
形成する。酸化パッド層１０２は基板１００の保護に用
いられる。酸化パッド層１０２上にマスク層１０４を形
成する。マスク層１０４の素材は窒化シリコンを含む。
マスク層１０４は、例えば化学気相成長法によって形成
される。マスク層上にパターン化されたフォトレジスト
層１０６を形成する。
【００１１】図１Ｂにおいて、フォトレジスト層１０６
をエッチングマスクとしてエッチング工程を行う。マス
ク層１０４をエッチングしてパターン化されたマスク層
１０４ａを形成する。マスク層１０４ａをマスクとして
酸化パッド層１０２及び基板１００をエッチングする。
酸化パッド層１０２aを形成する。基板１００に、最小
トレンチ１０８を含むトレンチ１０８を形成する。フォ
トレジスト層１０６を除去する。
をエッチングマスクとしてエッチング工程を行う。マス
ク層１０４をエッチングしてパターン化されたマスク層
１０４ａを形成する。マスク層１０４ａをマスクとして
酸化パッド層１０２及び基板１００をエッチングする。
酸化パッド層１０２aを形成する。基板１００に、最小
トレンチ１０８を含むトレンチ１０８を形成する。フォ
トレジスト層１０６を除去する。
【００１２】図１Ｃにおいて、基板１００上にトレンチ
１０８中に露出する酸化ライナー層１１０を形成する。
酸化ライナー層１１０は例えば熱酸化法により形成す
る。基板上に第１のアイソレーション層１１２を形成
し、トレンチ１０８を部分的に埋める。第１のアイソレ
ーション層１００はトレンチ１０８に対して実質的に等
角である。第１のアイソレーション層１１２の厚さは好
ましくは１００オングストロームと最小トレンチ１０８
の半分の幅との間である。トレンチ１０８にトレンチ開
口部１１４を形成する。第１のアイソレーション層１１
２の素材は酸化シリコンを含む。第１のアイソレーショ
ン層１１２は好ましくは常圧化学気相成長法（ＡＰＣＶ
Ｄ）、減圧化学気相成長法（ＬＰＣＶＤ）又は高密度プ
ラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）によって形成
する。アニール工程などの緻密化工程を行う。緻密化は
インターフェースの電荷を減少し、第１のアイソレーシ
ョン層１１２の密度を高める。緻密化工程の温度は好ま
しくは約９００℃から１２００℃である。
１０８中に露出する酸化ライナー層１１０を形成する。
酸化ライナー層１１０は例えば熱酸化法により形成す
る。基板上に第１のアイソレーション層１１２を形成
し、トレンチ１０８を部分的に埋める。第１のアイソレ
ーション層１００はトレンチ１０８に対して実質的に等
角である。第１のアイソレーション層１１２の厚さは好
ましくは１００オングストロームと最小トレンチ１０８
の半分の幅との間である。トレンチ１０８にトレンチ開
口部１１４を形成する。第１のアイソレーション層１１
２の素材は酸化シリコンを含む。第１のアイソレーショ
ン層１１２は好ましくは常圧化学気相成長法（ＡＰＣＶ
Ｄ）、減圧化学気相成長法（ＬＰＣＶＤ）又は高密度プ
ラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）によって形成
する。アニール工程などの緻密化工程を行う。緻密化は
インターフェースの電荷を減少し、第１のアイソレーシ
ョン層１１２の密度を高める。緻密化工程の温度は好ま
しくは約９００℃から１２００℃である。
【００１３】第１のアイソレーション層１１２の製造方
法において、トレンチが完全に満たされないため、トレ
ンチ１０８にトレンチ開口部１１４が形成される。この
方法では、基板１００と第１のアイソレーション層１１
２の熱膨張係数の違いにより生じるストレスはトレンチ
開口部を介して開放される。欠陥の形成、漏れ電流及び
パンチスルーの問題は生じない。デバイスの欠陥も生じ
ない。そのため製品の品質が改善される。
法において、トレンチが完全に満たされないため、トレ
ンチ１０８にトレンチ開口部１１４が形成される。この
方法では、基板１００と第１のアイソレーション層１１
２の熱膨張係数の違いにより生じるストレスはトレンチ
開口部を介して開放される。欠陥の形成、漏れ電流及び
パンチスルーの問題は生じない。デバイスの欠陥も生じ
ない。そのため製品の品質が改善される。
【００１４】図１Ｄにおいて、第１のアイソレーション
層１１２上に第２のアイソレーション層１１６を形成
し、トレンチ１０８を完全に満たす。第２のアイソレー
ション層１１６は例えば常圧化学気相成長法、減圧化学
気相成長法又は高密度プラズマ化学気相成長法（ＨＤＰ
−ＣＶＤ）によって形成する。
層１１２上に第２のアイソレーション層１１６を形成
し、トレンチ１０８を完全に満たす。第２のアイソレー
ション層１１６は例えば常圧化学気相成長法、減圧化学
気相成長法又は高密度プラズマ化学気相成長法（ＨＤＰ
−ＣＶＤ）によって形成する。
【００１５】図１Ｅにおいて、第１のアイソレーション
層１１２及び第２のアイソレーション層１１６の一部
を、マスク層１０４ａをエッチングストップとして、例
えば化学的機械研磨法によってエッチングする。第１の
アイソレーション層１１２から残った第１のアイソレー
ション層１１２ａを形成する。第２のアイソレーション
層１１６から残った第２のアイソレーション層１１６ａ
を形成する。また、マスク層上の第１のアイソレーショ
ン層１１２及び第２のアイソレーション層１１６はエッ
チングと共に化学的機械研磨法によって除去され得、第
１のアイソレーション層１１２ａ及び第２のアイソレー
ション層１１６ａを形成する。
層１１２及び第２のアイソレーション層１１６の一部
を、マスク層１０４ａをエッチングストップとして、例
えば化学的機械研磨法によってエッチングする。第１の
アイソレーション層１１２から残った第１のアイソレー
ション層１１２ａを形成する。第２のアイソレーション
層１１６から残った第２のアイソレーション層１１６ａ
を形成する。また、マスク層上の第１のアイソレーショ
ン層１１２及び第２のアイソレーション層１１６はエッ
チングと共に化学的機械研磨法によって除去され得、第
１のアイソレーション層１１２ａ及び第２のアイソレー
ション層１１６ａを形成する。
【００１６】図１Ｆにおいて、マスク層１０４ａをリン
酸水溶液（Ｈ３ＰＯ４）により除去する。酸化パッド層
１０２ａを除去する。同時に、第１のアイソレーション
層１１２ａ及び第２のアイソレーション層１１６ａの一
部を除去して第１のアイソレーション層１１２ｂ及び第
２のアイソレーション層１１６ｂを形成する。これによ
りＳＴＩ構造を形成する。
酸水溶液（Ｈ３ＰＯ４）により除去する。酸化パッド層
１０２ａを除去する。同時に、第１のアイソレーション
層１１２ａ及び第２のアイソレーション層１１６ａの一
部を除去して第１のアイソレーション層１１２ｂ及び第
２のアイソレーション層１１６ｂを形成する。これによ
りＳＴＩ構造を形成する。
【００１７】本発明が、その範囲又は概念から逸脱する
ことなく、種々の修正及び変更を加えることができるの
は、いわゆる当業者には明らかである。以上を考慮し
て、本発明は以下の特許請求の範囲及びその均等範囲に
属する変形や変更を含むことを意味する。
ことなく、種々の修正及び変更を加えることができるの
は、いわゆる当業者には明らかである。以上を考慮し
て、本発明は以下の特許請求の範囲及びその均等範囲に
属する変形や変更を含むことを意味する。
添付した図面は発明をより理解するために含まれ、本明
細書に組み込まれ、本明細書の一部を構成する。図面は
本発明の実施形態を示し、明細書の記載と共に本発明の
本質を説明する。
細書に組み込まれ、本明細書の一部を構成する。図面は
本発明の実施形態を示し、明細書の記載と共に本発明の
本質を説明する。
【図１】図１Ａから図１Ｃは、本発明の一実施形態に係
るＳＴＩ構造の製造方法を示す模式的な断面図である。
るＳＴＩ構造の製造方法を示す模式的な断面図である。
【図２】図１Ｄから図１Ｆは、本発明の一実施形態に係
るＳＴＩ構造の製造方法を示す模式的な断面図である。
るＳＴＩ構造の製造方法を示す模式的な断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA45 AA70 AA77 CA17 CA20 DA02 DA03 DA04 DA24 DA33 DA74
Claims (10)
- 【請求項１】 シャロートレンチアイソレーション構造
の製造方法であって、 基板上に酸化パッド層を形成する工程と、 前記酸化パッド層上にマスク層を形成する工程と、 前記マスク層と、前記酸化パッド層と及び前記基板にパ
ターン形成して前記基板に最小トレンチを含むトレンチ
を形成する工程と、 前記基板上に、前記トレンチに対して実質的に等角な第
１のアイソレーション層を形成して前記トレンチを部分
的に満たす工程と、 緻密化を行う工程と、 前記第１のアイソレーション層上に第２のアイソレーシ
ョン層を形成して前記トレンチを完全に満たす工程と、 前記第１のアイソレーション層及び前記第２のアイソレ
ーション層の一部を前記マスク層が露出するまで除去す
る工程と、及び前記マスク層と前記酸化パッド層とを除
去する工程とを備えることを特徴とするシャロートレン
チアイソレーション構造の製造方法。 - 【請求項２】 前記第１のアイソレーション層の素材は
酸化シリコンを含むことを特徴とする請求項１に記載の
方法。 - 【請求項３】 前記第１のアイソレーション層は常圧化
学気相成長法により形成されることを特徴とする請求項
１に記載の方法。 - 【請求項４】 前記第１のアイソレーション層は減圧化
学気相成長法により形成されることを特徴とする請求項
１に記載の方法。 - 【請求項５】 前記第１のアイソレーション層は高密度
プラズマ化学気相成長法により形成されることを特徴と
する請求項１に記載の方法。 - 【請求項６】 前記第２のアイソレーション層は酸化シ
リコンを素材として含むことを特徴とする請求項１に記
載の方法。 - 【請求項７】 前記第２のアイソレーション層は常圧化
学気相成長法により形成されることを特徴とする請求項
１に記載の方法。 - 【請求項８】 前記第２のアイソレーション層は減圧化
学気相成長法により形成されることを特徴とする請求項
１に記載の方法。 - 【請求項９】 前記トレンチの底面上の前記第１のアイ
ソレーション層の厚さは１００オングストロームと前記
最小トレンチの半分の幅との間であることを特徴とする
請求項１に記載の方法。 - 【請求項１０】前記緻密化工程はアニール工程を含むこ
とを特徴とする請求項１に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286177A JP2002110780A (ja) | 2000-09-20 | 2000-09-20 | シャロートレンチアイソレーション構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286177A JP2002110780A (ja) | 2000-09-20 | 2000-09-20 | シャロートレンチアイソレーション構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110780A true JP2002110780A (ja) | 2002-04-12 |
Family
ID=18770138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286177A Pending JP2002110780A (ja) | 2000-09-20 | 2000-09-20 | シャロートレンチアイソレーション構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138817B2 (en) | 2004-03-31 | 2006-11-21 | Nec Electronics Corporation | Method and apparatus for testing defective portion of semiconductor device |
| US7449393B2 (en) | 2004-03-31 | 2008-11-11 | Nec Electronics Corporation | Method of manufacturing a semiconductor device with a shallow trench isolation structure |
| KR100898580B1 (ko) * | 2002-12-07 | 2009-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
2000
- 2000-09-20 JP JP2000286177A patent/JP2002110780A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898580B1 (ko) * | 2002-12-07 | 2009-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7138817B2 (en) | 2004-03-31 | 2006-11-21 | Nec Electronics Corporation | Method and apparatus for testing defective portion of semiconductor device |
| US7449393B2 (en) | 2004-03-31 | 2008-11-11 | Nec Electronics Corporation | Method of manufacturing a semiconductor device with a shallow trench isolation structure |
| US7838961B2 (en) | 2004-03-31 | 2010-11-23 | Nec Electronics Corporation | Method of manufacturing semiconductor device |
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