KR100794411B1 - 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치및 그 기입 방법 - Google Patents

불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치및 그 기입 방법 Download PDF

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Abstract

매트릭스 형상으로 설치된 복수의 메모리 셀 트랜지스터를 구비한 메모리 셀 어레이를 구비하는 반도체 집적 회로 장치로서, 상기 메모리 셀 트랜지스터는, 게이트 절연막 상에 설치된 부유 게이트, 상기 부유 게이트 상에 설치된 게이트간 절연막, 상기 게이트간 절연막 상에 설치된 제어 게이트를 구비한다. 반도체 집적 회로 장치는, 상기 메모리 셀 어레이의 주변에 배치되고, 전류 경로의 일단이 선택 제어 게이트에 접속된 제1 고내압계 트랜지스터와, 전류 경로의 일단이 상기 선택 제어 게이트에 인접하는 제1 비선택 제어 게이트에 접속되고, 상기 제1 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하고, 상기 선택 제어 게이트와 상기 제1 비선택 제어 게이트의 사이에 발생한 제1 용량 커플링에 의해, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 제2 고내압계 트랜지스터를 구비한 고전압계 회로 영역을 포함한다.
메모리 셀 트랜지스터, 메모리 셀 어레이, 게이트 절연막, 제어 게이트, 전류 경로, 용량 커플링, 고내압계 트랜지스터

Description

불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치 및 그 기입 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING NONVOLATILE SEMICONDUCTOR MEMORY AND PROGRAMMING METHOD THEREOF}
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 2는, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 타이밍차트도.
도 3은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 4는, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 5는, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 6은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 설명하기 위한 단면도.
도 7은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 설명하기 위한 단면도.
도 9는, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 10은, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 설명하기 위한 단면도.
도 11은, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 회로도.
도 12는, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 설명하기 위한 단면도.
도 13은, 본 발명의 제1, 제2 실시 형태에 따른 반도체 집적 회로 장치의 일 단면 구조를 도시하는 단면도.
도 14는, 본 발명의 제1, 제2 실시 형태에 따른 반도체 집적 회로 장치의 일 단면 구조를 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : NAND형 플래시 메모리
12 : 로우 디코더
13 : 메모리 셀 어레이
14 : 센스 앰프
15 : 소스선 드라이버
16 : 로우 메인 디코더 회로
17 : 코어부
18 : NAND 셀
19 : 어드레스 버퍼
[특허 문헌] 일본 특허 공개 평성 10-302488호 공보
본 출원은 일본국 특허 출원 2005-122559(2005년 4월 20일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 집적 회로 장치 및 그 기입 방법에 관한 것으로, 예를 들면, NAND형 플래시 메모리를 구비한 반도체 집적 회로 장치 등에 적용되는 것이다.
종래부터, 예를 들면, NAND형 플래시 메모리의 로우 디코더에 배치되는 전송 트랜지스터 등의 고내압계 트랜지스터에는 큰 전압이 인가된다. 상기 전송 트랜지스터의 제어 게이트에는, 선택 워드선에 소위 기입 전압 Vpgm을 전송하기 위해 필요한 고전압(Vpgm+Vth, Vpgm 등)이 인가된다.
예를 들면, 일본 특허 공개 평성 10-302488호 공보에는, 상기 고전압계 트랜지스터에 의해서 기입 전압 Vpgm을 제어 게이트에 전송하는 예가 개시되어 있다. 이 기입 전압의 전압치는, 최근의 메모리 셀 수의 증대에 수반하여 증대되는 경향이 있다.
또한, 상기 기입 전압의 전압치는 18V 정도로 매우 높기 때문에, 예를 들면, 게이트 절연막이 파괴되거나, 인접하는 고내압계 트랜지스터 사이에 소자 분리 절연막을 개재하여 소위 필드 반전이 발생하는 등의 경향이 있다. 그 때문에, 게이트 절연막의 막 두께를 두껍게 하거나, 인접하는 고내압계 트랜지스터 사이의 거리를 크게 하는 등의 필요가 있다.
그 결과, 셀 면적이 증대하여 집적화를 저해하여, 미세화에 불리하다고 하는 사정이 있다.
본 발명의 일 양태에 따르면, 이하를 구비한 반도체 집적 회로 장치가 제공된다.
매트릭스 형상으로 설치된 복수의 메모리 셀 트랜지스터를 구비한 메모리 셀 어레이,
- 상기 메모리 셀 트랜지스터는
게이트 절연막 상에 설치된 부유 게이트와,
상기 부유 게이트 상에 설치된 게이트간 절연막과,
상기 게이트간 절연막 상에 설치된 제어 게이트를 구비하고, -
상기 메모리 셀 어레이의 주변에 배치되고, 전류 경로의 일단이 선택 제어 게이트에 접속된 제1 고내압계 트랜지스터와, 전류 경로의 일단이 상기 선택 제어 게이트에 인접하는 제1 비선택 제어 게이트에 접속되고, 상기 제1 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하고, 상기 선택 제어 게이트와 상기 제1 비선택 제어 게이트의 사이에 발생한 제1 용량 커플링에 의해, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 제2 고내압계 트랜지스터를 구비한 고전압계 회로 영역.
본 발명의 다른 일 양태에 따르면, 매트릭스 형상으로 설치된 복수의 메모리 셀 트랜지스터를 구비한 메모리 셀 어레이 - 상기 메모리 셀 트랜지스터는 게이트 절연막 상에 설치된 부유 게이트, 상기 부유 게이트 상에 설치된 게이트간 절연막, 상기 게이트간 절연막 상에 설치된 제어 게이트를 구비하고 - 를 구비한 반도체 집적 회로 장치에 관하여, 이하의 스텝을 포함한 기입 방법이 제공된다.
선택된 상기 메모리 셀 트랜지스터의 선택 제어 게이트에, 기입 전압보다도 낮은 전압을 인가하는 스텝, 및
상기 선택 제어 게이트에 인접한 비선택의 메모리 셀 트랜지스터의 제1 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하고, 상기 선택 제어 게이트와 상기 제1 비선택 제어 게이트의 사이에 발생한 제1 용량 커플링에 의해, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 스텝.
<실시의 형태>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한, 이 설명에서는, 전 도면에 걸쳐서 공통 부분에는 공통의 참조 부호를 붙인다.
[제1 실시 형태]
우선, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치에 대하여, NAND형 플래시 메모리를 예로 들어, 도 1을 이용하여 설명한다. 도 1은, NAND형 플래시 메모리의 메모리 셀 어레이와 그 주변 회로를 모식적으로 도시하는 평면도이다.
도시하는 바와 같이, NAND형 플래시 메모리(11)는, 어드레스 버퍼(19), 로우 디코더(12), 메모리 셀 어레이(13), 센스 앰프(14), 소스선 드라이버(15)를 구비하고 있다.
어드레스 버퍼(19)는, 로우 디코더(12)에 어드레스를 디코드하도록 구성되어 있다.
로우 디코더(12)는, 상기 어드레스 버퍼(13)로부터의 어드레스에 따라, 워드선 WL1∼WL8, 선택 셀렉트 게이트선 SGD, SGS를 선택하도록 구성되어 있다. 또한, 로우 디코더(12)는, 로우 메인 디코더 회로(16), 코어부(로우 서브 디코더 회로)(17)를 구비하고 있다. 로우 메인 디코더 회로(16)는, 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 코어부(17)에 송신한다. 코어부(17)는, 전송 게이트선 TG에 게이트가 공통 접속된 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, 고전압계 트랜지스터(전송 트랜지스터) TR1∼TR8을 구비하고 있다.
메모리 셀 어레이(13)는, 매트릭스 형상으로 배치된 복수개의 NAND 셀(18)을 갖고 있다. NAND 셀(18)의 각각은, 8개의 메모리 셀 트랜지스터 MT, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판의 주 표면 상에 게이트 절연막을 통하여 설치된 부유 게이트 FG, 부유 게이트 FG 상에 설치된 게이트간 절연막, 게이트간 절연막 상에 설치된 제어 게이트 CG를 구비한 적층 구조이다(도시 생략). 메모리 셀 트랜지스터 MT는, 인접하는 것에서 소스/드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2의 사이에 그 전류 경로가 직렬 접속되도록 배치되어 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는, 8개에 한하지 않고, 예를 들면, 16개, 32개 등이어도 되고, 선택 트랜지스터 ST1, ST2는 반드시 양방 필요한 것은 아니다. NAND 셀(18)을 선택할 수 있으면, 선택 트랜지스터 ST1, ST2의 어느 한쪽만이 설치되어 있어도 된다.
동일 열에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL1∼WL8 중 어느 하나에 공통 접속되고, 동일 행에 있는 선택 트랜지스터 ST1, ST2의 게이트는 각각 셀렉트 게이트 SGD, SGS에 접속되어 있다. 동일 행에 있는 선택 트랜지스터 ST1의 드레인은, 비트선 BL1∼BLn 중 어느 하나에 접속되어 있다. 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(15)에 접속되어 있다.
센스 앰프(14)는, 선택된 메모리 셀 트랜지스터 MT에서 판독한 데이터를 증폭하도록 구성되어 있다.
소스선 드라이버(15)는, 소스 전압을 발생시켜, 소스선 SL에 소스 전압을 인가하도록 구성되어 있다.
<기입 동작>
다음으로, 도 1 중의 코어부(17) 및 메모리 셀 어레이(13)의 필요한 부분을 추출하여, 선택된 메모리 셀 트랜지스터 MT의 기입 동작에 대하여, 도 2 내지 도 8을 이용하여 설명한다.
도 2는 이 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작을 도시하는 타이밍차트도이다. 도 3 내지 도 5, 도 7은 이 실시 형태의 반도체 집적 회로 장치의 기입 동작을 설명하기 위한 회로도이다. 도 6, 도 8은, 이 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작 시퀀스를 설명하기 위한 것으로, 비트선 BL 방향의 메모리 셀 어레이를 도시하는 단면도이다. 이 동작의 설명에서는, 도 2에 도시하는 타이밍차트도의 시각에 따라서 설명한다.
도시하는 바와 같이, 우선, 시각 t1일 때에, 선택 셀렉트 게이트선 SGD에 기입의 초기 동작으로서 초기 전압 Vsg를 인가한다. 계속해서, 시각 t2일 때에, 비선택 NAND 셀 열에 연결되는 비선택 비트선 BL1, BL3∼BLn에 전압 Vdd를 인가하고, 비선택 NAND 열에 각각 Vsg-Vth(<Vdd)를 전송한다. 이 시각 t2일 때, 선택 셀렉트 게이트선 SGD는, NAND 열에 Vsg-Vth를 전송한 시점에서 컷오프 상태로 되고, 선택 트랜지스터 ST2의 선택 셀렉트 게이트선 SGS에는 0V를 인가하여 컷오프 상태로 하고 있기 때문에, 비선택 NAND 열의 채널은 플로팅 상태로 된다. 또한, 동시에, 선택 NAND 셀 열에 연결되는 선택 BL2에 0V를 인가하고, 선택 NAND 셀 열에 0V를 인가하고 있다(도 3).
계속해서, 시각 t3일 때에, 전송 게이트선 TG(전송 트랜지스터 TR3 게이트)에 충분히 높은 전압(VpgmH)을 인가한다. 계속해서, 시각 t4일 때에, 비선택 워드 WL1, WL5∼WL8에 중간 전위 Vpass를 인가한다. 계속해서, 시각 t5일 때에, 선택 워드선 WL3에는 VpgmL(<VpgmH)을 인가한다. 상기 시각 t5일 때에는, 인접 비선택 워드선 WL2, WL4에는 0V가 인가되어 있다(도 4).
계속해서, 비선택 워드선 WL1, WL5∼WL8, 인접 비선택 워드선 WL2, WL4, 및 선택 워드선 WL3에 인가된 상기 전위가 충분해질 때까지 충전한다. 계속해서, 시각 t6일 때에, 전송 트랜지스터의 제어 게이트의 전압을 VpassH로 낮춘다. 여기서, 이 시각 t6일 때의 상기 전압 VpassH는, 상기 중간 전위 Vpass를 전송하는 데에 충분한 전압이며, 또한 상기 전압 VpgmL이 전송 트랜지스터의 확산층에 인가되었을 때에 전송 트랜지스터가 컷오프 상태로 되는 전압이다. 즉, 이 때에 선택 워드선 WL3에 충전된 VpgmL은, 방전되지 않는다(도 5).
여기서, 도 6에 도시하는 바와 같이, 상기 시각 t6일 때에는, 선택 워드선 WL3에 접속된 제어 게이트 CG3과 인접 비선택 워드선 WL2, WL4에 접속된 제어 게이트 CG2, CG4의 사이에 용량 커플링 C1, C2가 발생하고 있다. 바꾸어 말하면, 이 시각 t6에서는, 소위 로컬 셀프 부스트(LSB, local self boost) 방식의 기입 동작에 근사하고 있다.
계속해서, 시각 t7일 때에, 인접 비선택 워드선 WL2, WL4에 중간 전위 Vpass를 인가하면, 시각 t8일 때에, 선택 워드선 WL3에 기입 전압 Vpgm이 부스트된다.
즉, 도 8에 도시하는 바와 같이, 이 시각 t7일 때에, 인접 비선택 워드선 WL2, WL4에 중간 전위 Vpass가 인가되면, 셀 열의 모든 메모리 셀 트랜지스터 MT1∼MT8의 채널이 도통하여, 시각 t8일 때에, 선택 워드선 WL3에 접속된 파선으로 둘러싼 제어 게이트 CG3의 전압은, 용량 커플링 C1, C2에 의해 상승하고, 셀의 기입 에 필요한 기입 전압 Vpgm으로까지 부스트된다. 그 때문에, 기입 셀인 메모리 셀 트랜지스터 MT3이 원하는 임계치로 되고, 부유 게이트 FG3에 전자가 주입되어 기입 동작이 행해진다. 바꾸어 말하면, 시각 t7, 시각 t8에서는, 소위 셀프 부스트(SB, self boost) 방식의 기입 동작에 근사하고 있다.
또한, 이 시각 t8일 때에는, 전술한 바와 같이, 전송 트랜지스터 TR의 제어게이트 전압은, VpassH로 되어 있기 때문에, 선택 워드선 WL3의 전압은 방전되지 않는다.
계속해서, 시각 t9일 때에, 선택 워드선 WL3의 전위를 0V 정도까지 방전한다.
계속해서, 시각 t10일 때에, 비선택 워드선 WL1, WL5∼WL8, 및 인접 비선택 워드선 WL2, WL4를 0V 정도까지 방전한다.
계속해서, 시각 t11일 때에, 선택 셀렉트 게이트선 SGD의 전압을 0V 정도까지 방전한다.
계속해서, 시각 t12일 때에, 비선택 비트선 BL1, BL3∼BLn의 전압을 0V 정도까지 방전한다.
상기와 같이, 이 실시 형태에 따른 반도체 집적 회로 장치에서는, 시각 t4, t5일 때에 있어서, 비선택 워드선 WL1, WL5∼WL8에 중간 전위 Vpass를 인가하고, 인접 비선택 워드선 WL2, WL4에는 0V를 인가하고, 선택 워드선 WL3에는 전압 VpgmL을 인가하고 있다. 이 때문에, 선택 워드선 WL3에 접속된 제어 게이트 CG3과 인접 비선택 워드선 WL2, WL4에 접속된 제어 게이트 CG2, CG4의 사이에 용량 커플링 C1, C2가 발생하고 있다(도 6).
계속해서, 시각 t7일 때에, 인접 비선택 워드선 WL2, WL4에 중간 전위 Vpass를 인가하면, 시각 t8일 때에, 선택 워드선 WL3에 기입 전압 Vpgm이 부스트되고, 원하는 메모리 셀 트랜지스터 MT3의 부유 게이트 FG3에 전자가 주입되어, 기입 동작이 완료된다. 즉, 인접 비선택 워드선 WL2, WL4에 중간 전위 Vpass가 인가되면, 셀 열의 모든 메모리 셀 트랜지스터 MT1∼MT8의 채널이 도통하여, 선택 워드선 WL3에 접속된 제어 게이트 CG3의 전압은, 용량 커플링 C1, C2에 의해 상승하고 필요한 기입 전압 Vpgm으로까지 부스트된다. 바꾸어 말하면, 기입 셀의 워드선에 인가하는 프로그램 전압을 인접하는 비기입 셀의 워드선과의 용량 커플링에 의해 들어올려, 원하는 프로그램 전압을 일시적으로 확보할 수 있다(도 8).
이 때문에, 선택 워드선 WL3에 인가하는 기입 전압을, 기입 전압 Vpgm보다도 낮은 전압 VpgmL로 저감할 수 있다. 따라서, 게이트 절연막의 막 두께 및 인접하는 전송 트랜지스터 TR 사이의 거리 등을 저감할 수 있어, 미세화에 대하여 유리하다.
또한, 상기 용량 커플링 C1, C2는, 제어 게이트 CG1∼CG5 사이의 거리가 축소하는 것에 수반하여 증대한다. 그 때문에, 미세화에 따라서, 인접하는 메모리 셀 트랜지스터 MT1∼MT8의 제어 게이트 CG1∼CG5 사이의 거리가 축소되어, 상기 용량 커플링을 증대할 수 있는 점에서 유리하다. 결과적으로, 미세화에 수반하여, 전압 VpgmL을 보다 저감하여, 기입 전압의 저감의 효과를 보다 발휘할 수 있는 점에서 유리하다.
[제2 실시 형태(한쪽의 용량 커플링을 이용하는 시퀀스)]
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치에 대하여, 도 9 내지 도 12를 이용하여 설명한다. 이 실시 형태는, 상기 제1 실시 형태에서 설명한 기입 동작에 있어서, 한쪽의 용량 커플링을 이용하는 기입 동작에 관한 것이다. 이하의 설명에서, 상기 제1 실시 형태와 중복되는 부분의 설명은 생략한다.
도 9, 도 11은, 이 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작에 대하여 설명하기 위한 회로도이다. 도 10, 도 12는, 이 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작에 대하여 설명하기 위한 단면도이다.
이 실시 형태에서는 일례로서, 기입 셀을 메모리 셀 트랜지스터 MT1, 선택 비트선을 비트선 BL2, 선택 워드선을 워드선 WL1로 하여 설명한다.
우선, 상기와 마찬가지의 동작을 행한 후, 도 9에 도시하는 바와 같이, 비선택 워드선 WL3∼WL8, 인접 비선택 워드선 WL2, 및 선택 워드선 WL1에 인가된 상기 전위가 충분해질 때까지 충전한다. 계속해서, 전송 트랜지스터의 제어 게이트의 전압을 VpassH로 낮춘다. 여기서, 이 시각 t6일 때의 상기 전압 VpassH는, 상기 중간 전위 Vpass를 전송하는 데에 충분한 전압이며, 또한 상기 전압 VpgmL이 전송 트랜지스터의 확산층에 인가되었을 때에 전송 트랜지스터가 컷오프 상태로 되는 전압이다. 즉, 이 때에 선택 워드선 WL1에 충전된 VpgmL'는, 방전되지 않는다.
여기서, 상기 선택 워드선 WL1에 충전된 VpgmL'는 상기 전압 VpgmL보다도 큰 정도의 전압이다.
또한, 도 10에 도시하는 바와 같이, 상기 동작 시에는, 선택 워드선 WL1에 접속된 제어 게이트 CG1과 인접 비선택 워드선 WL2에 접속된 제어 게이트 CG2의 사이에만 용량 커플링 C3이 발생하고 있다.
계속해서, 도 11에 도시하는 바와 같이, 인접 비선택 워드선 WL2에 중간 전위 Vpass를 인가하면, 그 후, 선택 워드선 WL1에 기입 전압 Vpgm이 부스트된다.
즉, 도 12에 도시하는 바와 같이, 이 동작 시에, 인접 비선택 워드선 WL2에 중간 전위 VPass가 인가되면, 셀 열의 모든 메모리 셀 트랜지스터 MT1∼MT8의 채널이 도통하여, 선택 워드선 WL1에 접속된 파선으로 둘러싼 제어 게이트 CG1의 전압은, 용량 커플링 C3에 의해 상승하고, 셀의 기입에 필요한 기입 전압 Vpgm으로까지 부스트된다. 그 때문에, 기입 셀인 메모리 셀 트랜지스터 MT1이 원하는 임계치로 되고, 부유 게이트 FG3에 전자가 주입되어 기입 동작이 행해진다.
상기와 같이, 이 실시 형태에 따른 반도체 집적 회로 장치의 기입 동작에 따르면, 상기 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 이 실시 형태에서는, 우선, 선택 워드선 WL1에 접속된 제어 게이트 CG1과 인접 비선택 워드선 WL2에 접속된 제어 게이트 CG2의 사이에만 용량 커플링 C3을 발생시킨다(도 10). 계속해서, 인접 비선택 워드선 WL2에 중간 전위 Vpass를 인가하여, 선택 워드선 WL1을 원하는 기입 전압 Vpgm으로까지 부스트할 수 있다.
그 때문에, 선택된 제어 게이트 CG1에 인접하는 한쪽의 제어 게이트에만 용량 커플링 C3이 발생하도록 제어하면 되기 때문에, 오기입을 방지할 수 있고, 신뢰성을 향상할 수 있는 점에서 유리하다.
[단면 구조]
다음으로, 상기 제1, 제2 실시 형태에 따른 반도체 집적 회로 장치의 단면 구조에 대하여, 도 13 및 도 14를 이용하여 설명한다.
도 13, 도 14는, 상기 도 1 중의 메모리 셀 어레이(13), 어드레스 버퍼(19), 및 로우 디코더(12)의 각각의 일 단면 구조를 도시하는 단면도이다.
도시하는 바와 같이, 메모리 셀 어레이(셀 어레이 영역)(13)는, 반도체 기판(21) 상에 설치된 불휘발성 메모리 셀인 상기 메모리 셀 트랜지스터 MT1을 구비하고 있다.
메모리 셀 트랜지스터 MT1은, 기판(21) 상에 순차적으로 설치된 두께가 tox1인 게이트 절연막 Gox1, 부유 게이트 FG1, 게이트간 절연막(22), 제어 게이트 CG1의 적층 구조이며, 기판(21) 내에 이 적층 구조를 삽입하도록 격리하여 설치된 소스/드레인 영역 S/D를 구비하고 있다. 메모리 셀 트랜지스터 MT1 위를 피복하도록, 절연층(23)이 설치되어 있다.
어드레스 버퍼(저전압 회로 영역)(19)는, 상기 메모리 셀 어레이(13)의 주변에 배치되고, 기판(21) 상에 설치된 저전압계의 주변 트랜지스터 Tr을 구비하고 있다.
주변 트랜지스터 Tr은, 기판(21) 상에 설치된 두께가 tox2의 게이트 절연막 Gox2, 게이트 절연막 Gox2 상에 설치된 게이트 전극(32), 게이트 전극(32)의 측벽에 설치된 스페이서(33), 및 게이트 전극(32)을 삽입하도록 기판(21) 내에 격리하여 설치된 소스/드레인 영역 S/D를 구비하고 있다. 주변 트랜지스터 Tr 위를 피복 하도록, 절연층(34)이 설치되어 있다.
로우 디코더(고전압 회로 영역)(12)는, 상기 메모리 셀 어레이(13)의 주변에 배치되고, 기판(21) 상에 설치된 고전압계의 상기 전송 트랜지스터 TR1을 구비하고 있다.
전송 트랜지스터 TR1은, 기판(21) 상에 설치된 두께가 tox3의 게이트 절연막 Gox3, 게이트 절연막 Gox3 상에 설치된 게이트 전극(42), 게이트 전극(42)의 측벽에 설치된 스페이서(43), 및 게이트 전극(42)을 삽입하도록 기판(21) 내에 격리하여 설치된 소스/드레인 영역 S/D를 구비하고 있다. 전송 트랜지스터 TR1 위를 피복하도록, 절연층(44)이 설치되어 있다.
여기서, 도 13에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT1의 게이트 절연막 Gox1의 두께 tox1은 주변 트랜지스터 Tr의 게이트 절연막 Gox2의 두께 tox2보다도 얇고, 주변 트랜지스터 Tr의 게이트 절연막 Gox2의 두께 tox2는 전송 트랜지스터 TR1의 게이트 절연막 Gox3의 두께 tox3보다도 얇게 되도록 설치되어 있다(tox1<tox2<tox3).
그 때문에, 메모리 셀 트랜지스터 MT1의 기입·판독 등의 동작에 적합한 두께 tox1, 및 게이트 전극(32, 42)에 인가되는 전압에 따라서 필요한 두께 tox2, tox3을 구비하고 있는 점에서 유리하다.
도 14에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT1의 게이트 절연막 Gox1의 두께 tox1은 주변 트랜지스터 Tr의 게이트 절연막 Gox2의 두께 tox2와 동일한 정도의 두께이고, 상기 두께 tox1 및 두께 tox2는 전송 트랜지스터 TR1의 게이 트 절연막 Gox3의 두께 tox3보다도 얇게 되도록 설치되어 있다(tox1∼tox2<tox3).
그 때문에, 메모리 셀 트랜지스터 MT1과 주변 트랜지스터 Tr의 게이트 절연막의 필요한 막 두께가 동일한 정도인 경우에, 주변 트랜지스터 Tr의 게이트 절연막 Gox2의 두께 tox2를 저감하여 어드레스 버퍼(19)의 면적을 저감할 수 있고, 미세화할 수 있는 점에서 유리하다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 기입 전압을 저감할 수 있다. 따라서, 게이트 절연막의 막 두께 및 인접하는 전송 트랜지스터 사이의 거리 등을 저감할 수 있다.

Claims (12)

  1. 반도체 집적 회로 장치로서,
    매트릭스 형상으로 설치된 복수의 메모리 셀 트랜지스터를 구비한 메모리 셀 어레이 - 상기 메모리 셀 트랜지스터는, 게이트 절연막 상에 설치된 부유 게이트와, 상기 부유 게이트 상에 설치된 게이트간 절연막과, 상기 게이트간 절연막 상에 설치된 제어 게이트를 포함함 - 와,
    상기 메모리 셀 어레이의 주변에 배치되고, 전류 경로의 일단이 선택 제어 게이트에 접속된 제1 고내압계 트랜지스터와, 전류 경로의 일단이 상기 선택 제어 게이트에 인접하는 제1 비선택 제어 게이트에 접속되고, 상기 제1 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하여, 상기 선택 제어 게이트와 상기 제1 비선택 제어 게이트의 사이에 발생한 제1 용량 커플링에 의해, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 제2 고내압계 트랜지스터를 구비한 고전압계 회로 영역
    을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 고전압계 회로 영역은,
    전류 경로의 일단이 상기 선택 제어 게이트에 인접하는 제2 비선택 제어 게이트에 접속되고, 상기 제2 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전 류 경로가 도통할 정도의 중간 전압을 인가하여, 상기 선택 제어 게이트와 상기 제2 비선택 제어 게이트의 사이에 발생한 제2 용량 커플링에 의해 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 제3 고내압계 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이의 주변에 배치되고, 주변 트랜지스터를 구비한 저전압계 회로 영역을 더 포함하고,
    상기 메모리 셀 트랜지스터의 게이트 절연막의 두께는 상기 주변 트랜지스터의 게이트 절연막과 동등하거나 또는 얇고, 상기 주변 트랜지스터의 게이트 절연막의 두께는 상기 고내압계 트랜지스터의 게이트 절연막의 두께보다도 얇은 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 고전압계 회로 영역은, 어드레스 신호에 따라 상기 메모리 셀 트랜지스터를 선택하는 로우 디코더인 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 고내압계 트랜지스터는, 상기 메모리 셀 트랜지스터의 제어 게이트에 기입 전압을 전송하는 전송 트랜지스터인 반도체 집적 회로 장치.
  6. 제3항에 있어서,
    상기 저전압계 회로 영역은, 어드레스 신호를 디코드하는 어드레스 버퍼인 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이는,
    제1, 제2 선택 트랜지스터와,
    상기 제1, 제2 선택 트랜지스터의 사이에, 복수의 상기 메모리 셀 트랜지스터의 전류 경로가 직렬 접속되도록 배치된 NAND 셀 열
    을 더 포함하는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    상기 제1, 제2 선택 트랜지스터의 어느 한쪽의 소스가 접속된 소스선을 더 포함하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 소스선에 접속되고, 소스 전압을 발생시키도록 구성된 소스선 드라이버를 더 포함하는 반도체 집적 회로 장치.
  10. 제1항에 있어서,
    선택된 상기 메모리 셀 트랜지스터로부터 판독한 데이터를 증폭하도록 구성된 센스 앰프를 더 포함하는 반도체 집적 회로 장치.
  11. 매트릭스 형상으로 설치된 복수의 메모리 셀 트랜지스터를 구비한 메모리 셀 어레이 - 상기 메모리 셀 트랜지스터는, 게이트 절연막 상에 설치된 부유 게이트, 상기 부유 게이트 상에 설치된 게이트간 절연막, 상기 게이트간 절연막 상에 설치된 제어 게이트를 포함함- 를 구비한 반도체 집적 회로 장치의 기입 방법으로서,
    선택된 상기 메모리 셀 트랜지스터의 선택 제어 게이트에, 기입 전압보다도 낮은 전압을 인가하는 스텝과,
    상기 선택 제어 게이트에 인접한 비선택의 메모리 셀 트랜지스터의 제1 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하여, 상기 선택 제어 게이트와 상기 제1 비선택 제어 게이트의 사이에 발생한 제1 용량 커플링에 의해, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 스텝
    을 포함하는 반도체 집적 회로 장치의 기입 방법.
  12. 제11항에 있어서,
    상기 선택 제어 게이트에 인접한 비선택의 메모리 셀 트랜지스터의 제2 비선택 제어 게이트에 상기 메모리 셀 트랜지스터의 전류 경로가 도통할 정도의 중간 전압을 인가하여, 상기 선택 제어 게이트와 상기 제2 비선택 제어 게이트의 사이에 발생한 제2 용량 커플링과 상기 제1 용량 커플링과 함께, 상기 선택 제어 게이트에 인가된 전압을 기입 전압까지 상승시키는 스텝
    을 더 포함하는 반도체 집적 회로 장치의 기입 방법.
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