KR100299888B1 - 용장메모리셀어레이에의해향상된치환효율을가지는반도체장치 - Google Patents

용장메모리셀어레이에의해향상된치환효율을가지는반도체장치 Download PDF

Info

Publication number
KR100299888B1
KR100299888B1 KR1019980019111A KR19980019111A KR100299888B1 KR 100299888 B1 KR100299888 B1 KR 100299888B1 KR 1019980019111 A KR1019980019111 A KR 1019980019111A KR 19980019111 A KR19980019111 A KR 19980019111A KR 100299888 B1 KR100299888 B1 KR 100299888B1
Authority
KR
South Korea
Prior art keywords
memory cell
redundant
address
bank
row address
Prior art date
Application number
KR1019980019111A
Other languages
English (en)
Other versions
KR19980087382A (ko
Inventor
야스히로 다까이
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980087382A publication Critical patent/KR19980087382A/ko
Application granted granted Critical
Publication of KR100299888B1 publication Critical patent/KR100299888B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

용장 메모리 셀 어레이에 의하여 치환 효율을 증대시킬 수 있는 반도체 메모리 장치가 개시된다. 용장 행 어드레스 판정회로가 다른 뱅크의 용장 행 선택신호를 출력하여, 특정 뱅크의 워드선을 용장 메모리 셀 어레이로 치환하도록, 불량 메모리 셀의 행 어드레스가 프로그램된 경우에는, 용장 행 선택신호가 다른 뱅크로 출력되지 않는다.

Description

용장 메모리 셀 어레이에 의해 향상된 치환 효율을 가지는 반도체 장치 {A SEMICONDUCTOR DEVICE WITH INCREASED REPLACEMENT EFFICIENCY BY REDUNDANT MEMORY CELL ARRAYS}
본 발명은 용장 워드선과 용장 비트선을 가지며, 복수개의 뱅크로 구성된 반도체 메모리 장치에 관한 것이다.
복수개의 메모리 셀 어레이를 가지는 반도체 메모리 장치에서 어떤 메모리 셀 어레이의 메모리 셀이 불량하게 되면, 이 불량 메모리 셀을 포함하는 행을 미리 준비해둔 용장 메모리 셀 어레이로 치환함으로써, 이 불량 메모리 셀의 기능이 보상된다.
도 1은 종래의 반도체 메모리 장치의 구성을 나타낸 블록도이다. 이러한 종래의 반도체 메모리 장치는 4개의 메모리 셀 플레이트를 구비한다. 이 메모리 셀 플레이트는 정규 메모리 셀 어레이 (11A1,11A2,11A3, 및 11A4) 및 용장 메모리 셀 어레이 (13A1,13A2,13A3, 및 13A4)를 각각 구비한다. 또한, 종래기술에서는 공유 센스 증폭기 시스템이 채용되며, 센스 증폭기 (15A1,15A2,15A3,15A4, 및 15A8)가 좌에서 우로 메모리 셀 플레이트에 의하여 공유된다.
또한, 데이터의 판독 및 기입은, 용장 워드선 드라이버 (14A1내지 14A4), 정규 행 디코더 (12A1내지 12A4), 및 용장 행 어드레스 판정회로 (16A1내지 16A4)에의하여 각 메모리 셀 플레이트에서 수행된다.
정규 행 디코더 (12A1내지 12A4)는 어드레스 신호 (21)에 의하여 지정된 어드레스 워드선을 활성화시킨다.
용장 행 선택신호 (22A1내지 22A4)가 활성화되면, 각각의 용장 워드선 드라이버 (14A1내지 14A4)들은 용장 메모리 셀 어레이 (13A1내지 13A4)에 접속된 워드선을 활성화시킨다.
불량으로 판정된 메모리 셀의 어드레스는 미리 프로그램되어지며, 어드레스 신호 (21)에 의하여 지정된 어드레스가 이 프로그램된 어드레스와 일치하는 경우, 용장 행 어드레스 판정회로 (16A1내지 16A4)는 용장 행 선택신호 (22A1내지 22A4)를 각각 활성화시킨다.
여기서는, 어드레스 신호 (21)이외의 신호들은 용장 행 어드레스 판정회로 (22A1내지 22A4)에 입력되지만, 설명을 간략하게 하기 위하여 그러한 신호에 대해서는 설명을 생략하기로 한다.
다음으로 도 2를 참조하여, 용장 행 어드레스 판정회로 (16A1)의 회로도를 설명한다.
용장 행 어드레스 판정회로 (16A1)는 n-채널 MOSFET (421내지 429), 퓨즈 소자 (431내지 439), p-채널 MOSFET (31), 인버터 (33), p-채널 MOSFET (32), n-채널 MOSFET (34A), p-채널 MOSFET (37A), 및 인버터 (35A 및 36A)를 구비한다.
상보 어드레스 신호 (411내지 419)는 n-채널 MOSFET (421내지 429)의 게이트에 각각 접속된다. 상보 어드레스 신호 (411내지 419)는, 어드레스 신호 (21)에 의하여 지정된 행 어드레스를 구비하는 신호이며, 행 어드레스의 각 비트가 반전된 신호이다.
퓨즈 소자 (431내지 439)는 노드 (54)와 각 n-채널 MOSFET (421내지 429) 사이에 제공되며, 레이저 빔으로 절단됨으로써 오픈된다.
용장 행 어드레스 판정회로 예비충전 신호(51)가 활성화되면, p-채널 MOSFET (31)이 온 되고 노드 (54)를 예비충전시킨다.
인버터 (33) 및 p-채널 MOSFET (32)는 모두 노드 (54)의 전위를 안정한 상태로 유지하고, 노드 (54)의 전위를 반전시켜 그 결과를 출력한다.
용장 행 선택 신호 래치 회로 (52A)가 활성화되면, n-채널 MOSFET (34A)가 온 되고, 인버터 (33)의 출력을 인버터 (35A)로 출력한다.
용장 행 선택신호 예비충전 신호(53A)가 활성화되면, p-채널 MOSFET (37A)는 인버터 (35A)의 입력을 예비충전시킨다.
인버터 (35A 및 36B)는 n-채널 MOSFET (34A)에 의하여 전달된 전위를 유지하며, 이 전위를 반전하여 그 결과를 용장 행 선택신호 (22A1)로서 출력한다.
다음으로, 도 1 및 도 2를 참조하여, 종래의 반도체 메모리 장치의 동작에 대하여 설명한다.
먼저, 반도체 메모리 장치의 웨이퍼 검사 공정에서, 어떤 불량 메모리 셀이발견되면, 퓨즈소자 (431내지 439)중의 필수소자가 불량 메모리 셀 어드레스의 행 어드레스에 기초하여 절단되며, 행 어드레스의 각 비트의 신호가 반전됨으로써 불량 메모리 셀의 어드레스가 프로그램 및 저장된다.
불량 메모리 셀이 용장 메모리 셀로 치환되는 경우의 동작은, 용장 행 어드레스 판정회로 예비충전 신호 (51) 및 용장 행 선택신호 예비충전 신호 (53A)가 먼저 활성화되고, 노드 (54) 및 인버터 (35A)의 입력이 일정 전위로 예비충전된다.
그후, 상보 어드레스 신호 (411내지 419)가 미리 프로그램된 행 어드레스와 일치하는 경우, p-채널 MOSFET (31)에 의하여 미리 충전된 노드 (54)는, 해당 어드레스의 퓨즈소자가 절단되었으므로 방전없이 예비충전 전위에서 유지된다. 그후, 용장 선택 신호 래치 신호 (52A)의 활성화에 의해, 용장 행 선택 신호 (22A1)가 활성화됨으로써, 용장 워드선 드라이버 (14A1)가 활성화되며, 용장 메모리 셀 어레이 (13A1)에 접속된 워드선이 활성화된다. 비록 도면에는 도시하지 않았지만, 정규 워드선도 이와 동시에 비활성화된다.
데이터의 판독 및 기입에 대한 동작은, 입력된 어드레스 신호 (21)에 의하여 지정된 행 어드레스가 미리 프로그램된 행 어드레스와 일치하지 않는 경우에는, 대개 용장 행 어드레스 판정회로 (16A1) 에 의하여 수행된다. 이 경우, 모든 정규 행 어드레스 (12A1내지 12A4)가 어드레스 신호 (21)에 의하여 지정된 행 어드레스에 따라서 동작하며, 모든 정규 메모리 셀 어레이 (11A1내지 11A4)의 정규 워드선이 활성화된다.
용장 행 어드레스 판정회로 (16A2내지 16A4)는 용장 행 어드레스 판정회로 (16A1)와 동일한 방법으로 동작하므로, 이들에 대한 설명은 생략하기로 한다.
종래의 반도체 메모리 장치에서는, 용장 행 어드레스 판정회로 (16A1내지 16A4)에 의해 치환될 수 있는 정규 워드선은 단지 하나의 메모리 셀 플레이트에 한정되지 않고, 4개의 메모리 셀 플레이트 중의 어떠한 메모리 셀 플레이트의 정규 워드선이 될 수도 있다. 예를들어, 정규 메모리 셀 어레이 (11A2)의 어드레스가 용장 행 어드레스 판정회로 (16A1)에 프로그램되면, 정규 메모리 셀 어레이 (11A2)의 정규 워드선이 용장 행 어드레스 판정회로 (16A1)에 의하여 용장 메모리 셀 어레이 (13A1)로 치환된다.
따라서, 용장 행 어드레스 판정회로 (16A1내지 16A4)는 임의의 메모리 셀 플레이트의 정규 워드선을 치환하여, 4개의 플레이트 각각 마다 4개의 용장 워드선을 가지는 용장 배치가 될 수 있다. 그 결과, 4개의 불량 메모리 셀이 하나의 메모리 셀 플레이트에 집중되는 경우에도, 이 4개의 불량 메모리 셀이 모두 치환될 수 있게 된다. 따라서, 이 방법은, 이 방법을 채용하고 있지 않은, 하나의 플레이트 당 하나의 용장 워드선을 가지는 용장 배치보다 더 높은 치환 효율을 가지게 된다. 특히, 이 방법은 불량 메모리 셀의 발생이 불규칙한 경우에 효과적이다.
종래기술에 따른 복수개의 메모리 셀 플레이트로 구성된 반도체 메모리 장치에서는, 신속한 데이터 접근을 가능하게 하기 위하여, 인터리브 동작을 데이터 액세스의 단위인 복수개의 뱅크로 분할됨으로써 행해진다. 다음으로, 이러한 방법으로 구성된 반도체 메모리 장치에 용장 메모리 장치가 제공된 경우에 대하여 설명한다.
도 3은 이러한 종래기술 유형의 일례인, 2개의 뱅크 구성을 가지는 반도체 메모리 장치의 블록도이다. 도 3의 4개의 메모리 셀 플레이트 중에서, 좌측의 2개의 플레이트는 뱅크 (A)로 할당되며, 우측의 2개의 플레이트는 뱅크 (B)로 할당된다. 즉, 뱅크 (A)는 정규 메모리 셀 어레이 (11A1및 11A2) 및 용장 메모리 셀 어레이 (13A1및 13A2)를 구비하며, 뱅크 (B)는 정규 메모리 셀 어레이 (11B1및 11B2) 및 용장 메모리 셀 어레이 (13B1및 13B2)를 구비한다. 정규 메모리 셀 어레이 (11A2및 11B1)가 다른 뱅크에 속하므로, 각 워드선들은 동시에 선택될 수 있다. 그 결과, 이들 2개의 정규 셀 어레이가 공통 센스 증폭기를 공유할 수없게 되어, 센스 증폭기 (15A9및 15B1)가 각 메모리 셀 플레이트에 제공되게 된다.
종래의 이 반도체 메모리 장치에서는, 용장 행 어드레스 판정회로 (16A1)가 뱅크 (A)의 정규 메모리 어레이 (11A1또는 11A2)의 어느 한 워드선만을 치환 할 수 있었다. 그 이유는, 용장 메모리 셀 어레이 (13A1)가, 용장 행 어드레스 판정회로 (16A1)를 사용하는 뱅크 (B)의 정규 메모리 셀 어레이 (11B1)의 특정 워드선으로 치환되는 경우에 문제가 발생하기 때문이다. 이 문제는, 정규 메모리 셀 어레이(11A1)의 메모리 셀이 선택되는 경우에, 센스 증폭기 (15A1)를 공유하는, 정규 메모리 셀 어레이 (11A1) 및 용장 메모리 셀 어레이 (13A1)가 동시에 활성화되는 경우가 있기 때문에 발생된다.
따라서, 도 1에 도시된 것과 동일한 메모리 셀 어레이 구조를 가지는 반도체 메모리 장치가 도 3에 나타낸 바와 같이, 두 개의 뱅크들사이에서 분할될 때, 하나의 용장 행 어드레스 판정회로에 의하여 치환될 수 있는 메모리 셀 플레이트가 절반으로 감소된다. 그 결과, 도 3에 나타낸 구조의 반도체 메모리 장치는, 두 개의 플레이트 마다 두 개의 용장 워드선을 가지는 용장 구조를 가지며, 이 구조는, 도 1에 나타낸 바와 같이, 4개의 플레이트 마다 4개의 용장 워드선을 가지는 용장구조에 비하여 치환 효율이 떨어지게 된다.
즉, 이상 설명한 바와 같은, 예를 들어, 동기 DRAM에서와 같이, 뱅크구성이 내부의 행 어드레스를 개별적으로 엑세스하고, 복수개의 워드선을 선택할 수 있게 채용되는 경우에는, 용장 치환 영역이, 복수개의 뱅크의 제공에 따라서 분할되므로, 용장 판정 및 치환이 각 뱅크에서 개별적으로 수행되어야 하므로, 치환 효율이 감소되게 된다.
이러한 문제는 용장 메모리 셀 어레이의 개수를 증가시키거나, 각 뱅크마다 용장 행 어드레스 판정회로를 제공함으로써 해결될 수 있다. 그러나, 현재의 LSI 제조기술에서는 퓨즈소자가 레이저에 의해 절단되기 때문에, 퓨즈소자의 크기에 물리적인 제한을 받는다. 그 결과, 퓨즈소자는 와이어링 또는 트랜지스터에비례하여 스케일링 되지 못하며 축소될 수 없다. 따라서, 실제로 256-Mbit DRAM상에 제공될 수 있는 퓨즈소자의 개수가 칩의 크기에 의하여 제한되며, 용장 행 어드레스 판정 회로의 개수가 증대될 수 없게 된다.
이상 설명한 바와 같이, 칩 에어리어를 증대시키지 않고 치환효율을 향상시키는 방법이 일본 특허공개 1995-176200호 공보에 개시되어 있다.
이하, 도 4를 참조하여, 하나의 뱅크에 2개의 메모리 플레이트를 가지는 2개의 뱅크 구조에 종래예가 적용된 반도체 메모리 장치에 대하여 설명한다.
이 종래의 반도체 메모리 장치는, 도 3에 나타낸 반도체 메모리 장치에 각 메모리 플레이트 마다 두 개의 용장 메모리 셀 어레이를 제공하여, 각 메모리 플레이트마다 용장 메모리 셀 어레이 (13B1내지 13B4)를 제공한다. 또한, 용장 워드선 드라이버 (14B1내지 14B4)가 용장 메모리 셀 어레이 (13B1내지 13B4)에 각각 제공된다. 마지막으로, 용장 행 선택 신호 (22A1내지 22A4)가 각각 용장 워드선 드라이버 (14B1내지 14B4)에 입력된다.
이러한 종래의 반도체 메모리 장치에서는, 용장 행 어드레스 판정회로 (16A1)가 용장 메모리 셀 어레이 (13A1)를 사용하는 경우에, 뱅크 (A)의 메모리 플레이트의 워드선이 치환될 수 있고, 용장 메모리 셀 어레이 (13B1)가 사용되는 경우에는 뱅크 (B)의 메모리 셀 플레이트의 워드선이 치환될 수 있다. 그 결과, 2개의 뱅크 구조를 가지는 반도체 메모리 장치에서는, 4개의 용장 행 어드레스 판정회로만을 사용하여, 각 4개의 플레이트마다 4개의 용장 워드선을 가지는 용장구조에서와 동일한 치환 효율을 얻을 수 있다.
그러나, 이러한 종래의 반도체 메모리 장치의 용장 행 어드레스 판정회로 (16A1)가, 뱅크 (A)의 어떤 행 어드레스를 용장 메모리 셀 어레이 (13A1)로 치환하는 경우에는, 용장 메모리 셀 어레이 (13B1)가 강제적으로 뱅크 (B)의 그 행 어드레스에서 워드선을 치환한다.
일반적으로, 정규 메모리 셀 어레이 (11A1, 11A2, 11B1, 및 11B2)는 예를들어, 동작체크에 의하여 검사되지만, 용장 메모리 셀 어레이 (13A1내지 13A4및 13B1내지 13B4)에 대하여서는 동작체크와 같은 검사가 수행되지 않으므로, 불량이 아닌 메모리 워드선이 여전히 검사되지 않은 용장 메모리 셀 어레이로 불필요하게 치환되게 된다.
따라서, 본 발명의 목적은, 어떤 뱅크가 용장 메모리 셀 어레이에 의하여 치환되더라도, 다른 뱅크의 워드선이 불필요하게 용장 메모리 셀 어레이로 치환되지 않는 반도체 메모리 장치를 제공하는 것이다.
도 1 은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도.
도 2 는 도 1의 용장 행 어드레스 판정회로 (16A1)를 나타내는 회로도.
도 3 은 종래의 다른 반도체 메모리 장치의 구성을 나타내는 블록도.
도 4 는 종래의 또 다른 반도체 메모리 장치의 구성을 나타내는 블록도.
도 5 는 본 발명에 따른 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도.
도 6 은 도 5의 용장 행 어드레스 판정회로 (16A1)를 나타내는 회로도.
*도면의 주요부분에 대한 부호의 설명*
11A1, 11A2및 11B1, 11B2: 정규 메모리 셀 어레이
12A1, 12A2및 12B1, 12B2: 정규 열 디코더
13A1내지 13A4및 13B1내지 13B4: 용장 메모리 셀 어레이
15A1, 15A2, 15A9, 및 15B1, 15B2, 15B9: 센스 증폭기
161내지 164: 중복 열 어드레스 판정회로
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는, 불량 메모리 셀이 존재하는 워드선의 행 어드레스와 불량 메모리 셀이 존재하는 뱅크의 어드레스를 미리 저장하고, 어드레스 신호에 의하여 불량 메모리 셀이 존재하는 워드선의 행 어드레스가 지정될 때, 용장 메모리 셀 어레이를 활성화시키는 용장 행 선택신호를 각 뱅크마다 출력하는, 복수개의 용장 행 어드레스 판정회로를 포함한다.
본 발명에서 용장 행 어드레스 판정회로는, 용장 행 어드레스 선택신호를 각 뱅크마다 출력할 수 있으므로, 어떤 뱅크의 워드선을 용장 메모리 셀 어레이로 치환할 수 있도록, 불량 메모리 셀의 행 어드레스가 미리 프로그램된 경우에도, 용장 행 어드레스 선택신호를 다른 뱅크로 불필요하게 출력하지 않는다.
따라서, 어떤 뱅크의 워드선이 용장 메모리 셀 어레이로 치환되는 경우에, 다른 뱅크의 워드선이 불필요하게 용장 메모리 셀 어레이로 치환되지 않는다. 또한, 다른 뱅크의 동일한 행 어드레스의 메모리 셀이 불량인 경우에, 치환 효율이 향상된다.
또한, 본 발명에 따른 다른 반도체 메모리 장치는, 불량 메모리 셀이 존재하는 비트선의 열 어드레스와 불량 메모리 셀이 존재하는 뱅크의 어드레스를 미리 저장하고, 어드레스 신호에 의하여 불량 메모리 셀이 존재하는 워드선의 열 어드레스가 지정될 때, 용장 메모리 셀 어레이를 활성화시키는 용장 열 선택신호를 각 뱅크마다 출력하는, 복수개의 용장 열 어드레스 판정회로를 포함한다.
본 발명의 용장 열 어드레스 판정회로는, 각 뱅크마다 용장 열 선택신호를 출력할 수 있으므로, 어떤 뱅크의 비트선을 용장 메모리 셀 어레이로 치환할 수 있도록 불량 메모리 셀의 열 어드레스가 미리 프로그램된 경우에도, 용장 열 어드레스 선택신호를 다른 뱅크로 불필요하게 출력하지 않는다.
따라서, 어떤 뱅크의 비트선이 용장 메모리 셀 어레이로 치환되는 경우에,다른 뱅크의 비트선이 용장 메모리 셀 어레이로 불필요하게 치환되지 않는다. 또한, 다른 뱅크의 동일한 열 어드레스의 메모리 셀이 불량인 경우에, 치환 효율이 높아진다.
이하 본 발명의 예를 나타낸 첨부도면을 참조한 하기 설명으로부터, 본 발명의 특징과 장점을 명백히 알 수 있을 것이다.
도 5를 참조하면, 본 발명에 따른 반도체 메모리 장치의 실시예는, 도 4의 용장 행 어드레스 판정회로 (16A1내지 16A4)를 가지는 종래의 반도체 메모리 장치와 대조적으로, 용장 행 어드레스 판정회로 (16A1내지 16A4)를 용장 행 어드레스 판정회로 (161내지 164)로 치환하고, 용장 열 선택신호 (22B1내지 22B4)가 용장 워드선 드라이버 (14B1내지 14B4)로 입력되도록 구성된다.
이러한 실시예와 선행기술과의 차이점 중의 하나는, 용장 행 어드레스 판정회로 (16A1)와 대조적으로, 용장 행 어드레스 판정회로 (161)가 용장 행 선택신호 (22A1)를 출력하고, 이 출력이 용장 메모리 셀 어레이 (13A1)에 입력되고 또한, 용장 행 선택신호 (22B1)를 출력하여 이 신호가 용장 메모리 셀 어레이 (13B1)에 입력된다.
다음으로, 도 6을 기준으로 본 실시예에 따른 용장 행 어드레스 판정회로 (161)의 구성과 동작을 설명한다.
도 2에 나타낸 종래의 용장 행 어드레스 판정회로 (16A1)와 대조적으로, 용장 행 어드레스 판정회로 (161)는 뱅크 선택신호 (44a및 44b)를, 어드레스 신호 (21)에 따라서 입력되는 어드레스 상보신호 (411, 412, ... , 419)와 더불어, 입력한다. 도 3이 나타낸 종래의 용장 행 어드레스 판정회로 (16A1)와는 대조적으로, 용장 행 어드레스 판정회로 (161)에는 n-채널 MOSFET (42a및 42b), 퓨즈소자 (43a및 43b), n-채널 MOSFET (34B), p-채널 MOSFET (37B), 및 인버터 (35B 및 36B)가 더 구비된다.
n-채널 MOSFET (42a및 42b)의 베이스는 뱅크 선택신호 (44a및 44b)에 접속된다. 퓨즈소자 (43a및 43b)는 노드 (54)와 각 n-채널 MOSFET (42a및 42b)의 사이에 제공된다.
n-채널 MOSFET (34B), p-채널 MOSFET (37B), 및 인버터 (35B 및 36B)는 각각 n-채널 MOSFET (34A), p-채널 MOSFET (37A), 및 인버터 (35A 및 36A)와 동일한 동작을 수행한다.
용장 행 어드레스 판정회로 (161)에 뱅크 (B)의 행 어드레스를 프로그램하기 위하여, 적당한 퓨즈소자 (431, 432, ... , 439, 및 43b)가 절단된다. 뱅크 (B)의 입력 어드레스 신호 (21), 즉, 상보 어드레스 신호 (411, 412, ... , 419)가 프로그램된 어드레스와 일치하는 경우, 뱅크 선택신호 (44b)가 선택되어 n-채널 MOSFET (42B)는 도통되나; 퓨즈소자 (43b)가 절단되고 해당 어드레스의 퓨즈소자 (431,432, ... , 439)는 또한 절단되기 때문에, p-채널 MOSFET (31)에 의하여 미리 충전된 노드 (54)는 방전되지 않는다. 그후, 뱅크 (B)의 용장 행 선택 신호 래치신호 (52B) 및 용장 행 선택신호 (22B1)의 활성화로, 다음으로 뱅크 (B)의 용장 워드선 드라이버 (14B1)가 활성화되도록 한다. 퓨즈소자 (43a)는 뱅크 (A)의 행 어드레스를 프로그램하기 위하여 동일하게 절단되고, 입력된 어드레스가 일치하는 경우에, 용장 행 선택신호 래치신호 (52A)가 활성화되고 용장 행 선택 신호 (22A1)가 활성화된다.
상술한 바와 같이, 용장 행 어드레스 판정회로 (161)는 정규 메모리 셀 어레이 (11A1및 11A2)에 더하여, 정규 메모리 셀 어레이 (11B1및 11B2)를 포함하는 총 4개의 플레이트 중의 어느 하나를 치환시킬 수도 있다.
이상의 설명은 용장 행 어드레스 판정회로 (161)에 대한 것이나, 용장 행 어드레스 판정회로 (162내지 164)의 동작도 동일하다.
이상 설명한 바와 같이, 본 실시예의 반도체 메모리 장치는 모든 뱅크가 아닌 임의의 뱅크를 선택적으로 치환하는 것이 가능하며, 따라서, 불량이 없는 메모리를 테스트 되지않은 용장 메모리 셀 어레이로 불필요하게 치환하는 경우가 없게 된다.
메모리 셀 플레이트의 단부에서 메모리 셀 플레이트 구조의 주기적 성질이 이 지점에서 파괴되기 때문에, 그 단부에 위치한 메모리 셀은 불량이 생기는 경향이 있다. 뱅크 (A)와 뱅크 (B)에서의 동일한 특정 어드레스를 치환하고자 하는 경우, 양 뱅크의 어드레스는 본 실시예의 회로 구조에서 양쪽의 퓨즈소자 (43a및 43b)를 절단하여, 하나의 용장 행 어드레스 판정회로에 의하여 프로그램될 수 있다. 그 결과, 본 실시예의 회로구성은, 퓨즈소자의 개수를 증대시키지 않고서, 각 4개의 플레이트마다 최대 8개의 용장 워드선을 가지는 용장 구조를 가능하게 하여 치환 효율을 배가시키는 기술적인 장점을 가진다.
본 발명은 용장 행 선택신호를 위한 와이어링의 개수의 증가와 그에 동반한 칩 사이즈의 증가에 대한 우려가 증대될 수 있지만, 칩의 와이어링 개수는 용장 행 어드레스 판정회로의 출력신호를 인코딩하여 이 신호를 와이어링에 통과시킨 후 용장 워드선 드라이버에서 디코딩함으로써 칩을 가로지르는 배선의 개수가 크게 감소될 수 있다.
본 발명이 256-Mbit DRAM에 적용된 경우에 대해, 칩 에어리어의 증대량을 실험을 하였다. 종래기술에서는, 칩 사이즈가 13.3㎜×23.96㎜였고, 용장 워드선은 라인당 0.6㎛였고, 용장 행 선택신호의 와이어링은 2㎛로 측정되었다. 행 디코더에 평행한 방향으로의 길이는 플레이트당 32 세트의 용장 워드선만큼 증가되었으며, 그 결과, 0.6%가 증대 (32세트×2라인×2프레이트×0.6㎛/13.3㎜)되었다. 또한, 행 디코더에 수직한 방향으로의 길이는 디코딩된 용장 행 선택신호당 7개 라인이 증가하였으며, 그 결과, 0.1%가 증대 (7라인×2플레이트×2㎛/23.96㎜)되었다. 이 증대량은 모두 무시할 정도의 양이다.
본 실시예에 대한 이상의 설명은 워드선이 용장 메모리 셀 어레이로 치환된 경우에 관한 것이지만, 본 실시예는 또한 동일한 방법으로 비트선이 용장 메모리 셀 어레이로 대체되는 경우에도 적용될 수 있다.
본 발명의 바람직한 실시예는 특정한 용어를 사용하여 설명하였으나, 이는 단지 예시의 목적일 뿐, 첨부한 청구항의 정신과 범주를 벗어나지 않는 범위내에서 다양한 변형과 수정이 가해질 수 있는 것으로 이해하여야 한다.
이상 설명한 바와 같이 본 발명은, 어떤 뱅크의 워드선을 용장 메모리 셀 어레이에 의해 치환한 경우라도, 다른 뱅크의 워드선을 불필요하게 용장 메모리 셀 어레이와 치환하지 않고 또한, 다른 뱅크에서, 같은 행 어드레스의 메모리 셀이 불량 경우에, 치환효율을 향상시키게 되는 효과가 있다.

Claims (4)

  1. 복수개의 메모리 셀들로 구성된 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 불량 메모리 셀이 존재하는 워드선을 치환하기 위한 용장 메모리 셀 어레이를 포함하는 복수개의 뱅크; 및
    불량 메모리 셀이 존재하는 워드선의 행 어드레스 및 불량 메모리 셀이 존재하는 뱅크의 어드레스를 미리 저장하고 있고, 불량 메모리 셀이 존재하는 워드선의 행 어드레스가 어드레스 신호에 의해 지정되는 경우에, 용장 메모리 셀 어레이를 활성화시키는 용장 행 선택신호를 각 뱅크마다 독립하여 출력하는 복수개의 용장 행 어드레스 판정회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각각의 용장 행 어드레스 판정회로는, 복수개의 퓨즈소자의 절단 유무에 의하여, 불량 메모리 셀이 존재하는 워드선의 행 어드레스 및 불량 메모리 셀이 존재하는 뱅크의 어드레스를 저장하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 복수개의 메모리 셀들로 구성된 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 불량 메모리 셀이 존재하는 비트선을 치환하기 위한 용장 메모리 셀 어레이를 포함하는 복수개의 뱅크;
    불량 메모리 셀이 존재하는 비트선의 열 어드레스 및 불량 메모리 셀이 존재하는 뱅크의 어드레스를 미리 저장하고, 불량 메모리 셀이 존재하는 비트선의 열 어드레스가 어드레스 신호에 의해 지정되는 경우에, 용장 메모리 셀 어레이를 활성화시키는 용장 열 선택신호를 각 뱅크마다 독립하여 출력하는 복수개의 용장 행 어드레스 판정회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 각각의 용장 열 어드레스 판정회로는, 복수개의 퓨즈소자의 절단 유무에 의해, 불량 메모리 셀이 존재하는 비트선의 열 어드레스 및 불량 메모리 셀이 존재하는 뱅크의 어드레스를 저장하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019980019111A 1997-05-27 1998-05-26 용장메모리셀어레이에의해향상된치환효율을가지는반도체장치 KR100299888B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-136887 1997-05-27
JP9136887A JPH10334690A (ja) 1997-05-27 1997-05-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19980087382A KR19980087382A (ko) 1998-12-05
KR100299888B1 true KR100299888B1 (ko) 2001-09-06

Family

ID=15185879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019111A KR100299888B1 (ko) 1997-05-27 1998-05-26 용장메모리셀어레이에의해향상된치환효율을가지는반도체장치

Country Status (4)

Country Link
US (1) US6055196A (ko)
JP (1) JPH10334690A (ko)
KR (1) KR100299888B1 (ko)
CN (1) CN1200544A (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000285693A (ja) * 1999-03-31 2000-10-13 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6208569B1 (en) * 1999-04-06 2001-03-27 Genesis Semiconductor, Inc. Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device
JP2000297078A (ja) * 1999-04-15 2000-10-24 Daicel Chem Ind Ltd テトラゾール類金属塩の製造方法
JP2001101890A (ja) * 1999-09-28 2001-04-13 Mitsubishi Electric Corp 半導体記憶装置
KR100616491B1 (ko) * 1999-11-12 2006-08-28 주식회사 하이닉스반도체 반도체메모리소자의 컬럼리던던시회로
DE10038664B4 (de) * 2000-08-08 2009-08-27 Qimonda Ag Halbleiterspeicher mit Redundanz-Schaltung für Wortleitungen
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
KR100481175B1 (ko) * 2002-08-08 2005-04-07 삼성전자주식회사 시프트 리던던시 회로들을 가지는 반도체 메모리 장치
US6809972B2 (en) * 2003-03-13 2004-10-26 Infineon Technologies Ag Circuit technique for column redundancy fuse latches
JP4607685B2 (ja) * 2005-06-30 2011-01-05 富士通セミコンダクター株式会社 半導体メモリ
JP2007102847A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 半導体記憶装置
JP4257353B2 (ja) 2006-09-14 2009-04-22 エルピーダメモリ株式会社 半導体記憶装置
KR100902122B1 (ko) * 2007-04-17 2009-06-09 주식회사 하이닉스반도체 반도체 메모리장치
KR101373183B1 (ko) * 2008-01-15 2014-03-14 삼성전자주식회사 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법
JP5154391B2 (ja) 2008-12-11 2013-02-27 三星電子株式会社 置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置
JP2013012291A (ja) * 2012-09-10 2013-01-17 Lapis Semiconductor Co Ltd 半導体記憶装置
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR102669502B1 (ko) 2019-07-09 2024-05-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176200A (ja) * 1993-12-17 1995-07-14 Fujitsu Ltd 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001837B1 (ko) * 1992-07-13 1995-03-03 삼성전자주식회사 퓨우즈 박스를 공유하는 로우 리던던시 회로
US5396124A (en) * 1992-09-30 1995-03-07 Matsushita Electric Industrial Co., Ltd. Circuit redundancy having a variable impedance circuit
JP2742220B2 (ja) * 1994-09-09 1998-04-22 松下電器産業株式会社 半導体記憶装置
JPH09167499A (ja) * 1995-12-18 1997-06-24 Hitachi Ltd 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176200A (ja) * 1993-12-17 1995-07-14 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR19980087382A (ko) 1998-12-05
US6055196A (en) 2000-04-25
CN1200544A (zh) 1998-12-02
JPH10334690A (ja) 1998-12-18

Similar Documents

Publication Publication Date Title
KR100299888B1 (ko) 용장메모리셀어레이에의해향상된치환효율을가지는반도체장치
US6603689B2 (en) Semiconductor memory device having redundancy system
US6310806B1 (en) Semiconductor memory device with redundant circuit
US5796662A (en) Integrated circuit chip with a wide I/O memory array and redundant data lines
US5617364A (en) Semiconductor memory device
US5574729A (en) Redundancy circuit for repairing defective bits in semiconductor memory device
US5862086A (en) Semiconductor storage device
US6707730B2 (en) Semiconductor memory device with efficient and reliable redundancy processing
EP0847010B1 (en) Row redundancy block architecture
US5596542A (en) Semiconductor memory device having dual word line configuration
US5907515A (en) Semiconductor memory device
US6490210B2 (en) Semiconductor memory integrated circuit employing a redundant circuit system for compensating for defectiveness
US6498756B2 (en) Semiconductor memory device having row repair circuitry
KR0140350B1 (ko) 반도체 기억 장치
US20120307578A1 (en) Semiconductor device having redundant select line to replace regular select line
US6639855B2 (en) Semiconductor device having a defect relief function of relieving a failure
US6930934B2 (en) High efficiency redundancy architecture in SRAM compiler
US6335892B1 (en) Method to electrically program antifuses
US7281155B1 (en) Semiconductor memory device and method for executing shift redundancy operation
KR100247920B1 (ko) 반도체메모리장치의로우리던던시구조및불량셀구제방법
JP3606567B2 (ja) Ｓｒａｍ装置
KR0172352B1 (ko) 반도체 메모리 장치의 컬럼 리던던시 제어회로
US6975548B2 (en) Memory device having redundant memory cell
US6680857B2 (en) Unit-architecture with implemented limited bank-column-select repairability
KR20020002913A (ko) 반도체 메모리 소자의 리던던시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee